JPH10163862A - フェイズロックループ回路 - Google Patents
フェイズロックループ回路Info
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- JPH10163862A JPH10163862A JP8320285A JP32028596A JPH10163862A JP H10163862 A JPH10163862 A JP H10163862A JP 8320285 A JP8320285 A JP 8320285A JP 32028596 A JP32028596 A JP 32028596A JP H10163862 A JPH10163862 A JP H10163862A
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- signal
- control
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【課題】 入力信号の急激な位相変動に対しても、制御
発振器に対する制御信号の急激な変動を効果的に抑制
し、制御発振器の出力信号における急激な位相または周
波数の変動を緩和する。 【解決手段】 電圧監視回路１７は、第１の位相比較器
１１の出力電圧を監視し、該位相比較器１１の出力電圧
の変動に対応する信号を位相比較器制御回路１８に供給
する。位相比較器制御回路１８は、電圧監視回路１７よ
り与えられる信号に基づき、第１の位相比較器１１に大
きな入力位相変動が生じた場合に、電圧制御発振器１６
の制御信号がオーバシュートしないように第２の位相比
較器１２を制御する。
発振器に対する制御信号の急激な変動を効果的に抑制
し、制御発振器の出力信号における急激な位相または周
波数の変動を緩和する。 【解決手段】 電圧監視回路１７は、第１の位相比較器
１１の出力電圧を監視し、該位相比較器１１の出力電圧
の変動に対応する信号を位相比較器制御回路１８に供給
する。位相比較器制御回路１８は、電圧監視回路１７よ
り与えられる信号に基づき、第１の位相比較器１１に大
きな入力位相変動が生じた場合に、電圧制御発振器１６
の制御信号がオーバシュートしないように第２の位相比
較器１２を制御する。
Description
【０００１】
【発明の属する技術分野】この発明は、位相同期ループ
すなわちフェイズロックループ（Phase Locked Loop: P
LL）を用いて基準信号に正確に同期した信号を生成する
フェイズロックループ回路に係り、特に複数のフェイズ
ロックループを多重複合的に構成した多重ループ型のフ
ェイズロックループ回路に関する。
すなわちフェイズロックループ（Phase Locked Loop: P
LL）を用いて基準信号に正確に同期した信号を生成する
フェイズロックループ回路に係り、特に複数のフェイズ
ロックループを多重複合的に構成した多重ループ型のフ
ェイズロックループ回路に関する。
【０００２】
【従来の技術】ディジタル伝送装置においては、外部か
ら与えられるクロック信号を受け、そのクロック信号の
タイミングを基準にして、内部でデータを生成して送出
するのが一般的である。このようなディジタル伝送装置
は、外部から入力されるクロック信号が不安定になる
と、内部で生成されるデータが異常になることがある。
そこで、この種のディジタル伝送装置では、入力される
クロック信号が不安定となっても、ある程度は吸収し、
伝送装置内の各部に分配するクロック信号を安定させる
必要がある。
ら与えられるクロック信号を受け、そのクロック信号の
タイミングを基準にして、内部でデータを生成して送出
するのが一般的である。このようなディジタル伝送装置
は、外部から入力されるクロック信号が不安定になる
と、内部で生成されるデータが異常になることがある。
そこで、この種のディジタル伝送装置では、入力される
クロック信号が不安定となっても、ある程度は吸収し、
伝送装置内の各部に分配するクロック信号を安定させる
必要がある。
【０００３】このように、外部から与えられるクロック
信号を、装置内の各部に分配する上で、入力されるクロ
ック信号の位相が変動した場合にも、正しい内部クロッ
ク信号を得るためには、フェイズロックループ（以下、
「ＰＬＬ」と称する）が用いられることが多い。ＰＬＬ
を用いれば、装置内部で分配されるクロック信号と、外
部からの入力クロック信号との位相差を補正して、正し
い内部クロック信号を得ることが可能となる。
信号を、装置内の各部に分配する上で、入力されるクロ
ック信号の位相が変動した場合にも、正しい内部クロッ
ク信号を得るためには、フェイズロックループ（以下、
「ＰＬＬ」と称する）が用いられることが多い。ＰＬＬ
を用いれば、装置内部で分配されるクロック信号と、外
部からの入力クロック信号との位相差を補正して、正し
い内部クロック信号を得ることが可能となる。
【０００４】すなわち、ＰＬＬは、フィードバック技術
を応用し、与えられた信号に正確に同期した信号を得る
回路方式として知られている。このＰＬＬを用いたＰＬ
Ｌ回路としては、単一のＰＬＬのみでなく、複数のＰＬ
Ｌ系を多重複合的に用いて性能を高めた多重ループ型の
ＰＬＬ回路もしばしば用いられる。
を応用し、与えられた信号に正確に同期した信号を得る
回路方式として知られている。このＰＬＬを用いたＰＬ
Ｌ回路としては、単一のＰＬＬのみでなく、複数のＰＬ
Ｌ系を多重複合的に用いて性能を高めた多重ループ型の
ＰＬＬ回路もしばしば用いられる。
【０００５】従来の多重ループ型のＰＬＬ回路の例とし
て、２系統のＰＬＬを複合的に多重化して構成される二
重ループ型のＰＬＬ回路の構成の一例を図４に示す。
て、２系統のＰＬＬを複合的に多重化して構成される二
重ループ型のＰＬＬ回路の構成の一例を図４に示す。
【０００６】図４に示す二重ループ型のＰＬＬ回路は、
位相比較器１，２、低域通過フィルタ（ローパスフィル
タ〜Low Pass Filter: LPF）（以下、「ＬＰＦ」と称す
る）３，４、加算器５および電圧制御発振器（Voltage
Controlled Oscillator: VCO）（以下、「ＶＣＯ」と称
する）６を具備している。
位相比較器１，２、低域通過フィルタ（ローパスフィル
タ〜Low Pass Filter: LPF）（以下、「ＬＰＦ」と称す
る）３，４、加算器５および電圧制御発振器（Voltage
Controlled Oscillator: VCO）（以下、「ＶＣＯ」と称
する）６を具備している。
【０００７】ＰＬＬ回路の入力クロックと出力クロック
とが、第１の位相比較器１に与えられ、入力クロックと
出力クロックとの位相が比較される。この第１の位相比
較器１は、位相差に比例した電圧を出力して、第１のＬ
ＰＦ３に与える。また、入力クロックと出力クロックと
は、第２の位相比較器２にも与えられて、入力クロック
と出力クロックと１との位相が比較される。第２の位相
比較器２は、入力クロックと出力クロックとの位相差の
積分値等のように、第１の位相比較器１とは異なる特性
による出力電圧を出力し、第２のＬＰＦ４に与える。
とが、第１の位相比較器１に与えられ、入力クロックと
出力クロックとの位相が比較される。この第１の位相比
較器１は、位相差に比例した電圧を出力して、第１のＬ
ＰＦ３に与える。また、入力クロックと出力クロックと
は、第２の位相比較器２にも与えられて、入力クロック
と出力クロックと１との位相が比較される。第２の位相
比較器２は、入力クロックと出力クロックとの位相差の
積分値等のように、第１の位相比較器１とは異なる特性
による出力電圧を出力し、第２のＬＰＦ４に与える。
【０００８】第１および第２のＬＰＦ３および４は、そ
れぞれ第１および第２の位相比較器１および２の出力電
圧を平滑化する。これら第１および第２のＬＰＦ３およ
び４の出力は、加算器５で加算的に合成され、ＶＣＯ６
に制御電圧として与えられる。ＶＣＯ６は、供給される
制御電圧に応じて発振周波数が変化する。このＶＣＯ６
の発振出力がこのＰＬＬ回路の出力クロックとなる。
れぞれ第１および第２の位相比較器１および２の出力電
圧を平滑化する。これら第１および第２のＬＰＦ３およ
び４の出力は、加算器５で加算的に合成され、ＶＣＯ６
に制御電圧として与えられる。ＶＣＯ６は、供給される
制御電圧に応じて発振周波数が変化する。このＶＣＯ６
の発振出力がこのＰＬＬ回路の出力クロックとなる。
【０００９】なお、入力クロックの周波数と、所要とす
る出力クロックの周波数との関係に応じて、ＶＣＯ６の
出力と第１および第２の位相比較器１および２の少なく
とも一方の入力との間に適宜なる分周比の分周器を介挿
する。
る出力クロックの周波数との関係に応じて、ＶＣＯ６の
出力と第１および第２の位相比較器１および２の少なく
とも一方の入力との間に適宜なる分周比の分周器を介挿
する。
【００１０】この種の二重ループ型のＰＬＬ回路の例が
特開平５−８３２４０号公報に示されている。
特開平５−８３２４０号公報に示されている。
【００１１】図４のような従来の二重ループ型のＰＬＬ
回路では、ＰＬＬ回路の入力クロックと出力クロックと
の位相差に比例した電圧を出力する第１の位相比較器１
および該第１の位相比較器１とは異なる特性、例えば積
分特性による出力電圧を発生する第２の位相比較器２の
各出力電圧を第１のＬＰＦ３および第２のＬＰＦ４でそ
れぞれ平滑化する。これら第１および第２のＬＰＦ３お
よび４の出力を加算器５で合成することにより、単一の
位相比較器では実現できない特性のＶＣＯ６の制御電圧
を得ることができる。この制御電圧によりＶＣＯ６の発
振周波数を制御し、入力クロックと出力クロックとの位
相差がほぼゼロになるように調整する。
回路では、ＰＬＬ回路の入力クロックと出力クロックと
の位相差に比例した電圧を出力する第１の位相比較器１
および該第１の位相比較器１とは異なる特性、例えば積
分特性による出力電圧を発生する第２の位相比較器２の
各出力電圧を第１のＬＰＦ３および第２のＬＰＦ４でそ
れぞれ平滑化する。これら第１および第２のＬＰＦ３お
よび４の出力を加算器５で合成することにより、単一の
位相比較器では実現できない特性のＶＣＯ６の制御電圧
を得ることができる。この制御電圧によりＶＣＯ６の発
振周波数を制御し、入力クロックと出力クロックとの位
相差がほぼゼロになるように調整する。
【００１２】
【発明が解決しようとする課題】上述した従来の二重ル
ープ型のＰＬＬ回路において、入力クロックに急激な位
相変化が生じた場合には、大きな位相調整が行われる。
この場合の、入力クロックの位相、第１の位相比較器１
の出力電圧、第２のＬＰＦ４の出力電圧、ＶＣＯ６の制
御電圧および出力クロックの位相の各波形の一例を図５
に示している。
ープ型のＰＬＬ回路において、入力クロックに急激な位
相変化が生じた場合には、大きな位相調整が行われる。
この場合の、入力クロックの位相、第１の位相比較器１
の出力電圧、第２のＬＰＦ４の出力電圧、ＶＣＯ６の制
御電圧および出力クロックの位相の各波形の一例を図５
に示している。
【００１３】このように大きな位相調整を行う際には、
位相差に比例した出力電圧を発生する第１の位相比較器
１の特性が支配的となる。この時、第１の位相比較器１
の出力電圧は大きく変動するので、加算器５で加算され
た後のＶＣＯ６の制御電圧も大きく変動することとな
る。このＶＣＯ６の制御電圧が急激に変動する過程にお
いて、瞬時的にオーバシュートが発生してＶＣＯ６に対
して大きな電圧がかかることがあり、このことによっ
て、図５に示すようにＶＣＯ６の出力における位相およ
び周波数が大きく変動し、不安定な動作を招くことがあ
る。
位相差に比例した出力電圧を発生する第１の位相比較器
１の特性が支配的となる。この時、第１の位相比較器１
の出力電圧は大きく変動するので、加算器５で加算され
た後のＶＣＯ６の制御電圧も大きく変動することとな
る。このＶＣＯ６の制御電圧が急激に変動する過程にお
いて、瞬時的にオーバシュートが発生してＶＣＯ６に対
して大きな電圧がかかることがあり、このことによっ
て、図５に示すようにＶＣＯ６の出力における位相およ
び周波数が大きく変動し、不安定な動作を招くことがあ
る。
【００１４】この発明は、上述した事情に鑑みてなされ
たもので、入力信号の急激な位相変動に対しても、制御
発振器に対する制御信号の急激な変動を効果的に抑制
し、制御発振器の出力信号における急激な位相または周
波数の変動を緩和し得るＰＬＬ回路を提供することを目
的とする。
たもので、入力信号の急激な位相変動に対しても、制御
発振器に対する制御信号の急激な変動を効果的に抑制
し、制御発振器の出力信号における急激な位相または周
波数の変動を緩和し得るＰＬＬ回路を提供することを目
的とする。
【００１５】
【課題を解決するための手段】上記目的を達成するた
め、この発明の第１の観点に係るＰＬＬ回路は、入力ク
ロック信号と出力クロック信号との位相差に応じた信号
を出力する第１の位相比較器と、前記第１の位相比較器
の出力を平滑化して第１の制御信号とする第１の低域通
過フィルタと、前記入力クロック信号と出力クロック信
号との位相差に基づき、且つ前記第１の位相比較器とは
異なる特性の信号を出力する第２の位相比較器と、前記
第２の位相比較器の出力を平滑化する第２の低域通過フ
ィルタと、前記第１および第２の低域通過フィルタの出
力を合成した信号により発振周波数を制御して、出力ク
ロック信号を出力する制御発振器と、前記第１の位相比
較器の出力の信号値を監視する監視回路と、前記監視回
路より得られる前記第１の位相比較器の出力信号値の情
報をもとに、大きな入力位相変動が生じた場合に、前記
制御発振器の制御信号がオーバーシュートしないように
前記第２の位相比較器を制御する位相比較器制御回路
と、を具備する。
め、この発明の第１の観点に係るＰＬＬ回路は、入力ク
ロック信号と出力クロック信号との位相差に応じた信号
を出力する第１の位相比較器と、前記第１の位相比較器
の出力を平滑化して第１の制御信号とする第１の低域通
過フィルタと、前記入力クロック信号と出力クロック信
号との位相差に基づき、且つ前記第１の位相比較器とは
異なる特性の信号を出力する第２の位相比較器と、前記
第２の位相比較器の出力を平滑化する第２の低域通過フ
ィルタと、前記第１および第２の低域通過フィルタの出
力を合成した信号により発振周波数を制御して、出力ク
ロック信号を出力する制御発振器と、前記第１の位相比
較器の出力の信号値を監視する監視回路と、前記監視回
路より得られる前記第１の位相比較器の出力信号値の情
報をもとに、大きな入力位相変動が生じた場合に、前記
制御発振器の制御信号がオーバーシュートしないように
前記第２の位相比較器を制御する位相比較器制御回路
と、を具備する。
【００１６】前記第１および第２の位相比較器は、前記
位相差に応じた電圧信号を出力する回路であってもよ
く、且つ前記制御発振器は、電圧信号により発振周波数
が制御される電圧制御発振器であってもよい。
位相差に応じた電圧信号を出力する回路であってもよ
く、且つ前記制御発振器は、電圧信号により発振周波数
が制御される電圧制御発振器であってもよい。
【００１７】前記第１の位相比較器は、前記位相差に比
例した信号を出力する回路であってもよく、且つ前記第
２の位相比較器は、前記位相差の積分値に比例した信号
を出力する回路であってもよい。
例した信号を出力する回路であってもよく、且つ前記第
２の位相比較器は、前記位相差の積分値に比例した信号
を出力する回路であってもよい。
【００１８】この発明の第２の観点に係るＰＬＬ回路
は、与えられる制御信号に基づいて制御される発振周波
数にて出力クロック信号を生成する制御発振器と、入力
クロック信号と前記出力クロック信号とを比較して、こ
れら入力クロック信号および出力クロック信号の位相差
をなくすための第１の制御信号を生成する第１の同期制
御系と、前記入力クロック信号と出力クロック信号とを
比較して、これら入力クロック信号および出力クロック
信号の位相差をなくすための前記第１の制御信号とは異
なる特性の第２の制御信号を生成する第２の同期制御系
と、これら第１および第２の同期制御系から出力される
前記第１および第２の制御信号を合成し、前記制御発振
器に制御信号として与える信号合成回路と、前記第１の
同期制御系より出力される第１の制御信号の信号値を監
視する監視回路と、前記監視回路より得られる前記第１
の同期制御系による前記第１の制御信号の情報に基づ
き、大きな入力位相変動が生じた場合に、前記制御発振
器の制御信号がオーバーシュートしないように前記第２
の同期制御系を制御する位相比較器制御回路と、を具備
する。
は、与えられる制御信号に基づいて制御される発振周波
数にて出力クロック信号を生成する制御発振器と、入力
クロック信号と前記出力クロック信号とを比較して、こ
れら入力クロック信号および出力クロック信号の位相差
をなくすための第１の制御信号を生成する第１の同期制
御系と、前記入力クロック信号と出力クロック信号とを
比較して、これら入力クロック信号および出力クロック
信号の位相差をなくすための前記第１の制御信号とは異
なる特性の第２の制御信号を生成する第２の同期制御系
と、これら第１および第２の同期制御系から出力される
前記第１および第２の制御信号を合成し、前記制御発振
器に制御信号として与える信号合成回路と、前記第１の
同期制御系より出力される第１の制御信号の信号値を監
視する監視回路と、前記監視回路より得られる前記第１
の同期制御系による前記第１の制御信号の情報に基づ
き、大きな入力位相変動が生じた場合に、前記制御発振
器の制御信号がオーバーシュートしないように前記第２
の同期制御系を制御する位相比較器制御回路と、を具備
する。
【００１９】前記第１および第２の同期制御系は、前記
位相差に応じた第１および第２の制御信号として電圧信
号を出力する回路であってもよく、且つ前記制御発振器
は、電圧信号により発振周波数が制御される電圧制御発
振器であってもよい。
位相差に応じた第１および第２の制御信号として電圧信
号を出力する回路であってもよく、且つ前記制御発振器
は、電圧信号により発振周波数が制御される電圧制御発
振器であってもよい。
【００２０】前記第１の同期制御系は、前記位相差に比
例した第１の制御信号を出力し、且つ前記第２の同期制
御系は、前記位相差の積分値に比例した第２の制御信号
を出力するようにしてもよい。
例した第１の制御信号を出力し、且つ前記第２の同期制
御系は、前記位相差の積分値に比例した第２の制御信号
を出力するようにしてもよい。
【００２１】この発明の第３の観点に係るＰＬＬ回路
は、入力クロック信号と出力クロック信号との位相差に
応じ且つそれぞれ異なる特性の信号を出力する複数の位
相比較器と、前記複数の位相比較器の出力をそれぞれ平
滑化して制御信号とする複数の低域通過フィルタと、前
記複数の低域通過フィルタの出力を合成した信号により
発振周波数を制御して、出力クロック信号を出力する制
御発振器と、前記複数の位相比較器のうちの一部の位相
比較器の出力の信号値を監視する監視回路と、前記監視
回路より得られる前記一部の位相比較器の出力信号値の
情報をもとに、大きな入力位相変動が生じた場合に、前
記制御発振器の制御信号がオーバーシュートしないよう
に前記複数の位相比較器のうちの他の少なくとも一部の
位相比較器を制御する位相比較器制御回路と、を具備す
る。
は、入力クロック信号と出力クロック信号との位相差に
応じ且つそれぞれ異なる特性の信号を出力する複数の位
相比較器と、前記複数の位相比較器の出力をそれぞれ平
滑化して制御信号とする複数の低域通過フィルタと、前
記複数の低域通過フィルタの出力を合成した信号により
発振周波数を制御して、出力クロック信号を出力する制
御発振器と、前記複数の位相比較器のうちの一部の位相
比較器の出力の信号値を監視する監視回路と、前記監視
回路より得られる前記一部の位相比較器の出力信号値の
情報をもとに、大きな入力位相変動が生じた場合に、前
記制御発振器の制御信号がオーバーシュートしないよう
に前記複数の位相比較器のうちの他の少なくとも一部の
位相比較器を制御する位相比較器制御回路と、を具備す
る。
【００２２】前記複数の位相比較器は、それぞれ前記位
相差に応じた電圧信号を出力する回路であってもよく、
且つ前記制御発振器は、電圧信号により発振周波数が制
御される電圧制御発振器であってもよい。
相差に応じた電圧信号を出力する回路であってもよく、
且つ前記制御発振器は、電圧信号により発振周波数が制
御される電圧制御発振器であってもよい。
【００２３】前記一部の位相比較器は、前記位相差に比
例した信号を出力する回路を含んでいてもよく、且つ前
記他の少なくとも一部の位相比較器は、前記位相差の積
分値に比例した信号を出力する回路を含んでいてもよ
い。
例した信号を出力する回路を含んでいてもよく、且つ前
記他の少なくとも一部の位相比較器は、前記位相差の積
分値に比例した信号を出力する回路を含んでいてもよ
い。
【００２４】この発明の第４の観点に係るＰＬＬ回路
は、与えられる制御信号に基づいて制御される発振周波
数にて出力クロック信号を生成する制御発振器と、入力
クロック信号と前記出力クロック信号とを比較して、こ
れら入力クロック信号および出力クロック信号の位相差
をなくすためのそれぞれ特性の異なる制御信号を生成す
る複数の同期制御系と、これら複数の同期制御系から出
力される制御信号を合成し、前記制御発振器に制御信号
として与える信号合成回路と、前記複数の同期制御系の
うちの一部の同期制御系における前記位相差を監視する
監視回路と、前記監視回路より得られる前記一部の同期
制御系における前記位相差の情報に基づき、大きな入力
位相変動が生じた場合に、前記制御発振器の制御信号が
オーバーシュートしないように前記複数の同期制御系の
うちの他の少なくとも一部の同期制御系を制御する位相
比較器制御回路と、を具備する。
は、与えられる制御信号に基づいて制御される発振周波
数にて出力クロック信号を生成する制御発振器と、入力
クロック信号と前記出力クロック信号とを比較して、こ
れら入力クロック信号および出力クロック信号の位相差
をなくすためのそれぞれ特性の異なる制御信号を生成す
る複数の同期制御系と、これら複数の同期制御系から出
力される制御信号を合成し、前記制御発振器に制御信号
として与える信号合成回路と、前記複数の同期制御系の
うちの一部の同期制御系における前記位相差を監視する
監視回路と、前記監視回路より得られる前記一部の同期
制御系における前記位相差の情報に基づき、大きな入力
位相変動が生じた場合に、前記制御発振器の制御信号が
オーバーシュートしないように前記複数の同期制御系の
うちの他の少なくとも一部の同期制御系を制御する位相
比較器制御回路と、を具備する。
【００２５】前記複数の同期制御系は、それぞれ前記位
相差に応じた制御信号として電圧信号を出力する回路で
あってもよく、且つ前記制御発振器は、電圧信号により
発振周波数が制御される電圧制御発振器であってもよ
い。
相差に応じた制御信号として電圧信号を出力する回路で
あってもよく、且つ前記制御発振器は、電圧信号により
発振周波数が制御される電圧制御発振器であってもよ
い。
【００２６】前記一部の同期制御系は、前記位相差に比
例した制御信号を出力する回路を含んでいてもよく、且
つ前記他の少なくとも一部の同期制御系は、前記位相差
の積分値に比例した制御信号を出力する回路を含んでい
てもよい。
例した制御信号を出力する回路を含んでいてもよく、且
つ前記他の少なくとも一部の同期制御系は、前記位相差
の積分値に比例した制御信号を出力する回路を含んでい
てもよい。
【００２７】この発明に係るＰＬＬ回路においては、入
力クロック信号と出力クロック信号とを比較して、これ
ら入力クロック信号および出力クロック信号の位相差を
なくすための第１の制御信号を生成する第１の同期制御
系と、前記入力クロック信号と出力クロック信号とを比
較して、これら入力クロック信号および出力クロック信
号の位相差をなくすための前記第１の制御信号とは異な
る特性の第２の制御信号を生成する第２の同期制御系と
を有し、これら第１および第２の同期制御系の出力を合
成した制御信号に基づく発振周波数にて制御発振器が出
力クロックを生成するとともに、前記第１の同期制御系
における前記位相差を監視回路で監視し、該監視回路よ
り得られる前記第１の同期制御系における前記位相差の
情報に基づいて、位相比較制御回路を作動させ、大きな
入力位相変動が生じた場合に、前記制御発振器の制御信
号がオーバーシュートしないように前記第２の同期制御
系を制御する。したがって、入力信号の急激な位相変動
に対しても、制御発振器に対する制御信号の急激な変動
を効果的に抑制し、制御発振器の出力信号における急激
な位相または周波数の変動を緩和することが可能とな
る。
力クロック信号と出力クロック信号とを比較して、これ
ら入力クロック信号および出力クロック信号の位相差を
なくすための第１の制御信号を生成する第１の同期制御
系と、前記入力クロック信号と出力クロック信号とを比
較して、これら入力クロック信号および出力クロック信
号の位相差をなくすための前記第１の制御信号とは異な
る特性の第２の制御信号を生成する第２の同期制御系と
を有し、これら第１および第２の同期制御系の出力を合
成した制御信号に基づく発振周波数にて制御発振器が出
力クロックを生成するとともに、前記第１の同期制御系
における前記位相差を監視回路で監視し、該監視回路よ
り得られる前記第１の同期制御系における前記位相差の
情報に基づいて、位相比較制御回路を作動させ、大きな
入力位相変動が生じた場合に、前記制御発振器の制御信
号がオーバーシュートしないように前記第２の同期制御
系を制御する。したがって、入力信号の急激な位相変動
に対しても、制御発振器に対する制御信号の急激な変動
を効果的に抑制し、制御発振器の出力信号における急激
な位相または周波数の変動を緩和することが可能とな
る。
【００２８】
【発明の実施の形態】以下、この発明の実施の形態を図
面を参照して説明する。
面を参照して説明する。
【００２９】図１および図２を参照してこの発明による
ＰＬＬ回路の第１の実施の形態を説明する。
ＰＬＬ回路の第１の実施の形態を説明する。
【００３０】図１は、この発明の第１の実施の形態に係
るＰＬＬ回路の構成を示している。
るＰＬＬ回路の構成を示している。
【００３１】図１に示すＰＬＬ回路は、図４の場合とほ
ぼ同様な二重ループ型のＰＬＬとして構成されており、
第１の位相比較器１１、第２の位相比較器１２、第１の
ＬＰＦ１３、第２のＬＰＦ１４、加算器１５、ＶＣＯ１
６、電圧監視回路１７および位相比較器制御回路１８を
具備している。位相比較器１１，１２、ＬＰＦ１３，１
４、加算器１５およびＶＣＯ１６は、それぞれ図４に示
す位相比較器１，２、ＬＰＦ３，４、加算器５およびＶ
ＣＯ６とほぼ同様である。
ぼ同様な二重ループ型のＰＬＬとして構成されており、
第１の位相比較器１１、第２の位相比較器１２、第１の
ＬＰＦ１３、第２のＬＰＦ１４、加算器１５、ＶＣＯ１
６、電圧監視回路１７および位相比較器制御回路１８を
具備している。位相比較器１１，１２、ＬＰＦ１３，１
４、加算器１５およびＶＣＯ１６は、それぞれ図４に示
す位相比較器１，２、ＬＰＦ３，４、加算器５およびＶ
ＣＯ６とほぼ同様である。
【００３２】第１の位相比較器１１および第１のＬＰＦ
１３は、第１の同期制御系を構成し、第２の位相比較器
１２および第２のＬＰＦ１４は、第２の同期制御系を構
成している。
１３は、第１の同期制御系を構成し、第２の位相比較器
１２および第２のＬＰＦ１４は、第２の同期制御系を構
成している。
【００３３】電圧監視回路１７は、第１の位相比較器１
１の出力電圧を監視し、該位相比較器１１の出力電圧の
変動に対応する信号を位相比較器制御回路１８に供給す
る。
１の出力電圧を監視し、該位相比較器１１の出力電圧の
変動に対応する信号を位相比較器制御回路１８に供給す
る。
【００３４】位相比較器制御回路１８は、電圧監視回路
１７より与えられる信号に基づき、第１の位相比較器１
１に大きな入力位相変動が生じた場合に、ＶＣＯ１６の
制御信号がオーバシュートしないように第２の位相比較
器１２を制御する。この位相比較器制御回路１８は、制
御動作を確実にするために、ＶＣＯ１６の出力クロック
信号を監視して、制御に反映させるようにすることが望
ましい。
１７より与えられる信号に基づき、第１の位相比較器１
１に大きな入力位相変動が生じた場合に、ＶＣＯ１６の
制御信号がオーバシュートしないように第２の位相比較
器１２を制御する。この位相比較器制御回路１８は、制
御動作を確実にするために、ＶＣＯ１６の出力クロック
信号を監視して、制御に反映させるようにすることが望
ましい。
【００３５】次に、図１のように構成されたＰＬＬ回路
の具体的な動作について説明する。
の具体的な動作について説明する。
【００３６】第１の位相比較器１１は、与えられる入力
クロック信号とＶＣＯ１６から出力される出力クロック
信号との位相差に比例した電圧を発生する。第１の位相
比較器１１の出力電圧は、第１のＬＰＦ１３を介して加
算器１５に与えられ、ＶＣＯ１６に対する制御電圧を合
成するのに用いられる。この第１の位相比較器１１の出
力電圧は、ＶＣＯ１６の制御電圧において、入力クロッ
ク信号に位相変動が生じた場合の粗い調整がなされると
きに支配的となる。すなわち、粗い調整が行われる際の
ＶＣＯ１６に対する制御電圧は、主としてこの第１の位
相比較器１１の出力により支配される。
クロック信号とＶＣＯ１６から出力される出力クロック
信号との位相差に比例した電圧を発生する。第１の位相
比較器１１の出力電圧は、第１のＬＰＦ１３を介して加
算器１５に与えられ、ＶＣＯ１６に対する制御電圧を合
成するのに用いられる。この第１の位相比較器１１の出
力電圧は、ＶＣＯ１６の制御電圧において、入力クロッ
ク信号に位相変動が生じた場合の粗い調整がなされると
きに支配的となる。すなわち、粗い調整が行われる際の
ＶＣＯ１６に対する制御電圧は、主としてこの第１の位
相比較器１１の出力により支配される。
【００３７】これに対して、第２の位相比較器１２の出
力電圧は、入力クロック信号と出力クロック信号との位
相差の例えば積分値に応じた電圧を発生する。第２の位
相比較器１２の出力電圧も、同様に、第２のＬＰＦ１４
を介して加算器１５与えられてＶＣＯ１６に対する制御
電圧を合成するのに用いられる。この第２の位相比較器
１２の出力電圧は、ＶＣＯ１６の制御電圧において、Ｖ
ＣＯ１６の出力周波数が中心周波数に近い場合の出力周
波数の微細な調整がなされるときに支配的となる。すな
わち、微調整に際してのＶＣＯ１６に対する制御電圧
が、主としてこの第２の位相比較器１２の出力により支
配される。
力電圧は、入力クロック信号と出力クロック信号との位
相差の例えば積分値に応じた電圧を発生する。第２の位
相比較器１２の出力電圧も、同様に、第２のＬＰＦ１４
を介して加算器１５与えられてＶＣＯ１６に対する制御
電圧を合成するのに用いられる。この第２の位相比較器
１２の出力電圧は、ＶＣＯ１６の制御電圧において、Ｖ
ＣＯ１６の出力周波数が中心周波数に近い場合の出力周
波数の微細な調整がなされるときに支配的となる。すな
わち、微調整に際してのＶＣＯ１６に対する制御電圧
が、主としてこの第２の位相比較器１２の出力により支
配される。
【００３８】このように、入力クロック信号の急激な位
相変動が生じた場合に、ＶＣＯ１６の制御電圧が急変す
るのは、第１の位相比較器１１で発生する電圧が急激に
変化するためである。
相変動が生じた場合に、ＶＣＯ１６の制御電圧が急変す
るのは、第１の位相比較器１１で発生する電圧が急激に
変化するためである。
【００３９】そこで、この発明では、該第１の位相比較
器１１の出力電圧を電圧監視回路１７で監視し、当該電
圧値に基づく情報を位相比較器制御回路１８に通知す
る。位相比較器制御回路１８は、電圧監視回路１７から
与えられる情報により、第１の位相比較器１１の出力電
圧の急変を未然に検知し、第２の位相比較器１２に対し
て、合成出力電圧の変動を抑えるように制御するための
制御信号を送出する。
器１１の出力電圧を電圧監視回路１７で監視し、当該電
圧値に基づく情報を位相比較器制御回路１８に通知す
る。位相比較器制御回路１８は、電圧監視回路１７から
与えられる情報により、第１の位相比較器１１の出力電
圧の急変を未然に検知し、第２の位相比較器１２に対し
て、合成出力電圧の変動を抑えるように制御するための
制御信号を送出する。
【００４０】こうして、第２の位相比較器１２の出力電
圧が、第１の位相比較器１１の出力電圧との合成時に、
その合成電圧の変動が緩和されるので、ＶＣＯ１６の出
力クロック信号の周波数の大きな変動が防止される。
圧が、第１の位相比較器１１の出力電圧との合成時に、
その合成電圧の変動が緩和されるので、ＶＣＯ１６の出
力クロック信号の周波数の大きな変動が防止される。
【００４１】上述した図１のＰＬＬ回路の動作について
さらに詳細に説明する。
さらに詳細に説明する。
【００４２】例えば、ＶＣＯ１６は、制御電圧が高いほ
ど出力周波数が高くなる特性を持っているものとする。
第１の位相比較器１１は、上述した通り入力クロック信
号と出力クロック信号との位相差に比例した電圧を発生
するものとする。また、第２の位相比較器１２は、積分
型の位相比較器として構成する。すなわち、第２の位相
比較器１２は、入力クロック信号に対して、出力クロッ
ク信号の位相が進んでいるか、または遅れているかによ
り、出力する電圧がそれぞれ“Ｈ”（ハイレベル）また
は“Ｌ”（ローレベル）となるように構成する。
ど出力周波数が高くなる特性を持っているものとする。
第１の位相比較器１１は、上述した通り入力クロック信
号と出力クロック信号との位相差に比例した電圧を発生
するものとする。また、第２の位相比較器１２は、積分
型の位相比較器として構成する。すなわち、第２の位相
比較器１２は、入力クロック信号に対して、出力クロッ
ク信号の位相が進んでいるか、または遅れているかによ
り、出力する電圧がそれぞれ“Ｈ”（ハイレベル）また
は“Ｌ”（ローレベル）となるように構成する。
【００４３】ここで、入力クロック信号の位相に急激な
変動が生じ、位相が進んでしまった場合について検討す
る。例えば、図２に示すように、入力クロック信号の位
相がφからφ＋αに進んだものとする。このとき、第１
の位相比較器１１は、出力クロック信号の位相を進める
ために、ＶＣＯ１６の発振出力周波数を上昇させようと
して、それ以前よりも高い電圧をかける。このため、第
１の位相比較器１１の出力電圧は、図２に示すように、
急激に高電圧側への変動を示す。
変動が生じ、位相が進んでしまった場合について検討す
る。例えば、図２に示すように、入力クロック信号の位
相がφからφ＋αに進んだものとする。このとき、第１
の位相比較器１１は、出力クロック信号の位相を進める
ために、ＶＣＯ１６の発振出力周波数を上昇させようと
して、それ以前よりも高い電圧をかける。このため、第
１の位相比較器１１の出力電圧は、図２に示すように、
急激に高電圧側への変動を示す。
【００４４】図４および図５に示したような、従来の二
重ループ型のＰＬＬ回路であれば、第２の位相比較器２
においても位相が進んだことが検出され、出力電圧を上
昇させるように動作する。このため、第１の位相比較器
１および第２の位相比較器２の両出力電圧の合成電圧
は、急激な変動を示すことになる。
重ループ型のＰＬＬ回路であれば、第２の位相比較器２
においても位相が進んだことが検出され、出力電圧を上
昇させるように動作する。このため、第１の位相比較器
１および第２の位相比較器２の両出力電圧の合成電圧
は、急激な変動を示すことになる。
【００４５】これに対して、この発明による図１のＰＬ
Ｌ回路では、第１の位相比較器１１の出力電圧を電圧監
視回路１７にて監視している。電圧監視回路１７は、第
１の位相比較器１１の出力電圧に基づく信号を位相比較
器制御回路１８に与えて、位相比較器制御回路１８によ
り第２の位相比較器１２を制御させる。
Ｌ回路では、第１の位相比較器１１の出力電圧を電圧監
視回路１７にて監視している。電圧監視回路１７は、第
１の位相比較器１１の出力電圧に基づく信号を位相比較
器制御回路１８に与えて、位相比較器制御回路１８によ
り第２の位相比較器１２を制御させる。
【００４６】電圧監視回路１７および位相比較器制御回
路１８は、第１の位相比較器１１の出力電圧が、所定の
上限電圧値Ｖ１以上、または所定の下限電圧Ｖ２以下の
時には、第２の位相比較器１２の出力電圧として、位相
差の積分特性ではなく、ほぼ特定の電圧を出力させるよ
うに、第２の位相比較器１２を制御する。また、電圧Ｖ
１−Ｖ２間の電圧値の場合には、従来と同様の位相差の
積分特性による出力電圧を発生させるようにする。
路１８は、第１の位相比較器１１の出力電圧が、所定の
上限電圧値Ｖ１以上、または所定の下限電圧Ｖ２以下の
時には、第２の位相比較器１２の出力電圧として、位相
差の積分特性ではなく、ほぼ特定の電圧を出力させるよ
うに、第２の位相比較器１２を制御する。また、電圧Ｖ
１−Ｖ２間の電圧値の場合には、従来と同様の位相差の
積分特性による出力電圧を発生させるようにする。
【００４７】この場合、第１の位相比較器１１の出力電
圧が電圧Ｖ１以上または電圧Ｖ２以下となる領域におい
ては、第２の位相比較器１２のループ側、すなわち第２
の同期制御系のＬＰＦ１４の出力電圧が積分特性を呈す
ることがないようにする。このため、位相比較器制御回
路１８は、ほぼ特定の絶対値レベルにおいて、第２の位
相比較器１２の出力が“Ｈ”と“Ｌ”との交番出力とな
るように制御する。
圧が電圧Ｖ１以上または電圧Ｖ２以下となる領域におい
ては、第２の位相比較器１２のループ側、すなわち第２
の同期制御系のＬＰＦ１４の出力電圧が積分特性を呈す
ることがないようにする。このため、位相比較器制御回
路１８は、ほぼ特定の絶対値レベルにおいて、第２の位
相比較器１２の出力が“Ｈ”と“Ｌ”との交番出力とな
るように制御する。
【００４８】積分項の位相比較器として第２の位相比較
器１２として適用可能な回路は、例えばＤ型フリップフ
ロップを１個用いて容易に構成することができる。そこ
で、位相比較器制御回路１８は、このようなＤ型フリッ
プフロップを、交互にセット／リセットさせるような制
御を行えばよい。
器１２として適用可能な回路は、例えばＤ型フリップフ
ロップを１個用いて容易に構成することができる。そこ
で、位相比較器制御回路１８は、このようなＤ型フリッ
プフロップを、交互にセット／リセットさせるような制
御を行えばよい。
【００４９】なお、入力クロック信号の位相が遅れた場
合には、上述とは逆に第１の位相比較器１１は、出力ク
ロック信号の位相を遅らせるために、ＶＣＯ１６の発振
出力周波数を低下させようとして、それ以前よりも低い
電圧をかける。この場合も、位相比較器制御回路１８
は、第１の位相比較器１１の出力電圧が電圧Ｖ２以下と
なる領域において、第２の位相比較器１２の出力が
“Ｈ”と“Ｌ”との交番出力となるように制御する。
合には、上述とは逆に第１の位相比較器１１は、出力ク
ロック信号の位相を遅らせるために、ＶＣＯ１６の発振
出力周波数を低下させようとして、それ以前よりも低い
電圧をかける。この場合も、位相比較器制御回路１８
は、第１の位相比較器１１の出力電圧が電圧Ｖ２以下と
なる領域において、第２の位相比較器１２の出力が
“Ｈ”と“Ｌ”との交番出力となるように制御する。
【００５０】このように制御することにより、ＬＰＦ３
の出力電圧が大きく変動しても、図２に示すように、Ｌ
ＰＦ４の出力電圧の変動を抑えることができる。したが
って、それらの合成電圧としてのＶＣＯ１６の制御電圧
の変動を緩和させることができ、ＶＣＯ１６から出力さ
れる出力クロック信号の出力周波数の急激な変動を効果
的に防止することができる。
の出力電圧が大きく変動しても、図２に示すように、Ｌ
ＰＦ４の出力電圧の変動を抑えることができる。したが
って、それらの合成電圧としてのＶＣＯ１６の制御電圧
の変動を緩和させることができ、ＶＣＯ１６から出力さ
れる出力クロック信号の出力周波数の急激な変動を効果
的に防止することができる。
【００５１】図３は、この発明の第２の実施の形態に係
るＰＬＬ回路の構成を示している。
るＰＬＬ回路の構成を示している。
【００５２】図３に示すＰＬＬ回路は、図１と同様の第
１の位相比較器１１、第２の位相比較器１２、第１のＬ
ＰＦ１３、第２のＬＰＦ１４、加算器１５、ＶＣＯ１６
および電圧監視回路１７を有し、さらに図１の位相比較
器制御回路１８に代えて、位相比較器制御回路２０を具
備している。
１の位相比較器１１、第２の位相比較器１２、第１のＬ
ＰＦ１３、第２のＬＰＦ１４、加算器１５、ＶＣＯ１６
および電圧監視回路１７を有し、さらに図１の位相比較
器制御回路１８に代えて、位相比較器制御回路２０を具
備している。
【００５３】この場合、第２の位相比較回路１２は、Ｖ
ＣＯ１６から出力される出力クロック信号が直接与えら
れるのではなく、位相比較器制御回路２０から制御され
たクロック信号が、出力クロック信号の代わりに与えら
れる。
ＣＯ１６から出力される出力クロック信号が直接与えら
れるのではなく、位相比較器制御回路２０から制御され
たクロック信号が、出力クロック信号の代わりに与えら
れる。
【００５４】位相比較器制御回路２０は、電圧監視回路
１７より与えられる信号に基づき、大きな入力位相変動
が生じた場合に、ＶＣＯ１６の制御信号がオーバシュー
トしないように、ＶＣＯ１６の出力クロック信号を位相
シフトして、第２の位相比較器１２に供給する。第２の
位相比較器１２は、位相比較器制御回路２０から与えら
れるクロック信号を入力クロック信号と比較する。
１７より与えられる信号に基づき、大きな入力位相変動
が生じた場合に、ＶＣＯ１６の制御信号がオーバシュー
トしないように、ＶＣＯ１６の出力クロック信号を位相
シフトして、第２の位相比較器１２に供給する。第２の
位相比較器１２は、位相比較器制御回路２０から与えら
れるクロック信号を入力クロック信号と比較する。
【００５５】次に、図３のように構成されたＰＬＬ回路
の具体的な動作について説明する。
の具体的な動作について説明する。
【００５６】第１の位相比較器１１は、与えられる入力
クロック信号とＶＣＯ１６から出力される出力クロック
信号との位相差に比例した電圧を発生する。第１の位相
比較器１１の出力電圧は、第１のＬＰＦ１３を介して加
算器１５に与えられ、ＶＣＯ１６に対する制御電圧を合
成するのに用いられる。この第１の位相比較器１１の出
力電圧は、ＶＣＯ１６の制御電圧において、入力クロッ
ク信号に位相変動が生じた場合の粗い調整がなされると
きに支配的となる。
クロック信号とＶＣＯ１６から出力される出力クロック
信号との位相差に比例した電圧を発生する。第１の位相
比較器１１の出力電圧は、第１のＬＰＦ１３を介して加
算器１５に与えられ、ＶＣＯ１６に対する制御電圧を合
成するのに用いられる。この第１の位相比較器１１の出
力電圧は、ＶＣＯ１６の制御電圧において、入力クロッ
ク信号に位相変動が生じた場合の粗い調整がなされると
きに支配的となる。
【００５７】第２の位相比較器１２の出力電圧は、入力
クロック信号と位相比較器制御回路２０から供給される
クロック信号との位相差の例えば積分値に応じた電圧を
発生する。第２の位相比較器１２の出力電圧も、同様
に、第２のＬＰＦ１４を介して加算器１５与えられてＶ
ＣＯ１６に対する制御電圧を合成するのに用いられる。
この第２の位相比較器１２の出力電圧は、ＶＣＯ１６の
制御電圧において、ＶＣＯ１６の出力周波数が中心周波
数に近い場合の出力周波数の微細な調整がなされるとき
に支配的となる。
クロック信号と位相比較器制御回路２０から供給される
クロック信号との位相差の例えば積分値に応じた電圧を
発生する。第２の位相比較器１２の出力電圧も、同様
に、第２のＬＰＦ１４を介して加算器１５与えられてＶ
ＣＯ１６に対する制御電圧を合成するのに用いられる。
この第２の位相比較器１２の出力電圧は、ＶＣＯ１６の
制御電圧において、ＶＣＯ１６の出力周波数が中心周波
数に近い場合の出力周波数の微細な調整がなされるとき
に支配的となる。
【００５８】第１の位相比較器１１の出力電圧を電圧監
視回路１７で監視し、当該電圧値に基づく情報が位相比
較器制御回路２０に通知される。位相比較器制御回路２
０は、電圧監視回路１７から与えられる情報により、第
１の位相比較器１１の出力電圧の急変を未然に検知し、
第２の位相比較器１２に供給するクロック信号を、合成
出力電圧の変動を抑えるように位相シフトする。
視回路１７で監視し、当該電圧値に基づく情報が位相比
較器制御回路２０に通知される。位相比較器制御回路２
０は、電圧監視回路１７から与えられる情報により、第
１の位相比較器１１の出力電圧の急変を未然に検知し、
第２の位相比較器１２に供給するクロック信号を、合成
出力電圧の変動を抑えるように位相シフトする。
【００５９】したがって、第２の位相比較器１２の出力
電圧が、第１の位相比較器１１の出力電圧との合成時
に、その合成電圧の変動が緩和されるので、ＶＣＯ１６
の出力クロック信号の周波数の大きな変動が防止され
る。
電圧が、第１の位相比較器１１の出力電圧との合成時
に、その合成電圧の変動が緩和されるので、ＶＣＯ１６
の出力クロック信号の周波数の大きな変動が防止され
る。
【００６０】この場合、位相比較器制御回路２０は、入
力クロック信号の位相が急変しない限り、出力クロック
信号をそのまま第２の位相比較器１２に供給する。そし
て、入力クロック信号の位相に急激な変動が生じ、位相
が進んでしまった場合、電圧監視回路１７および位相比
較器制御回路２０は、第１の位相比較器１１の出力電圧
からこれを検知し、第２の位相比較器１２に供給するク
ロック信号の位相を進める。そして、入力クロック信号
の位相が遅れてしまった場合には、第２の位相比較器１
２に供給するクロック信号の位相を遅らせる。
力クロック信号の位相が急変しない限り、出力クロック
信号をそのまま第２の位相比較器１２に供給する。そし
て、入力クロック信号の位相に急激な変動が生じ、位相
が進んでしまった場合、電圧監視回路１７および位相比
較器制御回路２０は、第１の位相比較器１１の出力電圧
からこれを検知し、第２の位相比較器１２に供給するク
ロック信号の位相を進める。そして、入力クロック信号
の位相が遅れてしまった場合には、第２の位相比較器１
２に供給するクロック信号の位相を遅らせる。
【００６１】このように制御することにより、ＬＰＦ３
の出力電圧が大きく変動しても、ＬＰＦ４の出力電圧の
変動を抑えることができる。したがって、それらの合成
電圧としてのＶＣＯ１６の制御電圧の変動を緩和させる
ことができ、ＶＣＯ１６から出力される出力クロック信
号の出力周波数の急激な変動を効果的に防止することが
できる。
の出力電圧が大きく変動しても、ＬＰＦ４の出力電圧の
変動を抑えることができる。したがって、それらの合成
電圧としてのＶＣＯ１６の制御電圧の変動を緩和させる
ことができ、ＶＣＯ１６から出力される出力クロック信
号の出力周波数の急激な変動を効果的に防止することが
できる。
【００６２】なお、ＰＬＬ回路は、入力クロック信号と
等しい周波数で出力クロック信号を同期生成する場合の
他に、入力クロック信号のｎ倍あるいは１／ｎ倍で同期
する出力クロック信号を生成する場合もある。このよう
な場合には、出力クロック信号またはそれに相当する信
号を、分周器または逓倍器により、それぞれｎ分周また
はｎ逓倍して第１および第２の位相比較器１１および１
２に供給するようにすればよい。
等しい周波数で出力クロック信号を同期生成する場合の
他に、入力クロック信号のｎ倍あるいは１／ｎ倍で同期
する出力クロック信号を生成する場合もある。このよう
な場合には、出力クロック信号またはそれに相当する信
号を、分周器または逓倍器により、それぞれｎ分周また
はｎ逓倍して第１および第２の位相比較器１１および１
２に供給するようにすればよい。
【００６３】さらに、上述したＰＬＬ回路は、特に二重
ループのに限らずに多重ループにも上述と同様にして実
施することができる。すなわち、上述したように入力ク
ロック信号と出力クロック信号との位相差が直接ＶＣＯ
の制御電圧の変動に影響する場合があるときに、この最
も影響し易い電圧を電圧監視回路で監視する。そして、
その電圧値に基づいて、ＶＣＯの制御電圧が過大な変動
を起こさないように、他の位相比較器の出力電圧を制御
することにより、出力クロック信号の過大な周波数変動
を抑えるようにすればよい。
ループのに限らずに多重ループにも上述と同様にして実
施することができる。すなわち、上述したように入力ク
ロック信号と出力クロック信号との位相差が直接ＶＣＯ
の制御電圧の変動に影響する場合があるときに、この最
も影響し易い電圧を電圧監視回路で監視する。そして、
その電圧値に基づいて、ＶＣＯの制御電圧が過大な変動
を起こさないように、他の位相比較器の出力電圧を制御
することにより、出力クロック信号の過大な周波数変動
を抑えるようにすればよい。
【００６４】また、制御電圧により発振周波数が制御さ
れるＶＣＯに限らず、何らかの信号値により発振出力周
波数を制御し得る制御発振器を用いてＰＬＬ回路を構成
する場合に、この発明を上述とほぼ同様にして適用する
ことができる。
れるＶＣＯに限らず、何らかの信号値により発振出力周
波数を制御し得る制御発振器を用いてＰＬＬ回路を構成
する場合に、この発明を上述とほぼ同様にして適用する
ことができる。
【００６５】
【発明の効果】以上説明したように、この発明のＰＬＬ
回路においては、入力クロック信号と出力クロック信号
とを比較して、これら入力クロック信号および出力クロ
ック信号の位相差をなくすための第１の制御信号を生成
する第１の同期制御系と、前記入力クロック信号と出力
クロック信号とを比較して、これら入力クロック信号お
よび出力クロック信号の位相差をなくすための前記第１
の制御信号とは異なる特性の第２の制御信号を生成する
第２の同期制御系とを有し、これら第１および第２の同
期制御系の出力を合成した制御信号に基づく発振周波数
にて制御発振器が出力クロックを生成するとともに、前
記第１の同期制御系における前記位相差を監視回路で監
視し、該監視回路より得られる前記第１の同期制御系に
おける前記位相差の情報に基づいて、位相比較制御回路
を作動させ、大きな入力位相変動が生じた場合に、前記
制御発振器の制御信号がオーバーシュートしないように
前記第２の同期制御系を制御する。したがって、入力信
号の急激な位相変動に対しても、制御発振器に対する制
御信号の急激な変動を効果的に抑制し、制御発振器の出
力信号における急激な位相または周波数の変動を緩和す
る。
回路においては、入力クロック信号と出力クロック信号
とを比較して、これら入力クロック信号および出力クロ
ック信号の位相差をなくすための第１の制御信号を生成
する第１の同期制御系と、前記入力クロック信号と出力
クロック信号とを比較して、これら入力クロック信号お
よび出力クロック信号の位相差をなくすための前記第１
の制御信号とは異なる特性の第２の制御信号を生成する
第２の同期制御系とを有し、これら第１および第２の同
期制御系の出力を合成した制御信号に基づく発振周波数
にて制御発振器が出力クロックを生成するとともに、前
記第１の同期制御系における前記位相差を監視回路で監
視し、該監視回路より得られる前記第１の同期制御系に
おける前記位相差の情報に基づいて、位相比較制御回路
を作動させ、大きな入力位相変動が生じた場合に、前記
制御発振器の制御信号がオーバーシュートしないように
前記第２の同期制御系を制御する。したがって、入力信
号の急激な位相変動に対しても、制御発振器に対する制
御信号の急激な変動を効果的に抑制し、制御発振器の出
力信号における急激な位相または周波数の変動を緩和す
る。
【００６６】すなわち、この発明によれば、入力信号の
急激な位相変動に対しても、制御発振器に対する制御信
号の急激な変動を効果的に抑制し、制御発振器の出力信
号における急激な位相または周波数の変動を緩和し得る
ＰＬＬ回路を提供することができる。
急激な位相変動に対しても、制御発振器に対する制御信
号の急激な変動を効果的に抑制し、制御発振器の出力信
号における急激な位相または周波数の変動を緩和し得る
ＰＬＬ回路を提供することができる。
【図１】この発明の第１の実施の形態に係る二重ループ
型のＰＬＬ（フェイズロックループ）回路の構成を示す
ブロック図である。
型のＰＬＬ（フェイズロックループ）回路の構成を示す
ブロック図である。
【図２】図１のＰＬＬ回路の動作を説明するための各部
波形図である。
波形図である。
【図３】この発明の第２の実施の形態に係る二重ループ
型のＰＬＬ回路の構成を示すブロック図である。
型のＰＬＬ回路の構成を示すブロック図である。
【図４】従来の二重ループ型のＰＬＬ回路の構成を示す
模式図である。
模式図である。
【図５】図４のＰＬＬ回路の動作を説明するための各部
波形図である。
波形図である。
１１ 第１の位相比較器 １２ 第２の位相比較器 １３ 第１の低域通過フィルタ（ＬＰＦ） １４ 第２の低域通過フィルタ（ＬＰＦ） １５ 加算器 １６ 電圧制御発振器（ＶＣＯ） １７ 電圧監視回路 １８，２０ 位相比較器制御回路
Claims (12)
- 【請求項１】 入力クロック信号と出力クロック信号と
の位相差に応じた信号を出力する第１の位相比較器と、 前記第１の位相比較器の出力を平滑化して第１の制御信
号とする第１の低域通過フィルタと、 前記入力クロック信号と出力クロック信号との位相差に
基づき、且つ前記第１の位相比較器とは異なる特性の信
号を出力する第２の位相比較器と、 前記第２の位相比較器の出力を平滑化する第２の低域通
過フィルタと、 前記第１および第２の低域通過フィルタの出力を合成し
た信号により発振周波数を制御して、出力クロック信号
を出力する制御発振器と、 前記第１の位相比較器の出力の信号値を監視する監視回
路と、 前記監視回路より得られる前記第１の位相比較器の出力
信号値の情報をもとに、大きな入力位相変動が生じた場
合に、前記制御発振器の制御信号がオーバーシュートし
ないように前記第２の位相比較器を制御する位相比較器
制御回路と、を具備することを特徴とするフェイズロッ
クループ回路。 - 【請求項２】 前記第１および第２の位相比較器は、前
記位相差に応じた電圧信号を出力する回路であり、且つ
前記制御発振器は、電圧信号により発振周波数が制御さ
れる電圧制御発振器であることを特徴とする請求項１に
記載のフェイズロックループ回路。 - 【請求項３】 前記第１の位相比較器は、前記位相差に
比例した信号を出力する回路であり、且つ前記第２の位
相比較器は、前記位相差の積分値に比例した信号を出力
する回路であることを特徴とする請求項１または２に記
載のフェイズロックループ回路。 - 【請求項４】 与えられる制御信号に基づいて制御され
る発振周波数にて出力クロック信号を生成する制御発振
器と、 入力クロック信号と前記出力クロック信号とを比較し
て、これら入力クロック信号および出力クロック信号の
位相差をなくすための第１の制御信号を生成する第１の
同期制御系と、 前記入力クロック信号と出力クロック信号とを比較し
て、これら入力クロック信号および出力クロック信号の
位相差をなくすための前記第１の制御信号とは異なる特
性の第２の制御信号を生成する第２の同期制御系と、 これら第１および第２の同期制御系から出力される第１
および第２の制御信号を合成し、前記制御発振器に制御
信号として与える信号合成回路と、 前記第１の同期制御系における前記位相差を監視する監
視回路と、 前記監視回路より得られる前記第１の同期制御系におけ
る前記位相差の情報に基づき、大きな入力位相変動が生
じた場合に、前記制御発振器の制御信号がオーバーシュ
ートしないように前記第２の同期制御系を制御する位相
比較器制御回路と、を具備することを特徴とするフェイ
ズロックループ回路。 - 【請求項５】 前記第１および第２の同期制御系は、前
記位相差に応じた第１および第２の制御信号として電圧
信号を出力する回路であり、且つ前記制御発振器は、電
圧信号により発振周波数が制御される電圧制御発振器で
あることを特徴とする請求項４に記載のフェイズロック
ループ回路。 - 【請求項６】 前記第１の同期制御系は、前記位相差に
比例した第１の制御信号を出力し、且つ前記第２の同期
制御系は、前記位相差の積分値に比例した第２の制御信
号を出力することを特徴とする請求項４または５に記載
のフェイズロックループ回路。 - 【請求項７】 入力クロック信号と出力クロック信号と
の位相差に応じ且つそれぞれ異なる特性の信号を出力す
る複数の位相比較器と、 前記複数の位相比較器の出力をそれぞれ平滑化して制御
信号とする複数の低域通過フィルタと、 前記複数の低域通過フィルタの出力を合成した信号によ
り発振周波数を制御して、出力クロック信号を出力する
制御発振器と、 前記複数の位相比較器のうちの一部の位相比較器の出力
の信号値を監視する監視回路と、 前記監視回路より得られる前記一部の位相比較器の出力
信号値の情報をもとに、大きな入力位相変動が生じた場
合に、前記制御発振器の制御信号がオーバーシュートし
ないように前記複数の位相比較器のうちの他の少なくと
も一部の位相比較器を制御する位相比較器制御回路と、
を具備することを特徴とするフェイズロックループ回
路。 - 【請求項８】 前記複数の位相比較器は、それぞれ前記
位相差に応じた電圧信号を出力する回路であり、且つ前
記制御発振器は、電圧信号により発振周波数が制御され
る電圧制御発振器であることを特徴とする請求項７に記
載のフェイズロックループ回路。 - 【請求項９】 前記一部の位相比較器は、前記位相差に
比例した信号を出力する回路を含み、且つ前記他の少な
くとも一部の位相比較器は、前記位相差の積分値に比例
した信号を出力する回路を含むことを特徴とする請求項
７または８に記載のフェイズロックループ回路。 - 【請求項１０】 与えられる制御信号に基づいて制御さ
れる発振周波数にて出力クロック信号を生成する制御発
振器と、 入力クロック信号と前記出力クロック信号とを比較し
て、これら入力クロック信号および出力クロック信号の
位相差をなくすためのそれぞれ特性の異なる制御信号を
生成する複数の同期制御系と、 これら複数の同期制御系の出力を合成し、前記制御発振
器に制御信号として与える信号合成回路と、 前記複数の同期制御系のうちの一部の同期制御系におけ
る前記位相差を監視する監視回路と、 前記監視回路より得られる前記一部の同期制御系におけ
る前記位相差の情報に基づき、大きな入力位相変動が生
じた場合に、前記制御発振器の制御信号がオーバーシュ
ートしないように前記複数の同期制御系のうちの他の少
なくとも一部の同期制御系を制御する位相比較器制御回
路と、を具備することを特徴とするフェイズロックルー
プ回路。 - 【請求項１１】 前記複数の同期制御系は、それぞれ前
記位相差に応じた制御信号として電圧信号を出力する回
路であり、且つ前記制御発振器は、電圧信号により発振
周波数が制御される電圧制御発振器であることを特徴と
する請求項１０に記載のフェイズロックループ回路。 - 【請求項１２】 前記一部の同期制御系は、前記位相差
に比例した制御信号を出力する回路を含み、且つ前記他
の少なくとも一部の同期制御系は、前記位相差の積分値
に比例した制御信号を出力する回路を含むことを特徴と
する請求項１０または１１に記載のフェイズロックルー
プ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8320285A JPH10163862A (ja) | 1996-11-29 | 1996-11-29 | フェイズロックループ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8320285A JPH10163862A (ja) | 1996-11-29 | 1996-11-29 | フェイズロックループ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10163862A true JPH10163862A (ja) | 1998-06-19 |
Family
ID=18119806
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8320285A Withdrawn JPH10163862A (ja) | 1996-11-29 | 1996-11-29 | フェイズロックループ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10163862A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011066994A (ja) * | 2009-09-16 | 2011-03-31 | Shinmaywa Industries Ltd | モータ用位相同期回路及びそれを用いたスピンドルモータ |
| US8278910B2 (en) | 2009-06-25 | 2012-10-02 | Shinmaywa Industries, Ltd. | Phase locked loop for controlling motor and spindle motor using the same |
| JP2017046031A (ja) * | 2015-08-24 | 2017-03-02 | ルネサスエレクトロニクス株式会社 | Ｐｌｌ回路、及び、動作方法 |
-
1996
- 1996-11-29 JP JP8320285A patent/JPH10163862A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8278910B2 (en) | 2009-06-25 | 2012-10-02 | Shinmaywa Industries, Ltd. | Phase locked loop for controlling motor and spindle motor using the same |
| JP2011066994A (ja) * | 2009-09-16 | 2011-03-31 | Shinmaywa Industries Ltd | モータ用位相同期回路及びそれを用いたスピンドルモータ |
| JP2017046031A (ja) * | 2015-08-24 | 2017-03-02 | ルネサスエレクトロニクス株式会社 | Ｐｌｌ回路、及び、動作方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040203 |