JPH10164153A - パケットｆｓｋ受信機用クロック再生回路 - Google Patents
パケットｆｓｋ受信機用クロック再生回路Info
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- JPH10164153A JPH10164153A JP8334514A JP33451496A JPH10164153A JP H10164153 A JPH10164153 A JP H10164153A JP 8334514 A JP8334514 A JP 8334514A JP 33451496 A JP33451496 A JP 33451496A JP H10164153 A JPH10164153 A JP H10164153A
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0331—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop with a digital phase-locked loop [PLL] processing binary samples, e.g. add/subtract logic for correction of receiver clock
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L27/00—Modulated-carrier systems
- H04L27/10—Frequency-modulated carrier systems, i.e. using frequency-shift keying
- H04L27/14—Demodulator circuits; Receiver circuits
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
- H04L7/041—Speed or phase control by synchronisation signals using special codes as synchronising signal
- H04L2007/047—Speed or phase control by synchronisation signals using special codes as synchronising signal using a sine signal or unmodulated carrier
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【課題】 送受に周波数誤差があるＦＳＫ回線で短いパ
ケット信号を伝送する場合、周波数検波された直流オフ
セットのあるビット同期信号の１整形矩形パルス（バイ
アス歪みがあるままのパルス）から、直接、ベースバン
ド信号が中心レベルを通過する時刻や、最大値または最
小値に到達する時刻（データ標本化時刻）を示すクロッ
ク信号を発生させることができる回路を構成する。 【解決手段】 ビット同期信号は帯域制限されて正弦波
となっていることを利用する。直流オフセットを含んだ
正弦波をそのまま零軸に対して矩形整形し、この矩形波
の立ち上がり、または立ち下がりでカウンタをスタート
させ、矩形波の立ち下がり、または立ち上がりでカウン
ト値を読み出せば、このカウント値から直ちにベースバ
ンド信号が中心レベルを通過するときのカウント値や、
最大値または最小値到達時（データ区間ではデータ標本
化時点）におけるカウント値が計算できるので、この計
算値を記憶しておき、カウンタがこの値になるとパルス
を発生させる、という方法でクロックを再生する。
ケット信号を伝送する場合、周波数検波された直流オフ
セットのあるビット同期信号の１整形矩形パルス（バイ
アス歪みがあるままのパルス）から、直接、ベースバン
ド信号が中心レベルを通過する時刻や、最大値または最
小値に到達する時刻（データ標本化時刻）を示すクロッ
ク信号を発生させることができる回路を構成する。 【解決手段】 ビット同期信号は帯域制限されて正弦波
となっていることを利用する。直流オフセットを含んだ
正弦波をそのまま零軸に対して矩形整形し、この矩形波
の立ち上がり、または立ち下がりでカウンタをスタート
させ、矩形波の立ち下がり、または立ち上がりでカウン
ト値を読み出せば、このカウント値から直ちにベースバ
ンド信号が中心レベルを通過するときのカウント値や、
最大値または最小値到達時（データ区間ではデータ標本
化時点）におけるカウント値が計算できるので、この計
算値を記憶しておき、カウンタがこの値になるとパルス
を発生させる、という方法でクロックを再生する。
Description
【０００１】
【発明の属する技術分野】本発明は、パケットＦＳＫ
（周波数シフトキーイング）受信機において、復調ベー
スバンド信号からクロックタイミングを再生するための
クロック再生回路の回路構成技術に関するものである。
（周波数シフトキーイング）受信機において、復調ベー
スバンド信号からクロックタイミングを再生するための
クロック再生回路の回路構成技術に関するものである。
【０００２】
【従来の技術】従来、受信信号からクロック成分を再生
するには、通常、復調ベースバント信号を２乗した後、
バンドパスフィルタに加えてクロック成分を抽出し、そ
の出力をアナログまたはディジタルのＰＬＬ（位相同期
ループ）に加えてクロック信号を作成している。しかし
この方法では、バンドパスフィルタおよびＰＬＬにある
程度の応答時間を割り当てねばならないから、パケット
信号が短い場合には、クロックの再生が間に合わない、
ということが起こりうる。そこでこの再生に要する時間
を短縮する方法として、最初のモードではバンドパスフ
ィルタは使用せず、ベースバンド信号（パケットの先頭
部にあるビット同期信号）の零交差点で直接ＤＰＬＬを
スタートさせ、そしてその後データ区間に入った時点で
は次のモードである２乗−バンドパスによる駆動（前者
の直接駆動法よりもジッタが少ない）法に切替える、と
いう方法が使用される。この場合、最初のモードでは、
ベースバンド信号で直接駆動するからバイアス歪み（直
流オフセット）がないことが望ましいが、しかしこれ
は、送受の周波数誤差が極めて小さいことを意味するか
ら、送受に高精度の発振器を使用せねばならないことと
なり、これは小型化、低価格化の点で問題がある。一
方、高精度の発振器を用いないでも、その周波数誤差を
ごく短時間で補正できるＡＦＣ（自動周波数制御）があ
ればよいが、これも適当なものはまだ開発されていな
い。そこで次案として、この直流オフセットを除くた
め、ハイパスフィルタによる方法を用いるが、この方法
でも以下のように若干時間を必要とする。
するには、通常、復調ベースバント信号を２乗した後、
バンドパスフィルタに加えてクロック成分を抽出し、そ
の出力をアナログまたはディジタルのＰＬＬ（位相同期
ループ）に加えてクロック信号を作成している。しかし
この方法では、バンドパスフィルタおよびＰＬＬにある
程度の応答時間を割り当てねばならないから、パケット
信号が短い場合には、クロックの再生が間に合わない、
ということが起こりうる。そこでこの再生に要する時間
を短縮する方法として、最初のモードではバンドパスフ
ィルタは使用せず、ベースバンド信号（パケットの先頭
部にあるビット同期信号）の零交差点で直接ＤＰＬＬを
スタートさせ、そしてその後データ区間に入った時点で
は次のモードである２乗−バンドパスによる駆動（前者
の直接駆動法よりもジッタが少ない）法に切替える、と
いう方法が使用される。この場合、最初のモードでは、
ベースバンド信号で直接駆動するからバイアス歪み（直
流オフセット）がないことが望ましいが、しかしこれ
は、送受の周波数誤差が極めて小さいことを意味するか
ら、送受に高精度の発振器を使用せねばならないことと
なり、これは小型化、低価格化の点で問題がある。一
方、高精度の発振器を用いないでも、その周波数誤差を
ごく短時間で補正できるＡＦＣ（自動周波数制御）があ
ればよいが、これも適当なものはまだ開発されていな
い。そこで次案として、この直流オフセットを除くた
め、ハイパスフィルタによる方法を用いるが、この方法
でも以下のように若干時間を必要とする。
【０００３】すなわち、ビット同期信号は情報の
“１”、“０”の交互の繰り返しであるが、帯域制限さ
れているため、データの伝送速度が９６００bpsならば
ベースバンドにおいては４８００Ｈzの正弦波となる。
正弦波であるから微分回路などのハイパスフィルタによ
って直流オフセットが除去できるが、そのかわりにこれ
によって位相回転が生じるからこれの位相を調整する必
要がある。このことは以下のように表現すれば、状況は
明らかである。すなわち、直流オフセット（周波数誤差
による）の値を、正弦波（ビット同期信号）の角周波数
とすれば、入力信号Ｉ(s)は次式（１）で表わされる。
“１”、“０”の交互の繰り返しであるが、帯域制限さ
れているため、データの伝送速度が９６００bpsならば
ベースバンドにおいては４８００Ｈzの正弦波となる。
正弦波であるから微分回路などのハイパスフィルタによ
って直流オフセットが除去できるが、そのかわりにこれ
によって位相回転が生じるからこれの位相を調整する必
要がある。このことは以下のように表現すれば、状況は
明らかである。すなわち、直流オフセット（周波数誤差
による）の値を、正弦波（ビット同期信号）の角周波数
とすれば、入力信号Ｉ(s)は次式（１）で表わされる。
【０００４】
【数１】
【０００５】ここに、ｓはラプラス変換子である。微分
回路および移相回路の伝達関数は、それぞれｓ／（ｓ＋
ｃ）および（ｓ−ｄ）／（ｓ＋ｄ）で表わすことができ
るから、出力信号Ｏ(s)は次式（２）となる。
回路および移相回路の伝達関数は、それぞれｓ／（ｓ＋
ｃ）および（ｓ−ｄ）／（ｓ＋ｄ）で表わすことができ
るから、出力信号Ｏ(s)は次式（２）となる。
【０００６】
【数２】
【０００７】これは部分分数に展開するれば次式（３）
となる。
となる。
【０００８】
【数３】
【０００９】Ａ，Ｂ，Ｃはそれぞれ分母の根を代入して
求められる留数、Ｃ（バー）はＣの共役であり、ｊは虚
数単位である。この式の第１項、第２項が過渡項であ
り、第３項、第４項は定常項で正弦波をあらわす項であ
るから、ここでは第１項、第２項のみに注目すればよ
い。この過渡項の逆変換ＯT(t)は逆変換公式より直ちに
次式（４）となる。
求められる留数、Ｃ（バー）はＣの共役であり、ｊは虚
数単位である。この式の第１項、第２項が過渡項であ
り、第３項、第４項は定常項で正弦波をあらわす項であ
るから、ここでは第１項、第２項のみに注目すればよ
い。この過渡項の逆変換ＯT(t)は逆変換公式より直ちに
次式（４）となる。
【００１０】
【数４】
【００１１】εは自然対数の底である。この指数関数が
前述したトランジェントであり、その収束には、指数関
数の性質からｃおよびｄのそれぞれ逆数の３倍程度の時
間を必要とする。したがって、このトランジェントが収
まらなければ、第３項、第４項の定常的な振動項（ビッ
ト同期信号成分）を利用できないわけであって、これが
前述した若干時間を要するという理由である。
前述したトランジェントであり、その収束には、指数関
数の性質からｃおよびｄのそれぞれ逆数の３倍程度の時
間を必要とする。したがって、このトランジェントが収
まらなければ、第３項、第４項の定常的な振動項（ビッ
ト同期信号成分）を利用できないわけであって、これが
前述した若干時間を要するという理由である。
【００１２】
【発明が解決しようとする課題】そこで、復調されたベ
ースバンド信号に直流オフセットがあっても、この信号
から直接正しいタイミング情報が得られる手段が見つか
れば、その時点でＤＰＬＬ（ディジタル位相同期ルー
プ）をスタートできるので、極めて短時間でクロックが
再生できる。クロックが再生できれば、このクロック
で、たとえば、正負のピークホールド回路やあるいはサ
ンプルホールド回路を制御することによって、直流オフ
セットのオフセット値、またはＦＳＫ信号の場合なら
ば、中心周波数誤差が検出できるので、これを用いてこ
の周波数誤差の補正ができる。以上のことから明らかな
ように、ベースバンド信号（ビット同期信号）に直流オ
フセットがあっても、この信号から直ちに正しいクロッ
クタイミングを抽出する方法を見い出すことが課題であ
る。
ースバンド信号に直流オフセットがあっても、この信号
から直接正しいタイミング情報が得られる手段が見つか
れば、その時点でＤＰＬＬ（ディジタル位相同期ルー
プ）をスタートできるので、極めて短時間でクロックが
再生できる。クロックが再生できれば、このクロック
で、たとえば、正負のピークホールド回路やあるいはサ
ンプルホールド回路を制御することによって、直流オフ
セットのオフセット値、またはＦＳＫ信号の場合なら
ば、中心周波数誤差が検出できるので、これを用いてこ
の周波数誤差の補正ができる。以上のことから明らかな
ように、ベースバンド信号（ビット同期信号）に直流オ
フセットがあっても、この信号から直ちに正しいクロッ
クタイミングを抽出する方法を見い出すことが課題であ
る。
【００１３】
【課題を解決するための手段】直流オフセットを含む正
弦波のビット同期信号を、そのままの零クロス波形であ
る矩形パルス波形に変換し、この矩形パルスの立ち上が
りでカウンタをスタートさせ、矩形パルスの立ち下がり
時のカウント値を読み出せば、このカウント値から、ベ
ースバンド信号が中心レベルを通過する時のカウント値
が計算できるので、カウンタがこのカウント値になった
時パルスを発生させる。または、前記カウント値より、
ベースバンド信号が最大値もしくは最小値になる時（デ
ータ信号としての標本化点）のカウント値も計算できる
ので、カウンタがこのカウント値になった時パルスを発
生させる、という手段によって、ビット同期信号に直流
オフセットがあっても、この信号から直接クロックタイ
ミングが得られる。
弦波のビット同期信号を、そのままの零クロス波形であ
る矩形パルス波形に変換し、この矩形パルスの立ち上が
りでカウンタをスタートさせ、矩形パルスの立ち下がり
時のカウント値を読み出せば、このカウント値から、ベ
ースバンド信号が中心レベルを通過する時のカウント値
が計算できるので、カウンタがこのカウント値になった
時パルスを発生させる。または、前記カウント値より、
ベースバンド信号が最大値もしくは最小値になる時（デ
ータ信号としての標本化点）のカウント値も計算できる
ので、カウンタがこのカウント値になった時パルスを発
生させる、という手段によって、ビット同期信号に直流
オフセットがあっても、この信号から直接クロックタイ
ミングが得られる。
【００１４】
【発明の実施の形態】図１は、本発明の原理および実施
の形態を説明するための回路系統図である。図１におい
て、１はＩＦ（中間周波）ＦＳＫ信号入力端子、２は周
波数弁別器、３はアナログコンパレータ、４は基準電圧
発生器、５は立ち上がり検出器、６は立ち下がり検出
器、７はカウンタ、８は発振器、９は１ビットシフタ、
１０はラッチ回路、１１，１２，１３，１４のＣＭＰは
ディジタルコンパレータ、１５，１６，１７，１８は加
算器、１９，２０はＯＲ（オア）回路、２１は符号発生
器、２２はサンプルホールド回路、２３は減算器、２４
はフリップフロップ回路、２５は復調出力端子、２６は
キャリア検出器、２７は制御信号発生器、２８は２乗回
路、２９はバンドパスフィルタ、３０は移相器、３１は
整形回路、３２，３３はゲート回路、３４はＤＰＬＬ
（ディジタル位相同期ループ）である。図中、点線枠で
示したＩは本発明の主題である速動タイプのクロック再
生回路であり、IIおよびIIIは参考として示した通常タ
イプのクロック再生回路、及び復調補正回路である。図
１の回路系統図について、逐次その回路の動作を説明す
るよりも、その前に、本発明の考え方を説明した方が、
動作原理、および回路系統図における信号の流れを理解
し易いと思われるので、まず、その考え方について説明
する。図２はこの説明のための波形図である。図２にお
いて、上段（ａ）図は周波数弁別器出力におけるビット
同期信号である。周波数誤差によって−Ｅｖの直流オフ
セットがある場合を示している。データによる変調速度
が９６００bpsの場合、この正弦波は４８０Ｈzである。
中段の（ｂ）図は、（ａ）図の波形を基準電圧零のコン
パレータなどにより矩形波に整形した波形である。一
方、別に発振器が用意してあり、説明を容易にするため
に、その周波数は４８００Ｈz×３６０＝１．７２８Ｍz
に設定されているとする。これは、コンパレータ出力矩
形波の立ち上がり時点ｔ0からカウンタをスタートさ
せ、この周波数をカウントさせれば、時刻ｔ2（４８０
０Ｈzの一周期）におけるカウント値は１０進表示（以
下１０進表示で表わす）で３６０となることを意味す
る。いま、時刻ｔ0からカウンタをスタートさせ、矩形
波の立ち下がり時刻ｔ1におけるカウント値がｘである
とする。Ａ点から丁度半周期のＤ点では、カウント値は
１８０のはずであるから、そこからｘだけ過ぎて１８０
＋ｘになるＥ点は、Ｃ点を原点として丁度Ａ点を奇対称
になる点である。したがって、Ｅ点に対応するカウント
値１８０＋ｘの２分の１、すなわちカウント値が９０＋
（ｘ／２）になるときに、信号波形は丁度中心レベル
（いまの場合、−Ｅｖ）であるＣ点を通過するはずであ
る。このことから、ｔ1においてカウント値ｘが得られ
れば、９０＋（ｘ／２）を求めておき、カウント値を監
視していてこの値になれば、その時点がベースバンド信
号が中心レベルを通過する時点となる。同様にして、ベ
ースバンド信号波形が上り方向で中心レベルを通過する
Ｆ点におけるカウント値は、Ｃ点のカウント値に１８０
を加えた２７０＋（ｘ／２）である。以上のことから、
ベースバンド信号の中心レベルに対応するカウント値
は、９０＋（ｘ／２）および２７０＋（ｘ／２）であ
る。またベースバンド信号が最大値Ｈ、および、最小値
Ｉになるときのカウント値はそれぞれ、同図（ｃ）に示
すように、ｘ／２および１８０＋（ｘ／２）である。Ｈ
点におけるカウント値は、ｘがまだ得られていないので
最初の周期では不明であるが、ｘ／２をメモリに入れて
おけば、次の周期の最大値Ｊ点で活用できる。このこと
から、最大値および最小値時点に対応するカウント値は
ｘ／２および１８０＋（ｘ／２）である。図３は、矩形
波の立ち下がり時点からカウンタをスタートさせた場合
の、波形各時点に対応するカウント値を示す。この場合
でも、図２の場合と同様に、中心レベルに対応するカウ
ント値は９０＋（ｘ／２）、２７０＋（ｘ／２）であ
り、最大値および最小値時点に対応するカウント値はｘ
／２および１８０＋ｘ／２である。
の形態を説明するための回路系統図である。図１におい
て、１はＩＦ（中間周波）ＦＳＫ信号入力端子、２は周
波数弁別器、３はアナログコンパレータ、４は基準電圧
発生器、５は立ち上がり検出器、６は立ち下がり検出
器、７はカウンタ、８は発振器、９は１ビットシフタ、
１０はラッチ回路、１１，１２，１３，１４のＣＭＰは
ディジタルコンパレータ、１５，１６，１７，１８は加
算器、１９，２０はＯＲ（オア）回路、２１は符号発生
器、２２はサンプルホールド回路、２３は減算器、２４
はフリップフロップ回路、２５は復調出力端子、２６は
キャリア検出器、２７は制御信号発生器、２８は２乗回
路、２９はバンドパスフィルタ、３０は移相器、３１は
整形回路、３２，３３はゲート回路、３４はＤＰＬＬ
（ディジタル位相同期ループ）である。図中、点線枠で
示したＩは本発明の主題である速動タイプのクロック再
生回路であり、IIおよびIIIは参考として示した通常タ
イプのクロック再生回路、及び復調補正回路である。図
１の回路系統図について、逐次その回路の動作を説明す
るよりも、その前に、本発明の考え方を説明した方が、
動作原理、および回路系統図における信号の流れを理解
し易いと思われるので、まず、その考え方について説明
する。図２はこの説明のための波形図である。図２にお
いて、上段（ａ）図は周波数弁別器出力におけるビット
同期信号である。周波数誤差によって−Ｅｖの直流オフ
セットがある場合を示している。データによる変調速度
が９６００bpsの場合、この正弦波は４８０Ｈzである。
中段の（ｂ）図は、（ａ）図の波形を基準電圧零のコン
パレータなどにより矩形波に整形した波形である。一
方、別に発振器が用意してあり、説明を容易にするため
に、その周波数は４８００Ｈz×３６０＝１．７２８Ｍz
に設定されているとする。これは、コンパレータ出力矩
形波の立ち上がり時点ｔ0からカウンタをスタートさ
せ、この周波数をカウントさせれば、時刻ｔ2（４８０
０Ｈzの一周期）におけるカウント値は１０進表示（以
下１０進表示で表わす）で３６０となることを意味す
る。いま、時刻ｔ0からカウンタをスタートさせ、矩形
波の立ち下がり時刻ｔ1におけるカウント値がｘである
とする。Ａ点から丁度半周期のＤ点では、カウント値は
１８０のはずであるから、そこからｘだけ過ぎて１８０
＋ｘになるＥ点は、Ｃ点を原点として丁度Ａ点を奇対称
になる点である。したがって、Ｅ点に対応するカウント
値１８０＋ｘの２分の１、すなわちカウント値が９０＋
（ｘ／２）になるときに、信号波形は丁度中心レベル
（いまの場合、−Ｅｖ）であるＣ点を通過するはずであ
る。このことから、ｔ1においてカウント値ｘが得られ
れば、９０＋（ｘ／２）を求めておき、カウント値を監
視していてこの値になれば、その時点がベースバンド信
号が中心レベルを通過する時点となる。同様にして、ベ
ースバンド信号波形が上り方向で中心レベルを通過する
Ｆ点におけるカウント値は、Ｃ点のカウント値に１８０
を加えた２７０＋（ｘ／２）である。以上のことから、
ベースバンド信号の中心レベルに対応するカウント値
は、９０＋（ｘ／２）および２７０＋（ｘ／２）であ
る。またベースバンド信号が最大値Ｈ、および、最小値
Ｉになるときのカウント値はそれぞれ、同図（ｃ）に示
すように、ｘ／２および１８０＋（ｘ／２）である。Ｈ
点におけるカウント値は、ｘがまだ得られていないので
最初の周期では不明であるが、ｘ／２をメモリに入れて
おけば、次の周期の最大値Ｊ点で活用できる。このこと
から、最大値および最小値時点に対応するカウント値は
ｘ／２および１８０＋（ｘ／２）である。図３は、矩形
波の立ち下がり時点からカウンタをスタートさせた場合
の、波形各時点に対応するカウント値を示す。この場合
でも、図２の場合と同様に、中心レベルに対応するカウ
ント値は９０＋（ｘ／２）、２７０＋（ｘ／２）であ
り、最大値および最小値時点に対応するカウント値はｘ
／２および１８０＋ｘ／２である。
【００１５】図１の回路は、上述の原理にしたがって動
作する。ＩＦ信号入力端子１に加えられたパケットＦＳ
Ｋ信号のビット同期信号は、周波数弁別器２で周波数検
波されてベースバンド信号（前例にあわせて４８００Ｈ
zの正弦波）となる。この信号には周波数誤差に基づく
直流オフセットがあり、図２（ａ）に示すような波形の
ベースバンド信号が生じているものとする。この信号
は、コンパレータ３において基準電圧発生器４よりの基
準電圧（いまの場合、０ｖ）と比較され、その出力に同
図（ｂ）に示すような矩形波を生じる。この信号は立ち
上がり検出器５に加えられて、立ち上がりが検出され、
（ｂ）図のｔ0でカウンタ７をスタートさせる。カウン
タ７は発振器８より加えられている１．７２８ＭＨzを
カウントするが、そのカウント値は、１ビットシフタ９
で下位へ１ビットシフトされるので、１０進表示で２分
の１されて、ラッチ回路１０に加えられる。コンパレー
タ３出力の矩形波は、立ち下がり検出器６にも加えられ
て立ち下がりが検出され、（ｂ）図のｔ1で１ビットシ
フタ出力をラッチ回路１０にラッチする。したがって時
刻ｔ1において、カウンタ７のカウント値がｘならば、
（ｘ／２）の値がラッチされ、この値は４つの加算器１
５，１６，１７，１８に共通に加えられる。一方、符号
発生器２１から４つの出力線ａ，ｂ，ｃ，ｄに対し、１
０進表示でそれぞれ０，１８０，９０，２７０に相当す
る符号が出力され、これらと（ｘ／２）の和が前記４つ
の加算器でそれぞれ求められる。これら加算出力は前記
カウンタ７の出力とＣＭＰ（ディジタルコンパレータ）
１１，１２，１３，１４でそれぞれ比較され、ＣＭＰ１
１，１２の出力は１９でそのＯＲが求められ、ＣＭＰ１
３，１４の出力は２０でそのＯＲが求められる。したが
って、ＯＲ回路１９の出力にはカウンタ出力が（ｘ／
２）および１８０＋（ｘ／２）になった時刻（ビット同
期信号の正負のピーク値到達時刻）にパルスが発生し、
ＯＲ回路２０の出力にはカウンタ出力が９０＋（ｘ／
２）および２７０＋（ｘ／２）になった時刻（ビット同
期信号の中心レベル通過時刻）にパルスが発生すること
になる。以上のようにして、ビット同期信号の中心レベ
ル通過時刻、および正負のピーク到達時刻（すなわちデ
ータ信号としての標本化時点）を示すパルスが得られ
る。これで、直流オフセットがあるビット同期信号か
ら、直接、クロックタイミング情報を取り出すことがで
き、課題を解決することができた。以下、参考として、
このタイミング情報を用いて、通常の２乗−バンドパス
フィルタ−ＤＰＬＬによるクロック再生回路への動作切
り替え方法、および、正しい復調出力を得るための直流
オフセットの補正方法について説明する。
作する。ＩＦ信号入力端子１に加えられたパケットＦＳ
Ｋ信号のビット同期信号は、周波数弁別器２で周波数検
波されてベースバンド信号（前例にあわせて４８００Ｈ
zの正弦波）となる。この信号には周波数誤差に基づく
直流オフセットがあり、図２（ａ）に示すような波形の
ベースバンド信号が生じているものとする。この信号
は、コンパレータ３において基準電圧発生器４よりの基
準電圧（いまの場合、０ｖ）と比較され、その出力に同
図（ｂ）に示すような矩形波を生じる。この信号は立ち
上がり検出器５に加えられて、立ち上がりが検出され、
（ｂ）図のｔ0でカウンタ７をスタートさせる。カウン
タ７は発振器８より加えられている１．７２８ＭＨzを
カウントするが、そのカウント値は、１ビットシフタ９
で下位へ１ビットシフトされるので、１０進表示で２分
の１されて、ラッチ回路１０に加えられる。コンパレー
タ３出力の矩形波は、立ち下がり検出器６にも加えられ
て立ち下がりが検出され、（ｂ）図のｔ1で１ビットシ
フタ出力をラッチ回路１０にラッチする。したがって時
刻ｔ1において、カウンタ７のカウント値がｘならば、
（ｘ／２）の値がラッチされ、この値は４つの加算器１
５，１６，１７，１８に共通に加えられる。一方、符号
発生器２１から４つの出力線ａ，ｂ，ｃ，ｄに対し、１
０進表示でそれぞれ０，１８０，９０，２７０に相当す
る符号が出力され、これらと（ｘ／２）の和が前記４つ
の加算器でそれぞれ求められる。これら加算出力は前記
カウンタ７の出力とＣＭＰ（ディジタルコンパレータ）
１１，１２，１３，１４でそれぞれ比較され、ＣＭＰ１
１，１２の出力は１９でそのＯＲが求められ、ＣＭＰ１
３，１４の出力は２０でそのＯＲが求められる。したが
って、ＯＲ回路１９の出力にはカウンタ出力が（ｘ／
２）および１８０＋（ｘ／２）になった時刻（ビット同
期信号の正負のピーク値到達時刻）にパルスが発生し、
ＯＲ回路２０の出力にはカウンタ出力が９０＋（ｘ／
２）および２７０＋（ｘ／２）になった時刻（ビット同
期信号の中心レベル通過時刻）にパルスが発生すること
になる。以上のようにして、ビット同期信号の中心レベ
ル通過時刻、および正負のピーク到達時刻（すなわちデ
ータ信号としての標本化時点）を示すパルスが得られ
る。これで、直流オフセットがあるビット同期信号か
ら、直接、クロックタイミング情報を取り出すことがで
き、課題を解決することができた。以下、参考として、
このタイミング情報を用いて、通常の２乗−バンドパス
フィルタ−ＤＰＬＬによるクロック再生回路への動作切
り替え方法、および、正しい復調出力を得るための直流
オフセットの補正方法について説明する。
【００１６】図１の点線枠IIに示す回路は、通常の２乗
−バンドパスフィルタ−ＤＰＬＬによるクロック再生回
路である。信号が受信されるとキャリア検出器２６がそ
れを検出し、制御信号発生器２７を駆動してその出力に
制御パルスを発生させる。この制御パルスによって、ま
ずゲート回路３２がＯＮとなり、ＯＲ回路１９の出力に
得られるピーク値到達時刻表示パルスによってＤＰＬＬ
のカウンタがリセットされる。このカウンタはそれ以降
フリーランするが、ＤＰＬＬ内の原振精度が極端に悪い
ものでなければ、ピーク表示パルスが発生するごとにこ
のカウンタもオールゼロになっている、という状態がか
なりの時間持続することが期待できる。したがって、こ
の時間内に、信号がデータ区間に入っても差し支えない
よう上の通常モードに切り替える必要がある。一方、２
乗回路２８−バンドパスフィルタ２９で行うクロック周
波数成分の抽出動作は、バンドパスフィルタのＱが数１
０から１００程度に設定されていることによって、その
振幅立ち上がりにある程度の時間を要する。バンドパス
フィルタ２９の出力は移相器３０で位相調整され、整形
回路３１で矩形波に整形されるが、このフィルタ出力の
振幅が充分利用できる振幅になると、制御信号発生器２
７からの制御パルスによってゲート回路３３がＯＮとな
り、整形回路３１の出力でＤＰＬＬが駆動されることと
なり、これで通常のクロック再生モードに切り替わるこ
ととなる。このときには、もちろん、ゲート回路３２は
ＯＦＦになっている。したがって、ＤＰＬＬ３４の出力
には、ビット同期信号の最初の部分からデータ区間が終
わるまで、ベースバンド信号の標本化時刻をあらわす正
確な標本化パルスが発生することになる。
−バンドパスフィルタ−ＤＰＬＬによるクロック再生回
路である。信号が受信されるとキャリア検出器２６がそ
れを検出し、制御信号発生器２７を駆動してその出力に
制御パルスを発生させる。この制御パルスによって、ま
ずゲート回路３２がＯＮとなり、ＯＲ回路１９の出力に
得られるピーク値到達時刻表示パルスによってＤＰＬＬ
のカウンタがリセットされる。このカウンタはそれ以降
フリーランするが、ＤＰＬＬ内の原振精度が極端に悪い
ものでなければ、ピーク表示パルスが発生するごとにこ
のカウンタもオールゼロになっている、という状態がか
なりの時間持続することが期待できる。したがって、こ
の時間内に、信号がデータ区間に入っても差し支えない
よう上の通常モードに切り替える必要がある。一方、２
乗回路２８−バンドパスフィルタ２９で行うクロック周
波数成分の抽出動作は、バンドパスフィルタのＱが数１
０から１００程度に設定されていることによって、その
振幅立ち上がりにある程度の時間を要する。バンドパス
フィルタ２９の出力は移相器３０で位相調整され、整形
回路３１で矩形波に整形されるが、このフィルタ出力の
振幅が充分利用できる振幅になると、制御信号発生器２
７からの制御パルスによってゲート回路３３がＯＮとな
り、整形回路３１の出力でＤＰＬＬが駆動されることと
なり、これで通常のクロック再生モードに切り替わるこ
ととなる。このときには、もちろん、ゲート回路３２は
ＯＦＦになっている。したがって、ＤＰＬＬ３４の出力
には、ビット同期信号の最初の部分からデータ区間が終
わるまで、ベースバンド信号の標本化時刻をあらわす正
確な標本化パルスが発生することになる。
【００１７】図１の点線枠IIIの部分は復調ベースバン
ド信号に対する直流オフセットの補正回路を示す。前述
したように、ＯＲ回路２０の出力には、ビット同期信号
の中心レベル通過時刻にパルスが発生する。したがって
このパルスを用いて、サンプルホールド回路２２におい
て、ベースバンド信号をサンプリングすれば直流オフセ
ット値が得られる。そこでこの電圧をホールドすると共
に、減算器２３に加えてベースバンド信号からこのオフ
セット値を差し引けば、直流オフセットが補正された正
しいベースバンド信号を得ることができるから、この信
号をデータタイプのフリップフロップ２４に加えて、Ｄ
ＰＬＬ３４の出力に得られている標本化パルスでトリガ
ーすれば、矩形波に整形された復調出力を得ることがで
きる。
ド信号に対する直流オフセットの補正回路を示す。前述
したように、ＯＲ回路２０の出力には、ビット同期信号
の中心レベル通過時刻にパルスが発生する。したがって
このパルスを用いて、サンプルホールド回路２２におい
て、ベースバンド信号をサンプリングすれば直流オフセ
ット値が得られる。そこでこの電圧をホールドすると共
に、減算器２３に加えてベースバンド信号からこのオフ
セット値を差し引けば、直流オフセットが補正された正
しいベースバンド信号を得ることができるから、この信
号をデータタイプのフリップフロップ２４に加えて、Ｄ
ＰＬＬ３４の出力に得られている標本化パルスでトリガ
ーすれば、矩形波に整形された復調出力を得ることがで
きる。
【００１８】
【発明の効果】以上、応用も含めて詳細に説明したよう
に、本発明を用いれば、周波数誤差などによりベースバ
ンド信号に直流オフセットがあっても、このビット同期
信号をそのまま零軸に対して矩形整形し、このパルスが
１つだけあれば、この矩形パルスから直接、ベースバン
ド信号の中心レベル通過時刻や正負のピーク値到達時刻
（すなわち標本化時点）を示すクロックが再生できる。
したがって、このクロックを用いればパケットの長さが
短い構成の信号であっても、その先頭から正しい復調動
作を行わせることができる。
に、本発明を用いれば、周波数誤差などによりベースバ
ンド信号に直流オフセットがあっても、このビット同期
信号をそのまま零軸に対して矩形整形し、このパルスが
１つだけあれば、この矩形パルスから直接、ベースバン
ド信号の中心レベル通過時刻や正負のピーク値到達時刻
（すなわち標本化時点）を示すクロックが再生できる。
したがって、このクロックを用いればパケットの長さが
短い構成の信号であっても、その先頭から正しい復調動
作を行わせることができる。
【図１】本発明の原理および実施の形態を説明するため
の回路系統図である。
の回路系統図である。
【図２】図１の動作を説明するための波形図である。
【図３】図１の動作を説明するための波形図である。
１ ＩＦ ＦＳＫ信号入力端子 ２ 周波数弁別器 ３ アナログコンパレータ ４ 基準電圧発生器 ５ 立ち上がり検出器 ６ 立ち下がり検出器 ７ カウンタ ８ 発振器 ９ １ビットシフタ １０ ラッチ回路 １１ ＣＭＰ（ディジタルコンパレータ） １２ ＣＭＰ（ディジタルコンパレータ） １３ ＣＭＰ（ディジタルコンパレータ） １４ ＣＭＰ（ディジタルコンパレータ） １５ 加算器 １６ 加算器 １７ 加算器 １８ 加算器 １９ ＯＲ（オア）回路 ２０ ＯＲ（オア）回路 ２１ 符号発生器 ２２ サンプルホールド回路 ２３ 減算器 ２４ フリップフロップ回路 ２５ 復調出力端子 ２６ キャリア検出器 ２７ 制御信号発生器 ２８ ２乗回路 ２９ バンドパスフィルタ ３０ 移相器 ３１ 整形回路 ３２ ゲート回路 ３３ ゲート回路 ２４ ＤＰＬＬ（ディジタル位相同期ループ）
Claims (1)
- 【請求項１】 周波数検波されたビット同期信号を矩形
整形し、別に設けた（変調速度）×（Ｋ／２）の周波数
（Ｋは任意の数）の発振器の出力をカウントするカウン
タを、前記矩形波の立ち上がりまたは立ち下がり時点で
ゼロからスタートさせ、この矩形波の一周期次の立ち上
がりまたは立ち下がり時点までカウントし、この時点か
ら再びゼロからカウンタをスタートさせるという繰り返
しカウント動作において、前記矩形波の立ち下がりまた
は立ち上がり時点におけるカウント値を１０進表示（以
下１０進表示で表わす）でｘとした時、引き続いてカウ
ントしているカウンタのカウント値を３６０／Ｋ倍した
値がｘ／２または１８０＋（ｘ／２）になった時がデー
タ信号の最大値または最小値、すなわちデータ標本点で
あり、９０＋（ｘ／２）または２７０＋（ｘ／２）にな
った時が中心レベル通過時点であるとして、それぞれま
たはそのいずれかに応じてパルスを発生させるよう構成
されたことを特徴とするパケットＦＳＫ受信機用クロッ
ク再生回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33451496A JP3729366B2 (ja) | 1996-11-29 | 1996-11-29 | パケットｆｓｋ受信機用クロック再生回路 |
| US08/878,973 US5999577A (en) | 1996-11-29 | 1997-06-19 | Clock reproducing circuit for packet FSK signal receiver |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33451496A JP3729366B2 (ja) | 1996-11-29 | 1996-11-29 | パケットｆｓｋ受信機用クロック再生回路 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JPH10164153A true JPH10164153A (ja) | 1998-06-19 |
| JPH10164153A5 JPH10164153A5 (ja) | 2004-10-21 |
| JP3729366B2 JP3729366B2 (ja) | 2005-12-21 |
Family
ID=18278263
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33451496A Expired - Fee Related JP3729366B2 (ja) | 1996-11-29 | 1996-11-29 | パケットｆｓｋ受信機用クロック再生回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5999577A (ja) |
| JP (1) | JP3729366B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007013406A (ja) * | 2005-06-29 | 2007-01-18 | Matsushita Electric Ind Co Ltd | Ｆｓｋ受信装置 |
| JP2014127785A (ja) * | 2012-12-26 | 2014-07-07 | Hitachi Kokusai Electric Inc | 送信機 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11330916A (ja) * | 1998-05-14 | 1999-11-30 | General Res Of Electronics Inc | 掃引受信機 |
| JP2000349840A (ja) * | 1999-06-03 | 2000-12-15 | Matsushita Electric Ind Co Ltd | ベースバンド信号オフセット補正回路及び方法、この補正回路を備えたｆｓｋ受信装置 |
| US6614271B1 (en) * | 2002-06-13 | 2003-09-02 | Intel Corporation | Signal detect circuit for high speed data receivers |
| US7269233B2 (en) * | 2003-01-27 | 2007-09-11 | Novatek Microelectronics Corp. | Algorithm of bit synchronization for a digital FSK correlation receiver |
| US7529329B2 (en) * | 2004-08-10 | 2009-05-05 | Applied Micro Circuits Corporation | Circuit for adaptive sampling edge position control and a method therefor |
| US7453926B2 (en) * | 2005-06-01 | 2008-11-18 | Mediatek Incorporation | Bit synchronization detection methods and systems |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4696016A (en) * | 1986-10-02 | 1987-09-22 | Rockwell International Corporation | Digital clock recovery circuit for return to zero data |
| US5267267A (en) * | 1989-03-13 | 1993-11-30 | Hitachi, Ltd. | Timing extraction method and communication system |
| US5090024A (en) * | 1989-08-23 | 1992-02-18 | Intellon Corporation | Spread spectrum communications system for networks |
| US5175544A (en) * | 1990-04-27 | 1992-12-29 | Veda Systems Incorporated | Digitally controlled bit synchronizer |
| JP3347848B2 (ja) * | 1993-11-08 | 2002-11-20 | 株式会社ゼネラル リサーチ オブ エレクトロニックス | 多値信号復号回路 |
| US5539784A (en) * | 1994-09-30 | 1996-07-23 | At&T Corp. | Refined timing recovery circuit |
-
1996
- 1996-11-29 JP JP33451496A patent/JP3729366B2/ja not_active Expired - Fee Related
-
1997
- 1997-06-19 US US08/878,973 patent/US5999577A/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007013406A (ja) * | 2005-06-29 | 2007-01-18 | Matsushita Electric Ind Co Ltd | Ｆｓｋ受信装置 |
| JP2014127785A (ja) * | 2012-12-26 | 2014-07-07 | Hitachi Kokusai Electric Inc | 送信機 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5999577A (en) | 1999-12-07 |
| JP3729366B2 (ja) | 2005-12-21 |
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