JPH10170604A - 入出力バッファテスト回路及び半導体集積回路 - Google Patents

Abstract

(57)【要約】 【課題】 ＬＳＩチップの入出力バッファのテストを、
正確に容易に行う。 【解決手段】 テスト期間中、入力端子Ｉ(0) ，Ｉ(n)
に対して順次択一的にテストパルスを印加する。これ等
テストパルスをオアゲートＯＲ(1) でオアし、そのオア
出力をシフトレジスタＳＲ(1) のシフトクロックとす
る。シフトデータ入力としては、テストパルスの一つに
同期した単発パルスを、インバータＮＯＴ(1) ，ノアゲ
ートＮＯＲ(1) ，ＲＳフリップフロップＲＳＦ／Ｆ(1)
にて生成する。このシフトレジスタの各シフト出力をセ
レクタ１５を介して各出力バッファＢＯ(0) 〜ＢＯ(7)
へ供給することにより、順次“０”→“１”と変化する
出力が、各出力端子に時分割に択一的に導出される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は入出力バッファテス
ト回路及び半導体集積回路に関し、特に入力端子に接続
された入力バッファと出力端子に接続された出力バッフ
ァとのテストを行う入出力バッファテスト回路及び半導
体集積回路に関するものである。

【０００２】

【従来の技術】この種の半導体集積回路における入出力
バッファのテスト回路の例としては、特開平７−１９８
７９５号公報に開示された技術がある。図４はこの回路
のブロック図を示している。図４を参照すると、この半
導体集積回路１０１は、機能ブロック１０２，１０３、
分離信号発生回路１０４、テスト用ラッチ回路１０５、
入力バッファ部１０６、出力バッファ部１０７を備えて
いる。

【０００３】ここで、機能ブロック１０２は、内部回路
１２８、ラッチ１２９，１３０より構成されており、機
能ブロック１０３も同様に内部回路１３１、ラッチ１３
２，１３３より構成されている。機能ブロック１０２と
１０３は、配線１４２〜１４４によって接続されてい
る。

【０００４】入力端子１０８〜１１１より入力される各
信号は、入力バッファ部１０６を介して機能ブロック１
０２，１０３及びテスト用ラッチ回路１０５へ伝達され
る。機能ブロック１０２，１０３より出力される信号
は、出力切換回路１３８〜１４１を介し、出力バッファ
部１０７に伝達され、出力端子１１４〜１１７より出力
される。

【０００５】また、機能ブロック１０２，１０３内のラ
ッチ１２９，１３０，１３２，１３３と同形状のラッチ
１３４〜１３７で構成されたテスト用ラッチ回路１０５
の出力信号も出力切換回路１３８〜１４１を介し、出力
バッファ部１０７に伝達され、出力端子１１４〜１１７
より出力される。

【０００６】テスト信号入力端子１１３より入力される
テスト信号は、入力バッファ部１０６を介し出力切換回
路１３８〜１４１に出力切換信号として伝達される。出
力切換回路１３８〜１４１は出力切換信号として“０”
が入力された時は機能ブロック１０２，１０３の出力を
出力し、“１”が入力された時はテスト用ラッチ回路１
０５の出力を出力する。

【０００７】つまり、機能ブロック１０２，１０３の出
力とテスト用ラッチ回路１０５の出力のどちらの出力を
出力端子１１４〜１１７より出力するかの選択は、テス
ト信号入力端子１１３より入力されるテスト信号により
行われる。

【０００８】テスト信号入力端子１１２から入力される
テスト信号は、入力バッファ部１０６を介して分離信号
発生回路１０４へ入力され、分離信号１４５，１４６が
出力される。分離信号１４５によって機能ブロック１０
２が機能ブロック１０３より切り離され、予め機能ブロ
ック１０２に対して用意されているテストパターンを使
用してテストができる状態に設定される。

【０００９】同様に分離信号１４６によって機能ブロッ
ク１０３が機能ブロック１０２より切り離され、予め機
能ブロック１０３に対して用意されているテストパター
ンを使用してテストができる状態に設定される。

【００１０】次に、動作について説明すると、先ず通常
動作時は、テスト信号入力端子１１３を“０”にクラン
プしておきテスト信号として“０”を入力する。入力端
子１０８〜１１１より入力される各信号は、入力バッフ
ァ部１０６を介して機能ブロック１０２，１０３及びテ
スト用ラッチ回路１０５へ伝達される。

【００１１】ラッチ１２９〜１３３は、入力バッファ部
１０６から機能ブロック１０２，１０３への入力を受け
“０”または“１”の出力を内部回路１２８，１３１へ
伝達する。すなわちラッチ１２９，１３０，１３２，１
３３は機能ブロック１０２，１０３への入力レベル電圧
の“０”，“１”判定を行っている。従って入力端子１
０８〜１１１に、中間レベル電圧が印加された場合で
も、中間レベル電圧が内部回路１２８，１３１へ伝達さ
れることはない。

【００１２】この時、出力切換回路１３８〜１４１には
出力切換信号として“０”が入力されるので、出力切換
回路１３８〜１４１を介して機能ブロック１０２，１０
３の出力が出力バッファ部１０７へ伝達される。よって
出力端子１１４〜１１７には出力バッファ部１０７を介
し、機能ブロック１０２，１０３の出力が出力され、テ
スト用ラッチ回路１０５の出力は出力されない。

【００１３】入力バッファ部１０６，出力バッファ部１
０７のテスト実行時は、テスト信号入力端子１１３より
テスト信号として“１”を入力する。その時、出力切換
回路１３８〜１４１には出力切換信号として“１”が入
力される。よって機能ブロック１０２，１０３の出力は
出力バッファ部１０７へ伝達されず、入力端子１０８〜
１１１より入力された信号は入力バッファ部１０６，テ
スト用ラッチ回路１０５を介して出力バッファ部１０７
へ伝達されて出力端子１１４〜１１７より出力される。

【００１４】以上より、入力端子と出力端子は入力バッ
ファ部１０６内のバッファ，テスト用ラッチ回路１０５
内のラッチ，出力切換回路１３８〜１４１，出力バッフ
ァ部１０７内のバッファを介して接続されたことにな
る。

【００１５】従って、入力端子１０８〜１１１より入力
された信号はテスト用ラッチ回路１０５内のラッチ１３
４〜１３７により“０”または“１”と判定され、出力
端子１１４〜１１７には“０”または“１”の信号が出
力される。半導体集積回路１０１に“０”が入力された
ということは、機能ブロック１０２，１０３においてラ
ッチ１２９，１３０，１３２，１３３から内部回路１２
８，１３１に“０”が入力されたということである。

【００１６】同様に、半導体集積回路１０１に“１”が
入力されたということは、機能ブロック１０２，１０３
においてラッチ１２９，１３０，１３２，１３３から内
部回路１２８，１３１に“１”が入力されたということ
である。つまり、半導体集積回路１０１への入力は機能
ブロック１０２，１０３内のラッチ１２９，１３０，１
３２，１３３によって、“０”または“１”と判定され
る。

【００１７】

【発明が解決しようとする課題】図４に示した従来の入
出力バッファテスト回路では、テスト時のテストパター
ンの例として、全ての入力端子１０８〜１１１に対して
同時にオール“１”，またはオール“０”を供給し、全
ての出力端子１１４〜１１７から同時にオール“１”，
またはオール“０”が導出されることをテストする様に
なっている。

【００１８】この様に、全ての出力端子を同時に“０”
か“１”となる様に切替え制御しているので、ＬＳＩに
多量の電流が流れることになって電源電圧が変動し、閾
値レベルが変動するために、正確な入出力レベルのテス
トを行うことができないという欠点がある。

【００１９】また、出力端子の状態が“０”／“１”し
か考慮されていないので、双方向端子（入出力共用端
子）や３ステート出力端子の入出力レベルテストができ
ないという欠点もある。

【００２０】本発明の目的は、テスト時に多大の電流が
一度に流れることを防止して正確なテストを行うことが
可能な入出力バッファテスト回路及び半導体集積回路を
提供することである。

【００２１】本発明の他の目的は、双方向端子や３ステ
ート出力端子の入出力レベルテストをも可能にした入出
力バッファテスト回路及び半導体集積回路を提供するこ
とである。

【００２２】

【課題を解決するための手段】本発明によれば、入力端
子に接続された入力バッファと出力端子に接続された出
力バッファとのテストを行う入出力バッファテスト回路
であって、前記入力端子に択一的に順次供給されたテス
トパルスの前記入力バッファを夫々介した出力パルスを
論理和して導出する論理和手段と、前記テストパルスの
一つに応答して前記テストパルスに同期した単発パルス
を生成する単発パルス生成手段と、前記論理和手段の出
力に同期して前記単発パルスを順次シフトするシフト手
段と、前記シフト手段の各シフト出力をテスト時に前記
出力バッファの入力へ夫々供給する供給手段とを含むこ
とを特徴とする入出力バッファテスト回路が得られる。

【００２３】そして、前記供給手段は、テスト時以外の
通常時には、前記入力バッアァと出力バッファとの間に
設けられている機能回路ブロックの各出力を対応する出
力バッファへ供給する様切替える切替え手段を有するこ
とを特徴とする。

【００２４】また、前記出力バッファの少なくとも一つ
は３ステートバッファであり、前記３ステートバッファ
の制御端子へ前記シフト手段のシフト出力の一つを供給
してハイインピーダンス出力状態を生成可能としたこと
を特徴とする。

【００２５】更に、前記入力端子の少なくとも一つは入
出力共用端子であり、この入出力共用端子には入力及び
出力バッファが夫々接続されており、前記入出力共用端
子に対しても前記テストパルスを供給し、前記入出力共
用端子に接続された入力バッファの出力が前記論理和手
段の一入力へ供給されていることを特徴とする。

【００２６】また、前記入出力共用端子に対応する出力
バッファに前記シフト手段のシフト出力の一つが供給さ
れている少なくともその期間は、当該出力バッファを活
性状態に制御し、残余の期間はハイインピーダンス状態
に制御する制御手段を、更に含むことを特徴とする。

【００２７】本発明によれば、前記入出力バッファテス
ト回路と、前記入力及び出力端子と、前記入力及び出力
バッファと、前記機能回路ブロックとが１チップ半導体
集積回路構成とされていることを特徴とする半導体集積
回路が得られる。

【００２８】本発明の作用を述べる。入力端子と双方向
（入出力共用）端子の入力側との全てに択一的に順次テ
ストパルスを印加して、この印加パルスの全てを論理和
（オア）演算したクロックをシフトクロックとするシフ
トレジスタを動作させる。このシフトレジスタのデータ
入力には、テストパルスの一つに同期した単発パルスを
加えて、このシフトレジスタの各出力を順次出力端子と
双方向端子の出力側とに択一的に供給する構成とする。

【００２９】また、３ステート端子の３ステートバッフ
ァの制御端子にも、シフトレジスタの出力の一つを供給
してハイインピーダンス状態を生成する様にする。

【００３０】こうすることにより、出力端子及び双方向
端子の出力側の全てに“０”，“１”の変化を時分割的
に生ぜしめることができ、また、３ステート端子にも
“０”，“１”の変化の他にハイインピーダンスの状態
をも生ぜしめることができることになる。

【００３１】

【発明の実施の形態】以下に図面を用いて本発明の実施
例について説明する。

【００３２】図１は本発明の実施例を示す半導体集積回
路のブロック図である。図１の半導体集積回路１におい
て、入力端子群１３の各入力端子Ｉ(0) 〜Ｉ(n) は入力
バッファ群１４内の対応する入力バッファＢＩ(0) 〜Ｂ
Ｉ(n) を夫々介して本来の回路（内部機能回路ブロッ
ク）１１へ接続されていると共に、入出力試験回路１２
へも接続されている。

【００３３】この本来の回路１１の各出力はセレクタ１
５内の対応する切替器Ｓ(0) 〜Ｓ(11)を夫々介して出力
バッファ群１６，３ステートバッファ群１７，双方向バ
ッファ群１８内の各出力バッファＢＯ(0) 〜ＢＯ(7) の
入力や制御端子（３ステートバッファの場合）へ夫々接
続されている。

【００３４】これ等各出力バッファＢＯ(0) 〜ＢＯ(7)
の出力は、出力端子群１９，３ステート端子群２０，双
方向端子群２１内の対応する出力端子Ｏ(0) 〜Ｏ(5) ，
ＩＯ(0) ，ＩＯ(1) へ夫々供給されている。

【００３５】また、双方向端子ＩＯ(0) ，ＩＯ(1) は入
力バッファＢＩＯ(0) ，ＢＩＯ(1)を夫々介して本来の
回路１１の入力になると共に入出力試験回路１２の入力
ともなっている。

【００３６】入出力試験回路１２の出力はセレクタ１５
の各選択器Ｓ(0) 〜Ｓ(11)の各入力ともなっており、テ
スト端子Ｉ(test)からのテスト切替信号はバッファＢＩ
(n+1) を介して入出力試験回路１２へ入力されると共
に、各選択器Ｓ(0) 〜Ｓ(11)の選択信号としても供給さ
れている。

【００３７】図２は図１の入出力試験回路１２の具体例
を示す回路図である。論理和回路ＯＲ(1) は全ての入力
バッファ（双方向端子の入力側も含む）ＢＩ(0) 〜ＢＩ
(n)，ＢＩＯ(0) ，ＢＩＯ(1) の出力を入力とするオア
ゲートである。

【００３８】このオアゲートの出力は選択器Ｓ(0) 及び
出力バッファＢＯ(0) を介して出力端子Ｏ(0) へ導出さ
れている。また、オアゲートの選択器Ｓ(0) を介した出
力はシフトレジスタＳＲ(1) のシフトクロック入力とな
っている。このシフトレジスタのデータ入力には、ディ
レイ回路ＤＬ(1) の出力パルスが印加されている。

【００３９】このディレイ回路の入力には、インバータ
ＮＯＴ(1) ，ノアゲートＮＯＲ(1)，アンドゲートＡＮ
Ｄ(1) 及びＲＳフリップフロップＲＳＦ／Ｆ(1) からな
る単発パルス発生回路による単発パルスが印加されてい
る。この単発パルスはディレイ回路ＤＬ(1) により遅延
されるが、この遅延はオアゲートＯＲ(1) による遅延時
間による遅延を保償するためのものであり、この遅延単
発パルスがシフトレジスタＳＲ(1) により、シフトクロ
ックに従って順次シフトされる様になっている。

【００４０】シフト出力Ｑ0 〜Ｑ6 は選択器Ｓ1 〜Ｓ7
の一入力（Ｄ1 入力）となっており、シフト出力Ｑ7 〜
Ｑ9 はオアゲートＯＲ(2) の入力となり、またシフト出
力Ｑ10〜Ｑ12はオアゲートＯＲ(3) の入力となってい
る。そして、オアゲートＯＲ(2) ，ＯＲ(3) の各出力は
選択器Ｓ(9) ，Ｓ(11)の一入力（Ｄ1 入力）となると共
に、アンドゲートＡＮＤ(4) ，ＡＮＤ(5) の一入力とも
なっている。

【００４１】アンドゲートＡＮＤ(4) ，ＡＮＤ(5) の各
他入力には、双方向端子ＩＯ(0) ，ＩＯ(1) の各入力バ
ッファＢＩＯ(0) ，ＢＩＯ(1) の出力が夫々印加されて
いる。これ等アンドゲートの出力はオアゲートＯＲ(1)
の入力ともなっている。シフト出力Ｑ8 ，Ｑ11は選択器
Ｓ(8) ，Ｓ(10)の各一入力（Ｄ1 入力）となっている。

【００４２】選択器Ｓ(1) 〜Ｓ(4) ，Ｓ(6) ，Ｓ(8) ，
Ｓ(10)の各出力は出力バッファＢＯ(1) 〜ＢＯ(7) を夫
々介して対応する出力端子へ導出される。

【００４３】先述した如く、３ステートバッファＢＯ
(4) ，ＢＯ(5) の制御入力には、選択器Ｓ(5) ，Ｓ(7)
の出力が、３ステートバッファＢＯ(6) ，ＢＯ(7) の制
御入力には、選択器Ｓ(9) ，Ｓ(11)の出力が、夫々印加
されている。

【００４４】インバータＮＯＴ(1) ，ノアゲートＮＯＲ
(1) ，アンドゲートＡＮＤ(1) ，ＲＳフリップフロップ
ＲＳＦ／Ｆ(1) からなる単発パルス生成回路において
は、入力バッファＢＩ(1) の出力がインバータＮＯＴ
(1) の入力となっており、入力バッファＢＩ(0) ，ＢＩ
(2) の出力がノアゲートＮＯＲ(1) の２入力となってい
る。そして、アンドゲートＡＮＤ(1) の一入力にはノア
ゲートＮＯＲ(1) の出力が、その他入力にはテスト入力
端子Ｉ(test)が夫々接続されている。

【００４５】ＲＳフリップフロップＲＳＦ／Ｆ(1) のセ
ット入力とリセット入力とに、インバータＮＯＴ(1) の
出力とアンドゲートＡＮＤ(1) の出力とが夫々印加され
ている。

【００４６】図３は図２の回路の各部信号波形例を示す
タイミングチャートである。テスト信号Ｉ(test)がハイ
レベルの期間、入力端子Ｉ(0) 〜Ｉ(n) 及び双方向端子
ＩＯ(0) ，ＩＯ(1) に対して、択一的に順次テストパル
スが一定周期で供給されるものとする。

【００４７】これ等各テストパルスはオアゲートＯＲ
(1) へ全て入力されることにより、シフトレジスタＳＲ
(1) のシフトクロックが発生されることになる。一方、
単発パルス発生回路を構成するＲＳフリップフロップＲ
ＳＦ／Ｆ(1) の出力には、テストパルスに同期し、この
テストパルスの一周期のパルス幅を有する単発パルスが
生成される。

【００４８】この単発パルスがディレイ回路ＤＬ(1) を
介してシフトレジスタＳＲ(1) のデータ入力となってい
るので、この単発パルスがシフトレジスタを順次シフト
クロックに同期してシフトされることになる。

【００４９】従って、出力端子Ｏ(0) にはオアゲート出
力がそのまま現れ、出力端子Ｏ(1)〜Ｏ(5) には単発パ
ルスが順次シフトしたものが時分割的に現れることにな
る。

【００５０】この場合、３ステートバッファＢＯ(4) ，
ＢＯ(5) は、その制御端子がローレベルの時にスルー状
態になり、ハイレベルの時にハイインピーダンス（Ｈｉ
−Ｚ）状態になるものとすると、図３に示す如く、３ス
テート端子Ｏ(4) ，Ｏ(5) には、“０”→“１”の状態
から、１シフトクロック後に“Ｈｉ−Ｚ”状態となるこ
とが判る。

【００５１】双方向端子ＩＯ(0) ，ＩＯ(1) に対応する
３ステートバッファＢＯ(6) ，ＢＯ(7) は、その制御端
子がハイレベルの時にスルー（出力）状態、ローレベル
の時にハイインピーダンス状態（双方向端子としては入
力状態）であるとすると、各制御端子にはオアゲートＯ
Ｒ(2) ，ＯＲ(3) によりシフトクロックの３周期分のハ
イレベルパルスが印加されるので、その間はスルー状態
となり、活性化されて出力バッファとして動作する。

【００５２】この期間に選択器Ｓ(8) ，Ｓ(10)を介して
シフトレジスタの出力Ｓ8 ，Ｓ11がこれ等３ステートバ
ッファＢＯ(6) ，ＢＯ(7) の入力に夫々印加されるの
で、端子ＩＯ(0) ，ＩＯ(1) に対して、“０”→“１”
が現れるのである。

【００５３】尚、アンドゲートＡＮＤ(4) ，ＡＮＤ(5)
は双方向端子ＩＯ(0) ，ＩＯ(1) の入力を通過せしめる
ためのゲートであり、かつ残余の期間は入力をマスクす
るためのものである。

【００５４】通常動作時には、テスト端子Ｉ(test)のテ
スト信号をローレベルとすることにより、セレクタ１５
の全ての選択器は本来の回路１１の出力を出力バッファ
へ導出する様動作することは勿論である。

【００５５】

【発明の効果】以上述べた如く、本発明によれば、全出
力端子の同時変化が生じないので、電流変動、ひいては
電源電圧の変動がなく、よって閾値の変動がなく正確な
テストが可能であるという効果がある。

【００５６】また、３ステート出力端子に対しても、
“０”，“１”の変化以外にハイインピーダンスの変化
も生ぜしめることができ、更に、双方向端子の出力側に
対しても“０”，“１”の変化を生ぜしめることができ
る。

【００５７】更にはまた、シフトレジスタの一つのシフ
ト出力を複数の出力端子に接続することにより、試験回
路の規模を小さくすることができる。この場合、回路同
時動作制限本数をＭとすると、必要なシフトレジスタの
ビット数Ｎは Ｎ＝（出力端子数／Ｍ）＋（３ステート端子数／Ｍ） ＋（双方向端子数／Ｍ）×３ なる式で表される。

【図面の簡単な説明】

【図１】本発明の実施例のブロック図である。

【図２】本発明の実施例の具体的回路図である。

【図３】図２の回路の各部動作タイミングチャートであ
る。

【図４】従来のテスト回路の例を示すブロック図であ
る。

【符号の説明】

１ 半導体集積回路 １１ 本来の回路（機能回路ブロック） １２ 入出力試験回路 １３ 入力端子群 １４ 入力バッファ群 １５ セレクタ １６ 出力バッファ群 １７ ３ステートバッファ群 １８ 双方向バッファ群 １９ 出力端子群 ２０ ３ステート端子群 ２１ 双方向端子群 ＯＲ(1) ，ＯＲ(2) ，ＯＲ(3) オアゲート ＡＮＤ(1) ，ＡＮＤ(4) ，ＡＮＤ(5) アンドゲート ＮＯＴ(1) インバータ ＮＯＲ(1) ノアゲート ＲＳＦ／Ｆ(1) ＲＳフリップフロップ ＳＲ(1) シフトレジスタ ＤＬ(1) ディレイ回路

Claims (6)

【特許請求の範囲】
1. 【請求項１】 入力端子に接続された入力バッファと出
   力端子に接続された出力バッファとのテストを行う入出
   力バッファテスト回路であって、前記入力端子に択一的
   に順次供給されたテストパルスの前記入力バッファを夫
   々介した出力パルスを論理和して導出する論理和手段
   と、前記テストパルスの一つに応答して前記テストパル
   スに同期した単発パルスを生成する単発パルス生成手段
   と、前記論理和手段の出力に同期して前記単発パルスを
   順次シフトするシフト手段と、前記シフト手段の各シフ
   ト出力をテスト時に前記出力バッファの入力へ夫々供給
   する供給手段とを含むことを特徴とする入出力バッファ
   テスト回路。
2. 【請求項２】 前記供給手段は、テスト時以外の通常時
   には、前記入力バッアァと出力バッファとの間に設けら
   れている機能回路ブロックの各出力を対応する出力バッ
   ファへ供給する様切替える切替え手段を有することを特
   徴とする請求項１記載の入出力バッファテスト回路。
3. 【請求項３】 前記出力バッファの少なくとも一つは３
   ステートバッファであり、前記３ステートバッファの制
   御端子へ前記シフト手段のシフト出力の一つを供給して
   ハイインピーダンス出力状態を生成可能としたことを特
   徴とする請求項１または２記載の入出力バッファテスト
   回路。
4. 【請求項４】 前記入力端子の少なくとも一つは入出力
   共用端子であり、この入出力共用端子には入力及び出力
   バッファが夫々接続されており、前記入出力共用端子に
   対しても前記テストパルスを供給し、前記入出力共用端
   子に接続された入力バッファの出力が前記論理和手段の
   一入力へ供給されていることを特徴とする請求項１〜３
   いずれか記載の入出力バッファテスト回路。
5. 【請求項５】 前記入出力共用端子に対応する出力バッ
   ファに前記シフト手段のシフト出力の一つが供給されて
   いる少なくともその期間は、当該出力バッファを活性状
   態に制御し、残余の期間はハイインピーダンス状態に制
   御する制御手段を、更に含むことを特徴とする請求項４
   記載の入出力バッファテスト回路。
6. 【請求項６】 請求項１〜５いずれか記載の入出力バッ
   ファテスト回路と、前記入力及び出力端子と、前記入力
   及び出力バッファと、前記機能回路ブロックとが１チッ
   プ半導体集積回路構成とされていることを特徴とする半
   導体集積回路。