JPH0431929A - １／ｎ検査回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 ｎビットからなる被検査信号が、１ビツトのみが他のｎ
−１ビツトと異なる論理値に設定された１　／　ｎ信号
であることを検証するｌ　／　ｎ検査回路の改良に関し
、 ｎの大きい場合にも論理回路素子を増大することなく１
／ｎ信号の正常性を検査できるｌ　／　ｎ検査回路を提
供することを目的とし、 クロックに同期してｎ個の並列入力を順次切替えて直列
に出力する信号選択手段と、該信号選択手段の出力に基
づいて前記クロックを通過または阻止して検出信号を出
力するゲート手段と、該ゲート手段からの検出信号を計
数し、ｎクロック期間内にｎ−１個の検出信号が入力さ
れたときだけ検査出力信号をオンとする計数判定手段と
を有する構成であるっ 〔産業上の利用分野〕 本発明は、ｎビットからなる被検査信号が、１ビツトの
みが他のｎ−１ビツトと異なる論理値に設定されたＩ　
／　ｎ信号であることを検証するｌ／ｎ検査回路の改良
に関する。

〔従来の技術〕

第４図は従来の１／ｎ検査回路の一例を示す。

図において、展開回路４からは例えば４組の出力信号Ｙ
＋乃至Ｙ４が、それぞれ対応する動作回路５−１乃至５
−４に伝達される。

動作回路５−１乃至５−４は、論理“１”の出力信号Ｙ
＋乃至Ｙ４を伝達された場合には動作し、論理“０”の
出力信号Ｙｌ乃至Ｙ４を伝達された場合には不動作とな
る。

かかる動作回路５−１乃至５−４の内、同時期には何れ
か一回路のみが動作状態となり、他の三回路が不動作状
態となる必要がある場合には、出力信号Ｙｌ乃至Ｙ４は
何れか一信号が例えば論理“１”に設定され、他の三信
号は論理“０”に設定される、所謂１／４信号を構成す
る必要がある。

出力信号Ｙｌ乃至Ｙ。が正常なｌ／４信号であることを
検証するために、検査回路６が設けられている。

出力信号Ｙｌ乃至Ｙ４は、各動作回路５−１乃至５−４
に伝達されると共に、検査回路６にも伝達される。

検査回路６において、出カ信号’Ｙ＋乃至Ｙ４は、４組
のゲート６１乃至６４にそれぞれ入力される。

ゲーｈ６１は、入力される出力信号Ｙ１のみが論理“Ｉ
”に設定され、他の出力信号Ｙ２乃至Ｙ４が論理“０°
“に設定された場合に出力信号ｇ１を論理“１”に設定
する。同様にゲート６２．６３および６４は、それぞれ
出力信号Ｙ２．Ｙ３およびＹ４のみが論理“ビに設定さ
れ、その他が論理“０゛に設定された場合に、それぞれ
出力信号ｇ２ｇ３およびｇ４を論理“ｌ”に設定する。

従ってケート６５は、出力信号ｇ＋乃至ｇ４の少な（と
も何れかが論理“ｌ”に設定された場合に。

即ち出力信号Ｙｌ乃至Ｙ４の中の何れが一信号のみが論
理“１”に設定され、他の三信号が論理“０”に設定さ
れた場合に、出力する検査出力信号Ｘを論理“１”に設
定し、動作回路５−１乃至５４に出力信号Ｙｌ乃至Ｙ４
が正常に１／４信号であることを通知する。

〔発明が解決しようとする課題〕

以上の説明から明らかな如（、従来あるＩ　／　ｎ検査
回路においては、展開回路４から送出される出力信号￥
１乃至Ｙ４の中の何れか一信号のみが論理“１”に設定
され、他の三信号が論理“０”に設定されていることを
識別するために、出力信号Ｙｌ乃至Ｙ４の各組合せに対
応して４人力のケートを５つ（ゲート６１乃至６５）用
いて構成していた。即ちｎ入力の論理ケートをｎ＋１個
必要とするため、展開回路４から送出される出力信号数
ｎが増加するに伴い、論理回路素子数が飛躍的に増大し
大型かつ複雑となるという問題があった。

本発明は上記問題点に鑑み送出されたもので、ｎの大き
い場合にも論理回路素子を増大することなくＩ／ｎ信号
の正常性を検査できる１　／　ｎ検査回路を提供するこ
とを目的とする。

〔課題を解決するための手段〕

第１図は本発明の１　／　ｎ検査回路の原理図である。

クロックＣＬＫに同期してｎ個の並列入力Ｙ１〜Ｙ、を
順次切替えて直列に出力する信号選択手段ｌと、 該信号選択手段■の出力Ｙｏに基づいて前記クロックＣ
ＬＫを通過または阻止して検出信号ＣＬＫ′を出力する
ケート手段２と、 該ゲート手段２からの検出信号ＣＬＫ’　を計数し、ｎ
クロック期間内にｎ−１個の検出信号ＣＬＫ　が入力さ
れたときたけ検査出力信号Ｘをオンとする計数判定手段
３と、 を有することを特徴とする本発明の１　／　ｎ検査回路
により解決される。

〔作用〕

並列入力された信号は、信号選択手段ｌでクロックに同
期して切り換えられて順次に出力し、入力信号が特定論
理値のときのみクロックＣＬＫを阻止するようにケート
手段２を制御するので、被検査出力信号が正常なｌ　／
　ｎ信号の場合はクロックのｎ周期の間にｎ−１個のク
ロックよりなる検比信号ＣＬＫ’が計数判定手段３に入
力される。

計数判定手段３はこれを識別して検査出力信号Ｘをオン
とする。障害時は、ゲート手段２はｎクロック期間内に
クロックを阻止しないがまたは２クロック以上を阻止す
るので、計数判定手段３の検査出力はオフとなり障害が
あることを知らせる。

従って、本発明による１　／　ｎ検査回路は、ｎ入力の
信号選択手段とｎに無関係なゲート手段および計数判定
手段だけで構成されることとなり、ｌ／ｎ検査回路の経
済性を大幅に向上する。

〔実施例〕

以下添付図により本発明の詳細な説明する。

第２図は本発明の一実施例の回路図、第３図は第２図に
おける信号波形の一例を示す図である。なお全図を通じ
て同一符号は同一対象物を表す。

本実施例は、被検査信号がｎビットののうちの１ビツト
だけが論理“１”で、他のｎ−１ビツトが論理″０″で
ある］／ｎ信号の場合について述べる。

第２図において、信号選択手段１はｎ入力のセレクタ１
１とｎ進カウンタ１２とから、またゲート手段２はイン
バータ２１．２２とＡＮＤゲート２３から、また計数判
定手段３はｎ−１進カウンタ３１とフリップフロップ３
２とからなっている。

ｎ進カウンタ１１はクロックＣＬＫを計数しその計数値
を制御信号ＡとしてセレクタＩ２に出力してセレクタ１
りには、展開回路４から動作回路（図示せず）に伝達さ
れるｎビットの出力信号Ｙｌ乃至Ｙ、、が入力されてお
り、ｎ進カウンタ１２からの制御信号Ａにより、クロッ
クＣＬＫに同期して並列入力を順次切替えて直列に出力
Ｙ。し、この出力Ｙｏはインバータ２２で反転されてＡ
ＮＤゲート２３に入力する。一方、クロックＣＬＫはイ
ンバータ２１で反転されて、ＡＮＤゲート２３に入力さ
れる。

ＡＮＤゲート２３はセレクタ１１の出力に応じてこのク
ロックＣＬＫを通過／阻止してその出力は検出信号ＣＬ
Ｋ’　として、ｎ−１進カウンタ３１のクロック端子Ｃ
Ｋへ入力される。ｎ−１進カウンタ３１は入力された検
出信号ＣＬＫ’　をｎ−１個計数するごとに、キャリー
出力ＣＯをフリップフロップ３２のＤ端子に出力する。

フリップフロップ３２のクロック端子ＣＫには、ｎ進カ
ウンタ１２の計数値がｎのときに発生するクロックＣＬ
Ｋのｎ倍周期の検出クロックＣＣＬＫが印加されており
、この検出クロックＣＣＬＫの立上りでのＤ端子への入
力論理値を保持して検査出力Ｘとして出力する。

次に上記構成の１　／　ｎ検査回路においてｎを４とし
た場合の動作を第３図を共に用いて説明する。

第３図（そのｌ）は、１　／　ｎ信号が正常な場合で、
展開回路４から伝達される出力信号Ｙ３のみが、論理“
ｌ”に設定され、出力信号Ｙｌ、Ｙ２およびＹ４が論理
“０”に設定されているものとする。

ｎ進カウンタはクロックＣＬＫ入力毎に計数値を増し、
この計数値で制御されるセレクタ１１は展開回路の出力
を順次切り換えてＹ。とじて出力する。この出力の反転
値で制御されるＡＮＤゲート２２は、論理“ｌ”の入力
信号Ｙ３が選択されたＴ３の時点のみクロックＣＬＫを
阻止しその他が選択されている間はクロックを通過させ
て、検出信号ＣＬＫ’　としてｎ−１進カウンタに加え
る。そして時点Ｔ１からｎ進カウンタヵ月順して全ての
入力Ｙ。−￥４を選択し終わる時点Ｔ４まての４クロッ
ク期間の間に、ｎ−１進カウンタには３個のクロックが
入力されるのでＴ４においてキャリー出力ＣＯが出力さ
れる。このキャリーはフリップフロップ３１に印加され
る検査クロックＣＣＬＫの立ち上がりて“ｌ”となり、
検査出力Ｘはｌ／ｎ信号力征常であることを示す“ｌ”
を出方する。

第３図（その２）は障害時を示すもので、（ａ）はＹ＋
乃至Ｙ４の全ての信号が論理“０”の場合、（ｂ）はＹ
２とＹ３とが同時に論理“Ｉ”となった場合である。

（ａ）の場合は全てのクロックがＡＮＤゲートを通過す
るので、３クロツク目のＴ３でｎ−１進カウンタはキャ
リーを出し、検査クロックが印加される１４時点にはキ
ャリー出カが無いので、フリップフロップ３１の出力で
ある検査出力信号Ｘは論理“０”となり障害であること
を示す。また（ｂ）ではＹ２．Ｙ３が選択されているＴ
２．Ｔ３の時点では、クロックがＡＮＤゲートで阻止さ
れるためキャリー出力は次のＴ１時点となりフリップフ
ロップ３２の出力は論理“０”に変化して、検査出力信
号Ｘは障害であることを知らせる。

以上の説明から明らかな如く、本実施例によれば、検査
回路の構成部品のうち、出力信号Ｙｎの桁数に依存して
部品数が変化するのはｎ入力のセレクタ２１のみであり
、他の部品は変えなくてもよいため、ｎが増加しても構
成部品が飛躍的に増加することはなく、従来ある検査回
路３に比し、経済性が大幅に向上する。

〔発明の効果〕

以上、本発明によれば、１　／　ｎ検査回路が信号選択
手段で被検査出力信号を時系列で切り換えた出力で通過
／阻止を制御されるクロックを計数して行うように構成
されているので、大きなｎに対しても簡易な回路規模で
構成することが可能となり、当該１　／　ｎ検査回路の
経済性が大幅に向上する。

【図面の簡単な説明】

第１図は、本発明の１　／　ｎ検査回路の原理図、第２
図は、本発明の一実施例の回路図、第３図は、第２図に
おける信号波形の一例を示す図、 第４図は、従来のｌ　／　ｎ検査回路の一例を示す図、 である。 図において、 １−一信号選択手段、　　ｌｌ−セレクタ、１２−ｎ進
カウンタ、　　２−ゲート手段、２１．２２−　インバ
ータ、　２３−Ａ　Ｎ　Ｄゲート、３−計数判定手段、
　　３１−ｎ　−１進カウンタ、３２〜フリツプフロツ
プ、４−展開回路、である。 本発明のＩ／ｎ検玄囮路を原理図 纂　１　旧 本ｅａｌｌ’Ｉｎ−＊ｅｌのｃコシ団８１２　記 第２詔にわけろ信号う成形／）−１り（１Σ示す遠（正
常峙）が３２（￥／）ｌ） Ｔ２ ］ ′“Ｏ。 （ａ） 清７２図に１６寸ろ１書号５皮刀°Ｖ−づグ［Ｅ汀ζｆ
図（Ｙ童苔ｅ竹９γ 固 （’ｆｆ）２）

Claims (1)

1. 【特許請求の範囲】 　クロック（ＣＬＫ）に同期してｎ個の並列入力（Ｙ＿
   １〜Ｙ＿ｎ）を順次切替えて直列に出力する信号選択手
   段（１）と、 該信号選択手段（１）の出力（Ｙ＿０）に基づいて前記
   クロック（ＣＬＫ）を通過または阻止して検出信号（Ｃ
   ＬＫ′）を出力するゲート手段（２）と、該ゲート手段
   （２）からの前記検出信号（ＣＬＫ′）を計数し、ｎク
   ロック期間内にｎ−１個の検出信号（ＣＬＫ′）が入力
   されたときだけ検査出力信号（Ｘ）をオンとする計数判
   定手段（３）と、を有することを特徴とする１／ｎ検査
   回路。