JPH10170953A - 画像表示装置及びその製造方法 - Google Patents
画像表示装置及びその製造方法Info
- Publication number
- JPH10170953A JPH10170953A JP32648396A JP32648396A JPH10170953A JP H10170953 A JPH10170953 A JP H10170953A JP 32648396 A JP32648396 A JP 32648396A JP 32648396 A JP32648396 A JP 32648396A JP H10170953 A JPH10170953 A JP H10170953A
- Authority
- JP
- Japan
- Prior art keywords
- pixel
- tft
- signal voltage
- voltage applying
- display device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Liquid Crystal (AREA)
Abstract
(57)【要約】
【課題】入力画像信号データのデジタル化を可能としつ
つ、液晶パネルの組み立てコストを削減する。 【解決手段】ＴＦＴ画素スイッチ３と信号電圧印加手段
のＴＦＴとを、ホトレジスト工程で、一括露光と繰返し
露光との組み合わせで加工する。或いは前者のゲート絶
縁膜を厚くする。或いは前者のPoly−Ｓｉ粒径を大きく
する。
つ、液晶パネルの組み立てコストを削減する。 【解決手段】ＴＦＴ画素スイッチ３と信号電圧印加手段
のＴＦＴとを、ホトレジスト工程で、一括露光と繰返し
露光との組み合わせで加工する。或いは前者のゲート絶
縁膜を厚くする。或いは前者のPoly−Ｓｉ粒径を大きく
する。
Description
【０００１】
【発明の属する技術分野】本発明は画素部にＴＦＴスイ
ッチを有し、液晶を用いた画像表示装置に関する。
ッチを有し、液晶を用いた画像表示装置に関する。
【０００２】
【従来の技術】以下、図６及び図７を用いて、従来の技
術に関して説明する。
術に関して説明する。
【０００３】図６は第一の従来の技術を用いたＴＦＴ液
晶表示パネルの説明図である。ガラス基板１００上にマ
トリクス状に配置された画素１０１（簡単のため、図中
では一個の画素のみを破線で示した）には、液晶に信号
電圧を印加するための画素電極１０２とアモルファスＳ
ｉをチャネル部に用いたＴＦＴ画素スイッチ１０３が設
けられており、ＴＦＴ画素スイッチ１０３のゲート及び
ソースはそれぞれアドレス線１０４とデータ線１０５に
接続されている。アドレス線１０４及びデータ線１０５
の端部には、それぞれＳｉ−ＬＳＩであるアドレス線駆
動用ドライバ１０６及びデータ線駆動用ドライバ１０７
が複数接続されている。アドレス線駆動用ドライバ１０
６は基本的には垂直シフトレジスタ１０８で構成されて
いる。またデータ線駆動用ドライバ１０７は、水平シフ
トレジスタ１０９によって選択されたタイミングで入力
信号線１１６より入力されたデジタル信号データを記憶
するメモリ１１０，メモリ１１０に記憶されたデジタル
信号をアナログ信号に変換するＡＤ変換器１１１，ＡＤ
変換器１１１の出力信号をガラス基板１００上のデータ
線１０５に入力するための出力バッファ１１２より基本
的に構成されている。なお共通電極１１８は、各画素電
極１０２に対向し、液晶に信号電圧を印加するための電
極である。
晶表示パネルの説明図である。ガラス基板１００上にマ
トリクス状に配置された画素１０１（簡単のため、図中
では一個の画素のみを破線で示した）には、液晶に信号
電圧を印加するための画素電極１０２とアモルファスＳ
ｉをチャネル部に用いたＴＦＴ画素スイッチ１０３が設
けられており、ＴＦＴ画素スイッチ１０３のゲート及び
ソースはそれぞれアドレス線１０４とデータ線１０５に
接続されている。アドレス線１０４及びデータ線１０５
の端部には、それぞれＳｉ−ＬＳＩであるアドレス線駆
動用ドライバ１０６及びデータ線駆動用ドライバ１０７
が複数接続されている。アドレス線駆動用ドライバ１０
６は基本的には垂直シフトレジスタ１０８で構成されて
いる。またデータ線駆動用ドライバ１０７は、水平シフ
トレジスタ１０９によって選択されたタイミングで入力
信号線１１６より入力されたデジタル信号データを記憶
するメモリ１１０，メモリ１１０に記憶されたデジタル
信号をアナログ信号に変換するＡＤ変換器１１１，ＡＤ
変換器１１１の出力信号をガラス基板１００上のデータ
線１０５に入力するための出力バッファ１１２より基本
的に構成されている。なお共通電極１１８は、各画素電
極１０２に対向し、液晶に信号電圧を印加するための電
極である。
【０００４】以下に本従来例の動作を説明する。入力信
号線１１６よりデータ線駆動用ドライバ１０７に入力さ
れた画像信号データは水平シフトレジスタ１０９によっ
て順次選択されたメモリ１１０に記憶され、ＡＤ変換器
１１１及び出力バッファ１１２を介してアナログ信号と
してデータ線１０５に出力される。このとき所定のアド
レス線１０４がアドレス線駆動用ドライバ１０６内の垂
直シフトレジスタ１０８によって選択され、選択された
アドレス線１０４に対応する行のＴＦＴ画素スイッチ１
０３がオンすることにより、被選択行の画素１０１内の
画素電極１０２にはデータ線１０５のアナログ信号が書
き込まれる。液晶は画素電極１０２に書き込まれたアナ
ログ電圧に応じてその光学特性を変化させるため、図面
には省略した偏光膜やバックライトと組み合わせること
により、パネル上に画像を表示することが可能となる。
号線１１６よりデータ線駆動用ドライバ１０７に入力さ
れた画像信号データは水平シフトレジスタ１０９によっ
て順次選択されたメモリ１１０に記憶され、ＡＤ変換器
１１１及び出力バッファ１１２を介してアナログ信号と
してデータ線１０５に出力される。このとき所定のアド
レス線１０４がアドレス線駆動用ドライバ１０６内の垂
直シフトレジスタ１０８によって選択され、選択された
アドレス線１０４に対応する行のＴＦＴ画素スイッチ１
０３がオンすることにより、被選択行の画素１０１内の
画素電極１０２にはデータ線１０５のアナログ信号が書
き込まれる。液晶は画素電極１０２に書き込まれたアナ
ログ電圧に応じてその光学特性を変化させるため、図面
には省略した偏光膜やバックライトと組み合わせること
により、パネル上に画像を表示することが可能となる。
【０００５】本従来例に関しては、内田龍男編著「次世
代液晶ディスプレイ技術」（工業調査会）等に詳しい。
代液晶ディスプレイ技術」（工業調査会）等に詳しい。
【０００６】図７は第二の従来の技術を用いたＴＦＴ液
晶表示パネルの構成図である。ガラス基板１００上にマ
トリクス状に配置された画素１０１には、液晶に信号電
圧を印加するための画素電極１０２とＰｏｌｙ−Ｓｉを
チャネル部に用いたＴＦＴ画素スイッチ１１３が設けら
れており、ＴＦＴ画素スイッチ１１３のゲート及びソー
スはそれぞれアドレス線１０４とデータ線１０５に接続
されている。アドレス線１０４の端部にはやはりPoly−
Ｓｉ ＴＦＴを用いた垂直シフトレジスタ１１４が設け
られており、一方データ線１０５の端部にはPoly−Ｓｉ
ＴＦＴである入力ゲート１１５が設けられている。入
力ゲート１１５のドレインは入力信号線１１６に接続さ
れており、入力ゲート１１５のゲートにはPoly−Ｓｉ
ＴＦＴを用いた水平シフトレジスタ１１７が設けられて
いる。
晶表示パネルの構成図である。ガラス基板１００上にマ
トリクス状に配置された画素１０１には、液晶に信号電
圧を印加するための画素電極１０２とＰｏｌｙ−Ｓｉを
チャネル部に用いたＴＦＴ画素スイッチ１１３が設けら
れており、ＴＦＴ画素スイッチ１１３のゲート及びソー
スはそれぞれアドレス線１０４とデータ線１０５に接続
されている。アドレス線１０４の端部にはやはりPoly−
Ｓｉ ＴＦＴを用いた垂直シフトレジスタ１１４が設け
られており、一方データ線１０５の端部にはPoly−Ｓｉ
ＴＦＴである入力ゲート１１５が設けられている。入
力ゲート１１５のドレインは入力信号線１１６に接続さ
れており、入力ゲート１１５のゲートにはPoly−Ｓｉ
ＴＦＴを用いた水平シフトレジスタ１１７が設けられて
いる。
【０００７】以下に本従来例の動作を説明する。アナロ
グ信号として入力信号線１１６に入力された画像信号デ
ータは、水平シフトレジスタ１１７によって順次選択さ
れた入力ゲート１１５を介してデータ線１０５に出力さ
れる。このとき所定のアドレス線１０４が垂直シフトレ
ジスタ１１４によって選択され、選択されたアドレス線
１０４に対応する行のＴＦＴ画素スイッチ１１３がオン
することにより、被選択行の画素１０１内の画素電極１
０２にはデータ線１０５のアナログ信号が書き込まれ
る。液晶は画素電極１０２に書き込まれたアナログ電圧
に応じてその光学特性を変化させるため、図面には省略
した偏光膜やバックライトと組み合わせることにより、
パネル上に画像を表示することが可能となるのは第一の
従来例と同様である。
グ信号として入力信号線１１６に入力された画像信号デ
ータは、水平シフトレジスタ１１７によって順次選択さ
れた入力ゲート１１５を介してデータ線１０５に出力さ
れる。このとき所定のアドレス線１０４が垂直シフトレ
ジスタ１１４によって選択され、選択されたアドレス線
１０４に対応する行のＴＦＴ画素スイッチ１１３がオン
することにより、被選択行の画素１０１内の画素電極１
０２にはデータ線１０５のアナログ信号が書き込まれ
る。液晶は画素電極１０２に書き込まれたアナログ電圧
に応じてその光学特性を変化させるため、図面には省略
した偏光膜やバックライトと組み合わせることにより、
パネル上に画像を表示することが可能となるのは第一の
従来例と同様である。
【０００８】本従来例に相当する例は、ソサエティー
フォー インフォーメーション ディスプレイ インタ
ナショナル シンポジウム ダイジェスト オブ テク
ニカル ペーパーズ（Society for Information Displa
y International SymposiumDigest of Technical Paper
s）94, ８３から８６頁等が報告されている。
フォー インフォーメーション ディスプレイ インタ
ナショナル シンポジウム ダイジェスト オブ テク
ニカル ペーパーズ（Society for Information Displa
y International SymposiumDigest of Technical Paper
s）94, ８３から８６頁等が報告されている。
【０００９】
【発明が解決しようとする課題】上記二つの従来技術で
は、それぞれに課題がある。すなわち、第一の従来技術
では、パネルはガラス基板上に設けられたアモルファス
Ｓｉ ＴＦＴを用いた画素部とＳｉ−ＬＳＩを用いた周
辺回路部とから構成されているため、パネル製造時には
両者の組み立てコストが付加されてしまう。一方第二の
従来技術では、パネルはガラス基板上に設けられたPoly
−Ｓｉ ＴＦＴで構成されているために上記組み立てコ
ストは回避できるものの、入力信号画像信号データはア
ナログ信号である必要がある。アナログ信号はＳ／Ｎが
劣化し易いため、第二の従来技術には画質の劣化という
課題がある。
は、それぞれに課題がある。すなわち、第一の従来技術
では、パネルはガラス基板上に設けられたアモルファス
Ｓｉ ＴＦＴを用いた画素部とＳｉ−ＬＳＩを用いた周
辺回路部とから構成されているため、パネル製造時には
両者の組み立てコストが付加されてしまう。一方第二の
従来技術では、パネルはガラス基板上に設けられたPoly
−Ｓｉ ＴＦＴで構成されているために上記組み立てコ
ストは回避できるものの、入力信号画像信号データはア
ナログ信号である必要がある。アナログ信号はＳ／Ｎが
劣化し易いため、第二の従来技術には画質の劣化という
課題がある。
【００１０】
【課題を解決するための手段】上記第二の従来技術で
は、特にデータ線を駆動する周辺回路部が画素部と基本
的に同一構造のPoly−Ｓｉ ＴＦＴで構成されているた
めに、周辺回路部ではＳｉ−ＬＳＩを用いた場合のよう
なＡＤ変換器やメモリ等が構成できないことに上記課題
の原因がある。画素部のＴＦＴには、液晶に高電圧を印
加するために高耐圧であること、オフ時のリーク電流が
小さいこと等が要求される。さらに大面積に形成すると
いう制約があるために微細加工が困難であり、画素部の
ＴＦＴには性能の向上に限界があるためである。
は、特にデータ線を駆動する周辺回路部が画素部と基本
的に同一構造のPoly−Ｓｉ ＴＦＴで構成されているた
めに、周辺回路部ではＳｉ−ＬＳＩを用いた場合のよう
なＡＤ変換器やメモリ等が構成できないことに上記課題
の原因がある。画素部のＴＦＴには、液晶に高電圧を印
加するために高耐圧であること、オフ時のリーク電流が
小さいこと等が要求される。さらに大面積に形成すると
いう制約があるために微細加工が困難であり、画素部の
ＴＦＴには性能の向上に限界があるためである。
【００１１】そこで本発明では、平面基板上にマトリク
ス状に設けられ、液晶を駆動するための画素電極と画素
電極を信号線に対してオンまたはオフするための画素ス
イッチとして機能するＴＦＴとを有する表示画素と、上
記信号線に信号電圧を印加するための、信号電圧印加手
段と、上記画素スイッチを選択或いは走査するための画
素選択手段とを有する画像表示装置で、次の構成により
上記課題を解決する。
ス状に設けられ、液晶を駆動するための画素電極と画素
電極を信号線に対してオンまたはオフするための画素ス
イッチとして機能するＴＦＴとを有する表示画素と、上
記信号線に信号電圧を印加するための、信号電圧印加手
段と、上記画素スイッチを選択或いは走査するための画
素選択手段とを有する画像表示装置で、次の構成により
上記課題を解決する。
【００１２】１）上記表示画素群における上記ＴＦＴ画
素スイッチ群は、その形状を形成する際のホトレジスト
工程で、全体が一括露光することによって加工されてお
り、さらに上記信号電圧印加手段は同一構造からなる複
数のブロックに分けられており、信号電圧印加手段のブ
ロックはＴＦＴをその主要構成要素として含んでおり、
上記信号電圧印加手段ブロックのＴＦＴの形状を形成す
る際のホトレジスト工程では、上記信号電圧印加手段の
ＴＦＴは各単一ブロック或いは複数のブロック毎に繰返
し露光することによって加工する。
素スイッチ群は、その形状を形成する際のホトレジスト
工程で、全体が一括露光することによって加工されてお
り、さらに上記信号電圧印加手段は同一構造からなる複
数のブロックに分けられており、信号電圧印加手段のブ
ロックはＴＦＴをその主要構成要素として含んでおり、
上記信号電圧印加手段ブロックのＴＦＴの形状を形成す
る際のホトレジスト工程では、上記信号電圧印加手段の
ＴＦＴは各単一ブロック或いは複数のブロック毎に繰返
し露光することによって加工する。
【００１３】２）上記信号電圧印加手段はＴＦＴをその
主要構成要素として含んでおり、上記表示画素における
上記ＴＦＴ画素スイッチのゲート絶縁膜が、上記信号電
圧印加手段におけるＴＦＴのゲート絶縁膜より実効的に
厚くなるように形成する。
主要構成要素として含んでおり、上記表示画素における
上記ＴＦＴ画素スイッチのゲート絶縁膜が、上記信号電
圧印加手段におけるＴＦＴのゲート絶縁膜より実効的に
厚くなるように形成する。
【００１４】３）上記信号電圧印加手段はＴＦＴをその
主要構成要素として含んでおり、上記表示画素における
上記ＴＦＴ画素スイッチ及び上記信号電圧印加手段のＴ
ＦＴは共にPoly−Ｓｉ薄膜をチャネル部分に用いて形成
されたものであり、さらに上記表示画素における上記Ｔ
ＦＴ画素スイッチのPoly−Ｓｉ薄膜の結晶粒径が、上記
信号電圧印加手段におけるＴＦＴのPoly−Ｓｉ薄膜の結
晶粒径より実効的に小さくなるように形成する。
主要構成要素として含んでおり、上記表示画素における
上記ＴＦＴ画素スイッチ及び上記信号電圧印加手段のＴ
ＦＴは共にPoly−Ｓｉ薄膜をチャネル部分に用いて形成
されたものであり、さらに上記表示画素における上記Ｔ
ＦＴ画素スイッチのPoly−Ｓｉ薄膜の結晶粒径が、上記
信号電圧印加手段におけるＴＦＴのPoly−Ｓｉ薄膜の結
晶粒径より実効的に小さくなるように形成する。
【００１５】
【発明の実施の形態】以下、本発明の第一の実施例を図
１から図４を用いて説明する。
１から図４を用いて説明する。
【００１６】図１は本発明によるＴＦＴ液晶表示パネル
の説明図である。ガラス基板１００上にマトリクス状に
配置された画素１には、液晶に信号電圧を印加するため
の画素電極２とPoly−Ｓｉをチャネル部に用いたＴＦＴ
画素スイッチ３が設けられており、ＴＦＴ画素スイッチ
３のゲート及びソースはそれぞれアドレス線４とデータ
線５に接続されている。アドレス線４及びデータ線５の
端部には、Poly−ＳｉＴＦＴを用いたアドレス線駆動ブ
ロック６及びデータ線駆動ブロック７が複数設けられて
いる。アドレス線駆動ブロック６は垂直シフトレジスタ
８とアドレス線バッファ９とで構成されている。
の説明図である。ガラス基板１００上にマトリクス状に
配置された画素１には、液晶に信号電圧を印加するため
の画素電極２とPoly−Ｓｉをチャネル部に用いたＴＦＴ
画素スイッチ３が設けられており、ＴＦＴ画素スイッチ
３のゲート及びソースはそれぞれアドレス線４とデータ
線５に接続されている。アドレス線４及びデータ線５の
端部には、Poly−ＳｉＴＦＴを用いたアドレス線駆動ブ
ロック６及びデータ線駆動ブロック７が複数設けられて
いる。アドレス線駆動ブロック６は垂直シフトレジスタ
８とアドレス線バッファ９とで構成されている。
【００１７】またデータ線駆動ブロック７は、水平シフ
トレジスタ１０によって選択されたタイミングで入力信
号線１１６より入力されたデジタル信号データを記憶す
るメモリ１１，メモリ１１に記憶されたデジタル信号を
アナログ信号に変換するＡＤ変換器１２，ＡＤ変換器１
２の出力信号をデータ線５に入力するためのデータ線バ
ッファ１３より構成されている。なお図中では簡単のた
めに画素数を４×４として示してあるが、本発明の適用
には特に画素数に本質的な制約はない。
トレジスタ１０によって選択されたタイミングで入力信
号線１１６より入力されたデジタル信号データを記憶す
るメモリ１１，メモリ１１に記憶されたデジタル信号を
アナログ信号に変換するＡＤ変換器１２，ＡＤ変換器１
２の出力信号をデータ線５に入力するためのデータ線バ
ッファ１３より構成されている。なお図中では簡単のた
めに画素数を４×４として示してあるが、本発明の適用
には特に画素数に本質的な制約はない。
【００１８】以下に本実施例の動作を説明する。入力信
号線１１６よりデータ線駆動ブロック７に入力された画
像信号データは水平シフトレジスタ１０によって順次選
択されたメモリ１１に記憶され、ＡＤ変換器１２及びデ
ータ線バッファ１３を介してアナログ信号としてデータ
線５に出力される。このとき所定のアドレス線４がアド
レス線駆動ブロック６内の垂直シフトレジスタ８によっ
てデータ線バッファ１３を介して選択され、選択された
アドレス線４に対応する行のＴＦＴ画素スイッチ３がオ
ンすることにより、被選択行の画素１内の画素電極２に
はデータ線５のアナログ信号が書き込まれる。液晶は画
素電極２に書き込まれたアナログ電圧に応じてその光学
特性を変化させるため、図面には省略した偏光膜やバッ
クライトと組み合わせることにより、パネル上に画像を
表示する。
号線１１６よりデータ線駆動ブロック７に入力された画
像信号データは水平シフトレジスタ１０によって順次選
択されたメモリ１１に記憶され、ＡＤ変換器１２及びデ
ータ線バッファ１３を介してアナログ信号としてデータ
線５に出力される。このとき所定のアドレス線４がアド
レス線駆動ブロック６内の垂直シフトレジスタ８によっ
てデータ線バッファ１３を介して選択され、選択された
アドレス線４に対応する行のＴＦＴ画素スイッチ３がオ
ンすることにより、被選択行の画素１内の画素電極２に
はデータ線５のアナログ信号が書き込まれる。液晶は画
素電極２に書き込まれたアナログ電圧に応じてその光学
特性を変化させるため、図面には省略した偏光膜やバッ
クライトと組み合わせることにより、パネル上に画像を
表示する。
【００１９】本実施例では、データ線駆動ブロック７や
アドレス線駆動ブロック６は同一構造のものが複数個形
成されており、これらの回路を構成するＴＦＴを形成す
る際のホトレジスト工程では、各単一ブロック或いは複
数のブロック毎に繰返し露光することによって形成して
ある。これに関して、以下図２を用いて説明する。
アドレス線駆動ブロック６は同一構造のものが複数個形
成されており、これらの回路を構成するＴＦＴを形成す
る際のホトレジスト工程では、各単一ブロック或いは複
数のブロック毎に繰返し露光することによって形成して
ある。これに関して、以下図２を用いて説明する。
【００２０】図２は本実施例における、ＴＦＴ回路を形
成する際のホトレジスト露光工程の説明図である。
成する際のホトレジスト露光工程の説明図である。
【００２１】図２（ａ）は、ＴＦＴ画素スイッチ３のゲ
ート部をポジレジストを用いて露光する際の露光領域１
５をハッチングで示したものであり、この領域は画素マ
トリクス部に相当する。ハッチングされていない領域は
光を全く当てない領域である。画素加工時の露光領域は
比較的大面積になるため、露光はアライナを用いた等倍
露光装置によって行われる。
ート部をポジレジストを用いて露光する際の露光領域１
５をハッチングで示したものであり、この領域は画素マ
トリクス部に相当する。ハッチングされていない領域は
光を全く当てない領域である。画素加工時の露光領域は
比較的大面積になるため、露光はアライナを用いた等倍
露光装置によって行われる。
【００２２】図２（ｂ）は、データ線駆動ブロック７及
びアドレス線駆動ブロック６のゲート部をポジレジスト
を用いて露光する際の露光領域をハッチングで示したも
のであり、ハッチングされていない領域は光を全く当て
ない領域である。ここで図中の１７はデータ線駆動ブロ
ック７内の露光を行う際のステッパ露光領域、１６はア
ドレス線駆動ブロック６内の露光を行う際のステッパ露
光領域であり、それぞれデータ線駆動ブロック７及びア
ドレス線駆動ブロック６に対応する。
びアドレス線駆動ブロック６のゲート部をポジレジスト
を用いて露光する際の露光領域をハッチングで示したも
のであり、ハッチングされていない領域は光を全く当て
ない領域である。ここで図中の１７はデータ線駆動ブロ
ック７内の露光を行う際のステッパ露光領域、１６はア
ドレス線駆動ブロック６内の露光を行う際のステッパ露
光領域であり、それぞれデータ線駆動ブロック７及びア
ドレス線駆動ブロック６に対応する。
【００２３】図では簡単化のために露光を各２回ずつと
して示してあるが、いずれにしてもそれぞれ複数回の繰
返し露光を行っている。このようにデータ線駆動ブロッ
ク７及びアドレス線駆動ブロック６の露光領域は比較的
小面積である一方、性能向上の要求から加工ルールが微
細になるため、露光はステッパを用いた縮小露光装置に
よって行われる。以上のＴＦＴ画素スイッチ３とデータ
線駆動ブロック７及びアドレス線駆動ブロック６のＴＦ
Ｔゲート露光は連続して行われ、その後一括してエッチ
ングを行う。
して示してあるが、いずれにしてもそれぞれ複数回の繰
返し露光を行っている。このようにデータ線駆動ブロッ
ク７及びアドレス線駆動ブロック６の露光領域は比較的
小面積である一方、性能向上の要求から加工ルールが微
細になるため、露光はステッパを用いた縮小露光装置に
よって行われる。以上のＴＦＴ画素スイッチ３とデータ
線駆動ブロック７及びアドレス線駆動ブロック６のＴＦ
Ｔゲート露光は連続して行われ、その後一括してエッチ
ングを行う。
【００２４】以上ではＴＦＴのゲート露光に関して述べ
たが、チャネルPoly−Ｓｉ薄膜露光，コンタクトホール
露光等も必要に応じて同様にして形成することも可能で
ある。
たが、チャネルPoly−Ｓｉ薄膜露光，コンタクトホール
露光等も必要に応じて同様にして形成することも可能で
ある。
【００２５】一方、図２（ｃ）は配線露光時の露光領域
１６，１７，１８をハッチングで示したものである。配
線加工時は、画素部の他にデータ線駆動ブロック７及び
アドレス線駆動ブロック６内外にも一括して（１８）形
成した方が、各ブロック間の接続が確実である。データ
線駆動ブロック７及びアドレス線駆動ブロック６内の配
線容量の低減を図るために、各ブロック内の配線部（１
６，１７）は図２(ｂ)で説明した場合と同様にしてステ
ッパで形成して組み合わせてある。
１６，１７，１８をハッチングで示したものである。配
線加工時は、画素部の他にデータ線駆動ブロック７及び
アドレス線駆動ブロック６内外にも一括して（１８）形
成した方が、各ブロック間の接続が確実である。データ
線駆動ブロック７及びアドレス線駆動ブロック６内の配
線容量の低減を図るために、各ブロック内の配線部（１
６，１７）は図２(ｂ)で説明した場合と同様にしてステ
ッパで形成して組み合わせてある。
【００２６】また本実施例では、ＴＦＴ画素スイッチ３
のゲート絶縁膜厚は、データ線駆動ブロック７及びアド
レス線駆動ブロック６のＴＦＴのゲート絶縁膜厚より厚
く形成されている。今回のゲート絶縁膜に関しては、具
体的にはＴＦＴ画素スイッチ３のゲート絶縁膜は膜厚１
００ｎｍのＳｉＯ2 、データ線駆動ブロック７及びアド
レス線駆動ブロック６のＴＦＴのゲート絶縁膜は膜厚５
０ｎｍのＳｉＯ2 である。これはＴＦＴ画素スイッチ３
には液晶駆動用の比較的大電圧が印加されるために高耐
圧が要求されるのに対して、データ線駆動ブロック７及
びアドレス線駆動ブロック６内部は消費電力低減の面か
らも低電圧駆動で十分なオン電流がとれることが望まし
いからである。これに関して、以下図３を用いて説明す
る。
のゲート絶縁膜厚は、データ線駆動ブロック７及びアド
レス線駆動ブロック６のＴＦＴのゲート絶縁膜厚より厚
く形成されている。今回のゲート絶縁膜に関しては、具
体的にはＴＦＴ画素スイッチ３のゲート絶縁膜は膜厚１
００ｎｍのＳｉＯ2 、データ線駆動ブロック７及びアド
レス線駆動ブロック６のＴＦＴのゲート絶縁膜は膜厚５
０ｎｍのＳｉＯ2 である。これはＴＦＴ画素スイッチ３
には液晶駆動用の比較的大電圧が印加されるために高耐
圧が要求されるのに対して、データ線駆動ブロック７及
びアドレス線駆動ブロック６内部は消費電力低減の面か
らも低電圧駆動で十分なオン電流がとれることが望まし
いからである。これに関して、以下図３を用いて説明す
る。
【００２７】図３は本実施例における、ＴＦＴ断面構造
の説明図である。図３(ａ)はＴＦＴ画素スイッチ３の断
面、図３（ｂ）はデータ線駆動ブロック７もしくはアド
レス線駆動ブロック６内部のＴＦＴの断面である。ＴＦ
Ｔはガラス基板１００上にバッファ膜２４を介して形成
されている。図に示したように、ＴＦＴ画素スイッチ３
はチャネルPoly−Ｓｉ薄膜２０とゲート電極２３との間
に第一層ゲート絶縁膜２１と第二層ゲート絶縁膜２２と
を有しているが、データ線駆動ブロック７及びアドレス
線駆動ブロック６内部のＴＦＴは第二層ゲート絶縁膜２
２しか有していない。これは第一層ゲート絶縁膜２１を
チャネルPoly−Ｓｉ薄膜２０上に形成した後に、レジス
トマスクを用いてデータ線駆動ブロック７及びアドレス
線駆動ブロック６内部のＴＦＴに相当する部分の第一層
ゲート絶縁膜２１を除去することによって実現したもの
である。
の説明図である。図３(ａ)はＴＦＴ画素スイッチ３の断
面、図３（ｂ）はデータ線駆動ブロック７もしくはアド
レス線駆動ブロック６内部のＴＦＴの断面である。ＴＦ
Ｔはガラス基板１００上にバッファ膜２４を介して形成
されている。図に示したように、ＴＦＴ画素スイッチ３
はチャネルPoly−Ｓｉ薄膜２０とゲート電極２３との間
に第一層ゲート絶縁膜２１と第二層ゲート絶縁膜２２と
を有しているが、データ線駆動ブロック７及びアドレス
線駆動ブロック６内部のＴＦＴは第二層ゲート絶縁膜２
２しか有していない。これは第一層ゲート絶縁膜２１を
チャネルPoly−Ｓｉ薄膜２０上に形成した後に、レジス
トマスクを用いてデータ線駆動ブロック７及びアドレス
線駆動ブロック６内部のＴＦＴに相当する部分の第一層
ゲート絶縁膜２１を除去することによって実現したもの
である。
【００２８】なお、データ線駆動ブロック７及びアドレ
ス線駆動ブロック６内部のＴＦＴの絶縁膜を、第一層ゲ
ート絶縁膜２１のみで形成することも、原理的には可能
である。
ス線駆動ブロック６内部のＴＦＴの絶縁膜を、第一層ゲ
ート絶縁膜２１のみで形成することも、原理的には可能
である。
【００２９】なお、以上ではデータ線駆動ブロック７及
びアドレス線駆動ブロック６のTFTゲート絶縁膜厚は均
一であるとしたが、アドレス線バッファ９を構成するＴ
ＦＴにも、回路構成次第ではデータ線駆動ブロック７及
びアドレス線駆動ブロック６内部のＴＦＴより高電圧が
印加される場合がある。このような場合には、アドレス
線バッファ９を構成するＴＦＴにも、必要に応じてＴＦ
Ｔ画素スイッチ３と同様なゲート絶縁膜構造を用いた方
が良い。
びアドレス線駆動ブロック６のTFTゲート絶縁膜厚は均
一であるとしたが、アドレス線バッファ９を構成するＴ
ＦＴにも、回路構成次第ではデータ線駆動ブロック７及
びアドレス線駆動ブロック６内部のＴＦＴより高電圧が
印加される場合がある。このような場合には、アドレス
線バッファ９を構成するＴＦＴにも、必要に応じてＴＦ
Ｔ画素スイッチ３と同様なゲート絶縁膜構造を用いた方
が良い。
【００３０】また以上では両ＴＦＴの実効膜厚差はゲー
ト絶縁膜厚を変えて実現したが、ＳｉＯ2 とＳｉ3Ｎ4等
の誘電率の異なる絶縁膜を用いることによって実現して
も良い。
ト絶縁膜厚を変えて実現したが、ＳｉＯ2 とＳｉ3Ｎ4等
の誘電率の異なる絶縁膜を用いることによって実現して
も良い。
【００３１】さらに本実施例では、ＴＦＴ画素スイッチ
３のチャネルPoly−Ｓｉ薄膜２０の結晶粒径は、データ
線駆動ブロック７及びアドレス線駆動ブロック６のＴＦ
ＴのチャネルPoly−Ｓｉ薄膜２０の結晶粒径よりも小さ
く形成した。これはＴＦＴ画素スイッチ３は液晶駆動用
の電荷を画素電極２に閉じ込めておく機能が要求される
ため、オフ時には低リーク電流を示すことが望ましいか
らである。一般に結晶粒径が小さい方がPoly−Ｓｉ Ｔ
ＦＴのオン電流は小さくなるものの、オフ時リーク電流
も小さくなる。これに関して、以下図４を用いて説明す
る。
３のチャネルPoly−Ｓｉ薄膜２０の結晶粒径は、データ
線駆動ブロック７及びアドレス線駆動ブロック６のＴＦ
ＴのチャネルPoly−Ｓｉ薄膜２０の結晶粒径よりも小さ
く形成した。これはＴＦＴ画素スイッチ３は液晶駆動用
の電荷を画素電極２に閉じ込めておく機能が要求される
ため、オフ時には低リーク電流を示すことが望ましいか
らである。一般に結晶粒径が小さい方がPoly−Ｓｉ Ｔ
ＦＴのオン電流は小さくなるものの、オフ時リーク電流
も小さくなる。これに関して、以下図４を用いて説明す
る。
【００３２】図４は本実施例における、ＴＦＴ断面を用
いたPoly−Ｓｉ薄膜２０の結晶粒径の説明図である。図
４（ａ）はＴＦＴ画素スイッチ３の断面、図４（ｂ）は
データ線駆動ブロック７もしくはアドレス線駆動ブロッ
ク６内部のＴＦＴの断面である。図に示したように、Ｔ
ＦＴ画素スイッチ３のチャネルPoly−Ｓｉ薄膜２０ａの
結晶粒径は、データ線駆動ブロック７及びアドレス線駆
動ブロック６内部のＴＦＴのチャネルPoly−Ｓｉ薄膜２
０ｂの結晶粒径よりも小さい。これはレーザアニールを
用いてアモルファスＳｉ膜をPoly−Ｓｉ結晶化する際
に、ＴＦＴ画素スイッチ３のチャネル相当部よりもデー
タ線駆動ブロック７及びアドレス線駆動ブロック６内部
のＴＦＴのチャネル相当部により大きなレーザエネルギ
を与えることによって実現が可能である。
いたPoly−Ｓｉ薄膜２０の結晶粒径の説明図である。図
４（ａ）はＴＦＴ画素スイッチ３の断面、図４（ｂ）は
データ線駆動ブロック７もしくはアドレス線駆動ブロッ
ク６内部のＴＦＴの断面である。図に示したように、Ｔ
ＦＴ画素スイッチ３のチャネルPoly−Ｓｉ薄膜２０ａの
結晶粒径は、データ線駆動ブロック７及びアドレス線駆
動ブロック６内部のＴＦＴのチャネルPoly−Ｓｉ薄膜２
０ｂの結晶粒径よりも小さい。これはレーザアニールを
用いてアモルファスＳｉ膜をPoly−Ｓｉ結晶化する際
に、ＴＦＴ画素スイッチ３のチャネル相当部よりもデー
タ線駆動ブロック７及びアドレス線駆動ブロック６内部
のＴＦＴのチャネル相当部により大きなレーザエネルギ
を与えることによって実現が可能である。
【００３３】以下、本発明の第二の実施例を図５を用い
て説明する。
て説明する。
【００３４】図５は本発明による画像表示装置の一構成
図である。ガラス基板１００上には無線インターフェー
ス回路部３１が設けられており、これにはマイクロプロ
セサ３２が接続されている。マイクロプロセサ３２には
メモリ３３と表示ドライバ３４が接続されており、さら
に表示ドライバ３４には前述の本発明の第一の実施例に
よる表示パネル３０が接続されている。ここで無線イン
ターフェース回路部３１，マイクロプロセサ３２及びメ
モリ３３はＳｉ−ＬＳＩ、および必要に応じて化合物半
導体チップを併せて実装したものであるが、表示ドライ
バ３４，本発明の第一の実施例３０、さらにこれらの配
線手段等は、本発明の第一の実施例の表示パネル３０と
同一のPoly−Ｓｉ ＴＦＴプロセスを用いて形成したも
のである。
図である。ガラス基板１００上には無線インターフェー
ス回路部３１が設けられており、これにはマイクロプロ
セサ３２が接続されている。マイクロプロセサ３２には
メモリ３３と表示ドライバ３４が接続されており、さら
に表示ドライバ３４には前述の本発明の第一の実施例に
よる表示パネル３０が接続されている。ここで無線イン
ターフェース回路部３１，マイクロプロセサ３２及びメ
モリ３３はＳｉ−ＬＳＩ、および必要に応じて化合物半
導体チップを併せて実装したものであるが、表示ドライ
バ３４，本発明の第一の実施例３０、さらにこれらの配
線手段等は、本発明の第一の実施例の表示パネル３０と
同一のPoly−Ｓｉ ＴＦＴプロセスを用いて形成したも
のである。
【００３５】以下に本実施例の動作を説明する。無線イ
ンターフェース回路部３１は、セルラ無線信号、或いは
構内ＬＡＮ無線信号等を入出力し、そのデータのやりと
りをマイクロプロセサ３２との間で行う。マイクロプロ
セサ３２は必要に応じて画像を含むデータをメモリ３３
に格納する一方、表示ドライバ３４を介して表示パネル
３０に画像を表示する。本実施例はこのようにしてイン
ター／イントラネットビューアとして機能する。
ンターフェース回路部３１は、セルラ無線信号、或いは
構内ＬＡＮ無線信号等を入出力し、そのデータのやりと
りをマイクロプロセサ３２との間で行う。マイクロプロ
セサ３２は必要に応じて画像を含むデータをメモリ３３
に格納する一方、表示ドライバ３４を介して表示パネル
３０に画像を表示する。本実施例はこのようにしてイン
ター／イントラネットビューアとして機能する。
【００３６】
【発明の効果】本発明によれば、組み立てコストの低減
と、デジタル画像信号データ入力による高Ｓ／Ｎの確保
とを両立させることが可能となる。
と、デジタル画像信号データ入力による高Ｓ／Ｎの確保
とを両立させることが可能となる。
【図１】本発明の第一の実施例における画像表示装置の
説明図。
説明図。
【図２】本発明の第一の実施例におけるＴＦＴ回路形成
の際のホトレジスト露光工程の説明図。
の際のホトレジスト露光工程の説明図。
【図３】本発明の第一の実施例におけるＴＦＴ断面構造
の説明図。
の説明図。
【図４】本発明の第一の実施例におけるPoly−Ｓｉ薄膜
結晶粒径の説明図。
結晶粒径の説明図。
【図５】本発明の第二の実施例における画像表示装置の
説明図。
説明図。
【図６】第一の従来例のＴＦＴ液晶表示パネルの説明
図。
図。
【図７】第二の従来例のＴＦＴ液晶表示パネルの説明
図。
図。
【符号の説明】 ２…画素電極、３…ＴＦＴ画素スイッチ、４…アドレス
線、５…データ線、６…アドレス線駆動ブロック、７…
データ線駆動ブロック、８…垂直シフトレジスタ、９…
アドレス線バッファ、１０…水平シフトレジスタ、１１
…メモリ、１２…ＡＤ変換器、１３…データ線バッフ
ァ。
線、５…データ線、６…アドレス線駆動ブロック、７…
データ線駆動ブロック、８…垂直シフトレジスタ、９…
アドレス線バッファ、１０…水平シフトレジスタ、１１
…メモリ、１２…ＡＤ変換器、１３…データ線バッフ
ァ。
Claims (7)
- 【請求項１】平面基板上にマトリクス状に設けられ、液
晶を駆動するための画素電極と画素電極を信号線に対し
てオンまたはオフするための画素スイッチとして機能す
る薄膜トランジスタ（ＴＦＴ）とを有する表示画素と、
上記信号線に信号電圧を印加するための、信号電圧印加
手段と、上記画素スイッチを選択或いは走査するための
画素選択手段とを有する画像表示装置において、上記表
示画素群における上記ＴＦＴ画素スイッチ群は、その形
状を形成する際のホトレジスト工程において、全体を一
括露光することによって加工されており、上記信号電圧
印加手段は同一構造からなる複数のブロックに分けられ
ており、さらに上記信号電圧印加手段のブロックはＴＦ
Ｔをその主要構成要素として含んでおり、上記信号電圧
印加手段のブロックのＴＦＴの形状を形成する際のホト
レジスト工程においては、上記信号電圧印加手段のＴＦ
Ｔは各単一ブロック或いは複数のブロック毎に繰返し露
光することによって加工されていることを特徴とする画
像表示装置。 - 【請求項２】請求項１において、上記一括露光時には等
倍投影露光装置を用い、上記各信号電圧印加手段におけ
る単一ブロック毎或いは複数のブロック毎の繰返し露光
時には縮小投影露光装置を用いる画像表示装置の製造方
法。 - 【請求項３】請求項１において、上記信号電圧印加手段
における配線部分は、その形状を形成する際のホトレジ
スト工程において、各上記繰返しブロック毎の繰返し露
光によって規定される部分と、表示画素マトリクスにお
ける配線部分と同時に一括露光によって規定される部分
とから合成されている画像表示装置。 - 【請求項４】平面基板上にマトリクス状に設けられ、液
晶を駆動するための画素電極と画素電極を信号線に対し
てオンまたはオフするための画素スイッチとして機能す
るＴＦＴとを有する表示画素と、上記信号線に信号電圧
を印加するための信号電圧印加手段と、上記画素スイッ
チを選択或いは走査するための画素選択手段とを有する
画像表示装置において、上記信号電圧印加手段はＴＦＴ
をその主要構成要素として含んでおり、上記表示画素に
おける上記ＴＦＴ画素スイッチのゲート絶縁膜が、上記
信号電圧印加手段におけるＴＦＴのゲート絶縁膜より実
効的に厚く形成されていることを特徴とする画像表示装
置。 - 【請求項５】請求項４において、上記ＴＦＴ画素スイッ
チが半導体薄膜とその上に積層された第一のゲート絶縁
膜とさらにその上に積層された第二のゲート絶縁膜とさ
らにその上にゲート電極を有し、上記信号電圧印加手段
のＴＦＴが上記半導体薄膜とその上に第一のゲート絶縁
膜を介さずに積層された第二のゲート絶縁膜とさらにそ
の上にゲート電極を有している画像表示装置。 - 【請求項６】請求項４において、上記画素選択手段はＴ
ＦＴをその主要構成要素として含んでおり、上記画素選
択手段の一部のＴＦＴのゲート絶縁膜厚は、上記画素選
択手段の他のＴＦＴのゲート絶縁膜厚はより実効的に厚
く形成されている画像表示装置。 - 【請求項７】平面基板上にマトリクス状に設けられ、液
晶を駆動するための画素電極と画素電極を信号線に対し
てオンまたはオフするための画素スイッチとして機能す
るＴＦＴとを有する表示画素と、上記信号線に信号電圧
を印加するための、信号電圧印加手段と、上記画素スイ
ッチを選択或いは走査するための画素選択手段とを有す
る画像表示装置において、上記信号電圧印加手段はＴＦ
Ｔをその主要構成要素として含んでおり、上記表示画素
における上記ＴＦＴ画素スイッチ及び上記信号電圧印加
手段のＴＦＴは共にポリシリコン（Poly−Ｓｉ）薄膜を
チャネル部分に用いて形成されたものであり、上記表示
画素における上記ＴＦＴ画素スイッチのPoly−Ｓｉ薄膜
の結晶粒径が、上記信号電圧印加手段におけるＴＦＴの
Poly−Ｓｉ薄膜の結晶粒径より実効的に小さく形成され
ていることを特徴とする画像表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32648396A JPH10170953A (ja) | 1996-12-06 | 1996-12-06 | 画像表示装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32648396A JPH10170953A (ja) | 1996-12-06 | 1996-12-06 | 画像表示装置及びその製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005117683A Division JP2005292844A (ja) | 2005-04-15 | 2005-04-15 | 画像表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10170953A true JPH10170953A (ja) | 1998-06-26 |
Family
ID=18188329
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32648396A Pending JPH10170953A (ja) | 1996-12-06 | 1996-12-06 | 画像表示装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10170953A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7038283B2 (en) | 2001-08-02 | 2006-05-02 | Fujitsu Display Technologies Corporation | Thin film transistor device, method of manufacturing the same and liquid crystal panel |
| US7335593B2 (en) | 2001-11-30 | 2008-02-26 | Semiconductor Energy Laboratory Co., Ltd. | Method of fabricating semiconductor device |
-
1996
- 1996-12-06 JP JP32648396A patent/JPH10170953A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7038283B2 (en) | 2001-08-02 | 2006-05-02 | Fujitsu Display Technologies Corporation | Thin film transistor device, method of manufacturing the same and liquid crystal panel |
| US7399662B2 (en) | 2001-08-02 | 2008-07-15 | Sharp Kabushiki Kaisha | Method of manufacturing a thin film transistor device |
| US7335593B2 (en) | 2001-11-30 | 2008-02-26 | Semiconductor Energy Laboratory Co., Ltd. | Method of fabricating semiconductor device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6633359B1 (en) | Liquid crystal display having signal lines on substrate intermittently extending and its manufacture | |
| KR19990013868A (ko) | 표시 장치 및 그의 구동 회로 | |
| EP1087438A2 (en) | Semiconductor device and method of manufacturing therof | |
| US7372442B2 (en) | Display device | |
| JPH1031235A (ja) | 液晶表示装置 | |
| US7379139B2 (en) | Liquid crystal display and electro-optical devices with a function element | |
| WO1998015973A1 (fr) | Transistor a couche mince, afficheur a cristaux liquides et equipement electronique fabrique a l'aide desdits elements | |
| US20100103338A1 (en) | Liquid crystal display and method for fabricating the same | |
| US20050036080A1 (en) | Thin film transistor, active matrix substrate, display device, and electronic apparatus | |
| JPH113938A (ja) | 半導体装置及びその製造方法、及び液晶表示装置 | |
| JPH10170953A (ja) | 画像表示装置及びその製造方法 | |
| KR20030091333A (ko) | 액정표시패널 및 그 제조 방법 | |
| US20050030464A1 (en) | LCD display of slim frame structure | |
| US6838699B2 (en) | Electro-optical device with undercut-reducing thin film pattern and reticle | |
| JP2934588B2 (ja) | 表示装置 | |
| US7602454B2 (en) | Liquid crystal display and method for fabricating the same | |
| JP2005292844A (ja) | 画像表示装置 | |
| JP2937161B2 (ja) | 液晶表示装置 | |
| JPH03259123A (ja) | 表示装置 | |
| JP2958474B2 (ja) | 半導体装置、光弁装置およびプロジェクション装置 | |
| JP3187736B2 (ja) | アクティブマトリクスパネル及びアクティブマトリクスパネル用駆動回路、ビューファインダー並びに投写型表示装置 | |
| JPH09269503A (ja) | 液晶表示装置 | |
| JP3474240B2 (ja) | アクティブマトリックス型液晶表示パネル | |
| JPH05249485A (ja) | スイッチング用薄膜トランジスタを備えたアクティブマトリックス液晶ディスプレイ | |
| JP3794172B2 (ja) | アクティブマトリクス基板およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041022 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041026 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041224 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050215 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050415 |
|
| A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20050511 |
|
| A912 | Removal of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20050715 |
|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20060427 |