JPH113938A - 半導体装置及びその製造方法、及び液晶表示装置 - Google Patents
半導体装置及びその製造方法、及び液晶表示装置Info
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- JPH113938A JPH113938A JP9154119A JP15411997A JPH113938A JP H113938 A JPH113938 A JP H113938A JP 9154119 A JP9154119 A JP 9154119A JP 15411997 A JP15411997 A JP 15411997A JP H113938 A JPH113938 A JP H113938A
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Abstract
(57)【要約】
【課題】２つの導電パターンを絶縁膜を介して接続する
構造を採用するときに、この接続部を小さくする。 【解決手段】第１導電層１１、層間絶縁膜１２及び第２
導電層１３を順次積層し、第１導電層１１を層間絶縁膜
１２の開口部１２ａを介して第２導電層１３に接続して
いる。層間絶縁膜１２の開口部１２ａにおいては、第１
導電層１１と第２導電層１３が同一形状に形成されてお
り、この同一形状の部分が接続部１４となり、この接続
部１４で第１導電層１１と第２導電層１３が相互に接続
されている。この層間絶縁膜１２の開口部１２ａは、接
続部１４よりも十分に大きい。このため、開口部１２ａ
に対する第１導電層１１の位置合わせのためのマージ
ン、及び開口部１２ａに対する第２導電層１３の位置合
わせのためのマージンが不要となる。
構造を採用するときに、この接続部を小さくする。 【解決手段】第１導電層１１、層間絶縁膜１２及び第２
導電層１３を順次積層し、第１導電層１１を層間絶縁膜
１２の開口部１２ａを介して第２導電層１３に接続して
いる。層間絶縁膜１２の開口部１２ａにおいては、第１
導電層１１と第２導電層１３が同一形状に形成されてお
り、この同一形状の部分が接続部１４となり、この接続
部１４で第１導電層１１と第２導電層１３が相互に接続
されている。この層間絶縁膜１２の開口部１２ａは、接
続部１４よりも十分に大きい。このため、開口部１２ａ
に対する第１導電層１１の位置合わせのためのマージ
ン、及び開口部１２ａに対する第２導電層１３の位置合
わせのためのマージンが不要となる。
Description
【０００１】
【発明の属する技術分野】この発明は、２つの導電パタ
ーンを絶縁膜を介して接続する構造を含む半導体装置及
びその製造方法、及び、この半導体装置を適用した液晶
表示装置に関する。
ーンを絶縁膜を介して接続する構造を含む半導体装置及
びその製造方法、及び、この半導体装置を適用した液晶
表示装置に関する。
【０００２】
【従来の技術】周知の様に、半導体装置としては、多種
多様なものが提供されており、その１つに、アクティブ
マトリクス型液晶表示装置がある。このアクティブマト
リクス型液晶表示装置を図１３に示す。この液晶表示装
置は、一対の基板を対向配置して、これらの基板間に液
晶層を挟み込み、一方の基板に、各走査電極１０１及び
各信号電極１０２を相互に交差させて配置し、それぞれ
の交差部位毎に、各画素１０３を設け、他方の基板に、
各画素１０３に対向する対向電極を配置している。ま
た、各走査電極１０１毎に、走査電極１０１に沿う各画
素１０３を該走査電極１０１に共通接続すると共に、各
信号電極１０２毎に、信号電極１０２に沿う各画素１０
３を該信号電極１０２に共通接続している。
多様なものが提供されており、その１つに、アクティブ
マトリクス型液晶表示装置がある。このアクティブマト
リクス型液晶表示装置を図１３に示す。この液晶表示装
置は、一対の基板を対向配置して、これらの基板間に液
晶層を挟み込み、一方の基板に、各走査電極１０１及び
各信号電極１０２を相互に交差させて配置し、それぞれ
の交差部位毎に、各画素１０３を設け、他方の基板に、
各画素１０３に対向する対向電極を配置している。ま
た、各走査電極１０１毎に、走査電極１０１に沿う各画
素１０３を該走査電極１０１に共通接続すると共に、各
信号電極１０２毎に、信号電極１０２に沿う各画素１０
３を該信号電極１０２に共通接続している。
【０００３】各水平走査期間の度に、走査側駆動回路１
０４は、制御回路１０５からの各信号に応答して、各走
査電極１０１を順次選択し、選択した走査電極１０１に
電圧発生回路１０６からの各電圧ＶGL，ＶGHのうちの一
方を加え、選択しなかった他の各走査電極１０１に各電
圧ＶGL，ＶGHのうちの他方を加える。また、信号側駆動
回路１０７は、制御回路１０５からの各信号に応答し
て、各信号電極１０２毎に、電圧発生回路１０６からの
各電圧ＶSL，ＶSHを選択的に加える。更に、電圧発生回
路１０６は、共通電圧ＣOMを共通電極に加える。
０４は、制御回路１０５からの各信号に応答して、各走
査電極１０１を順次選択し、選択した走査電極１０１に
電圧発生回路１０６からの各電圧ＶGL，ＶGHのうちの一
方を加え、選択しなかった他の各走査電極１０１に各電
圧ＶGL，ＶGHのうちの他方を加える。また、信号側駆動
回路１０７は、制御回路１０５からの各信号に応答し
て、各信号電極１０２毎に、電圧発生回路１０６からの
各電圧ＶSL，ＶSHを選択的に加える。更に、電圧発生回
路１０６は、共通電圧ＣOMを共通電極に加える。
【０００４】これによって、各水平走査期間毎に、走査
電極１０１に沿う各画素１０３が駆動されて、これらの
画素１０３による表示が行われ、１フレーム期間に、１
画面の表示が行われる。
電極１０１に沿う各画素１０３が駆動されて、これらの
画素１０３による表示が行われ、１フレーム期間に、１
画面の表示が行われる。
【０００５】この様なアクティブマトリクス型液晶表示
装置においては、基板として、石英基板やガラス基板を
適用し、また各画素１０３毎に、画素１０３をオンオフ
するための薄膜トランジスタを設けている。更に、近年
は、走査側駆動回路１０４や信号側駆動回路１０７を基
板に一体化して、コストの低減や小型化を図っている。
装置においては、基板として、石英基板やガラス基板を
適用し、また各画素１０３毎に、画素１０３をオンオフ
するための薄膜トランジスタを設けている。更に、近年
は、走査側駆動回路１０４や信号側駆動回路１０７を基
板に一体化して、コストの低減や小型化を図っている。
【０００６】この様に駆動回路を一体化した液晶表示装
置については、例えばＳＩＤ’９６ＤＩＧＥＳＴ ｐ.
１７〜２０に開示されている。また、ここでは、薄膜ト
ランジスタのゲート電極となる配線を陽極酸化してお
り、これによってゲート電極に低抵抗のアルミニウム系
金属を用いてもヒロック等が発生しないようにし、かつ
薄膜トランジスタのオフセット長を高精度で制御するこ
とが可能となって、トランジスタ動作が安定化する。
置については、例えばＳＩＤ’９６ＤＩＧＥＳＴ ｐ.
１７〜２０に開示されている。また、ここでは、薄膜ト
ランジスタのゲート電極となる配線を陽極酸化してお
り、これによってゲート電極に低抵抗のアルミニウム系
金属を用いてもヒロック等が発生しないようにし、かつ
薄膜トランジスタのオフセット長を高精度で制御するこ
とが可能となって、トランジスタ動作が安定化する。
【０００７】
【発明が解決しようとする課題】この様なアクティブマ
トリクス型液晶表示装置においては、高集積化が強く望
まれるので、各導電層を絶縁膜を介して積層し、各導電
層を絶縁膜の開口部（コンタクトホール）を通じて接続
すると言う積層構造を採用することがある。
トリクス型液晶表示装置においては、高集積化が強く望
まれるので、各導電層を絶縁膜を介して積層し、各導電
層を絶縁膜の開口部（コンタクトホール）を通じて接続
すると言う積層構造を採用することがある。
【０００８】図１４（ａ），（ｂ）は、各導電層を絶縁
膜の開口部を通じて接続する構造を例示している。ここ
では、第１導電層１１１、層間絶縁膜１１２及び第２導
電層１１３を順次積層しており、第２導電層１１３を層
間絶縁膜１１２の開口部１１２ａを介して第１導電層１
１１に接続している。また、層間絶縁膜１１２の開口部
１１２ａは、第１及び第２導電層１１１，１１３のパタ
ーンよりも小さく、これらの導電層のパターンによって
該開口部１１２ａが覆われている。
膜の開口部を通じて接続する構造を例示している。ここ
では、第１導電層１１１、層間絶縁膜１１２及び第２導
電層１１３を順次積層しており、第２導電層１１３を層
間絶縁膜１１２の開口部１１２ａを介して第１導電層１
１１に接続している。また、層間絶縁膜１１２の開口部
１１２ａは、第１及び第２導電層１１１，１１３のパタ
ーンよりも小さく、これらの導電層のパターンによって
該開口部１１２ａが覆われている。
【０００９】ここで、図１４に示す従来の接続構造にお
いては、第１及び第２導電層１１１，１１３を相互に接
続するために形成された接続部１１４が開口部１１２ａ
よりも大きくされている。これは、開口部１１２ａに対
する第１及び第２導電層１１１，１１３の位置合わせ精
度や、各層を形成するためのそれぞれのエッチング工程
で発生する各層のパターンのずれを考慮した結果であ
る。
いては、第１及び第２導電層１１１，１１３を相互に接
続するために形成された接続部１１４が開口部１１２ａ
よりも大きくされている。これは、開口部１１２ａに対
する第１及び第２導電層１１１，１１３の位置合わせ精
度や、各層を形成するためのそれぞれのエッチング工程
で発生する各層のパターンのずれを考慮した結果であ
る。
【００１０】通常の半導体プロセスで用いられるデザイ
ンルールでは、位置合わせの精度をλとすると、パター
ンの幅及び間隔の最小寸法を２λとするので、第２導電
層１１３の幅が２λ、この第２導電層１１３の両縁の各
マージンがそれぞれλ（これらのマージンのために接続
部１１４の両縁を拡げる）、この第２導電層１１３の両
側に隣合う他の各パターンまでの各離間距離がそれぞれ
２λとなり、この第２導電層１１３を配置するために必
要なスペースの幅は８λとなる。更に、図１５に示す様
に、複数の第２導電層１１３を並設するならば、これら
の第２導電層１１３のピッチは、スペース幅８λの１／
２と第２導電層１１３の幅２λの１／２を加算した５λ
となり、これよりも大きくなければならない。
ンルールでは、位置合わせの精度をλとすると、パター
ンの幅及び間隔の最小寸法を２λとするので、第２導電
層１１３の幅が２λ、この第２導電層１１３の両縁の各
マージンがそれぞれλ（これらのマージンのために接続
部１１４の両縁を拡げる）、この第２導電層１１３の両
側に隣合う他の各パターンまでの各離間距離がそれぞれ
２λとなり、この第２導電層１１３を配置するために必
要なスペースの幅は８λとなる。更に、図１５に示す様
に、複数の第２導電層１１３を並設するならば、これら
の第２導電層１１３のピッチは、スペース幅８λの１／
２と第２導電層１１３の幅２λの１／２を加算した５λ
となり、これよりも大きくなければならない。
【００１１】また、先に述べた様に駆動回路を各画素を
配置した基板に一体化した場合は、各信号電極あるいは
各走査電極に対応して駆動回路の各出力段を設けている
ので、これらの出力段を各画素と同一のピッチで設けね
ばならず、配線や素子のパターンの高密度化が強く要求
される。特に、高精細液晶パネルやプロジェクタ用液晶
パネルでは、このピッチが非常に小さくなり、場合によ
っては、３０μｍ以下になることもある。
配置した基板に一体化した場合は、各信号電極あるいは
各走査電極に対応して駆動回路の各出力段を設けている
ので、これらの出力段を各画素と同一のピッチで設けね
ばならず、配線や素子のパターンの高密度化が強く要求
される。特に、高精細液晶パネルやプロジェクタ用液晶
パネルでは、このピッチが非常に小さくなり、場合によ
っては、３０μｍ以下になることもある。
【００１２】このため、この様に基板に一体化される駆
動回路においては、図１５の各接続部１１４のために必
要なスペースの幅が小さければ、小さい程好ましい。
動回路においては、図１５の各接続部１１４のために必
要なスペースの幅が小さければ、小さい程好ましい。
【００１３】一方、先に述べた様に薄膜トランジスタの
ゲート電極を陽極酸化するには、ゲート電極と陽極酸化
に用いる溶液（酒石酸あるいは蓚酸等）間に直流電圧を
印加する必要があり、この工程のときには、各薄膜トラ
ンジスタのゲート電極を直流電圧の印加端子に共通接続
せねばならない。そして、この陽極酸化の工程の後に、
各薄膜トランジスタのゲート電極を分離する必要があ
る。
ゲート電極を陽極酸化するには、ゲート電極と陽極酸化
に用いる溶液（酒石酸あるいは蓚酸等）間に直流電圧を
印加する必要があり、この工程のときには、各薄膜トラ
ンジスタのゲート電極を直流電圧の印加端子に共通接続
せねばならない。そして、この陽極酸化の工程の後に、
各薄膜トランジスタのゲート電極を分離する必要があ
る。
【００１４】したがって、各薄膜トランジスタのゲート
電極を陽極酸化する場合は、図１６乃至図図２０に示す
様な各工程を経る必要があった。
電極を陽極酸化する場合は、図１６乃至図図２０に示す
様な各工程を経る必要があった。
【００１５】まず、図１６（ａ），（ｂ）に示す様に第
１回目のパターニングによって、第１導電層をパターニ
ングして、各ゲート電極１２１，１２２を含む配線パタ
ーン１２３を形成しておき、各ゲート電極１２１，１２
２を配線パターン１２３を通じて直流電圧の印加端子に
共通接続した状態で、各ゲート電極１２１，１２２と陽
極酸化に用いる溶液間に直流電圧を印加して、各ゲート
電極１２１，１２２を陽極酸化する。
１回目のパターニングによって、第１導電層をパターニ
ングして、各ゲート電極１２１，１２２を含む配線パタ
ーン１２３を形成しておき、各ゲート電極１２１，１２
２を配線パターン１２３を通じて直流電圧の印加端子に
共通接続した状態で、各ゲート電極１２１，１２２と陽
極酸化に用いる溶液間に直流電圧を印加して、各ゲート
電極１２１，１２２を陽極酸化する。
【００１６】この後、図１７（ａ），（ｂ）に示す様に
第２回目のパターニングによって、各ゲート電極１２
１，１２２間の部分を削除し、これらのゲート電極１２
１，１２２を分離する。
第２回目のパターニングによって、各ゲート電極１２
１，１２２間の部分を削除し、これらのゲート電極１２
１，１２２を分離する。
【００１７】次に、図１８（ａ），（ｂ）に示す様に層
間絶縁膜１２４を積層して、この層間絶縁膜１２４に各
開口部１２４ａを形成する。
間絶縁膜１２４を積層して、この層間絶縁膜１２４に各
開口部１２４ａを形成する。
【００１８】更に、図１９に示す様に、第２導電層１２
５を積層し、図２０（ａ），（ｂ）に示す様に第２導電
層１２５をパターニングする。
５を積層し、図２０（ａ），（ｂ）に示す様に第２導電
層１２５をパターニングする。
【００１９】なお、図１６、図１７、図１８及び図２０
において、（ａ）は平面図、（ｂ）は断面図である。
において、（ａ）は平面図、（ｂ）は断面図である。
【００２０】しかしながら、ここでは、各ゲート電極１
２１，１２２を陽極酸化してパターニングするために、
第１回目と第２回目のパターニングを必要とするので、
パターニングを１回だけ多く行うことになり、フォトリ
ソグラフィ工程とエッチング工程がそれぞれ１ステップ
ずつ増加することになった。このことは、製造コストの
増大や良品率の低下に結びつくので、工程の増加を伴わ
ずに、ゲート電極を陽極酸化させる製造プロセスが望ま
れていた。
２１，１２２を陽極酸化してパターニングするために、
第１回目と第２回目のパターニングを必要とするので、
パターニングを１回だけ多く行うことになり、フォトリ
ソグラフィ工程とエッチング工程がそれぞれ１ステップ
ずつ増加することになった。このことは、製造コストの
増大や良品率の低下に結びつくので、工程の増加を伴わ
ずに、ゲート電極を陽極酸化させる製造プロセスが望ま
れていた。
【００２１】そこで、この発明は、この様な従来の課題
を解決するものであって、２つの導電パターンを絶縁膜
を介して接続する構造を採用するときに、この接続部を
小さくすることが可能な半導体装置及びその製造方法、
及び、この半導体装置を適用した液晶表示装置を提供す
ることを目的とする。
を解決するものであって、２つの導電パターンを絶縁膜
を介して接続する構造を採用するときに、この接続部を
小さくすることが可能な半導体装置及びその製造方法、
及び、この半導体装置を適用した液晶表示装置を提供す
ることを目的とする。
【００２２】また、この発明は、２つの導電パターンを
絶縁膜を介して接続する構造を前提とし、一方の導電パ
ターンを陽極酸化しても、その工程が複雑化せずに済む
半導体装置及びその製造方法、及び、この半導体装置を
適用した液晶表示装置を提供することを目的とする。
絶縁膜を介して接続する構造を前提とし、一方の導電パ
ターンを陽極酸化しても、その工程が複雑化せずに済む
半導体装置及びその製造方法、及び、この半導体装置を
適用した液晶表示装置を提供することを目的とする。
【００２３】
【課題を解決するための手段】上記課題を解決するため
に、請求項１に記載の半導体装置は、第１導電層、層間
絶縁膜及び第２導電層を順次積層し、第２導電層を層間
絶縁膜の開口部を介して第１導電層に接続する半導体装
置において、層間絶縁膜の開口部の領域では、第２導電
層によって該開口部の領域が部分的に被覆され、第２導
電層によって被覆される範囲でのみ、第１導電層が存在
している。
に、請求項１に記載の半導体装置は、第１導電層、層間
絶縁膜及び第２導電層を順次積層し、第２導電層を層間
絶縁膜の開口部を介して第１導電層に接続する半導体装
置において、層間絶縁膜の開口部の領域では、第２導電
層によって該開口部の領域が部分的に被覆され、第２導
電層によって被覆される範囲でのみ、第１導電層が存在
している。
【００２４】この様な構成によれば、第２導電層によっ
て層間絶縁膜の開口部の領域が部分的に被覆され、第２
導電層によって被覆される範囲でのみ、第１導電層が存
在している。
て層間絶縁膜の開口部の領域が部分的に被覆され、第２
導電層によって被覆される範囲でのみ、第１導電層が存
在している。
【００２５】したがって、請求項２に記載の様に、第１
及び第２導電層が相互に接続される接続領域は、層間絶
縁膜の開口部の領域よりも小さい。逆に言うならば、層
間絶縁膜の開口部は、第１及び第２導電層の接続領域と
比べて十分に大きい。このため、層間絶縁膜の開口部に
対する第１導電層の位置合わせ、及び該開口部に対する
第２導電層の位置合わせを必要とせず、これらの位置合
わせのためのマージンが不要となり、第１及び第２導電
層を接続するのに必要なスペースを小さくすることがで
きる。つまり、図１４に示す様な開口部１１２ａに対す
る第１及び第２導電層１１１，１１３のずれを補償する
ための接続部１１４の両縁の拡がりを必要とせず、この
分だけ、第１及び第２導電層を接続するのに必要なスペ
ースを狭くすることができる。
及び第２導電層が相互に接続される接続領域は、層間絶
縁膜の開口部の領域よりも小さい。逆に言うならば、層
間絶縁膜の開口部は、第１及び第２導電層の接続領域と
比べて十分に大きい。このため、層間絶縁膜の開口部に
対する第１導電層の位置合わせ、及び該開口部に対する
第２導電層の位置合わせを必要とせず、これらの位置合
わせのためのマージンが不要となり、第１及び第２導電
層を接続するのに必要なスペースを小さくすることがで
きる。つまり、図１４に示す様な開口部１１２ａに対す
る第１及び第２導電層１１１，１１３のずれを補償する
ための接続部１１４の両縁の拡がりを必要とせず、この
分だけ、第１及び第２導電層を接続するのに必要なスペ
ースを狭くすることができる。
【００２６】また、層間絶縁膜の開口部を大きくするの
で、この開口部の開口不良を原因とする第１及び第２導
電層の接続不良を大幅に低減することができる。
で、この開口部の開口不良を原因とする第１及び第２導
電層の接続不良を大幅に低減することができる。
【００２７】あるいは、請求項３に記載の様に、第２導
電層は、層間絶縁膜の開口部の縁の少なくとも一部分を
覆う。したがって、第１導電層の一部分が開口部の外側
から内側にかけて第２導電層によって覆われることにな
り、第１導電層が開口部内で完全に孤立することはな
い。
電層は、層間絶縁膜の開口部の縁の少なくとも一部分を
覆う。したがって、第１導電層の一部分が開口部の外側
から内側にかけて第２導電層によって覆われることにな
り、第１導電層が開口部内で完全に孤立することはな
い。
【００２８】請求項４に記載の様に、第１及び第２導電
層が共に金属からなれば、第１及び第２導電層を同一の
プロセスで共にパターニングすることができ、製造工程
の短縮化を図ることができる。
層が共に金属からなれば、第１及び第２導電層を同一の
プロセスで共にパターニングすることができ、製造工程
の短縮化を図ることができる。
【００２９】請求項５に記載の様に、第１導電層の側面
の少なくとも一部分に、陽極酸化膜を形成しても良い。
の少なくとも一部分に、陽極酸化膜を形成しても良い。
【００３０】この第１導電層を陽極酸化した後に、この
第１導電層を分離する必要があるならば、第２導電層を
パターニングするときに、層間絶縁膜の開口部の領域
で、第１導電層を分離すれば、この第１導電層を分離さ
せるための工程を簡略化することができ、製造工程の短
縮化を図ることができる。
第１導電層を分離する必要があるならば、第２導電層を
パターニングするときに、層間絶縁膜の開口部の領域
で、第１導電層を分離すれば、この第１導電層を分離さ
せるための工程を簡略化することができ、製造工程の短
縮化を図ることができる。
【００３１】次に、請求項６に記載の半導体装置の製造
方法は、第１導電層を形成する工程と、この第１導電層
上に層間絶縁膜を形成し、この層間絶縁膜に開口部を形
成する工程と、この層間絶縁膜上に第２導電層を形成
し、この第２導電層のパターニングに伴い、この第２導
電層によって該層間絶縁膜の開口部を部分的に被覆する
と共に、この開口部の領域で、第１導電層のパターニン
グをも行う工程とを有している。
方法は、第１導電層を形成する工程と、この第１導電層
上に層間絶縁膜を形成し、この層間絶縁膜に開口部を形
成する工程と、この層間絶縁膜上に第２導電層を形成
し、この第２導電層のパターニングに伴い、この第２導
電層によって該層間絶縁膜の開口部を部分的に被覆する
と共に、この開口部の領域で、第１導電層のパターニン
グをも行う工程とを有している。
【００３２】この様に第１導電層及び層間絶縁膜を順次
形成し、この層間絶縁膜に開口部を形成してから、第２
導電層をパターニングすれば、この開口部の領域で、第
１導電層のパターニングをも行うことができる。つま
り、層間絶縁膜の開口部の領域では、第１及び第２導電
層を同時にパターニングすることができる。これによっ
て、請求項１に記載の半導体装置が形成される。
形成し、この層間絶縁膜に開口部を形成してから、第２
導電層をパターニングすれば、この開口部の領域で、第
１導電層のパターニングをも行うことができる。つま
り、層間絶縁膜の開口部の領域では、第１及び第２導電
層を同時にパターニングすることができる。これによっ
て、請求項１に記載の半導体装置が形成される。
【００３３】請求項７に記載の様に、第２導電層を形成
してパターニングする工程は、層間絶縁膜の開口部の領
域で、第１導電層を分離する工程を兼ねても良い。ある
いは、請求項８に記載の様に、第１導電層を形成する工
程は、この第１導電層をパターニングする工程と、この
第１導電層を陽極酸化する工程を含み、第２導電層を形
成してパターニングする工程は、この第２導電層のパタ
ーニングに伴い、層間絶縁膜の開口部の領域で、第１導
電層のパターニングを再度行う。
してパターニングする工程は、層間絶縁膜の開口部の領
域で、第１導電層を分離する工程を兼ねても良い。ある
いは、請求項８に記載の様に、第１導電層を形成する工
程は、この第１導電層をパターニングする工程と、この
第１導電層を陽極酸化する工程を含み、第２導電層を形
成してパターニングする工程は、この第２導電層のパタ
ーニングに伴い、層間絶縁膜の開口部の領域で、第１導
電層のパターニングを再度行う。
【００３４】この場合は、第１導電層を陽極酸化してか
ら、層間絶縁膜及び第２導電層を積層し、この後に、層
間絶縁膜の開口部の領域で、第１導電層を分離すること
ができるので、この第１導電層を分離させるための工程
を簡略化することができ、製造工程の短縮化を図ること
ができる。
ら、層間絶縁膜及び第２導電層を積層し、この後に、層
間絶縁膜の開口部の領域で、第１導電層を分離すること
ができるので、この第１導電層を分離させるための工程
を簡略化することができ、製造工程の短縮化を図ること
ができる。
【００３５】請求項９に記載の様に、第１及び第２導電
層のパターニングは、ドライエッチングによって行って
も良い。
層のパターニングは、ドライエッチングによって行って
も良い。
【００３６】この場合は、第１及び第２導電層を同時に
パターニングすることができ、製造工程の短縮化を図る
ことができる。
パターニングすることができ、製造工程の短縮化を図る
ことができる。
【００３７】この発明の半導体装置は、請求項１０に記
載の様に、一対の基板を対向配置して、これらの基板間
に液晶層を挟み込み、一方の基板に、各走査電極及び各
信号電極を相互に交差させて配置し、それぞれの交差部
位毎に、各画素を設け、他方の基板に、各画素に対向す
る対向電極を配置し、各画素を各走査電極及び各信号電
極を通じ駆動回路によって駆動する液晶表示装置に適用
される。
載の様に、一対の基板を対向配置して、これらの基板間
に液晶層を挟み込み、一方の基板に、各走査電極及び各
信号電極を相互に交差させて配置し、それぞれの交差部
位毎に、各画素を設け、他方の基板に、各画素に対向す
る対向電極を配置し、各画素を各走査電極及び各信号電
極を通じ駆動回路によって駆動する液晶表示装置に適用
される。
【００３８】この様な液晶表示装置では、駆動回路の各
出力段を各画素と同一のピッチで設けるので、配線や素
子のパターンを高密度化せねばならないものの、第１及
び第２導電層を層間絶縁膜の開口部を介して接続するの
に必要なスペースを小さくできるので、その高密度化に
十分対処することができる。
出力段を各画素と同一のピッチで設けるので、配線や素
子のパターンを高密度化せねばならないものの、第１及
び第２導電層を層間絶縁膜の開口部を介して接続するの
に必要なスペースを小さくできるので、その高密度化に
十分対処することができる。
【００３９】この液晶表示装置においては、請求項１１
に記載の様に、この発明の半導体装置の少なくとも一部
分が基板上に形成された薄膜トランジスタに含まれてい
ても、あるいは請求項１２に記載の様に、この発明の半
導体装置が基板上に形成された駆動回路に含まれていて
も良い。
に記載の様に、この発明の半導体装置の少なくとも一部
分が基板上に形成された薄膜トランジスタに含まれてい
ても、あるいは請求項１２に記載の様に、この発明の半
導体装置が基板上に形成された駆動回路に含まれていて
も良い。
【００４０】この場合、第１導電層から薄膜トランジス
タのゲート電極を形成すれば良く、このゲート電極とし
て、陽極酸化されたアルミ又はアルミ合金を適用するこ
とができる。また、透明基板として、安価で大型化が可
能なガラス基板を用いれば、液晶表示装置のコストの低
減と大型化が可能となる。
タのゲート電極を形成すれば良く、このゲート電極とし
て、陽極酸化されたアルミ又はアルミ合金を適用するこ
とができる。また、透明基板として、安価で大型化が可
能なガラス基板を用いれば、液晶表示装置のコストの低
減と大型化が可能となる。
【００４１】
【発明の実施の形態】以下、この発明の実施形態を添付
図面を参照して説明する。図１は、この発明の半導体装
置の第１実施形態を示しており、（ａ）は平面図、
（ｂ）は断面図である。この第１実施形態では、第１導
電層１１、層間絶縁膜１２及び第２導電層１３を順次積
層し、第１導電層１１を層間絶縁膜１２の開口部１２ａ
を介して第２導電層１３に接続している。
図面を参照して説明する。図１は、この発明の半導体装
置の第１実施形態を示しており、（ａ）は平面図、
（ｂ）は断面図である。この第１実施形態では、第１導
電層１１、層間絶縁膜１２及び第２導電層１３を順次積
層し、第１導電層１１を層間絶縁膜１２の開口部１２ａ
を介して第２導電層１３に接続している。
【００４２】層間絶縁膜１２の開口部１２ａにおいて
は、第１導電層１１と第２導電層１３が同一形状に形成
されており、この同一形状の部分が接続部１４となり、
この接続部１４で第１導電層１１と第２導電層１３が相
互に接続されている。
は、第１導電層１１と第２導電層１３が同一形状に形成
されており、この同一形状の部分が接続部１４となり、
この接続部１４で第１導電層１１と第２導電層１３が相
互に接続されている。
【００４３】この層間絶縁膜１２の開口部１２ａは、接
続部１４よりも十分に大きい。このため、開口部１２ａ
に対する第１導電層１１の位置合わせのためのマージ
ン、及び開口部１２ａに対する第２導電層１３の位置合
わせのためのマージンが不要となる。これによって、図
１４に示す様な開口部１１２ａに対する第１及び第２導
電層１１１，１１３のずれを補償するための接続部１１
４の両縁の拡がりを必要とせず、この分だけ、第１及び
第２導電層１１，１３の接続部１４を狭くすることがで
きる。
続部１４よりも十分に大きい。このため、開口部１２ａ
に対する第１導電層１１の位置合わせのためのマージ
ン、及び開口部１２ａに対する第２導電層１３の位置合
わせのためのマージンが不要となる。これによって、図
１４に示す様な開口部１１２ａに対する第１及び第２導
電層１１１，１１３のずれを補償するための接続部１１
４の両縁の拡がりを必要とせず、この分だけ、第１及び
第２導電層１１，１３の接続部１４を狭くすることがで
きる。
【００４４】また、この層間絶縁膜１２の開口部１２ａ
が大きいと、この開口部１２ａの開口不良が低減し、第
１及び第２導電層１１，１３の接続不良を大幅に低減す
ることができる。
が大きいと、この開口部１２ａの開口不良が低減し、第
１及び第２導電層１１，１３の接続不良を大幅に低減す
ることができる。
【００４５】更に、この層間絶縁膜１２の開口部１２ａ
の縁１２ｂを第２導電層１３によって覆っているので、
第１導電層１１が開口部１２ａの外側から内側にかけて
第２導電層１３によって覆われることになり、この第１
導電層１１が分断されて開口部１２ａ内で完全に孤立す
ることはない。
の縁１２ｂを第２導電層１３によって覆っているので、
第１導電層１１が開口部１２ａの外側から内側にかけて
第２導電層１３によって覆われることになり、この第１
導電層１１が分断されて開口部１２ａ内で完全に孤立す
ることはない。
【００４６】また、第１及び第２導電層１１，１２は、
同じ金属材料（例えばアルミニウム、シリコンとスカン
ジウム等からなる合金）によって形成される。この場
合、第２導電層１３をパターニングするときに、層間絶
縁膜１２の開口部１２ａ内で、第１導電層１１をも同時
にパターニングすることができるので、この開口部１２
ａ内で、第１及び第２導電層１１，１２を同一形状にパ
ターニングすることができる。
同じ金属材料（例えばアルミニウム、シリコンとスカン
ジウム等からなる合金）によって形成される。この場
合、第２導電層１３をパターニングするときに、層間絶
縁膜１２の開口部１２ａ内で、第１導電層１１をも同時
にパターニングすることができるので、この開口部１２
ａ内で、第１及び第２導電層１１，１２を同一形状にパ
ターニングすることができる。
【００４７】図２は、図１の半導体装置の変形例を示し
ている。ここでは、層間絶縁膜１２の開口部１２ａ内
で、第１導電層１１と第２導電層１３が同一形状ではな
いものの、第１導電層１１が第２導電層１３によって完
全に被覆されている。
ている。ここでは、層間絶縁膜１２の開口部１２ａ内
で、第１導電層１１と第２導電層１３が同一形状ではな
いものの、第１導電層１１が第２導電層１３によって完
全に被覆されている。
【００４８】図３は、この発明の半導体装置の第２実施
形態を示している。この第２実施形態の半導体装置は、
多結晶シリコン薄膜トランジスタ２１であって、基板上
に半導体層２２を形成し、この半導体層２２上にゲート
絶縁膜２３を介してゲート電極２４（第１導電層１１）
を形成し、このゲート電極２４の少なくとも側面に陽極
酸化膜２５を形成し、この後に不純物を半導体層２２に
注入して、この半導体層２２にソース領域２６及びドレ
イン領域２７を形成し、これらの領域２６，２７にそれ
ぞれの電極２８，２９（第２導電層１３）を形成したも
のである。
形態を示している。この第２実施形態の半導体装置は、
多結晶シリコン薄膜トランジスタ２１であって、基板上
に半導体層２２を形成し、この半導体層２２上にゲート
絶縁膜２３を介してゲート電極２４（第１導電層１１）
を形成し、このゲート電極２４の少なくとも側面に陽極
酸化膜２５を形成し、この後に不純物を半導体層２２に
注入して、この半導体層２２にソース領域２６及びドレ
イン領域２７を形成し、これらの領域２６，２７にそれ
ぞれの電極２８，２９（第２導電層１３）を形成したも
のである。
【００４９】ゲート電極２４に陽極酸化膜２５を形成し
た段階で、不純物を半導体素２２に注入して、ソース領
域２６及びドレイン領域２７を形成するので、チャネル
領域とソース領域２６及びドレイン領域２７間に、それ
ぞれのオフセット領域が形成され、この薄膜トランジス
タ２１のオフ特性の改善（リーク電流の低減）や、ソー
スとドレイン間の耐電圧の向上等を期待することができ
る。
た段階で、不純物を半導体素２２に注入して、ソース領
域２６及びドレイン領域２７を形成するので、チャネル
領域とソース領域２６及びドレイン領域２７間に、それ
ぞれのオフセット領域が形成され、この薄膜トランジス
タ２１のオフ特性の改善（リーク電流の低減）や、ソー
スとドレイン間の耐電圧の向上等を期待することができ
る。
【００５０】この様な構造を得るには、ゲート電極２４
を含む第１導電層１１に対して第１回目のパターニング
を施した後に、酒石酸又は蓚酸溶液中で電圧を印加し
て、この配線パターンの側面を陽極酸化する必要がある
ものの、この陽極酸化の工程の後には、第１導電層１１
に対して第２回目のパターニングを施して、この第１導
電層１１を所望のパターンに形成する必要がある。
を含む第１導電層１１に対して第１回目のパターニング
を施した後に、酒石酸又は蓚酸溶液中で電圧を印加し
て、この配線パターンの側面を陽極酸化する必要がある
ものの、この陽極酸化の工程の後には、第１導電層１１
に対して第２回目のパターニングを施して、この第１導
電層１１を所望のパターンに形成する必要がある。
【００５１】そこで、第２回目のパターニングを後述す
る製造方法における第２導電層１３のパターニングと兼
ねることによって、製造工程の簡略化を図る。これによ
って、第２導電層１３は、所望のパターンに形成され、
その一部にゲート電極２４が形成されることになる。
る製造方法における第２導電層１３のパターニングと兼
ねることによって、製造工程の簡略化を図る。これによ
って、第２導電層１３は、所望のパターンに形成され、
その一部にゲート電極２４が形成されることになる。
【００５２】図４は、この発明の製造方法の第１実施形
態を示しており、図１の半導体装置の製造工程を示して
いる。
態を示しており、図１の半導体装置の製造工程を示して
いる。
【００５３】まず、図４（ａ）に示す様に、第１導電層
１１を成膜して、図４（ｂ）に示す様に、この第１導電
層１１をパターニングする。
１１を成膜して、図４（ｂ）に示す様に、この第１導電
層１１をパターニングする。
【００５４】この後、図４（ｃ）に示す様に、層間絶縁
膜１２を積層し、図４（ｄ）に示す様に、この層間絶縁
膜１２をパターニングして、この層間絶縁膜１２に開口
部１２ａを形成する。
膜１２を積層し、図４（ｄ）に示す様に、この層間絶縁
膜１２をパターニングして、この層間絶縁膜１２に開口
部１２ａを形成する。
【００５５】更に、図４（ｅ）に示す様に、第２導電層
１３を積層し、図４（ｆ）に示す様に、この第２導電層
１３をパターニングする。この第２導電層１３のパター
ニングに伴い、層間絶縁膜１２の開口部１２ａ内では、
第１導電層１１も共にパターニングされ、接続部１４が
形成される。
１３を積層し、図４（ｆ）に示す様に、この第２導電層
１３をパターニングする。この第２導電層１３のパター
ニングに伴い、層間絶縁膜１２の開口部１２ａ内では、
第１導電層１１も共にパターニングされ、接続部１４が
形成される。
【００５６】この様な工程からも明らかな様に、接続部
１４が第１及び第２導電層１３の相互に重なる部分のみ
からなり、また開口部１２ａが接続部１４よりも十分に
大きい。このため、開口部１２ａに対する第１導電層１
１の位置合わせのためのマージン、及び開口部１２ａに
対する第２導電層１３の位置合わせのためのマージンが
不要となり、接続部１４を狭くすることができる。
１４が第１及び第２導電層１３の相互に重なる部分のみ
からなり、また開口部１２ａが接続部１４よりも十分に
大きい。このため、開口部１２ａに対する第１導電層１
１の位置合わせのためのマージン、及び開口部１２ａに
対する第２導電層１３の位置合わせのためのマージンが
不要となり、接続部１４を狭くすることができる。
【００５７】図５乃至図８は、この発明の製造方法の第
２実施形態を示している。なお、図５、図６及び図８に
おいて、（ａ）は平面図、（ｂ）は断面図である。ま
ず、図５（ａ），（ｂ）に示す様に基板（図せず）上
に、第１導電層１１を成膜して、この第１導電層１１を
パターニングする。この第１導電層１１は、その途中で
切断されることのない連続したものである。この第１導
電層１１に、図３に示すゲート電極２４を含んでいても
良い。
２実施形態を示している。なお、図５、図６及び図８に
おいて、（ａ）は平面図、（ｂ）は断面図である。ま
ず、図５（ａ），（ｂ）に示す様に基板（図せず）上
に、第１導電層１１を成膜して、この第１導電層１１を
パターニングする。この第１導電層１１は、その途中で
切断されることのない連続したものである。この第１導
電層１１に、図３に示すゲート電極２４を含んでいても
良い。
【００５８】この第１導電層１１を陽極酸化に用いる溶
液（例えば酒石酸、蓚酸）中に浸して、第１導電層１１
と溶液間に直流電圧を印加し、この第１導電層１１の表
面を陽極酸化する。この際、図３に示すゲート電極２４
も陽極酸化される。
液（例えば酒石酸、蓚酸）中に浸して、第１導電層１１
と溶液間に直流電圧を印加し、この第１導電層１１の表
面を陽極酸化する。この際、図３に示すゲート電極２４
も陽極酸化される。
【００５９】この後、図６（ａ），（ｂ）に示す様に層
間絶縁膜１２を積層して、この層間絶縁膜１２に各開口
部１２ａ，１２ｃを形成する。
間絶縁膜１２を積層して、この層間絶縁膜１２に各開口
部１２ａ，１２ｃを形成する。
【００６０】更に、図７に示す様に第２導電層１３を積
層し、図８（ａ），（ｂ）に示す様に第２導電層１３を
パターニングする。この第２導電層１３のパターニング
に伴い、層間絶縁膜１２の開口部１２ａ内では、第１導
電層１１も共にパターニングされる。また、層間絶縁膜
１２の開口部１２ｃ内では、第１導電層１１のみがパタ
ーニングされて、第１導電層１１が分離される。更に、
ゲート電極２４の周辺も層間絶縁膜１２の他の開口部内
で適宜にパターニングされる。こうして第１導電層１１
が複数に分離され、ゲート電極や、他の電極あるいは配
線等が形成される。
層し、図８（ａ），（ｂ）に示す様に第２導電層１３を
パターニングする。この第２導電層１３のパターニング
に伴い、層間絶縁膜１２の開口部１２ａ内では、第１導
電層１１も共にパターニングされる。また、層間絶縁膜
１２の開口部１２ｃ内では、第１導電層１１のみがパタ
ーニングされて、第１導電層１１が分離される。更に、
ゲート電極２４の周辺も層間絶縁膜１２の他の開口部内
で適宜にパターニングされる。こうして第１導電層１１
が複数に分離され、ゲート電極や、他の電極あるいは配
線等が形成される。
【００６１】この様な工程からも明らかな様に、第１導
電層１１は、図５に示す工程で、第１回目のパターニン
グを受け、図８に示す工程で、第２回目のパターニング
を受けている。ところが、この第２回目のパターニング
は、第２導電層１３のパターニングでもあるから、第１
導電層１１のみについて、パターニングを２回繰り返す
わけではない。したがって、図１５乃至図１９に示す陽
極酸化の工程と比較すると、パターニングを１回だけ減
少することができ、製造工程の短縮化を図ることができ
る。しかも、第２回目のパターニングによって、層間絶
縁膜１２の各開口部１２ａ，１２ｃ内で、第１導電層１
１が複数に分離されるので、この第１導電層１１を多様
にパターニングすることができる。
電層１１は、図５に示す工程で、第１回目のパターニン
グを受け、図８に示す工程で、第２回目のパターニング
を受けている。ところが、この第２回目のパターニング
は、第２導電層１３のパターニングでもあるから、第１
導電層１１のみについて、パターニングを２回繰り返す
わけではない。したがって、図１５乃至図１９に示す陽
極酸化の工程と比較すると、パターニングを１回だけ減
少することができ、製造工程の短縮化を図ることができ
る。しかも、第２回目のパターニングによって、層間絶
縁膜１２の各開口部１２ａ，１２ｃ内で、第１導電層１
１が複数に分離されるので、この第１導電層１１を多様
にパターニングすることができる。
【００６２】また、この第２実施形態の製造方法を薄膜
トランジスタを製造するために応用すれば、この薄膜ト
ランジスタのゲート電極を陽極酸化して、配線のヒロッ
クを抑えたり、トランジスタをオフセット構造とするこ
とができる。
トランジスタを製造するために応用すれば、この薄膜ト
ランジスタのゲート電極を陽極酸化して、配線のヒロッ
クを抑えたり、トランジスタをオフセット構造とするこ
とができる。
【００６３】なお、第１及び第２導電層１１，１３が相
互に異なる種類の導電材料で形成されていたり、第１及
び第２導電層１１，１３のうちの両方又は一方が多層構
造である場合は、図８（ａ），（ｂ）に示す工程のエッ
チングとして、ドライエッチングを適用すれば良い。こ
れは、ウエットエッチングでは、導電層の材質に応じて
エッチング速度が異なることが多く、エッチングによっ
て形成された断面が逆テーパ状に形成される等の不具合
が発生することが多いのに対して、ドライエッチングで
は、非等方性エッチングが可能なためである。
互に異なる種類の導電材料で形成されていたり、第１及
び第２導電層１１，１３のうちの両方又は一方が多層構
造である場合は、図８（ａ），（ｂ）に示す工程のエッ
チングとして、ドライエッチングを適用すれば良い。こ
れは、ウエットエッチングでは、導電層の材質に応じて
エッチング速度が異なることが多く、エッチングによっ
て形成された断面が逆テーパ状に形成される等の不具合
が発生することが多いのに対して、ドライエッチングで
は、非等方性エッチングが可能なためである。
【００６４】図９は、この発明の液晶表示装置の一実施
形態を示しており、この液晶表示装置に図１、図２及び
図３に示す半導体装置を適用している。この液晶表示装
置は、アクティブマトリクス型のものであり、走査側駆
動回路５４及び信号側駆動回路５７における走査回路と
してデコーダ回路を用い、液晶駆動方式としてはマルチ
プレクサ回路を用いたデジタル駆動方式を採用してい
る。 勿論、他の回路構成及び駆動方式であっても、こ
の発明を同様に適用することができる。
形態を示しており、この液晶表示装置に図１、図２及び
図３に示す半導体装置を適用している。この液晶表示装
置は、アクティブマトリクス型のものであり、走査側駆
動回路５４及び信号側駆動回路５７における走査回路と
してデコーダ回路を用い、液晶駆動方式としてはマルチ
プレクサ回路を用いたデジタル駆動方式を採用してい
る。 勿論、他の回路構成及び駆動方式であっても、こ
の発明を同様に適用することができる。
【００６５】この液晶表示装置では、図１３に示すもの
と同様に、一対の基板間に液晶層を挟み込み、一方の基
板５０に、各走査電極５１及び各信号電極５２を相互に
交差させて配置し、それぞれの交差部位毎に、各画素５
３を設け、他方の基板に（図示せず）、各画素５３に対
向する対向電極を配置している。また、各走査電極５１
毎に、走査電極５１に沿う各画素５３を該走査電極５１
に共通接続すると共に、各信号電極５２毎に、信号電極
５２に沿う各画素５３を該信号電極５２に共通接続して
いる。
と同様に、一対の基板間に液晶層を挟み込み、一方の基
板５０に、各走査電極５１及び各信号電極５２を相互に
交差させて配置し、それぞれの交差部位毎に、各画素５
３を設け、他方の基板に（図示せず）、各画素５３に対
向する対向電極を配置している。また、各走査電極５１
毎に、走査電極５１に沿う各画素５３を該走査電極５１
に共通接続すると共に、各信号電極５２毎に、信号電極
５２に沿う各画素５３を該信号電極５２に共通接続して
いる。
【００６６】各水平走査期間の度に、走査側駆動回路５
４は、制御回路５５からのアドレス信号ADR及びゲート
信号制御信号GPSに応答して、各走査電極５１を順次選
択し、選択した走査電極５１に電圧発生回路５６からの
各電圧ＶGL，ＶGHのうちの一方を加え、選択しなかった
他の各走査電極５１に各電圧ＶGL，ＶGHのうちの他方を
加える。また、信号側駆動回路５７は、制御回路５５か
らのアドレス信号ADR、転送信号TRP及び映像信号SIG に
応答して、各信号電極５２毎に、電圧発生回路５６から
の各電圧ＶGS、電圧ＶSL，ＶSHを選択的に加える。更
に、電圧発生回路５６は、共通電圧ＣOMを共通電極に加
える。
４は、制御回路５５からのアドレス信号ADR及びゲート
信号制御信号GPSに応答して、各走査電極５１を順次選
択し、選択した走査電極５１に電圧発生回路５６からの
各電圧ＶGL，ＶGHのうちの一方を加え、選択しなかった
他の各走査電極５１に各電圧ＶGL，ＶGHのうちの他方を
加える。また、信号側駆動回路５７は、制御回路５５か
らのアドレス信号ADR、転送信号TRP及び映像信号SIG に
応答して、各信号電極５２毎に、電圧発生回路５６から
の各電圧ＶGS、電圧ＶSL，ＶSHを選択的に加える。更
に、電圧発生回路５６は、共通電圧ＣOMを共通電極に加
える。
【００６７】これによって、各水平走査期間毎に、走査
電極５１に沿う各画素５３が駆動されて、これらの画素
５３による表示が行われ、１フレーム期間に、１画面の
表示が行われる。
電極５１に沿う各画素５３が駆動されて、これらの画素
５３による表示が行われ、１フレーム期間に、１画面の
表示が行われる。
【００６８】また、この液晶表示装置の各画素５３は、
図１０に示す様にトランジスタ６０及び画素容量CL，CS
を備えている。このトランジスタ６０として、図３に示
す多結晶シリコン薄膜トランジスタを適用しても構わな
い。これによって、液晶表示装置の製造工程を簡略化す
ることができる。
図１０に示す様にトランジスタ６０及び画素容量CL，CS
を備えている。このトランジスタ６０として、図３に示
す多結晶シリコン薄膜トランジスタを適用しても構わな
い。これによって、液晶表示装置の製造工程を簡略化す
ることができる。
【００６９】一方、この液晶表示装置においては、各画
素５３を配置した基板５０上に、走査側駆動回路５４及
び信号側駆動回路５７を設けている。この場合、走査側
駆動回路５４の各出力段を各走査電極５１と同一のピッ
チで設けると共に、信号側駆動回路５７の各出力段を各
信号電極５２と同一のピッチで設ける必要がある。
素５３を配置した基板５０上に、走査側駆動回路５４及
び信号側駆動回路５７を設けている。この場合、走査側
駆動回路５４の各出力段を各走査電極５１と同一のピッ
チで設けると共に、信号側駆動回路５７の各出力段を各
信号電極５２と同一のピッチで設ける必要がある。
【００７０】そこで、走査側駆動回路５４の各出力段や
信号側駆動回路５７の各出力段に、図１及び図２に示す
様な装置を適用すれば、各出力段の配線パターンを高精
細化することができ、各出力段を各電極と同一のピッチ
で設けることが容易となる。
信号側駆動回路５７の各出力段に、図１及び図２に示す
様な装置を適用すれば、各出力段の配線パターンを高精
細化することができ、各出力段を各電極と同一のピッチ
で設けることが容易となる。
【００７１】例えば、信号側駆動回路５７の出力段は、
図１１に示す様に構成されており、各信号電極線５２毎
に、この出力段を設けている。ここでは、アドレス信号
ADRを各アドレス信号線６１及び各信号線６２を通じて
デコーダ回路６３に入力し、ここでアドレス信号ADRを
復号化して、その出力をサンプリング信号としてラッチ
回路６４に加えている。ラッチ回路６４は、サンプリン
グ信号に応答して、３原色の各映像信号SIGを各映像信
号線６５及び各信号線６６を通じてラッチし、これらの
映像信号SIGを転送回路６７に出力する。転送回路６７
は、転送信号TRPに応答して、各映像信号SIGを各デコー
ダ回路６８に出力する。各デコーダ回路６８に対応して
各アナログスイッチ６９をそれぞれ設けており、デコー
ダ回路６８は、映像信号SIGに応じて、各アナログスイ
ッチ６９のいずれかを選択してオンにする。各アナログ
スイッチ６９は、相互に異なるそれぞれの電圧VGSを各
電圧信号線７１及び各信号線７２を通じて入力してお
り、１つのアナログスイッチ６９がオンとなったときに
は、このアナログスイッチ６９を通じて１つの電圧VGS
が１本の信号電極５２に出力される。
図１１に示す様に構成されており、各信号電極線５２毎
に、この出力段を設けている。ここでは、アドレス信号
ADRを各アドレス信号線６１及び各信号線６２を通じて
デコーダ回路６３に入力し、ここでアドレス信号ADRを
復号化して、その出力をサンプリング信号としてラッチ
回路６４に加えている。ラッチ回路６４は、サンプリン
グ信号に応答して、３原色の各映像信号SIGを各映像信
号線６５及び各信号線６６を通じてラッチし、これらの
映像信号SIGを転送回路６７に出力する。転送回路６７
は、転送信号TRPに応答して、各映像信号SIGを各デコー
ダ回路６８に出力する。各デコーダ回路６８に対応して
各アナログスイッチ６９をそれぞれ設けており、デコー
ダ回路６８は、映像信号SIGに応じて、各アナログスイ
ッチ６９のいずれかを選択してオンにする。各アナログ
スイッチ６９は、相互に異なるそれぞれの電圧VGSを各
電圧信号線７１及び各信号線７２を通じて入力してお
り、１つのアナログスイッチ６９がオンとなったときに
は、このアナログスイッチ６９を通じて１つの電圧VGS
が１本の信号電極５２に出力される。
【００７２】この図１１から明らかな様に、各アドレス
信号線６１と各信号線６２を相互に接続し、各映像信号
線６５及び各信号線６６を相互に接続し、各電圧信号線
７１及び各信号線７２を相互に接続しており、各信号線
６２の接続部、各信号線６６の接続部、及び各信号線７
２の接続部を各信号電極５２のピッチ以内に配置する必
要がある。
信号線６１と各信号線６２を相互に接続し、各映像信号
線６５及び各信号線６６を相互に接続し、各電圧信号線
７１及び各信号線７２を相互に接続しており、各信号線
６２の接続部、各信号線６６の接続部、及び各信号線７
２の接続部を各信号電極５２のピッチ以内に配置する必
要がある。
【００７３】そこで、これらの接続部に、図１及び図２
に示す装置を適用すると、図１２に示す様な配線パター
ンとなる。同図において、各垂直配線７３は、第１導電
層１１から形成されたものであって、各信号線６２、各
信号線６６及び各信号線７２に相当する。また、各水平
配線７４は、第２導電層１３から形成されたものであっ
て、各アドレス信号線６１、各映像信号線６５及び各電
圧信号線７１に相当する。更に、各開口部１２ａは、第
１及び第２導電層１１，１３間の層間絶縁膜１２に形成
されたものである。
に示す装置を適用すると、図１２に示す様な配線パター
ンとなる。同図において、各垂直配線７３は、第１導電
層１１から形成されたものであって、各信号線６２、各
信号線６６及び各信号線７２に相当する。また、各水平
配線７４は、第２導電層１３から形成されたものであっ
て、各アドレス信号線６１、各映像信号線６５及び各電
圧信号線７１に相当する。更に、各開口部１２ａは、第
１及び第２導電層１１，１３間の層間絶縁膜１２に形成
されたものである。
【００７４】この図１２に示す配線パターンと、図１４
に示す従来の配線パターンを比較すると明らかな様に、
図１４の従来の配線パターンでは、各第２導電層１１３
のピッチが５λ（λは位置合わせ精度）以上必要であっ
たのに対して、図１２に示す配線パターンでは、各垂直
配線７３のピッチが４λ（垂直配線７３の幅２λ、開口
部１２ａと垂直配線７３の距離λ及びオーバーラップ量
λの和）まで縮小することが可能である。これによっ
て、駆動回路における配線のピッチを制約する要因の１
つが緩和され、配線のピッチを各画素と同等に設定する
ことが可能となり、信号側駆動回路５７の面積も小さく
なる。
に示す従来の配線パターンを比較すると明らかな様に、
図１４の従来の配線パターンでは、各第２導電層１１３
のピッチが５λ（λは位置合わせ精度）以上必要であっ
たのに対して、図１２に示す配線パターンでは、各垂直
配線７３のピッチが４λ（垂直配線７３の幅２λ、開口
部１２ａと垂直配線７３の距離λ及びオーバーラップ量
λの和）まで縮小することが可能である。これによっ
て、駆動回路における配線のピッチを制約する要因の１
つが緩和され、配線のピッチを各画素と同等に設定する
ことが可能となり、信号側駆動回路５７の面積も小さく
なる。
【００７５】特に、この液晶表示装置の各画素５３をガ
ラス基板上に形成されたそれぞれの多結晶シリコン薄膜
トランジスタによって構成する場合は、これらのトラン
ジスタや各配線の物理的なサイズが単結晶シリコン基板
上の集積回路に比べると極めて大きくなるため、配線の
ピッチの減少による効果は極めて大きなものとなる。
ラス基板上に形成されたそれぞれの多結晶シリコン薄膜
トランジスタによって構成する場合は、これらのトラン
ジスタや各配線の物理的なサイズが単結晶シリコン基板
上の集積回路に比べると極めて大きくなるため、配線の
ピッチの減少による効果は極めて大きなものとなる。
【００７６】
【発明の効果】以上説明の説明から明らかな様に、請求
項１に記載の半導体装置によれば、第２導電層によって
層間絶縁膜の開口部の領域が部分的に被覆され、第２導
電層によって被覆される範囲でのみ、第１導電層が存在
している。
項１に記載の半導体装置によれば、第２導電層によって
層間絶縁膜の開口部の領域が部分的に被覆され、第２導
電層によって被覆される範囲でのみ、第１導電層が存在
している。
【００７７】したがって、請求項２に記載の様に、第１
及び第２導電層が相互に接続される接続領域は、層間絶
縁膜の開口部の領域よりも小さい。逆に言うならば、層
間絶縁膜の開口部は、第１及び第２導電層の接続領域と
比べて十分に大きい。このため、層間絶縁膜の開口部に
対する第１導電層の位置合わせ、及び該開口部に対する
第２導電層の位置合わせを必要とせず、これらの位置合
わせのためのマージンが不要となり、第１及び第２導電
層を接続するのに必要なスペースを小さくすることがで
きる。つまり、図１４に示す様な開口部１１２ａに対す
る第１及び第２導電層１１１，１１３のずれを補償する
ための接続部１１４の両縁の拡がりを必要とせず、この
分だけ、第１及び第２導電層を接続するのに必要なスペ
ースを狭くすることができる。
及び第２導電層が相互に接続される接続領域は、層間絶
縁膜の開口部の領域よりも小さい。逆に言うならば、層
間絶縁膜の開口部は、第１及び第２導電層の接続領域と
比べて十分に大きい。このため、層間絶縁膜の開口部に
対する第１導電層の位置合わせ、及び該開口部に対する
第２導電層の位置合わせを必要とせず、これらの位置合
わせのためのマージンが不要となり、第１及び第２導電
層を接続するのに必要なスペースを小さくすることがで
きる。つまり、図１４に示す様な開口部１１２ａに対す
る第１及び第２導電層１１１，１１３のずれを補償する
ための接続部１１４の両縁の拡がりを必要とせず、この
分だけ、第１及び第２導電層を接続するのに必要なスペ
ースを狭くすることができる。
【００７８】また、層間絶縁膜の開口部を大きくするの
で、この開口部の開口不良を原因とする第１及び第２導
電層の接続不良を大幅に低減することができる。
で、この開口部の開口不良を原因とする第１及び第２導
電層の接続不良を大幅に低減することができる。
【００７９】あるいは、請求項３に記載の様に、第２導
電層は、層間絶縁膜の開口部の縁の少なくとも一部分を
覆う。このため、第１導電層の一部分が開口部の外側か
ら内側にかけて第２導電層によって覆われることにな
り、第１導電層が開口部内で完全に孤立することはな
い。
電層は、層間絶縁膜の開口部の縁の少なくとも一部分を
覆う。このため、第１導電層の一部分が開口部の外側か
ら内側にかけて第２導電層によって覆われることにな
り、第１導電層が開口部内で完全に孤立することはな
い。
【００８０】請求項４に記載の様に、第１及び第２導電
層が共に金属からなれば、第１及び第２導電層を同一の
プロセスで共にパターニングすることができ、製造工程
の短縮化を図ることができる。
層が共に金属からなれば、第１及び第２導電層を同一の
プロセスで共にパターニングすることができ、製造工程
の短縮化を図ることができる。
【００８１】請求項５に記載の様に、第１導電層の側面
の少なくとも一部分に、陽極酸化膜を形成しても良い。
の少なくとも一部分に、陽極酸化膜を形成しても良い。
【００８２】この第１導電層を陽極酸化した後に、この
第１導電層を分離する必要があるならば、第２導電層を
パターニングするときに、層間絶縁膜の開口部の領域
で、第１導電層を分離すれば、この第１導電層を分離さ
せるための工程を簡略化することができ、製造工程の短
縮化を図ることができる。
第１導電層を分離する必要があるならば、第２導電層を
パターニングするときに、層間絶縁膜の開口部の領域
で、第１導電層を分離すれば、この第１導電層を分離さ
せるための工程を簡略化することができ、製造工程の短
縮化を図ることができる。
【００８３】次に、請求項６に記載の半導体装置の製造
方法によれば、第１導電層及び層間絶縁膜を順次形成
し、この層間絶縁膜に開口部を形成してから、第２導電
層をパターニングし、この開口部の領域で、第１導電層
のパターニングをも行う。つまり、層間絶縁膜の開口部
の領域では、第１及び第２導電層を同時にパターニング
する。これによって、請求項１に記載の半導体装置が形
成される。
方法によれば、第１導電層及び層間絶縁膜を順次形成
し、この層間絶縁膜に開口部を形成してから、第２導電
層をパターニングし、この開口部の領域で、第１導電層
のパターニングをも行う。つまり、層間絶縁膜の開口部
の領域では、第１及び第２導電層を同時にパターニング
する。これによって、請求項１に記載の半導体装置が形
成される。
【００８４】請求項７に記載の様に、第２導電層を形成
してパターニングする工程は、層間絶縁膜の開口部の領
域で、第１導電層を分離する工程を兼ねても良い。ある
いは、請求項８に記載の様に、第１導電層を形成する工
程は、この第１導電層をパターニングする工程と、この
第１導電層を陽極酸化する工程を含み、第２導電層を形
成してパターニングする工程は、この第２導電層のパタ
ーニングに伴い、層間絶縁膜の開口部の領域で、第１導
電層のパターニングを再度行う。
してパターニングする工程は、層間絶縁膜の開口部の領
域で、第１導電層を分離する工程を兼ねても良い。ある
いは、請求項８に記載の様に、第１導電層を形成する工
程は、この第１導電層をパターニングする工程と、この
第１導電層を陽極酸化する工程を含み、第２導電層を形
成してパターニングする工程は、この第２導電層のパタ
ーニングに伴い、層間絶縁膜の開口部の領域で、第１導
電層のパターニングを再度行う。
【００８５】この場合は、第１導電層を陽極酸化してか
ら、層間絶縁膜及び第２導電層を積層し、この後に、層
間絶縁膜の開口部の領域で、第１導電層を分離すること
ができるので、この第１導電層を分離させるための工程
を簡略化することができ、製造工程の短縮化を図ること
ができる。
ら、層間絶縁膜及び第２導電層を積層し、この後に、層
間絶縁膜の開口部の領域で、第１導電層を分離すること
ができるので、この第１導電層を分離させるための工程
を簡略化することができ、製造工程の短縮化を図ること
ができる。
【００８６】請求項９に記載の様に、第１及び第２導電
層のパターニングは、ドライエッチングによって行って
も良い。
層のパターニングは、ドライエッチングによって行って
も良い。
【００８７】この場合は、第１及び第２導電層を同時に
パターニングすることができ、製造工程の短縮化を図る
ことができる。
パターニングすることができ、製造工程の短縮化を図る
ことができる。
【００８８】この発明の半導体装置は、請求項１０に記
載の様に、液晶表示装置に適用される。この様な液晶表
示装置では、駆動回路の各出力段を各画素と同一のピッ
チで設けるので、配線や素子のパターンを高密度化せね
ばならないものの、第１及び第２導電層を層間絶縁膜の
開口部を介して接続するのに必要なスペースを小さくで
きるので、その高密度化に十分対処することができる。
載の様に、液晶表示装置に適用される。この様な液晶表
示装置では、駆動回路の各出力段を各画素と同一のピッ
チで設けるので、配線や素子のパターンを高密度化せね
ばならないものの、第１及び第２導電層を層間絶縁膜の
開口部を介して接続するのに必要なスペースを小さくで
きるので、その高密度化に十分対処することができる。
【００８９】この液晶表示装置においては、請求項１１
に記載の様に、この発明の半導体装置が基板上に形成さ
れた薄膜トランジスタに含まれていても、あるいは請求
項１２に記載の様に、この発明の半導体装置が基板上に
形成された駆動回路に含まれていても良い。
に記載の様に、この発明の半導体装置が基板上に形成さ
れた薄膜トランジスタに含まれていても、あるいは請求
項１２に記載の様に、この発明の半導体装置が基板上に
形成された駆動回路に含まれていても良い。
【００９０】この場合、第１導電層から薄膜トランジス
タのゲート電極を形成すれば良く、このゲート電極とし
て、陽極酸化されたアルミ又はアルミ合金を適用するこ
とができる。また、透明基板として、安価で大型化が可
能なガラス基板を用いれば、液晶表示装置のコストの低
減と大型化が可能となる。
タのゲート電極を形成すれば良く、このゲート電極とし
て、陽極酸化されたアルミ又はアルミ合金を適用するこ
とができる。また、透明基板として、安価で大型化が可
能なガラス基板を用いれば、液晶表示装置のコストの低
減と大型化が可能となる。
【図１】この発明の半導体装置の第１実施形態を示して
おり、（ａ）は平面図、（ｂ）は断面図
おり、（ａ）は平面図、（ｂ）は断面図
【図２】図１の半導体装置の変形例を示しており、
（ａ）は平面図、（ｂ）は断面図
（ａ）は平面図、（ｂ）は断面図
【図３】この発明の半導体装置の第２実施形態を示す断
面図
面図
【図４】この発明の製造方法の第１実施形態を示す図
【図５】この発明の製造方法の第２実施形態を示してお
り、第１導電層をパターニングする工程を示す図
り、第１導電層をパターニングする工程を示す図
【図６】この発明の製造方法の第２実施形態を示してお
り、層間絶縁膜を形成する工程を示す図
り、層間絶縁膜を形成する工程を示す図
【図７】この発明の製造方法の第２実施形態を示してお
り、第２導電層を積層する工程を示す図
り、第２導電層を積層する工程を示す図
【図８】この発明の製造方法の第２実施形態を示してお
り、第２導電層をパターニングする工程を示す図
り、第２導電層をパターニングする工程を示す図
【図９】この発明の液晶表示装置の一実施形態を示すブ
ロック図
ロック図
【図１０】図９の液晶表示装置における画素の構成を示
す回路図
す回路図
【図１１】図９の液晶表示装置における信号側駆動回路
の出力段の構成を示す回路図
の出力段の構成を示す回路図
【図１２】図９の液晶表示装置における信号側駆動回路
の出力段の一部を示す配線パターン
の出力段の一部を示す配線パターン
【図１３】従来の液晶表示装置を示すブロック図
【図１４】従来の接続構造を示しており、（ａ）は平面
図、（ｂ）は断面図
図、（ｂ）は断面図
【図１５】図１４の接続構造を有する配線パターンを示
す平面図
す平面図
【図１６】従来の製造方法を示しており、第１導電層の
第１回目のパターニングを行う工程を示す図
第１回目のパターニングを行う工程を示す図
【図１７】従来の製造方法を示しており、第１導電層の
第２回目のパターニングを行う工程を示す図
第２回目のパターニングを行う工程を示す図
【図１８】従来の製造方法を示しており、層間絶縁膜を
形成する工程を示す図
形成する工程を示す図
【図１９】従来の製造方法を示しており、第２導電層を
積層する工程を示す図
積層する工程を示す図
【図２０】従来の製造方法を示しており、第２導電層を
パターニングする工程を示す図
パターニングする工程を示す図
１１ 導電層 １２ 層間絶縁膜 １３ 第２導電層 １４ 接続部 ２１ 多結晶シリコン薄膜トランジスタ ２２ 半導体層 ２３ ゲート絶縁膜 ２４ ゲート電極 ２５ 陽極酸化膜 ２６ ソース領域 ２７ ドレイン領域 ２８，２９ 電極 ５０ 基板 ５１ 走査電極 ５２ 信号電極 ５３ 画素 ５４ 走査側駆動回路 ５５ 制御回路 ５６ 電圧発生回路 ５７ 信号側駆動回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 21/336 Ｈ０１Ｌ 29/78 ６１６Ｓ ６２７Ｃ (72)発明者 酒井 保 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 (72)発明者 張 宏勇 神奈川県厚木市長谷398 株式会社半導体 エネルギー研究所内 (72)発明者 小山 潤 神奈川県厚木市長谷398 株式会社半導体 エネルギー研究所内
Claims (12)
- 【請求項１】 第１導電層、層間絶縁膜及び第２導電層
を順次積層し、第２導電層を層間絶縁膜の開口部を介し
て第１導電層に接続する半導体装置において、 層間絶縁膜の開口部の領域では、第２導電層によって該
開口部の領域が部分的に被覆され、第２導電層によって
被覆される範囲でのみ、第１導電層が存在する半導体装
置。 - 【請求項２】 第１及び第２導電層が相互に接続される
接続領域は、層間絶縁膜の開口部の領域よりも小さい請
求項１に記載の半導体装置。 - 【請求項３】 第２導電層は、層間絶縁膜の開口部の縁
の少なくとも一部分を覆う請求項１又は２に記載の半導
体装置。 - 【請求項４】 第１及び第２導電層は共に金属からなる
請求項１乃至３のいずれかに記載の半導体装置。 - 【請求項５】 第１導電層の側面の少なくとも一部分
に、陽極酸化膜を形成した請求項１乃至４のいずれかに
記載の半導体装置。 - 【請求項６】 第１導電層を形成する工程と、 この第１導電層上に層間絶縁膜を形成し、この層間絶縁
膜に開口部を形成する工程と、 この層間絶縁膜上に第２導電層を形成し、この第２導電
層のパターニングに伴い、この第２導電層によって該層
間絶縁膜の開口部を部分的に被覆すると共に、この開口
部の領域で、第１導電層のパターニングをも行う工程と
を有する半導体装置の製造方法。 - 【請求項７】 第２導電層を形成してパターニングする
工程は、層間絶縁膜の開口部の領域で、第１導電層を分
離する工程を兼ねる請求項６に記載の半導体装置の製造
方法。 - 【請求項８】 第１導電層を形成する工程は、この第１
導電層をパターニングする工程と、この第１導電層を陽
極酸化する工程を含み、 第２導電層を形成してパターニングする工程は、層間絶
縁膜の開口部の領域で、この第２導電層のパターニング
に伴い、第１導電層のパターニングを再度行う請求項６
又は７に記載の半導体装置の製造方法。 - 【請求項９】 第１及び第２導電層のパターニングは、
ドライエッチングによって行う請求項６乃至８のいずれ
かに記載の半導体装置の製造方法。 - 【請求項１０】 一対の基板を対向配置して、これらの
基板間に液晶層を挟み込み、一方の基板に、各走査電極
及び各信号電極を相互に交差させて配置し、それぞれの
交差部位毎に、各画素を設け、他方の基板に、各画素に
対向する対向電極を配置し、各画素を各走査電極及び各
信号電極を通じ駆動回路によって駆動する液晶表示装置
において、 請求項１乃至５のいずれかに記載の半導体装置を適用し
た液晶表示装置。 - 【請求項１１】 基板上に形成された薄膜トランジスタ
を備え、この薄膜トランジスタは、請求項１乃至５のい
ずれかに記載の半導体装置の少なくとも一部分を含む請
求項１０に記載の液晶表示装置。 - 【請求項１２】 駆動回路は、基板上に形成され、請求
項１乃至５のいずれかに記載の半導体装置を含む請求項
１０に記載の液晶表示装置。
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| US5869393A (en) * | 1996-06-19 | 1999-02-09 | Vanguard International Semiconductor Corp. | Method for fabricating multi-level interconnection |
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7166923B2 (en) | 2003-03-26 | 2007-01-23 | Seiko Epson Corporation | Semiconductor device, electro-optical unit, and electronic apparatus |
| JP2007201399A (ja) * | 2005-06-28 | 2007-08-09 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2012080124A (ja) * | 2005-06-28 | 2012-04-19 | Semiconductor Energy Lab Co Ltd | 電子機器 |
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