JPH10170960A - パターン形成方法 - Google Patents
パターン形成方法Info
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- JPH10170960A JPH10170960A JP35256096A JP35256096A JPH10170960A JP H10170960 A JPH10170960 A JP H10170960A JP 35256096 A JP35256096 A JP 35256096A JP 35256096 A JP35256096 A JP 35256096A JP H10170960 A JPH10170960 A JP H10170960A
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- line
- gate
- film
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Abstract
(57)【要約】
【課題】 アクティブマトリクス型の液晶表示装置にお
けるゲートライン等を形成する場合、エッチング液が経
時的に劣化しても、ゲートライン等の幅方向両端部の傾
斜をなだらかにすることができるようにする。 【解決手段】 ガラス基板２１上にゲートライン等形成
用膜を設け、このゲートライン等形成用膜上にレジスト
パターン２３を設け、このレジストパターン２３をマス
クとしてウエットエッチング、洗浄、乾燥を３回繰り返
すことにより、下面側から上面側に向かうに従って漸次
幅狭となったゲートライン２５等を形成する。したがっ
て、エッチング液が経時的に劣化しても、ゲートライン
２５等の幅方向両端部２５ａの傾斜をなだらかにするこ
とができる。
けるゲートライン等を形成する場合、エッチング液が経
時的に劣化しても、ゲートライン等の幅方向両端部の傾
斜をなだらかにすることができるようにする。 【解決手段】 ガラス基板２１上にゲートライン等形成
用膜を設け、このゲートライン等形成用膜上にレジスト
パターン２３を設け、このレジストパターン２３をマス
クとしてウエットエッチング、洗浄、乾燥を３回繰り返
すことにより、下面側から上面側に向かうに従って漸次
幅狭となったゲートライン２５等を形成する。したがっ
て、エッチング液が経時的に劣化しても、ゲートライン
２５等の幅方向両端部２５ａの傾斜をなだらかにするこ
とができる。
Description
【０００１】
【発明の属する技術分野】この発明はパターン形成方法
に関する。
に関する。
【０００２】
【従来の技術】例えば、アクティブマトリクス型の液晶
表示装置では、一般に、ゲートライン（走査ライン）お
よびドレインライン（信号ライン）等のパターンが形成
されたアクティブマトリクスパネルを備えている。この
ようなアクティブマトリクスパネルとしては、一例とし
て、図１１および図１２に示すようなものがある。この
アクティブマトリクスパネルでは、ガラス基板１上にゲ
ートライン２とドレインライン３とがマトリクス状に設
けられ、その各交点近傍に逆スタガ型の薄膜トランジス
タ４および画素電極５が設けられ、ゲートライン２と平
行して補助容量ライン６が設けられた構造となってい
る。
表示装置では、一般に、ゲートライン（走査ライン）お
よびドレインライン（信号ライン）等のパターンが形成
されたアクティブマトリクスパネルを備えている。この
ようなアクティブマトリクスパネルとしては、一例とし
て、図１１および図１２に示すようなものがある。この
アクティブマトリクスパネルでは、ガラス基板１上にゲ
ートライン２とドレインライン３とがマトリクス状に設
けられ、その各交点近傍に逆スタガ型の薄膜トランジス
タ４および画素電極５が設けられ、ゲートライン２と平
行して補助容量ライン６が設けられた構造となってい
る。
【０００３】すなわち、ガラス基板１の上面の所定の箇
所にはゲート電極７を含むゲートライン２が形成され、
他の所定の箇所には補助容量ライン６が形成され、その
上面全体にはゲート絶縁膜８が形成されている。ゲート
絶縁膜８の上面の所定の箇所にはアモルファスシリコン
からなる半導体薄膜９が形成され、半導体薄膜９の上面
の中央部にはチャネル保護膜１０が形成されている。半
導体薄膜９およびチャネル保護膜１０の上面の両側には
オーミックコンタクト層１１を介してドレイン電極１２
およびソース電極１３が形成され、またドレイン電極１
２およびソース電極１３の形成と同時にドレインライン
３が形成されている。ゲート絶縁膜８の上面の所定の箇
所には画素電極５がソース電極１３に接続されて形成さ
れている。
所にはゲート電極７を含むゲートライン２が形成され、
他の所定の箇所には補助容量ライン６が形成され、その
上面全体にはゲート絶縁膜８が形成されている。ゲート
絶縁膜８の上面の所定の箇所にはアモルファスシリコン
からなる半導体薄膜９が形成され、半導体薄膜９の上面
の中央部にはチャネル保護膜１０が形成されている。半
導体薄膜９およびチャネル保護膜１０の上面の両側には
オーミックコンタクト層１１を介してドレイン電極１２
およびソース電極１３が形成され、またドレイン電極１
２およびソース電極１３の形成と同時にドレインライン
３が形成されている。ゲート絶縁膜８の上面の所定の箇
所には画素電極５がソース電極１３に接続されて形成さ
れている。
【０００４】次に、従来のこのような液晶表示装置にお
けるゲート電極７を含むゲートライン２および補助容量
ライン６のパターン形成方法の一例について、図１３〜
図１４を順に参照しながら説明する。まず、図１３に示
すように、ガラス基板１の上面にアルミニウム等からな
るゲートライン等形成用膜１４を成膜し、その上面の所
定の箇所にレジストパターン１５を形成する。次に、レ
ジストパターン１５をマスクとしてゲートライン等形成
用膜１４をウエットエッチングすると、図１４に示すよ
うに、レジストパターン１５下にゲート電極７を含むゲ
ートライン２および補助容量ライン６が形成される。こ
の場合、エッチング液にはリン酸、硝酸および酢酸から
なる混酸が用いられている。
けるゲート電極７を含むゲートライン２および補助容量
ライン６のパターン形成方法の一例について、図１３〜
図１４を順に参照しながら説明する。まず、図１３に示
すように、ガラス基板１の上面にアルミニウム等からな
るゲートライン等形成用膜１４を成膜し、その上面の所
定の箇所にレジストパターン１５を形成する。次に、レ
ジストパターン１５をマスクとしてゲートライン等形成
用膜１４をウエットエッチングすると、図１４に示すよ
うに、レジストパターン１５下にゲート電極７を含むゲ
ートライン２および補助容量ライン６が形成される。こ
の場合、エッチング液にはリン酸、硝酸および酢酸から
なる混酸が用いられている。
【０００５】ところで、レジストパターン１５をマスク
としてゲートライン等形成用膜１４をウエットエッチン
グすると、図１４に示すように、ゲート電極７、ゲート
ライン２および補助容量ライン６の幅方向両端部７ａ、
２ａ、６ａは等方的にエッチングされる。このように等
方的にエッチングするのは、図１２に示すように、ゲー
ト電極７の幅方向両端部７ａの傾斜をなだらかにして、
ゲート電極７の幅方向両端部７ａ上に形成されるゲート
絶縁膜８の耐圧が低下しないようにするためであり、ま
た、ゲートライン２の幅方向両端部２ａおよび補助容量
ライン６の幅方向両端部６ａの傾斜をなだらかにして、
ゲートライン２の幅方向両端部２ａ上および補助容量ラ
イン６の幅方向両端部６ａ上にゲート絶縁膜８を介して
形成されるドレインライン３に段差による断線が生じな
いようにするためである。
としてゲートライン等形成用膜１４をウエットエッチン
グすると、図１４に示すように、ゲート電極７、ゲート
ライン２および補助容量ライン６の幅方向両端部７ａ、
２ａ、６ａは等方的にエッチングされる。このように等
方的にエッチングするのは、図１２に示すように、ゲー
ト電極７の幅方向両端部７ａの傾斜をなだらかにして、
ゲート電極７の幅方向両端部７ａ上に形成されるゲート
絶縁膜８の耐圧が低下しないようにするためであり、ま
た、ゲートライン２の幅方向両端部２ａおよび補助容量
ライン６の幅方向両端部６ａの傾斜をなだらかにして、
ゲートライン２の幅方向両端部２ａ上および補助容量ラ
イン６の幅方向両端部６ａ上にゲート絶縁膜８を介して
形成されるドレインライン３に段差による断線が生じな
いようにするためである。
【０００６】
【発明が解決しようとする課題】しかしながら、ゲート
電極７を含むゲートライン２および補助容量ライン６を
形成する場合、エッチング液の経時的劣化によって硝酸
成分の濃度が低くなると等方的にエッチングされないこ
とがある。このような場合には、ゲート電極７の幅方向
両端部７ａの傾斜が険しくなり、ゲート電極７の幅方向
両端部７ａ上に形成されたゲート絶縁膜８の厚さが薄く
なって絶縁耐圧が低下することがあり、また、ゲートラ
イン２の幅方向両端部２ａおよび補助容量ライン６の幅
方向両端部６ａの傾斜が険しくなり、ゲートライン２の
幅方向両端部２ａ上および補助容量ライン６の幅方向両
端部６ａ上にゲート絶縁膜８を介して形成されたドレイ
ンライン３の厚さが薄くなって断線が生じることがある
という問題があった。この発明の課題は、エッチング液
が経時的に劣化しても、パターンの幅方向両端部の傾斜
をなだらかにすることができるようにすることである。
電極７を含むゲートライン２および補助容量ライン６を
形成する場合、エッチング液の経時的劣化によって硝酸
成分の濃度が低くなると等方的にエッチングされないこ
とがある。このような場合には、ゲート電極７の幅方向
両端部７ａの傾斜が険しくなり、ゲート電極７の幅方向
両端部７ａ上に形成されたゲート絶縁膜８の厚さが薄く
なって絶縁耐圧が低下することがあり、また、ゲートラ
イン２の幅方向両端部２ａおよび補助容量ライン６の幅
方向両端部６ａの傾斜が険しくなり、ゲートライン２の
幅方向両端部２ａ上および補助容量ライン６の幅方向両
端部６ａ上にゲート絶縁膜８を介して形成されたドレイ
ンライン３の厚さが薄くなって断線が生じることがある
という問題があった。この発明の課題は、エッチング液
が経時的に劣化しても、パターンの幅方向両端部の傾斜
をなだらかにすることができるようにすることである。
【０００７】
【課題を解決するための手段】請求項１記載の発明は、
基板上にパターン形成用膜を設け、該パターン形成用膜
上にレジストパターンを設け、該レジストパターンをマ
スクとしてウエットエッチング、洗浄、乾燥を複数回繰
り返すことにより、下面側から上面側に向かうに従って
漸次幅狭となったパターンを形成するものである。
基板上にパターン形成用膜を設け、該パターン形成用膜
上にレジストパターンを設け、該レジストパターンをマ
スクとしてウエットエッチング、洗浄、乾燥を複数回繰
り返すことにより、下面側から上面側に向かうに従って
漸次幅狭となったパターンを形成するものである。
【０００８】請求項１記載の発明によれば、レジストパ
ターンをマスクとしてウエットエッチング、洗浄、乾燥
を複数回繰り返すことにより、下面側から上面側に向か
うに従って漸次幅狭となったパターンを形成するので、
エッチング液が経時的に劣化しても、パターンの幅方向
両端部の傾斜をなだらかにすることができる。
ターンをマスクとしてウエットエッチング、洗浄、乾燥
を複数回繰り返すことにより、下面側から上面側に向か
うに従って漸次幅狭となったパターンを形成するので、
エッチング液が経時的に劣化しても、パターンの幅方向
両端部の傾斜をなだらかにすることができる。
【０００９】
【発明の実施の形態】図１〜図５はそれぞれこの発明の
第１実施形態を適用した液晶表示装置の各製造工程を示
したものである。そこで、これらの図を順に参照しなが
ら、この実施形態におけるパターン形成方法について説
明する。
第１実施形態を適用した液晶表示装置の各製造工程を示
したものである。そこで、これらの図を順に参照しなが
ら、この実施形態におけるパターン形成方法について説
明する。
【００１０】まず、図１に示すように、ガラス基板２１
の上面にアルミニウム等からなるゲートライン等形成用
膜（パターン形成用膜）２２を成膜し、その上面の所定
の箇所にレジストパターン２３を形成する。次に、レジ
ストパターン２３をマスクとしてウエットエッチング、
洗浄、乾燥を３回繰り返すと、図２および図３に示すよ
うに、レジストパターン２３下にゲート電極２４を含む
ゲートライン（走査ライン）２５および補助容量ライン
２６が形成される。この場合、ウエットエッチングを行
う度にゲート電極２４、ゲートライン２５および補助容
量ライン２６の幅方向両端部２４ａ、２５ａ、２６ａに
段差が生じる。ここで、図３は３回のウエットエッチン
グの過程を示しており、一点鎖線は１回目、二点鎖線は
２回目のウエットエッチング後の状態を示している。す
なわち、最初にガラス基板２１が露出しない程度にウエ
ットエッチングを行い、その後エッチング液の除去、洗
浄、乾燥を行い、再びウエットエッチング、エッチング
液の除去、洗浄、乾燥を行うと、ゲート電極２４、ゲー
トライン２５および補助容量ライン２６の幅方向両端部
２４ａ、２５ａ、２６ａに二段の段差が発生する。さら
に、ウエットエッチング、エッチング液の除去、洗浄、
乾燥を行うと、幅方向両端部２４ａ、２５ａ、２６ａの
段差が二段のときよりも緩やかな傾斜の三段になる。こ
のように経時変化にともないエッチング液が劣化してい
ても、徐々にエッチングするので劣化の程度による影響
が小さく、しかもテーパ状に形成することができる。次
に、レジストパターン２３を剥離すると、図４に示すよ
うになる。
の上面にアルミニウム等からなるゲートライン等形成用
膜（パターン形成用膜）２２を成膜し、その上面の所定
の箇所にレジストパターン２３を形成する。次に、レジ
ストパターン２３をマスクとしてウエットエッチング、
洗浄、乾燥を３回繰り返すと、図２および図３に示すよ
うに、レジストパターン２３下にゲート電極２４を含む
ゲートライン（走査ライン）２５および補助容量ライン
２６が形成される。この場合、ウエットエッチングを行
う度にゲート電極２４、ゲートライン２５および補助容
量ライン２６の幅方向両端部２４ａ、２５ａ、２６ａに
段差が生じる。ここで、図３は３回のウエットエッチン
グの過程を示しており、一点鎖線は１回目、二点鎖線は
２回目のウエットエッチング後の状態を示している。す
なわち、最初にガラス基板２１が露出しない程度にウエ
ットエッチングを行い、その後エッチング液の除去、洗
浄、乾燥を行い、再びウエットエッチング、エッチング
液の除去、洗浄、乾燥を行うと、ゲート電極２４、ゲー
トライン２５および補助容量ライン２６の幅方向両端部
２４ａ、２５ａ、２６ａに二段の段差が発生する。さら
に、ウエットエッチング、エッチング液の除去、洗浄、
乾燥を行うと、幅方向両端部２４ａ、２５ａ、２６ａの
段差が二段のときよりも緩やかな傾斜の三段になる。こ
のように経時変化にともないエッチング液が劣化してい
ても、徐々にエッチングするので劣化の程度による影響
が小さく、しかもテーパ状に形成することができる。次
に、レジストパターン２３を剥離すると、図４に示すよ
うになる。
【００１１】次に、図５に示すように、ゲート電極２
４、ゲートライン２５および補助容量ライン２６を含む
ガラス基板２１の上面全体にゲート絶縁膜２７を形成す
る。次に、ゲート絶縁膜２７の上面の所定の箇所にアモ
ルファスシリコンからなる半導体薄膜２８を形成する。
次に、半導体薄膜２８の上面の中央部にチャネル保護膜
２９を形成する。次に、半導体薄膜２７およびチャネル
保護膜２９の上面の両側にｎ+シリコンからなるオーミ
ックコンタクト層３０を形成する。次に、オーミックコ
ンタクト層３０の各上面にドレイン電極３１およびソー
ス電極３２を形成し、またドレイン電極３１およびソー
ス電極３２の形成と同時にドレインライン（信号ライ
ン）３３を形成する。なお、ソース電極３２等を形成す
る前に、ゲート絶縁膜２７の上面の所定の箇所にＩＴＯ
からなる画素電極３４をソース電極３２と接続するよう
に形成する。
４、ゲートライン２５および補助容量ライン２６を含む
ガラス基板２１の上面全体にゲート絶縁膜２７を形成す
る。次に、ゲート絶縁膜２７の上面の所定の箇所にアモ
ルファスシリコンからなる半導体薄膜２８を形成する。
次に、半導体薄膜２８の上面の中央部にチャネル保護膜
２９を形成する。次に、半導体薄膜２７およびチャネル
保護膜２９の上面の両側にｎ+シリコンからなるオーミ
ックコンタクト層３０を形成する。次に、オーミックコ
ンタクト層３０の各上面にドレイン電極３１およびソー
ス電極３２を形成し、またドレイン電極３１およびソー
ス電極３２の形成と同時にドレインライン（信号ライ
ン）３３を形成する。なお、ソース電極３２等を形成す
る前に、ゲート絶縁膜２７の上面の所定の箇所にＩＴＯ
からなる画素電極３４をソース電極３２と接続するよう
に形成する。
【００１２】このように、このパターン形成方法では、
レジストパターン２３をマスクとしてウエットエッチン
グ、洗浄、乾燥を３回繰り返すことにより、下面側から
上面側に向かうに従って漸次幅狭となったゲート電極２
４を含むゲートライン２５および補助容量ライン２６を
形成するので、エッチング液が経時的に劣化しても、ゲ
ート電極２４を含むゲートライン２５および補助容量ラ
イン２６の幅方向両端部２４ａ、２５ａ、２６ａの傾斜
をなだらかにすることができる。
レジストパターン２３をマスクとしてウエットエッチン
グ、洗浄、乾燥を３回繰り返すことにより、下面側から
上面側に向かうに従って漸次幅狭となったゲート電極２
４を含むゲートライン２５および補助容量ライン２６を
形成するので、エッチング液が経時的に劣化しても、ゲ
ート電極２４を含むゲートライン２５および補助容量ラ
イン２６の幅方向両端部２４ａ、２５ａ、２６ａの傾斜
をなだらかにすることができる。
【００１３】なお、上記第１実施形態では、ウエットエ
ッチング、洗浄、乾燥を３回繰り返したが、これに限ら
ず、複数回繰り返すようにすればよい。
ッチング、洗浄、乾燥を３回繰り返したが、これに限ら
ず、複数回繰り返すようにすればよい。
【００１４】図６〜図１０はそれぞれこの発明の第２実
施形態を適用した液晶表示装置の各製造工程を示したも
のである。そこで、これらの図を順に参照しながら、こ
の実施形態におけるパターン形成方法について説明す
る。
施形態を適用した液晶表示装置の各製造工程を示したも
のである。そこで、これらの図を順に参照しながら、こ
の実施形態におけるパターン形成方法について説明す
る。
【００１５】まず、図６に示すように、ガラス基板４１
の上面にアルミニウム等からなるゲートライン等形成用
膜（パターン形成用膜）４２を成膜し、ゲートライン等
形成用膜４２にチタンやリン等の不純物をイオン注入す
る。この場合、ゲートライン等形成用膜４２には、不純
物がその濃度をゲートライン等形成用膜４２の下面側か
ら上面側に向かうに従って漸次薄くするようにイオン注
入される。次に、図７に示すように、ゲートライン等形
成用膜４２の上面の所定の箇所にレジストパターン４３
を形成する。次に、このレジストパターン４３をマスク
としてゲートライン等形成用膜４２をウエットエッチン
グすると、図８に示すように、レジストパターン４３下
にゲート電極４４を含むゲートライン４５および補助容
量ライン４６が形成される。この場合、不純物濃度が高
いほどエッチング速度が遅くなるので、ゲートライン等
形成用膜４２の下面側ほどエッチング速度が遅くなり、
ゲート電極４４を含むゲートライン４５および補助容量
ライン４６の幅方向両端部４４ａ、４５ａ、４６ａの傾
斜がなだらかになる。次に、レジストパターン４３を剥
離すると、図９に示すようになる。
の上面にアルミニウム等からなるゲートライン等形成用
膜（パターン形成用膜）４２を成膜し、ゲートライン等
形成用膜４２にチタンやリン等の不純物をイオン注入す
る。この場合、ゲートライン等形成用膜４２には、不純
物がその濃度をゲートライン等形成用膜４２の下面側か
ら上面側に向かうに従って漸次薄くするようにイオン注
入される。次に、図７に示すように、ゲートライン等形
成用膜４２の上面の所定の箇所にレジストパターン４３
を形成する。次に、このレジストパターン４３をマスク
としてゲートライン等形成用膜４２をウエットエッチン
グすると、図８に示すように、レジストパターン４３下
にゲート電極４４を含むゲートライン４５および補助容
量ライン４６が形成される。この場合、不純物濃度が高
いほどエッチング速度が遅くなるので、ゲートライン等
形成用膜４２の下面側ほどエッチング速度が遅くなり、
ゲート電極４４を含むゲートライン４５および補助容量
ライン４６の幅方向両端部４４ａ、４５ａ、４６ａの傾
斜がなだらかになる。次に、レジストパターン４３を剥
離すると、図９に示すようになる。
【００１６】次に、図１０に示すように、ゲート電極４
４、ゲートライン４５および補助容量ライン４６を含む
ガラス基板４１の上面全体にゲート絶縁膜４７を形成す
る。次に、ゲート絶縁膜４７の上面の所定の箇所にアモ
ルファスシリコンからなる半導体薄膜４８を形成する。
次に、半導体薄膜４８の上面の中央部にチャネル保護膜
４９を形成する。次に、半導体薄膜４８およびチャネル
保護膜４９の上面の両側にｎ+シリコンからなるオーミ
ックコンタクト層５０を形成する。次に、オーミックコ
ンタクト層５０の各上面にドレイン電極５１およびソー
ス電極５２を形成し、またドレイン電極５１およびソー
ス電極５２の形成と同時にドレインライン５３を形成す
る。なお、ソース電極５２等を形成する前に、ゲート絶
縁膜４７の上面の所定の箇所にＩＴＯからなる画素電極
５４をソース電極５２と接続するように形成する。
４、ゲートライン４５および補助容量ライン４６を含む
ガラス基板４１の上面全体にゲート絶縁膜４７を形成す
る。次に、ゲート絶縁膜４７の上面の所定の箇所にアモ
ルファスシリコンからなる半導体薄膜４８を形成する。
次に、半導体薄膜４８の上面の中央部にチャネル保護膜
４９を形成する。次に、半導体薄膜４８およびチャネル
保護膜４９の上面の両側にｎ+シリコンからなるオーミ
ックコンタクト層５０を形成する。次に、オーミックコ
ンタクト層５０の各上面にドレイン電極５１およびソー
ス電極５２を形成し、またドレイン電極５１およびソー
ス電極５２の形成と同時にドレインライン５３を形成す
る。なお、ソース電極５２等を形成する前に、ゲート絶
縁膜４７の上面の所定の箇所にＩＴＯからなる画素電極
５４をソース電極５２と接続するように形成する。
【００１７】このように、このパターン形成方法では、
ゲートライン等形成用膜４２に不純物をその濃度が下面
側から上面側に向かうに従って漸次薄くなるように注入
し、ゲートライン等形成用膜４２上にレジストパターン
４３を設け、レジストパターン４３をマスクとしてウエ
ットエッチングすることにより、下面側から上面側に向
かうに従って漸次幅狭となったゲート電極４４を含むゲ
ートライン４５および補助容量ライン４６を形成するの
で、エッチング液が経時的に劣化しても、ゲート電極４
４を含むゲートライン４５および補助容量ライン４６の
幅方向両端部４４ａ、４５ａ、４６ａの傾斜をなだらか
にすることができる。
ゲートライン等形成用膜４２に不純物をその濃度が下面
側から上面側に向かうに従って漸次薄くなるように注入
し、ゲートライン等形成用膜４２上にレジストパターン
４３を設け、レジストパターン４３をマスクとしてウエ
ットエッチングすることにより、下面側から上面側に向
かうに従って漸次幅狭となったゲート電極４４を含むゲ
ートライン４５および補助容量ライン４６を形成するの
で、エッチング液が経時的に劣化しても、ゲート電極４
４を含むゲートライン４５および補助容量ライン４６の
幅方向両端部４４ａ、４５ａ、４６ａの傾斜をなだらか
にすることができる。
【００１８】なお、上記第１および第２実施形態では、
ゲート電極２４、４４を含むゲートライン２５、４５お
よび補助容量ライン２６、４６を形成する場合について
説明したが、これに限らず、例えば絶縁膜からなるパタ
ーンを形成する場合にも適用することができる。また、
上記第１および第２実施形態では、この発明を逆スタガ
型の薄膜トランジスタに適用した場合について説明した
が、これに限らず、コプラナ型の薄膜トランジスタでも
よく、またガラス基板上にソース電極およびドレイン電
極を含むドレインラインが形成されたスタガ型の薄膜ト
ランジスタ等にも適用することができる。
ゲート電極２４、４４を含むゲートライン２５、４５お
よび補助容量ライン２６、４６を形成する場合について
説明したが、これに限らず、例えば絶縁膜からなるパタ
ーンを形成する場合にも適用することができる。また、
上記第１および第２実施形態では、この発明を逆スタガ
型の薄膜トランジスタに適用した場合について説明した
が、これに限らず、コプラナ型の薄膜トランジスタでも
よく、またガラス基板上にソース電極およびドレイン電
極を含むドレインラインが形成されたスタガ型の薄膜ト
ランジスタ等にも適用することができる。
【００１９】
【発明の効果】以上説明したように、請求項１記載の発
明によれば、レジストパターンをマスクとしてウエット
エッチング、洗浄、乾燥を複数回繰り返すことにより、
下面側から上面側に向かうに従って漸次幅狭となったパ
ターンを形成するので、エッチング液が経時的に劣化し
ても、パターンの幅方向両端部の傾斜をなだらかにする
ことができる。
明によれば、レジストパターンをマスクとしてウエット
エッチング、洗浄、乾燥を複数回繰り返すことにより、
下面側から上面側に向かうに従って漸次幅狭となったパ
ターンを形成するので、エッチング液が経時的に劣化し
ても、パターンの幅方向両端部の傾斜をなだらかにする
ことができる。
【図１】この発明の第１実施形態を適用した液晶表示装
置の製造に際し、当初の工程を示す断面図。
置の製造に際し、当初の工程を示す断面図。
【図２】図１に続く工程を示す断面図。
【図３】図２の一部を示す断面図。
【図４】図２に続く工程を示す断面図。
【図５】図４に続く工程を示す断面図。
【図６】この発明の第２実施形態を適用した液晶表示装
置の製造に際し、当初の工程を示す断面図。
置の製造に際し、当初の工程を示す断面図。
【図７】図６に続く工程を示す断面図。
【図８】図７に続く工程を示す断面図。
【図９】図８に続く工程を示す断面図。
【図１０】図９に続く工程を示す断面図。
【図１１】従来の液晶表示装置におけるアクティブマト
リクスパネルの一部を示す平面図。
リクスパネルの一部を示す平面図。
【図１２】図１１のＸ−Ｘ線に沿う断面図。
【図１３】従来の液晶表示装置の製造に際し、当初の工
程を示す断面図。
程を示す断面図。
【図１４】図１３に続く工程を示す断面図。
２１ ガラス基板 ２２ ゲートライン等形成用膜 ２３ レジストパターン ２４ ゲート電極 ２５ ゲートライン ２６ 補助容量ライン ３３ ドレインライン
Claims (2)
- 【請求項１】 基板上にパターン形成用膜を設け、該パ
ターン形成用膜上にレジストパターンを設け、該レジス
トパターンをマスクとしてウエットエッチング、洗浄、
乾燥を複数回繰り返すことにより、下面側から上面側に
向かうに従って漸次幅狭となったパターンを形成するこ
とを特徴とするパターン形成方法。 - 【請求項２】 前記パターンは逆スタガ型の薄膜トラン
ジスタにおけるゲート電極であることを特徴とする請求
項１記載のパターン形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35256096A JPH10170960A (ja) | 1996-12-16 | 1996-12-16 | パターン形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35256096A JPH10170960A (ja) | 1996-12-16 | 1996-12-16 | パターン形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10170960A true JPH10170960A (ja) | 1998-06-26 |
Family
ID=18424903
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35256096A Pending JPH10170960A (ja) | 1996-12-16 | 1996-12-16 | パターン形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10170960A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7223641B2 (en) | 2004-03-26 | 2007-05-29 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, method for manufacturing the same, liquid crystal television and EL television |
| JP2009069242A (ja) * | 2007-09-11 | 2009-04-02 | Nippon Zeon Co Ltd | グリッド偏光フィルムの製造方法 |
| US7759735B2 (en) | 2004-08-20 | 2010-07-20 | Semiconductor Energy Laboratory Co., Ltd. | Display device provided with semiconductor element and manufacturing method thereof, and electronic device installed with display device provided with semiconductor element |
| CN104035222A (zh) * | 2014-06-13 | 2014-09-10 | 京东方科技集团股份有限公司 | 阵列基板、显示面板和显示装置 |
-
1996
- 1996-12-16 JP JP35256096A patent/JPH10170960A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7223641B2 (en) | 2004-03-26 | 2007-05-29 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, method for manufacturing the same, liquid crystal television and EL television |
| US7759735B2 (en) | 2004-08-20 | 2010-07-20 | Semiconductor Energy Laboratory Co., Ltd. | Display device provided with semiconductor element and manufacturing method thereof, and electronic device installed with display device provided with semiconductor element |
| US8003420B2 (en) | 2004-08-20 | 2011-08-23 | Semiconductor Energy Laboratory Co., Ltd. | Display device provided with semiconductor element and manufacturing method thereof, and electronic device installed with display device provided with semiconductor element |
| JP2009069242A (ja) * | 2007-09-11 | 2009-04-02 | Nippon Zeon Co Ltd | グリッド偏光フィルムの製造方法 |
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| US9543332B2 (en) | 2014-06-13 | 2017-01-10 | Boe Technology Group Co., Ltd. | Array substrate, display panel and display device |
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