JPH10171548A - 中間位相クロック生成回路 - Google Patents
中間位相クロック生成回路Info
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- JPH10171548A JPH10171548A JP8329680A JP32968096A JPH10171548A JP H10171548 A JPH10171548 A JP H10171548A JP 8329680 A JP8329680 A JP 8329680A JP 32968096 A JP32968096 A JP 32968096A JP H10171548 A JPH10171548 A JP H10171548A
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Abstract
(57)【要約】
【課題】 動作精度および動作の安定性を向上でき、か
つ、基板上に回路のレイアウトの面積の増大を防止でき
る中間位相クロック生成回路を実現する。 【解決手段】 入力信号に対して同じ遅延時間を与える
遅延回路１０，２０を直列に接続してクロック信号ＣＬ
Ｋ1 を遅延させ、遅延回路２０の出力信号とクロック信
号ＣＬＫ2 の位相を位相比較器３０により比較し、これ
らの信号の位相差に応じてアップダウン信号ＳUDを発生
し、遅延制御回路４０に出力し、遅延制御回路４０はア
ップダウン信号ＳUDに応じて、遅延制御信号Ｓ４０の各
ビットを設定し、遅延回路１０，２０にそれぞれ出力
し、遅延回路２０の出力信号の位相とクロック信号ＣＬ
Ｋ2 の位相が一致するように遅延回路１０，２０の遅延
時間を制御するので、遅延回路１０の出力端子からクロ
ック信号ＣＬＫ1 ，ＣＬＫ2 の中間位相を有するクロッ
ク信号ＣＬＫ3 が得られる。
つ、基板上に回路のレイアウトの面積の増大を防止でき
る中間位相クロック生成回路を実現する。 【解決手段】 入力信号に対して同じ遅延時間を与える
遅延回路１０，２０を直列に接続してクロック信号ＣＬ
Ｋ1 を遅延させ、遅延回路２０の出力信号とクロック信
号ＣＬＫ2 の位相を位相比較器３０により比較し、これ
らの信号の位相差に応じてアップダウン信号ＳUDを発生
し、遅延制御回路４０に出力し、遅延制御回路４０はア
ップダウン信号ＳUDに応じて、遅延制御信号Ｓ４０の各
ビットを設定し、遅延回路１０，２０にそれぞれ出力
し、遅延回路２０の出力信号の位相とクロック信号ＣＬ
Ｋ2 の位相が一致するように遅延回路１０，２０の遅延
時間を制御するので、遅延回路１０の出力端子からクロ
ック信号ＣＬＫ1 ，ＣＬＫ2 の中間位相を有するクロッ
ク信号ＣＬＫ3 が得られる。
Description
【０００１】
【発明の属する技術分野】本発明は、周波数は同じく位
相の異なる二つの入力クロック信号に応じて、これらの
クロック信号の中間位相を有するクロック信号を生成す
る中間位相クロック生成回路に関するものである。
相の異なる二つの入力クロック信号に応じて、これらの
クロック信号の中間位相を有するクロック信号を生成す
る中間位相クロック生成回路に関するものである。
【０００２】
【従来の技術】共通のシステムクロック信号により動作
タイミングが制御されるいわゆる同期型回路において
は、クロック信号の転送線遅延などで生じた遅延時間に
より、回路の異なる部分の動作タイミングずれが生じる
ことがある。これを回避するため、途中で折り返された
一対のクロック信号転送線上、折り返し点から見て等距
離にある二つのノードから位相の異なる二つのクロック
信号を取り出して、両者の中間位相を有するクロック信
号を発生することにより、回路の任意の部分において
も、タイミングずれのない動作クロック信号を得られ
る。
タイミングが制御されるいわゆる同期型回路において
は、クロック信号の転送線遅延などで生じた遅延時間に
より、回路の異なる部分の動作タイミングずれが生じる
ことがある。これを回避するため、途中で折り返された
一対のクロック信号転送線上、折り返し点から見て等距
離にある二つのノードから位相の異なる二つのクロック
信号を取り出して、両者の中間位相を有するクロック信
号を発生することにより、回路の任意の部分において
も、タイミングずれのない動作クロック信号を得られ
る。
【０００３】図１２は従来の中間位相クロック生成回路
の一構成例を示す回路図である。図１２に示すように、
本例の中間位相クロック生成回路は、二つの演算増幅器
（オペアンプ）ＡＭＰ1 ，ＡＭＰ2 および比較器（コン
パレータ）ＣＭＰにより構成されている。
の一構成例を示す回路図である。図１２に示すように、
本例の中間位相クロック生成回路は、二つの演算増幅器
（オペアンプ）ＡＭＰ1 ，ＡＭＰ2 および比較器（コン
パレータ）ＣＭＰにより構成されている。
【０００４】オペアンプＡＭＰ1 ，ＡＭＰ2 に位相の異
なるクロック信号ＣＬＫ1 ，ＣＬＫ2 が入力され、そし
て、これらのオペアンプの出力信号がコンパレータＣＭ
Ｐに入力され、コンパレータＣＭＰにより入力されたク
ロック信号ＣＬＫ1 ，ＣＬＫ2 の中間位相のクロック信
号ＣＬＫ3 が生成される。
なるクロック信号ＣＬＫ1 ，ＣＬＫ2 が入力され、そし
て、これらのオペアンプの出力信号がコンパレータＣＭ
Ｐに入力され、コンパレータＣＭＰにより入力されたク
ロック信号ＣＬＫ1 ，ＣＬＫ2 の中間位相のクロック信
号ＣＬＫ3 が生成される。
【０００５】以下、図１２を参照しつつ、本例の中間位
相クロック生成回路の構成および動作について、簡単に
説明する。クロック信号ＣＬＫ1 ，ＣＬＫ2 はそれぞれ
入力端子Ｔ1 ，Ｔ2 に入力される。入力端子Ｔ1 は抵抗
素子Ｒ1 を介してオペアンプＡＭＰ1 の反転入力端子
“−”に接続され、オペアンプＡＭＰ1 の非反転入力端
子“＋”は基準電圧Ｖref の供給線に接続されている。
さらにオペアンプＡＭＰ1 の反転入力端子“−”と出力
端子ＮＤ1 間にキャパシタＣ1 が接続されている。
相クロック生成回路の構成および動作について、簡単に
説明する。クロック信号ＣＬＫ1 ，ＣＬＫ2 はそれぞれ
入力端子Ｔ1 ，Ｔ2 に入力される。入力端子Ｔ1 は抵抗
素子Ｒ1 を介してオペアンプＡＭＰ1 の反転入力端子
“−”に接続され、オペアンプＡＭＰ1 の非反転入力端
子“＋”は基準電圧Ｖref の供給線に接続されている。
さらにオペアンプＡＭＰ1 の反転入力端子“−”と出力
端子ＮＤ1 間にキャパシタＣ1 が接続されている。
【０００６】入力端子Ｔ2 が抵抗素子Ｒ2 を介してオペ
アンプＡＭＰ2 の反転入力端子“−”に接続され、オペ
アンプＡＭＰ2 の非反転入力端子“＋”は基準電圧Ｖ
ref の供給線に接続されている。さらにオペアンプＡＭ
Ｐ2 の反転入力端子“−”と出力端子ＮＤ2 間にキャパ
シタＣ2 が接続されている。
アンプＡＭＰ2 の反転入力端子“−”に接続され、オペ
アンプＡＭＰ2 の非反転入力端子“＋”は基準電圧Ｖ
ref の供給線に接続されている。さらにオペアンプＡＭ
Ｐ2 の反転入力端子“−”と出力端子ＮＤ2 間にキャパ
シタＣ2 が接続されている。
【０００７】オペアンプＡＭＰ1 の出力端子ＮＤ1 は抵
抗素子Ｒ3 を介してコンパレータＣＭＰの反転入力端子
“−”に接続され、オペアンプＡＭＰ2 の出力端子ＮＤ
2 は抵抗素子Ｒ4 を介してコンパレータＣＭＰの非反転
入力端子“＋”に接続されている。コンパレータＣＭＰ
の出力端子は中間位相クロック信号ＣＬＫ3 の出力端子
Ｔ3 に接続されている。
抗素子Ｒ3 を介してコンパレータＣＭＰの反転入力端子
“−”に接続され、オペアンプＡＭＰ2 の出力端子ＮＤ
2 は抵抗素子Ｒ4 を介してコンパレータＣＭＰの非反転
入力端子“＋”に接続されている。コンパレータＣＭＰ
の出力端子は中間位相クロック信号ＣＬＫ3 の出力端子
Ｔ3 に接続されている。
【０００８】オペアンプＡＭＰ1 、抵抗素子Ｒ1 および
キャパシタＣ1 により積分回路が構成され、オペアンプ
ＡＭＰ1 の出力端子ＮＤ1 に入力端子Ｔ1 に入力された
信号の積分信号が得られる。同様に、オペアンプＡＭＰ
2 、抵抗素子Ｒ2 およびキャパシタＣ2 により積分回路
が構成され、オペアンプＡＭＰ2 の出力端子ＮＤ2 に入
力端子Ｔ2 に入力された信号の積分信号が得られる。
キャパシタＣ1 により積分回路が構成され、オペアンプ
ＡＭＰ1 の出力端子ＮＤ1 に入力端子Ｔ1 に入力された
信号の積分信号が得られる。同様に、オペアンプＡＭＰ
2 、抵抗素子Ｒ2 およびキャパシタＣ2 により積分回路
が構成され、オペアンプＡＭＰ2 の出力端子ＮＤ2 に入
力端子Ｔ2 に入力された信号の積分信号が得られる。
【０００９】ここで、クロック信号ＣＬＫ1 ，ＣＬＫ2
の周波数に応じてこれらの積分回路の時定数を設定する
ことにより、図１３に示す三角形の信号（三角波）Ｖ
ND1 ，ＶND2 が得られる。なお、オペアンプＡＭＰ1 の
出力端子ＮＤ1 とオペアンプＡＭＰ2 から得られた三角
波ＶND1 ，ＶND2 の位相差は、クロック信号ＣＬＫ1 ，
ＣＬＫ2 の位相差と同じである。
の周波数に応じてこれらの積分回路の時定数を設定する
ことにより、図１３に示す三角形の信号（三角波）Ｖ
ND1 ，ＶND2 が得られる。なお、オペアンプＡＭＰ1 の
出力端子ＮＤ1 とオペアンプＡＭＰ2 から得られた三角
波ＶND1 ，ＶND2 の位相差は、クロック信号ＣＬＫ1 ，
ＣＬＫ2 の位相差と同じである。
【００１０】積分回路により得られた二つの三角波Ｖ
ND1 ，ＶND2 を抵抗素子Ｒ3 ，Ｒ4 を介してそれぞれコ
ンパレータＣＭＰの反転入力端子“−”および非反転入
力端子“＋”に入力することで、クロック信号ＣＬ
Ｋ1 ，ＣＬＫ2 の中間位相を有するクロック信号ＣＬＫ
3 がコンパレータＣＭＰの出力端子に出力される。
ND1 ，ＶND2 を抵抗素子Ｒ3 ，Ｒ4 を介してそれぞれコ
ンパレータＣＭＰの反転入力端子“−”および非反転入
力端子“＋”に入力することで、クロック信号ＣＬ
Ｋ1 ，ＣＬＫ2 の中間位相を有するクロック信号ＣＬＫ
3 がコンパレータＣＭＰの出力端子に出力される。
【００１１】
【発明が解決しようとする課題】ところで、上述した従
来の中間位相クロック生成回路は、オペアンプ、抵抗素
子およびキャパシタを使用したアナログ回路により構成
され、半導体基板上に形成される抵抗素子およびキャパ
シタの精度は低いので、中間位相クロック生成回路の動
作精度が低下する恐れがある。また、抵抗素子およびキ
ャパシタなどを基板上に形成するために、回路レイアウ
ト面積の増大を招くという問題がある。
来の中間位相クロック生成回路は、オペアンプ、抵抗素
子およびキャパシタを使用したアナログ回路により構成
され、半導体基板上に形成される抵抗素子およびキャパ
シタの精度は低いので、中間位相クロック生成回路の動
作精度が低下する恐れがある。また、抵抗素子およびキ
ャパシタなどを基板上に形成するために、回路レイアウ
ト面積の増大を招くという問題がある。
【００１２】本発明はかかる事情に鑑みてなされたもの
であり、その目的は動作精度を低下させることなく、し
かも回路レイアウト面積の増大を防止できる中間位相ク
ロック生成回路を提供することにある。
であり、その目的は動作精度を低下させることなく、し
かも回路レイアウト面積の増大を防止できる中間位相ク
ロック生成回路を提供することにある。
【００１３】
【課題を解決するための手段】上記目的を達成するた
め、本発明は位相の異なる第１および第２のクロック信
号の中間位相を有するクロック信号を生成する中間位相
クロック生成回路であって、上記第１のクロック信号を
第１の遅延時間で遅延して出力する第１の遅延回路と、
上記第１の遅延回路の出力クロック信号を第２の遅延時
間で遅延して出力する第２の遅延回路と、上記第２の遅
延回路の出力信号の位相と上記第２のクロック信号の位
相を比較し、比較結果に応じた位相差信号を出力する位
相比較回路と、上記位相差信号に応じて上記第２の遅延
回路の出力信号の位相と上記第２のクロック信号の位相
と一致するように上記第１および第２の遅延回路の遅延
時間を制御する遅延制御回路とを有する。
め、本発明は位相の異なる第１および第２のクロック信
号の中間位相を有するクロック信号を生成する中間位相
クロック生成回路であって、上記第１のクロック信号を
第１の遅延時間で遅延して出力する第１の遅延回路と、
上記第１の遅延回路の出力クロック信号を第２の遅延時
間で遅延して出力する第２の遅延回路と、上記第２の遅
延回路の出力信号の位相と上記第２のクロック信号の位
相を比較し、比較結果に応じた位相差信号を出力する位
相比較回路と、上記位相差信号に応じて上記第２の遅延
回路の出力信号の位相と上記第２のクロック信号の位相
と一致するように上記第１および第２の遅延回路の遅延
時間を制御する遅延制御回路とを有する。
【００１４】また、本発明では好適には上記第１および
第２の遅延回路の遅延時間は同じである。
第２の遅延回路の遅延時間は同じである。
【００１５】また、本発明では位相の異なる第１および
第２のクロック信号の中間位相を有するクロック信号を
生成する中間位相クロック生成回路であって、複数の遅
延素子が直列接続して構成され、上記第１のクロック信
号を第１の遅延時間で遅延して出力する第１の遅延回路
と、複数の遅延素子が直列接続して構成され、上記第１
の遅延回路の出力信号を第２の遅延時間で遅延して出力
する第２の遅延回路と、上記第２のクロック信号により
設定したタイミングで上記第２の遅延回路を構成する各
遅延素子の出力信号を出力端子に転送する複数のフリッ
プフロップにより構成され、上記各フリップフロップの
出力信号を上記第１および第２の遅延回路を構成する各
遅延素子に入力し、各遅延素子の遅延時間を制御し、上
記第２の遅延回路の出力信号の位相と上記第２のクロッ
ク信号の位相と一致するように上記第１および第２の遅
延回路の遅延時間を制御する遅延時間制御回路とを有す
る。
第２のクロック信号の中間位相を有するクロック信号を
生成する中間位相クロック生成回路であって、複数の遅
延素子が直列接続して構成され、上記第１のクロック信
号を第１の遅延時間で遅延して出力する第１の遅延回路
と、複数の遅延素子が直列接続して構成され、上記第１
の遅延回路の出力信号を第２の遅延時間で遅延して出力
する第２の遅延回路と、上記第２のクロック信号により
設定したタイミングで上記第２の遅延回路を構成する各
遅延素子の出力信号を出力端子に転送する複数のフリッ
プフロップにより構成され、上記各フリップフロップの
出力信号を上記第１および第２の遅延回路を構成する各
遅延素子に入力し、各遅延素子の遅延時間を制御し、上
記第２の遅延回路の出力信号の位相と上記第２のクロッ
ク信号の位相と一致するように上記第１および第２の遅
延回路の遅延時間を制御する遅延時間制御回路とを有す
る。
【００１６】さらに、本発明では好適には上記第１およ
び第２の遅延回路は、例えば、ｍ（ｍは正整数）段の遅
延素子により構成され、上記位相比較回路は上記第２の
クロック信号により動作タイミングが制御されるｍ段の
フリップフロップにより構成され、上記第２の遅延回路
を構成する各遅延素子の出力信号は上記位相比較回路を
構成する各フリップフロップのデータ入力端子に入力さ
れ、これらフリップフロップの出力信号は上記第１およ
び第２の遅延回路に供給され、これらの遅延回路を構成
する各遅延素子の遅延時間を制御する。
び第２の遅延回路は、例えば、ｍ（ｍは正整数）段の遅
延素子により構成され、上記位相比較回路は上記第２の
クロック信号により動作タイミングが制御されるｍ段の
フリップフロップにより構成され、上記第２の遅延回路
を構成する各遅延素子の出力信号は上記位相比較回路を
構成する各フリップフロップのデータ入力端子に入力さ
れ、これらフリップフロップの出力信号は上記第１およ
び第２の遅延回路に供給され、これらの遅延回路を構成
する各遅延素子の遅延時間を制御する。
【００１７】本発明によれば、直列に接続された第１お
よび第２の遅延回路により入力された第１のクロック信
号を遅延させ、位相比較器により第２の遅延回路から得
られたクロック信号と第２の入力クロック信号との位相
を比較して、比較結果に応じた位相差信号を発生し、遅
延制御回路に出力する。遅延制御回路は位相比較器から
の位相差信号に応じて第１および第２の遅延回路の遅延
時間を制御する。このため、例えば、第１の遅延回路と
第２の遅延回路の遅延時間が同じく、かつ、遅延制御回
路により第２の遅延回路から出力された遅延信号の位相
が第２の入力クロック信号の位相と一致するように遅延
時間が制御された場合、上記第１と第２の遅延回路の中
間点、即ち上記第１の遅延回路の出力端子から、第１お
よび第２のクロック信号の中間位相を有するクロック信
号が得られる。
よび第２の遅延回路により入力された第１のクロック信
号を遅延させ、位相比較器により第２の遅延回路から得
られたクロック信号と第２の入力クロック信号との位相
を比較して、比較結果に応じた位相差信号を発生し、遅
延制御回路に出力する。遅延制御回路は位相比較器から
の位相差信号に応じて第１および第２の遅延回路の遅延
時間を制御する。このため、例えば、第１の遅延回路と
第２の遅延回路の遅延時間が同じく、かつ、遅延制御回
路により第２の遅延回路から出力された遅延信号の位相
が第２の入力クロック信号の位相と一致するように遅延
時間が制御された場合、上記第１と第２の遅延回路の中
間点、即ち上記第１の遅延回路の出力端子から、第１お
よび第２のクロック信号の中間位相を有するクロック信
号が得られる。
【００１８】このように、本発明の中間位相クロック生
成回路はディジタル回路により構成できるので、アナロ
グ回路では積分回路を構成するに必要な抵抗素子および
キャパシタは不要となり、回路の動作精度の向上が図
れ、かつ、基板上回路のレイアウト面積の増大を回避で
きる。
成回路はディジタル回路により構成できるので、アナロ
グ回路では積分回路を構成するに必要な抵抗素子および
キャパシタは不要となり、回路の動作精度の向上が図
れ、かつ、基板上回路のレイアウト面積の増大を回避で
きる。
【００１９】
【発明の実施の形態】第１実施形態 図１は本発明に係る中間位相クロック生成回路の第１の
実施形態を示すブロック図である。本実施形態の中間位
相クロック生成回路は遅延回路１０，２０、位相比較器
３０および遅延制御回路４０により構成されている。な
お、本例においては、遅延回路１０と２０は入力信号に
対して同じ遅延時間ｔD を与えるものとし、かつ、遅延
時間ｔD は遅延制御回路４０からの制御信号Ｓ４０に応
じて制御される。
実施形態を示すブロック図である。本実施形態の中間位
相クロック生成回路は遅延回路１０，２０、位相比較器
３０および遅延制御回路４０により構成されている。な
お、本例においては、遅延回路１０と２０は入力信号に
対して同じ遅延時間ｔD を与えるものとし、かつ、遅延
時間ｔD は遅延制御回路４０からの制御信号Ｓ４０に応
じて制御される。
【００２０】遅延回路１０にクロック信号ＣＬＫ1 が入
力される。クロック信号ＣＬＫ1 が遅延回路１０により
遅延時間ｔD で遅延されて、さらに遅延回路２０に入力
される。遅延回路２０に入力されたクロック信号が遅延
時間ｔD で遅延され位相比較器３０に入力される。
力される。クロック信号ＣＬＫ1 が遅延回路１０により
遅延時間ｔD で遅延されて、さらに遅延回路２０に入力
される。遅延回路２０に入力されたクロック信号が遅延
時間ｔD で遅延され位相比較器３０に入力される。
【００２１】位相比較器３０は遅延回路２０から入力さ
れた遅延信号と外部から入力されたクロック信号ＣＬＫ
2 の位相を比較して、比較結果に応じて位相差信号Ｓ３
０を発生し、遅延制御回路４０に出力する。
れた遅延信号と外部から入力されたクロック信号ＣＬＫ
2 の位相を比較して、比較結果に応じて位相差信号Ｓ３
０を発生し、遅延制御回路４０に出力する。
【００２２】遅延制御回路４０は位相比較器３０からの
位相差信号Ｓ３０を受けて、これに応じて遅延回路１
０，２０の遅延時間ｔD を制御するための遅延時間制御
信号Ｓ４０を発生し、それぞれ遅延回路１０，２０に出
力する。
位相差信号Ｓ３０を受けて、これに応じて遅延回路１
０，２０の遅延時間ｔD を制御するための遅延時間制御
信号Ｓ４０を発生し、それぞれ遅延回路１０，２０に出
力する。
【００２３】上述した中間位相クロック生成回路によ
り、入力端子Ｔ1 に入力されたクロック信号ＣＬＫ1 は
遅延回路１０により遅延時間ｔD で遅延され、さらに遅
延回路２０に入力される。遅延回路２０により遅延回路
１０の出力信号はさらに遅延時間ｔD で遅延され、遅延
信号は位相比較器３０に出力される。
り、入力端子Ｔ1 に入力されたクロック信号ＣＬＫ1 は
遅延回路１０により遅延時間ｔD で遅延され、さらに遅
延回路２０に入力される。遅延回路２０により遅延回路
１０の出力信号はさらに遅延時間ｔD で遅延され、遅延
信号は位相比較器３０に出力される。
【００２４】位相比較器３０により遅延回路２０からの
遅延したクロック信号Ｓ２０と入力端子Ｔ2 に入力され
たクロック信号ＣＬＫ2 との位相が比較され、これらの
信号の位相差に応じた位相差信号Ｓ３０が生成され、遅
延制御回路４０に出力される。
遅延したクロック信号Ｓ２０と入力端子Ｔ2 に入力され
たクロック信号ＣＬＫ2 との位相が比較され、これらの
信号の位相差に応じた位相差信号Ｓ３０が生成され、遅
延制御回路４０に出力される。
【００２５】遅延制御回路４０により遅延制御信号Ｓ４
０が生成され、それぞれ遅延回路１０および遅延回路２
０に出力される。遅延制御信号Ｓ４０により遅延回路１
０および遅延回路２０の遅延時間ｔD が制御される。そ
の結果、例えば、遅延回路２０により出力された遅延信
号の位相が入力端子Ｔ2 から入力されたクロック信号Ｃ
ＬＫ2 の位相と一致するように制御される。
０が生成され、それぞれ遅延回路１０および遅延回路２
０に出力される。遅延制御信号Ｓ４０により遅延回路１
０および遅延回路２０の遅延時間ｔD が制御される。そ
の結果、例えば、遅延回路２０により出力された遅延信
号の位相が入力端子Ｔ2 から入力されたクロック信号Ｃ
ＬＫ2 の位相と一致するように制御される。
【００２６】このため、信号Ｓ２０とクロック信号ＣＬ
Ｋ2 との位相が一致するとき、遅延回路１０の出力端子
からクロック信号ＣＬＫ1 とクロック信号ＣＬＫ2 の中
間位相を有するクロック信号ＣＬＫ3 が得られる。
Ｋ2 との位相が一致するとき、遅延回路１０の出力端子
からクロック信号ＣＬＫ1 とクロック信号ＣＬＫ2 の中
間位相を有するクロック信号ＣＬＫ3 が得られる。
【００２７】以下、図２〜図７を参照しつつ、本実施形
態の中間位相クロック生成回路の詳細な回路構成および
その動作について説明する。前述のように、遅延回路１
０，２０は同様の構成を有し、遅延制御回路４０から遅
延制御信号Ｓ４０を受け、入力信号に対して同様な遅延
時間ｔD を与える。ここで、遅延回路１０を例として本
実施形態に用いられている遅延回路の構成および動作を
説明する。
態の中間位相クロック生成回路の詳細な回路構成および
その動作について説明する。前述のように、遅延回路１
０，２０は同様の構成を有し、遅延制御回路４０から遅
延制御信号Ｓ４０を受け、入力信号に対して同様な遅延
時間ｔD を与える。ここで、遅延回路１０を例として本
実施形態に用いられている遅延回路の構成および動作を
説明する。
【００２８】図２は遅延回路１０の一構成例を示す回路
図である。図示のように、遅延回路１０は、例えば、６
つの遅延段１１，１２，１３，１４，１５，１６により
構成されている。これらの遅延段は直列に接続されてい
る。即ち、前段の遅延段の出力端子は後段の遅延段の入
力端子に接続されている。初段の遅延段１１の入力端子
はクロック信号の入力端子ＴINに接続され、最後の遅延
段１６の出力端子は遅延信号の出力端子ＴOUT に接続さ
れている。なお、本実施形態において、遅延回路を構成
する遅延段の段数は６に限定するものではなく、動作精
度および動作安定性などを考慮して、遅延段数を適切に
設定できる。
図である。図示のように、遅延回路１０は、例えば、６
つの遅延段１１，１２，１３，１４，１５，１６により
構成されている。これらの遅延段は直列に接続されてい
る。即ち、前段の遅延段の出力端子は後段の遅延段の入
力端子に接続されている。初段の遅延段１１の入力端子
はクロック信号の入力端子ＴINに接続され、最後の遅延
段１６の出力端子は遅延信号の出力端子ＴOUT に接続さ
れている。なお、本実施形態において、遅延回路を構成
する遅延段の段数は６に限定するものではなく、動作精
度および動作安定性などを考慮して、遅延段数を適切に
設定できる。
【００２９】各遅延段１１，１２，１３，１４，１５，
１６の遅延時間は遅延制御回路４０からの遅延制御信号
Ｓ４０１，Ｓ４０２，Ｓ４０３，Ｓ４０４，Ｓ４０５，
Ｓ４０６により制御される。
１６の遅延時間は遅延制御回路４０からの遅延制御信号
Ｓ４０１，Ｓ４０２，Ｓ４０３，Ｓ４０４，Ｓ４０５，
Ｓ４０６により制御される。
【００３０】各遅延段１１，１２，…，１６は同様な構
成を有するので、ここで、その中の一つ、例えば、遅延
段１１の構成および動作を図３、図４を参照しつつ、説
明する。遅延段１１はバッファＢＵＦ1 、遅延素子ＤＬ
Ｙ1 およびスイッチＳＷ1 により構成されている。図３
（ａ）は遅延段１１の構成を示し、図３（ｂ）および図
３（ｃ）はそれぞれ遅延段１１を構成する遅延素子ＤＬ
Ｙ1 およびスイッチＳＷ1 の構成を示している。
成を有するので、ここで、その中の一つ、例えば、遅延
段１１の構成および動作を図３、図４を参照しつつ、説
明する。遅延段１１はバッファＢＵＦ1 、遅延素子ＤＬ
Ｙ1 およびスイッチＳＷ1 により構成されている。図３
（ａ）は遅延段１１の構成を示し、図３（ｂ）および図
３（ｃ）はそれぞれ遅延段１１を構成する遅延素子ＤＬ
Ｙ1 およびスイッチＳＷ1 の構成を示している。
【００３１】遅延段１１の入力端子Ｔ00は前段の出力端
子に接続され、出力端子Ｔ01は後段の入力端子に接続さ
れている。また、入力端子ＴC から遅延制御信号Ｓ４０
１が入力される。バッファＢＵＦ1 の入力端子は遅延段
１１の入力端子Ｔ00に接続され、出力端子は遅延素子Ｄ
ＬＹ1 の入力端子およびスイッチＳＷ1 の接点１に接続
されている。遅延素子ＤＬＹ1 の出力端子はスイッチＳ
Ｗ1 の接点２に接続されている。スイッチＳＷ1 の接点
３は遅延段１１の出力端子Ｔ01に接続されている。スイ
ッチＳＷ1 は遅延制御信号Ｓ４０１に応じて接続状態を
制御する。例えば、遅延制御信号Ｓ４０１がローレベル
のとき接点３と接点１を接続し、遅延段１１の遅延時間
はバッファＢＵＦ1 の遅延時間のみとなる。逆に遅延制
御信号Ｓ４０１がハイレベルのとき接点３と接点２を接
続し、遅延段１１の遅延時間はバッファＢＵＦ1 の遅延
時間と遅延素子ＤＬＹ1 の遅延時間の和となる。
子に接続され、出力端子Ｔ01は後段の入力端子に接続さ
れている。また、入力端子ＴC から遅延制御信号Ｓ４０
１が入力される。バッファＢＵＦ1 の入力端子は遅延段
１１の入力端子Ｔ00に接続され、出力端子は遅延素子Ｄ
ＬＹ1 の入力端子およびスイッチＳＷ1 の接点１に接続
されている。遅延素子ＤＬＹ1 の出力端子はスイッチＳ
Ｗ1 の接点２に接続されている。スイッチＳＷ1 の接点
３は遅延段１１の出力端子Ｔ01に接続されている。スイ
ッチＳＷ1 は遅延制御信号Ｓ４０１に応じて接続状態を
制御する。例えば、遅延制御信号Ｓ４０１がローレベル
のとき接点３と接点１を接続し、遅延段１１の遅延時間
はバッファＢＵＦ1 の遅延時間のみとなる。逆に遅延制
御信号Ｓ４０１がハイレベルのとき接点３と接点２を接
続し、遅延段１１の遅延時間はバッファＢＵＦ1 の遅延
時間と遅延素子ＤＬＹ1 の遅延時間の和となる。
【００３２】図４は遅延段１１の動作時の入出力信号Ｓ
in，Ｓout および遅延制御信号Ｓ４０１の波形を示して
いる。図４において信号Ｓinは入力端子Ｔ00に入力され
たクロック信号であり、信号Ｓout は出力端子Ｔ01に出
力された遅延信号である。遅延時間制御信号Ｓ４０１は
遅延制御回路４０から入力された制御信号であり、ハイ
レベル、例えば電源電圧ＶCCレベルまたはローレベル、
例えば接地電位ＧＮＤレベルに保持されている。
in，Ｓout および遅延制御信号Ｓ４０１の波形を示して
いる。図４において信号Ｓinは入力端子Ｔ00に入力され
たクロック信号であり、信号Ｓout は出力端子Ｔ01に出
力された遅延信号である。遅延時間制御信号Ｓ４０１は
遅延制御回路４０から入力された制御信号であり、ハイ
レベル、例えば電源電圧ＶCCレベルまたはローレベル、
例えば接地電位ＧＮＤレベルに保持されている。
【００３３】遅延制御信号Ｓ４０１がローレベルに保持
されているとき、スイッチＳＷ1 が接点１に接続されて
いる。入力端子Ｔ00から入力された信号Ｓinはバッファ
ＢＵＦ1 の遅延時間ｔA を経て出力端子Ｔ01に出力され
る。即ち、この場合に入力信号Ｓinに対して出力信号Ｓ
out がバッファＢＵＦ1 一個分の遅延時間ｔA で遅延さ
れる。
されているとき、スイッチＳＷ1 が接点１に接続されて
いる。入力端子Ｔ00から入力された信号Ｓinはバッファ
ＢＵＦ1 の遅延時間ｔA を経て出力端子Ｔ01に出力され
る。即ち、この場合に入力信号Ｓinに対して出力信号Ｓ
out がバッファＢＵＦ1 一個分の遅延時間ｔA で遅延さ
れる。
【００３４】次いで、遅延制御信号Ｓ４０１がハイレベ
ルに保持されているとき、スイッチＳＷ1 が接点２に接
続されている。このため、入力端子Ｔ00から入力された
信号Ｓinは、バッファＢＵＦ1 および遅延素子ＤＬＹ1
の遅延時間を経て出力端子Ｔ01に現れる。ここで、遅延
素子ＤＬＹ1 の遅延時間をｔO とすると、入力信号Ｓin
に対して出力信号Ｓout が遅延時間“ｔO ＋ｔA ”で遅
延される。
ルに保持されているとき、スイッチＳＷ1 が接点２に接
続されている。このため、入力端子Ｔ00から入力された
信号Ｓinは、バッファＢＵＦ1 および遅延素子ＤＬＹ1
の遅延時間を経て出力端子Ｔ01に現れる。ここで、遅延
素子ＤＬＹ1 の遅延時間をｔO とすると、入力信号Ｓin
に対して出力信号Ｓout が遅延時間“ｔO ＋ｔA ”で遅
延される。
【００３５】このように、遅延制御信号Ｓ４０１がハイ
レベルに保持されているとき遅延段１１の遅延時間は
“ｔO ＋ｔA ”に設定され、逆に遅延制御信号Ｓ４０１
がローレベルに保持されているとき遅延段１１の遅延時
間はｔA に設定される。遅延制御信号Ｓ４０１のレベル
に応じて遅延段１１の遅延時間が制御される。
レベルに保持されているとき遅延段１１の遅延時間は
“ｔO ＋ｔA ”に設定され、逆に遅延制御信号Ｓ４０１
がローレベルに保持されているとき遅延段１１の遅延時
間はｔA に設定される。遅延制御信号Ｓ４０１のレベル
に応じて遅延段１１の遅延時間が制御される。
【００３６】このため、図２に示す複数の遅延段１１〜
１６が直列に接続されて構成された遅延回路１０の遅延
時間は遅延制御回路４０から入力された遅延制御信号Ｓ
４０により制御される。
１６が直列に接続されて構成された遅延回路１０の遅延
時間は遅延制御回路４０から入力された遅延制御信号Ｓ
４０により制御される。
【００３７】図５は遅延制御回路４０の一部分を示す回
路図である。図示のように、本実施形態の遅延制御回路
４０の部分回路４０ａは組合せ回路４１，４２，４３と
Ｄフリップフロップ５１，５２，５３により構成されて
いる。
路図である。図示のように、本実施形態の遅延制御回路
４０の部分回路４０ａは組合せ回路４１，４２，４３と
Ｄフリップフロップ５１，５２，５３により構成されて
いる。
【００３８】組合せ回路４１，４２，４３は現在の状態
を調べて、次にとるべき状態を決定する。Ｄフリップフ
ロップ５１，５２，５３はクロック信号ＣＬＫ1 により
動作タイミングが制御され、例えば、クロック信号ＣＬ
Ｋ1 の立ち上がりエッジにおいて、入力端子Ｄに入力さ
れた信号を保持し出力端子Ｑに転送する。
を調べて、次にとるべき状態を決定する。Ｄフリップフ
ロップ５１，５２，５３はクロック信号ＣＬＫ1 により
動作タイミングが制御され、例えば、クロック信号ＣＬ
Ｋ1 の立ち上がりエッジにおいて、入力端子Ｄに入力さ
れた信号を保持し出力端子Ｑに転送する。
【００３９】組合せ回路４１は入力端子Ａ，Ｂおよび入
力端子ｕ／ｄから入力された信号の状態に応じて出力端
子Ｙのレベルを決定する。出力端子Ｙの出力信号はクロ
ック信号ＣＬＫ1 の立ち上がりエッジにおいてＤフリッ
プフロップ５１に格納され、次回のクロック信号ＣＬＫ
1 の立ち上がりエッジまで保持される。なお、組合せ回
路４１，４２，４３の入力端子ｕ／ｄに位相比較器３０
からの位相差信号Ｓ４０（以下、アップダウン信号ＳUD
と表記する）が入力される。
力端子ｕ／ｄから入力された信号の状態に応じて出力端
子Ｙのレベルを決定する。出力端子Ｙの出力信号はクロ
ック信号ＣＬＫ1 の立ち上がりエッジにおいてＤフリッ
プフロップ５１に格納され、次回のクロック信号ＣＬＫ
1 の立ち上がりエッジまで保持される。なお、組合せ回
路４１，４２，４３の入力端子ｕ／ｄに位相比較器３０
からの位相差信号Ｓ４０（以下、アップダウン信号ＳUD
と表記する）が入力される。
【００４０】組合せ回路４１，４２，４３は同様な構成
を有するので、ここで、組合せ回路４１を例に、図６お
よび図７を参照しつつ、その構成および動作について説
明する。図６は組合せ回路４１の一構成例を示す回路図
である。図示のように、組合せ回路４１はＯＲゲートＯ
ＧＴ2 およびＡＮＤゲートＡＧＴ2 により構成されてい
る。
を有するので、ここで、組合せ回路４１を例に、図６お
よび図７を参照しつつ、その構成および動作について説
明する。図６は組合せ回路４１の一構成例を示す回路図
である。図示のように、組合せ回路４１はＯＲゲートＯ
ＧＴ2 およびＡＮＤゲートＡＧＴ2 により構成されてい
る。
【００４１】ＡＮＤゲートＡＧＴ2 の一方の入力端子は
入力端子Ａに接続され、他方の入力端子はＯＲゲートＯ
ＧＴ2 の出力端子に接続されている。ＡＮＤゲートＡＧ
Ｔ2の出力端子は組合せ回路４１の出力端子Ｙに接続さ
れている。ＯＲゲートＯＧＴ2 の一方の入力端子は入力
端子Ｂに接続され、他方の入力端子は入力端子ｕ／ｄに
接続されている。
入力端子Ａに接続され、他方の入力端子はＯＲゲートＯ
ＧＴ2 の出力端子に接続されている。ＡＮＤゲートＡＧ
Ｔ2の出力端子は組合せ回路４１の出力端子Ｙに接続さ
れている。ＯＲゲートＯＧＴ2 の一方の入力端子は入力
端子Ｂに接続され、他方の入力端子は入力端子ｕ／ｄに
接続されている。
【００４２】このように構成された組合せ回路４１は、
入力端子Ａ、Ｂおよびｕ／ｄの入力信号のレベルに応じ
て図７のに示すように出力信号Ｙのレベルが決定され
る。例えば、入力端子Ａにローレベル（図７において、
“０”で表す）の信号が入力されたとき、入力端子Ｂお
よびｕ／ｄのレベルに関係なく出力端子Ｙにローレベル
の信号が出力される。一方、入力端子Ａにハイレベル
（図７において、“１”で表す）の信号が入力されたと
き、出力端子Ｙの出力信号は入力端子Ｂおよびｕ／ｄの
入力信号の論理和となる。
入力端子Ａ、Ｂおよびｕ／ｄの入力信号のレベルに応じ
て図７のに示すように出力信号Ｙのレベルが決定され
る。例えば、入力端子Ａにローレベル（図７において、
“０”で表す）の信号が入力されたとき、入力端子Ｂお
よびｕ／ｄのレベルに関係なく出力端子Ｙにローレベル
の信号が出力される。一方、入力端子Ａにハイレベル
（図７において、“１”で表す）の信号が入力されたと
き、出力端子Ｙの出力信号は入力端子Ｂおよびｕ／ｄの
入力信号の論理和となる。
【００４３】図５に示すように、遅延制御回路におい
て、組合せ回路の入力端子Ａに、前段のＤフリップフロ
ップにより保持されている前段の組合せ回路の出力信号
が入力され、入力端子Ｂに、後段のＤフリップフロップ
により保持された後段の組合せ回路の出力信号が入力さ
れる。また、各組合せ回路の入力端子ｕ／ｄには位相比
較器３０からのアップダウン信号ＳUDが入力される。
て、組合せ回路の入力端子Ａに、前段のＤフリップフロ
ップにより保持されている前段の組合せ回路の出力信号
が入力され、入力端子Ｂに、後段のＤフリップフロップ
により保持された後段の組合せ回路の出力信号が入力さ
れる。また、各組合せ回路の入力端子ｕ／ｄには位相比
較器３０からのアップダウン信号ＳUDが入力される。
【００４４】前段の組合せ回路がローレベルの信号を出
力している場合、出力端子Ｙにもローレベルの信号が出
力される。前段の組合せ回路がハイレベルの信号を出力
している場合、出力端子Ｙの出力信号レベルは後段の出
力信号とアップダウン信号ＳUDの論理和で決まる。
力している場合、出力端子Ｙにもローレベルの信号が出
力される。前段の組合せ回路がハイレベルの信号を出力
している場合、出力端子Ｙの出力信号レベルは後段の出
力信号とアップダウン信号ＳUDの論理和で決まる。
【００４５】なお、初段の組合せ回路４１の入力端子Ａ
は電源電圧ＶCCの供給線に接続されており、組合せ回路
４１の出力信号Ｓ４０１は組合せ回路４２の出力信号Ｓ
４０２とアップダウン信号ＳUDとの論理和になる。ま
た、最終段の組合せ回路の入力端子Ｂは接地電位ＧＮＤ
に接続されており、最終段の組合せ回路の出力信号は、
前段の出力信号がローレベルのときローレベルに保持さ
れ、前段の出力信号がハイレベルのときアップダウン信
号ＳUDのレベルとなる。
は電源電圧ＶCCの供給線に接続されており、組合せ回路
４１の出力信号Ｓ４０１は組合せ回路４２の出力信号Ｓ
４０２とアップダウン信号ＳUDとの論理和になる。ま
た、最終段の組合せ回路の入力端子Ｂは接地電位ＧＮＤ
に接続されており、最終段の組合せ回路の出力信号は、
前段の出力信号がローレベルのときローレベルに保持さ
れ、前段の出力信号がハイレベルのときアップダウン信
号ＳUDのレベルとなる。
【００４６】このように構成された遅延制御回路４０に
おいて、出力端子Ｙの出力信号はＤフリップフロップに
より保持され、遅延制御信号として遅延回路１０および
２０に出力される。遅延回路１０および２０の遅延時間
ｔD は遅延制御信号Ｓ４０の各ビットのレベルに応じて
制御され、遅延回路２０の出力クロック信号の位相が決
定される。
おいて、出力端子Ｙの出力信号はＤフリップフロップに
より保持され、遅延制御信号として遅延回路１０および
２０に出力される。遅延回路１０および２０の遅延時間
ｔD は遅延制御信号Ｓ４０の各ビットのレベルに応じて
制御され、遅延回路２０の出力クロック信号の位相が決
定される。
【００４７】遅延回路２０の出力信号Ｓ２０の位相がク
ロック信号ＣＬＫ2 より進んでいる場合、位相比較器３
０によりハイレベルのアップダウン信号ＳUDが出力さ
れ、遅延制御回路４０に入力される。遅延回路１０およ
び２０は遅延制御回路４０からの遅延制御信号Ｓ４０を
受けて、遅延回路２０の出力信号Ｓ２０の位相遅れ幅が
大きくなる。
ロック信号ＣＬＫ2 より進んでいる場合、位相比較器３
０によりハイレベルのアップダウン信号ＳUDが出力さ
れ、遅延制御回路４０に入力される。遅延回路１０およ
び２０は遅延制御回路４０からの遅延制御信号Ｓ４０を
受けて、遅延回路２０の出力信号Ｓ２０の位相遅れ幅が
大きくなる。
【００４８】逆に、遅延回路２０の出力信号Ｓ２０の位
相がクロック信号ＣＬＫ2 の位相より遅れた場合、位相
比較器３０によりローレベルのアップダウン信号ＳUDが
出力され、遅延制御回路４０に入力される。
相がクロック信号ＣＬＫ2 の位相より遅れた場合、位相
比較器３０によりローレベルのアップダウン信号ＳUDが
出力され、遅延制御回路４０に入力される。
【００４９】遅延回路２０の出力信号がクロック信号Ｃ
ＬＫ2 の位相と一致するように遅延回路１０および２０
の遅延時間が制御されるので、遅延回路１０の出力端子
から、クロック信号ＣＬＫ1 とクロック信号ＣＬＫ2 の
中間位相を有するクロック信号ＣＬＫ3 が出力される。
ＬＫ2 の位相と一致するように遅延回路１０および２０
の遅延時間が制御されるので、遅延回路１０の出力端子
から、クロック信号ＣＬＫ1 とクロック信号ＣＬＫ2 の
中間位相を有するクロック信号ＣＬＫ3 が出力される。
【００５０】以上説明したように、本実施形態によれ
ば、入力信号に対して同じ遅延時間を与える遅延回路１
０，２０を用いて、クロック信号ＣＬＫ1 を遅延させ、
遅延回路２０の出力信号とクロック信号ＣＬＫ2 の位相
を位相比較器３０により比較し、位相差に応じてアップ
ダウン信号ＳUDを発生し、遅延制御回路４０に出力し、
遅延制御回路４０はアップダウン信号ＳUDに応じて遅延
制御信号Ｓ４０の各ビットを設定し、遅延回路１０，２
０にそれぞれ出力し、遅延回路２０の出力信号の位相と
クロック信号ＣＬＫ2 の位相が一致するように遅延回路
１０，２０の遅延時間を制御するので、遅延回路１０の
出力端子からクロック信号ＣＬＫ1 ，ＣＬＫ2 の中間位
相を有するクロック信号ＣＬＫ3 が得られ、かつ、中間
位相クロック生成回路の動作精度および安定性がよく、
回路レイアウト面積の増加を防止できる。さらに、本実
施形態の中間位相クロック生成回路はディジタル回路の
みで構成でき、従来のアナログ回路からなる中間位相ク
ロック生成回路に較べて動作精度および安定性が改善さ
れている。
ば、入力信号に対して同じ遅延時間を与える遅延回路１
０，２０を用いて、クロック信号ＣＬＫ1 を遅延させ、
遅延回路２０の出力信号とクロック信号ＣＬＫ2 の位相
を位相比較器３０により比較し、位相差に応じてアップ
ダウン信号ＳUDを発生し、遅延制御回路４０に出力し、
遅延制御回路４０はアップダウン信号ＳUDに応じて遅延
制御信号Ｓ４０の各ビットを設定し、遅延回路１０，２
０にそれぞれ出力し、遅延回路２０の出力信号の位相と
クロック信号ＣＬＫ2 の位相が一致するように遅延回路
１０，２０の遅延時間を制御するので、遅延回路１０の
出力端子からクロック信号ＣＬＫ1 ，ＣＬＫ2 の中間位
相を有するクロック信号ＣＬＫ3 が得られ、かつ、中間
位相クロック生成回路の動作精度および安定性がよく、
回路レイアウト面積の増加を防止できる。さらに、本実
施形態の中間位相クロック生成回路はディジタル回路の
みで構成でき、従来のアナログ回路からなる中間位相ク
ロック生成回路に較べて動作精度および安定性が改善さ
れている。
【００５１】第２実施形態 図８は本発明に係る中間位相クロック生成回路の第２の
実施形態を示すブロック図である。図８に示すように、
本実施形態の中間位相クロック生成回路は遅延回路１０
ａ，２０ａ、位相比較器３０およびバイナリカウンタ５
０により構成されている。
実施形態を示すブロック図である。図８に示すように、
本実施形態の中間位相クロック生成回路は遅延回路１０
ａ，２０ａ、位相比較器３０およびバイナリカウンタ５
０により構成されている。
【００５２】遅延回路１０ａは入力端子Ｔ1 から入力さ
れたクロック信号ＣＬＫ1 に遅延時間ｔD を与えて出力
し、さらに遅延回路２０ａは遅延回路１０ａの出力信号
に対して同じく遅延時間ｔD を与えて出力する。位相比
較器３０は遅延回路２０ａからの信号と入力端子Ｔ2 か
ら入力されたクロック信号ＣＬＫ2 の位相を比較して、
比較結果に応じてアップダウン信号ＳUDを発生し、バイ
ナリカウンタ５０に出力する。バイナリカウンタ５０は
位相比較器３０からのアップダウン信号ＳUDに応じてカ
ウント値ＳC の各ビットを設定し、カウント値ＳC を遅
延回路１０ａおよび２０ａにそれぞれ出力する。
れたクロック信号ＣＬＫ1 に遅延時間ｔD を与えて出力
し、さらに遅延回路２０ａは遅延回路１０ａの出力信号
に対して同じく遅延時間ｔD を与えて出力する。位相比
較器３０は遅延回路２０ａからの信号と入力端子Ｔ2 か
ら入力されたクロック信号ＣＬＫ2 の位相を比較して、
比較結果に応じてアップダウン信号ＳUDを発生し、バイ
ナリカウンタ５０に出力する。バイナリカウンタ５０は
位相比較器３０からのアップダウン信号ＳUDに応じてカ
ウント値ＳC の各ビットを設定し、カウント値ＳC を遅
延回路１０ａおよび２０ａにそれぞれ出力する。
【００５３】遅延回路１０ａおよび遅延回路２０ａはｎ
ビットのカウント値ＳC を受けて、それに応じた遅延時
間を入力信号に与えて出力する。なお、本例では遅延回
路１０ａおよび遅延回路２０ａは同じ構成を有するもの
とする。図９は遅延回路１０ａの一構成例を示す回路図
である。以下、図９を参照しつつ、本実施形態における
遅延回路の構成および動作について説明する。
ビットのカウント値ＳC を受けて、それに応じた遅延時
間を入力信号に与えて出力する。なお、本例では遅延回
路１０ａおよび遅延回路２０ａは同じ構成を有するもの
とする。図９は遅延回路１０ａの一構成例を示す回路図
である。以下、図９を参照しつつ、本実施形態における
遅延回路の構成および動作について説明する。
【００５４】遅延回路１０ａは直列に接続されているｎ
段の遅延段により構成されている。各遅延段はバッフ
ァ、遅延素子およびスイッチにより構成され、図３に示
す遅延段の構成と同じである。各遅延段の遅延素子の遅
延時間は２の巾乗に応じて設定されている。例えば、遅
延素子ＤＬＹ0 の遅延時間をτとすると、遅延素子ＤＬ
Ｙ1 の遅延時間は２τ、遅延素子ＤＬＹn-1 の遅延時間
は２n-1 τに設定されている。
段の遅延段により構成されている。各遅延段はバッフ
ァ、遅延素子およびスイッチにより構成され、図３に示
す遅延段の構成と同じである。各遅延段の遅延素子の遅
延時間は２の巾乗に応じて設定されている。例えば、遅
延素子ＤＬＹ0 の遅延時間をτとすると、遅延素子ＤＬ
Ｙ1 の遅延時間は２τ、遅延素子ＤＬＹn-1 の遅延時間
は２n-1 τに設定されている。
【００５５】各遅延段のスイッチＳＷn-1 ，…，Ｓ
Ｗ1 ，ＳＷ0 の接続状況はバイナリカウンタ５０からの
カウント値ＳC の各ビットの信号により制御される。例
えば、スイッチＳＷn-1 はカウント値ＳC のｎ−１ビッ
ト目の信号により制御され、カウント値ＳC のｎ−１ビ
ット目の信号がローレベルのとき、スイッチＳＷn-1 は
バッファＢＵＦn-1 の出力端子に接続され、カウント値
ＳC のｎ−１ビット目の信号がハイレベルのとき、スイ
ッチＳＷn-1 は遅延素子ＤＬＹn-1 の出力端子に接続さ
れる。このように構成された遅延回路１０ａにより、カ
ウント値ＳC に応じた遅延時間が得られる。
Ｗ1 ，ＳＷ0 の接続状況はバイナリカウンタ５０からの
カウント値ＳC の各ビットの信号により制御される。例
えば、スイッチＳＷn-1 はカウント値ＳC のｎ−１ビッ
ト目の信号により制御され、カウント値ＳC のｎ−１ビ
ット目の信号がローレベルのとき、スイッチＳＷn-1 は
バッファＢＵＦn-1 の出力端子に接続され、カウント値
ＳC のｎ−１ビット目の信号がハイレベルのとき、スイ
ッチＳＷn-1 は遅延素子ＤＬＹn-1 の出力端子に接続さ
れる。このように構成された遅延回路１０ａにより、カ
ウント値ＳC に応じた遅延時間が得られる。
【００５６】図１０は遅延回路１０ａの具体的な構成を
示す回路図である。この構成例においては各遅延素子は
可変容量素子により構成され、各容量素子の容量値はカ
ウント値ＳC に応じて制御されるので、遅延素子の遅延
時間はカウント値ＳC により制御される。以下、図１０
を参照しながらこれについて詳細に説明する。
示す回路図である。この構成例においては各遅延素子は
可変容量素子により構成され、各容量素子の容量値はカ
ウント値ＳC に応じて制御されるので、遅延素子の遅延
時間はカウント値ＳC により制御される。以下、図１０
を参照しながらこれについて詳細に説明する。
【００５７】図１０において、ＢＵＦn-1 ，ＢＵ
Ｆn-2 ，…，ＢＵＦ2 ，ＢＵＦ1 ，ＢＵＦ0 はバッフ
ァ、Ｔｎn-1 ，Ｔｎn-2 ，…，Ｔｎ2 ，Ｔｎ1 ，Ｔｎ0
は容量素子を構成するｎＭＯＳトランジスタ、Ｔ
ｐn-1 ，Ｔｐn-2 ，…，Ｔｐ2 ，Ｔｐ1 ，Ｔｐ0 は容量
素子を構成するｐＭＯＳトランジスタをそれぞれ示して
いる。
Ｆn-2 ，…，ＢＵＦ2 ，ＢＵＦ1 ，ＢＵＦ0 はバッフ
ァ、Ｔｎn-1 ，Ｔｎn-2 ，…，Ｔｎ2 ，Ｔｎ1 ，Ｔｎ0
は容量素子を構成するｎＭＯＳトランジスタ、Ｔ
ｐn-1 ，Ｔｐn-2 ，…，Ｔｐ2 ，Ｔｐ1 ，Ｔｐ0 は容量
素子を構成するｐＭＯＳトランジスタをそれぞれ示して
いる。
【００５８】バッファＢＵＦi （ｉ＝ｎ−１，ｎ−２，
…，１，０）とその出力端子に接続されているｎＭＯＳ
トランジスタＴｎi およびｐＭＯＳトランジスタＴｐi
によりｉ番目の遅延段を構成している。ｎＭＯＳトラン
ジスタＴｎi のソース、ドレイン拡散層はバッファＢＵ
Ｆi の出力端子に接続され、基板は接地されている。ゲ
ートにはカウント値ＳC のｉビット目の信号Ｓi が入力
されている。ｐＭＯＳトランジスタＴｐi のソース、ド
レイン拡散層はバッファＢＵＦi の出力端子に接続さ
れ、基板は電源電圧ＶCCの供給線に接続されている。ゲ
ートにはカウント値ＳC のｉビット目の信号の反転信号
／Ｓi が入力されている。
…，１，０）とその出力端子に接続されているｎＭＯＳ
トランジスタＴｎi およびｐＭＯＳトランジスタＴｐi
によりｉ番目の遅延段を構成している。ｎＭＯＳトラン
ジスタＴｎi のソース、ドレイン拡散層はバッファＢＵ
Ｆi の出力端子に接続され、基板は接地されている。ゲ
ートにはカウント値ＳC のｉビット目の信号Ｓi が入力
されている。ｐＭＯＳトランジスタＴｐi のソース、ド
レイン拡散層はバッファＢＵＦi の出力端子に接続さ
れ、基板は電源電圧ＶCCの供給線に接続されている。ゲ
ートにはカウント値ＳC のｉビット目の信号の反転信号
／Ｓi が入力されている。
【００５９】このようにｎＭＯＳトランジスタおよびｐ
ＭＯＳトランジスタにより構成された容量素子におい
て、共通に接続されているソース、ドレイン拡散層と基
板間の結合容量が利用される。ゲートに印加された信号
のレベルに応じて拡散層と基板間の容量が変化する。
ＭＯＳトランジスタにより構成された容量素子におい
て、共通に接続されているソース、ドレイン拡散層と基
板間の結合容量が利用される。ゲートに印加された信号
のレベルに応じて拡散層と基板間の容量が変化する。
【００６０】各遅延段のｎＭＯＳトランジスタおよびｐ
ＭＯＳトランジスタのサイズは入力ビットに応じて設定
されている。例えば、下位ビットに接続されているｎＭ
ＯＳトランジスタＴｎ0 、ｐＭＯＳトランジスタＴｐ0
から上位ビットに接続されているｎＭＯＳトランジスタ
Ｔｎn-1 、ｐＭＯＳトランジスタＴｐn-1 に向かって、
トランジスタのサイズは２の巾乗に比例して大きく設定
されている。
ＭＯＳトランジスタのサイズは入力ビットに応じて設定
されている。例えば、下位ビットに接続されているｎＭ
ＯＳトランジスタＴｎ0 、ｐＭＯＳトランジスタＴｐ0
から上位ビットに接続されているｎＭＯＳトランジスタ
Ｔｎn-1 、ｐＭＯＳトランジスタＴｐn-1 に向かって、
トランジスタのサイズは２の巾乗に比例して大きく設定
されている。
【００６１】この結果、各遅延段を構成する容量素子の
容量は２の巾乗に比例して増加し、それぞれの遅延段に
より生じた遅延時間も同様に重み付けられる。例えば、
最下位ビットに接続された遅延段の遅延時間をＴD とす
ると、最上位ビットに接続された遅延段の遅延時間は２
n-1 ＴD となる。
容量は２の巾乗に比例して増加し、それぞれの遅延段に
より生じた遅延時間も同様に重み付けられる。例えば、
最下位ビットに接続された遅延段の遅延時間をＴD とす
ると、最上位ビットに接続された遅延段の遅延時間は２
n-1 ＴD となる。
【００６２】図１０に示す遅延回路１０ａにより入力さ
れたカウント値ＳC の値に応じた遅延時間ｔD を入力信
号に与えられる。なお、図８に示す遅延回路２０ａは遅
延回路１０ａと同様に構成され、カウント値ＳC に応じ
た遅延時間ｔD を入力信号に与える。図８に示すよう
に、位相比較器３０からのアップダウン信号ＳUDに応じ
てバイナリカウンタ５０はカウント値ＳC の各ビットを
設定し、遅延回路１０ａ，２０ａに出力する。遅延回路
１０ａ，２０ａはカウント値ＳC に応じた遅延時間を入
力信号に与えて、遅延回路２０ａの出力信号とクロック
信号ＣＬＫ2 の位相が一致するように制御が行われる。
れたカウント値ＳC の値に応じた遅延時間ｔD を入力信
号に与えられる。なお、図８に示す遅延回路２０ａは遅
延回路１０ａと同様に構成され、カウント値ＳC に応じ
た遅延時間ｔD を入力信号に与える。図８に示すよう
に、位相比較器３０からのアップダウン信号ＳUDに応じ
てバイナリカウンタ５０はカウント値ＳC の各ビットを
設定し、遅延回路１０ａ，２０ａに出力する。遅延回路
１０ａ，２０ａはカウント値ＳC に応じた遅延時間を入
力信号に与えて、遅延回路２０ａの出力信号とクロック
信号ＣＬＫ2 の位相が一致するように制御が行われる。
【００６３】この結果、遅延回路２０ａの出力信号とク
ロック信号ＣＬＫ2 の位相が一致するとき、遅延回路１
０ａの出力端子からクロック信号ＣＬＫ1 とクロック信
号ＣＬＫ2 の中間位相を有するクロック信号ＣＬＫ3 が
得られる。
ロック信号ＣＬＫ2 の位相が一致するとき、遅延回路１
０ａの出力端子からクロック信号ＣＬＫ1 とクロック信
号ＣＬＫ2 の中間位相を有するクロック信号ＣＬＫ3 が
得られる。
【００６４】以上説明したように、本実施形態によれ
ば、入力信号に対して同じ遅延時間を与える遅延回路１
０ａ，２０ａを用いて、クロック信号ＣＬＫ1 を遅延さ
せ、遅延回路２０ａの出力信号とクロック信号ＣＬＫ2
の位相を位相比較器３０により比較し、位相差に応じて
アップダウン信号ＳUDを発生し、バイナリカウンタ５０
でカウント値ＳC を発生し、遅延回路１０ａ，２０ａに
それぞれ出力し、遅延回路２０ａの出力信号の位相とク
ロック信号ＣＬＫ2 の位相が一致するように遅延回路１
０ａ，２０ａの遅延時間を制御するので、遅延回路１０
ａの出力端子からクロック信号ＣＬＫ1 ，ＣＬＫ2 の中
間位相を有するクロック信号ＣＬＫ3 が得られ、かつ、
中間位相クロック生成回路の動作精度および安定性がよ
く、回路を基板上に形成する場合のレイアウト面積の増
加を防止できる。
ば、入力信号に対して同じ遅延時間を与える遅延回路１
０ａ，２０ａを用いて、クロック信号ＣＬＫ1 を遅延さ
せ、遅延回路２０ａの出力信号とクロック信号ＣＬＫ2
の位相を位相比較器３０により比較し、位相差に応じて
アップダウン信号ＳUDを発生し、バイナリカウンタ５０
でカウント値ＳC を発生し、遅延回路１０ａ，２０ａに
それぞれ出力し、遅延回路２０ａの出力信号の位相とク
ロック信号ＣＬＫ2 の位相が一致するように遅延回路１
０ａ，２０ａの遅延時間を制御するので、遅延回路１０
ａの出力端子からクロック信号ＣＬＫ1 ，ＣＬＫ2 の中
間位相を有するクロック信号ＣＬＫ3 が得られ、かつ、
中間位相クロック生成回路の動作精度および安定性がよ
く、回路を基板上に形成する場合のレイアウト面積の増
加を防止できる。
【００６５】第３実施形態 図１１は本発明に係る中間位相クロック生成回路の第３
の実施形態を示す回路図である。本実施形態の中間位相
クロック生成回路は遅延回路１０ｂ，２０ｂ、位相比較
器３０ａにより構成されている。
の実施形態を示す回路図である。本実施形態の中間位相
クロック生成回路は遅延回路１０ｂ，２０ｂ、位相比較
器３０ａにより構成されている。
【００６６】遅延回路１０ｂは遅延段１１，１２，１３
により構成され、遅延回路２０ｂは遅延段２１，２２，
２３により構成されている。これらの遅延段は第１の実
施形態における図３に示す構成を有するものとする。な
お、本例においては各遅延回路を構成する遅延段の数
は、３段に限定されることではなく、遅延回路の動作精
度や動作安定性を考慮して、適当な段数が決定される。
により構成され、遅延回路２０ｂは遅延段２１，２２，
２３により構成されている。これらの遅延段は第１の実
施形態における図３に示す構成を有するものとする。な
お、本例においては各遅延回路を構成する遅延段の数
は、３段に限定されることではなく、遅延回路の動作精
度や動作安定性を考慮して、適当な段数が決定される。
【００６７】位相比較器３０ａはＤフリップフロップ３
１，３２，３３により構成されている。これらのＤフリ
ップフロップの入力端子Ｄはそれぞれ遅延回路２０ｂを
構成する各遅延段の出力端子に接続されている。また、
位相比較器３０ａの出力信号Ｓ３０ａは図１に示す第１
の実施形態と異なり、遅延制御回路を介さずに、遅延時
間制御信号として直接遅延回路１０ｂおよび２０ｂに入
力される。
１，３２，３３により構成されている。これらのＤフリ
ップフロップの入力端子Ｄはそれぞれ遅延回路２０ｂを
構成する各遅延段の出力端子に接続されている。また、
位相比較器３０ａの出力信号Ｓ３０ａは図１に示す第１
の実施形態と異なり、遅延制御回路を介さずに、遅延時
間制御信号として直接遅延回路１０ｂおよび２０ｂに入
力される。
【００６８】Ｄフリップフロップ３１，３２，３３によ
り構成された位相比較器３０ａは遅延回路２０ｂの各遅
延段２１，２２，２３の出力信号とクロック信号ＣＬＫ
2 の位相を比較し、比較結果により各Ｄフリップフロッ
プ３１，３２，３３の出力信号Ｓ３１，Ｓ３２，Ｓ３３
のレベルを設定する。
り構成された位相比較器３０ａは遅延回路２０ｂの各遅
延段２１，２２，２３の出力信号とクロック信号ＣＬＫ
2 の位相を比較し、比較結果により各Ｄフリップフロッ
プ３１，３２，３３の出力信号Ｓ３１，Ｓ３２，Ｓ３３
のレベルを設定する。
【００６９】例えば、遅延段２１の出力信号の位相がク
ロック信号ＣＬＫ2 の位相より進んでいる場合、クロッ
ク信号ＣＬＫ2 の立ち上がりエッジにおいてＤフリップ
フロップ３１の出力信号Ｓ３１はハイレベルに設定され
る。これに応じて遅延回路１０ｂの遅延段１１および遅
延回路２０ｂの遅延段２１の遅延時間は大きく設定さ
れ、遅延段２１の出力信号の位相遅れ幅は大きくなる。
ロック信号ＣＬＫ2 の位相より進んでいる場合、クロッ
ク信号ＣＬＫ2 の立ち上がりエッジにおいてＤフリップ
フロップ３１の出力信号Ｓ３１はハイレベルに設定され
る。これに応じて遅延回路１０ｂの遅延段１１および遅
延回路２０ｂの遅延段２１の遅延時間は大きく設定さ
れ、遅延段２１の出力信号の位相遅れ幅は大きくなる。
【００７０】逆に、遅延段２１の出力信号の位相がクロ
ック信号ＣＬＫ2 の位相より遅れている場合、クロック
信号ＣＬＫ2 の立ち上がりエッジにおいてＤフリップフ
ロップ３１の出力信号Ｓ３１はローレベルに設定され
る。これに応じて遅延回路１０ｂの遅延段１１および遅
延回路２０ｂの遅延段２１の遅延時間は小さく設定さ
れ、遅延段２１の出力信号の位相遅れ幅は小さくなる。
ック信号ＣＬＫ2 の位相より遅れている場合、クロック
信号ＣＬＫ2 の立ち上がりエッジにおいてＤフリップフ
ロップ３１の出力信号Ｓ３１はローレベルに設定され
る。これに応じて遅延回路１０ｂの遅延段１１および遅
延回路２０ｂの遅延段２１の遅延時間は小さく設定さ
れ、遅延段２１の出力信号の位相遅れ幅は小さくなる。
【００７１】遅延回路１０ｂおよび遅延回路２０ｂの各
遅延段の遅延時間は位相比較器３０ａを構成する各Ｄフ
リップフロップの出力信号Ｓ３１，Ｓ３２，Ｓ３３によ
り設定され、遅延回路２０ｂの出力信号の位相はクロッ
ク信号ＣＬＫ2 の位相と一致するところで回路は安定
し、遅延回路１０ｂの出力端子からクロック信号ＣＬＫ
1 とクロック信号ＣＬＫ2 の中間位相を有するクロック
信号ＣＬＫ3 が得られる。このように、本実施形態の中
間位相クロック生成回路は、簡単な回路構成により位相
の異なるクロック信号の中間位相を有するクロック信号
が生成することができる。
遅延段の遅延時間は位相比較器３０ａを構成する各Ｄフ
リップフロップの出力信号Ｓ３１，Ｓ３２，Ｓ３３によ
り設定され、遅延回路２０ｂの出力信号の位相はクロッ
ク信号ＣＬＫ2 の位相と一致するところで回路は安定
し、遅延回路１０ｂの出力端子からクロック信号ＣＬＫ
1 とクロック信号ＣＬＫ2 の中間位相を有するクロック
信号ＣＬＫ3 が得られる。このように、本実施形態の中
間位相クロック生成回路は、簡単な回路構成により位相
の異なるクロック信号の中間位相を有するクロック信号
が生成することができる。
【００７２】以上説明したように、本実施形態によれ
ば、遅延段１１，１２，１３により構成された遅延回路
１０ｂおよび遅延段２１，２２，２３により構成された
遅延回路２０ｂにより入力クロック信号ＣＬＫ1 を遅延
させて、Ｄフリップフロップ３１，３２，３３により構
成された位相比較器３０ａにより遅延段２１，２２，２
３の出力信号とクロック信号ＣＬＫ2 との位相を比較
し、比較結果に応じて位相差信号Ｓ３０ａを発生し、遅
延回路１０ｂ，２０ｂを構成する各遅延段にそれぞれ出
力し、これらの遅延段の遅延時間を制御するので、遅延
回路２０ｂの出力信号の位相はクロック信号ＣＬＫ2 の
位相と一致するように制御され、遅延回路１０ｂにより
クロック信号ＣＬＫ1 とクロック信号ＣＬＫ2 の中間位
相を有するクロック信号ＣＬＫ3 が得られ、且つ、回路
構成が簡単で、動作精度および安定性の向上が図れる。
ば、遅延段１１，１２，１３により構成された遅延回路
１０ｂおよび遅延段２１，２２，２３により構成された
遅延回路２０ｂにより入力クロック信号ＣＬＫ1 を遅延
させて、Ｄフリップフロップ３１，３２，３３により構
成された位相比較器３０ａにより遅延段２１，２２，２
３の出力信号とクロック信号ＣＬＫ2 との位相を比較
し、比較結果に応じて位相差信号Ｓ３０ａを発生し、遅
延回路１０ｂ，２０ｂを構成する各遅延段にそれぞれ出
力し、これらの遅延段の遅延時間を制御するので、遅延
回路２０ｂの出力信号の位相はクロック信号ＣＬＫ2 の
位相と一致するように制御され、遅延回路１０ｂにより
クロック信号ＣＬＫ1 とクロック信号ＣＬＫ2 の中間位
相を有するクロック信号ＣＬＫ3 が得られ、且つ、回路
構成が簡単で、動作精度および安定性の向上が図れる。
【００７３】
【発明の効果】以上説明したように、本発明の中間位相
クロック生成回路によれば、動作精度および動作の安定
性を向上でき、かつ、基板上に回路のレイアウトの面積
の増大を防止できる利点がある。
クロック生成回路によれば、動作精度および動作の安定
性を向上でき、かつ、基板上に回路のレイアウトの面積
の増大を防止できる利点がある。
【図１】中間位相クロック生成回路の第１の実施形態を
示す回路図である。
示す回路図である。
【図２】第１の実施形態の遅延回路の一構成例を示す回
路図である。
路図である。
【図３】遅延回路を構成する遅延段の一構成例を示す回
路図である。
路図である。
【図４】図３に示す遅延段の動作時の波形図である。
【図５】遅延制御回路の部分回路の回路図である。
【図６】遅延制御回路を構成する組合せ回路の一構成例
を示す回路図である。
を示す回路図である。
【図７】組合せ回路動作時の入出力信号の関係を示す図
である。
である。
【図８】中間位相クロック生成回路の第２の実施形態を
示す回路図である。
示す回路図である。
【図９】第２の実施形態の遅延回路の一構成例を示す回
路図である。
路図である。
【図１０】遅延回路の具体例を示す回路図である。
【図１１】中間位相クロック生成回路の第３の実施形態
を示す回路図である。
を示す回路図である。
【図１２】従来の中間位相クロック生成回路の一例を示
す回路図である。
す回路図である。
【図１３】従来の中間位相クロック生成回路の動作時の
波形図である。
波形図である。
１０，１０ａ，１０ｂ，２０，２０ａ，２０ｂ…遅延回
路、３０…位相比較器、４０…遅延制御回路、５０…バ
イナリカウンタ、１１，１２，１３，１４，１５，１
６，２１，２２，２３…遅延段、４１，４２，４３…組
合せ回路、３１，３２，３３，５１，５２，５３…Ｄフ
リップフロップ、ＢＵＦn-1 ，…，ＢＵＦ1 ，ＢＵＦ0
…バッファ、ＳＷn-1 ，…，ＳＷ1 ，ＳＷ0 …スイッ
チ、ＤＬＹn-1 ，…，ＤＬＹ1 ，ＤＬＹ0 …遅延素子、
Ｔｎn-1 ，Ｔｎn-2 ，…，Ｔｎ2 ，Ｔｎ1 ，Ｔｎ0 …ｎ
ＭＯＳトランジスタ、Ｔｐn-1 ，Ｔｐn-2 ，…，Ｔ
ｐ2 ，Ｔｐ1 ，Ｔｐ0 …ｐＭＯＳトランジスタ、ＡＧＴ
1 ，ＡＧＴ2 …ＡＮＤゲート、ＯＧＴ1 ，ＯＧＴ2 …Ｏ
Ｒゲート、ＡＭＰ1 ，ＡＭＰ2 …オペアンプ、ＣＭＰ…
コンパレータ、Ｃ1 ，Ｃ2 …キャパシタ、Ｒ1 ，Ｒ2 ，
Ｒ3 ，Ｒ4 …抵抗素子、ＶCC…電源電圧、ＧＮＤ…接地
電位。
路、３０…位相比較器、４０…遅延制御回路、５０…バ
イナリカウンタ、１１，１２，１３，１４，１５，１
６，２１，２２，２３…遅延段、４１，４２，４３…組
合せ回路、３１，３２，３３，５１，５２，５３…Ｄフ
リップフロップ、ＢＵＦn-1 ，…，ＢＵＦ1 ，ＢＵＦ0
…バッファ、ＳＷn-1 ，…，ＳＷ1 ，ＳＷ0 …スイッ
チ、ＤＬＹn-1 ，…，ＤＬＹ1 ，ＤＬＹ0 …遅延素子、
Ｔｎn-1 ，Ｔｎn-2 ，…，Ｔｎ2 ，Ｔｎ1 ，Ｔｎ0 …ｎ
ＭＯＳトランジスタ、Ｔｐn-1 ，Ｔｐn-2 ，…，Ｔ
ｐ2 ，Ｔｐ1 ，Ｔｐ0 …ｐＭＯＳトランジスタ、ＡＧＴ
1 ，ＡＧＴ2 …ＡＮＤゲート、ＯＧＴ1 ，ＯＧＴ2 …Ｏ
Ｒゲート、ＡＭＰ1 ，ＡＭＰ2 …オペアンプ、ＣＭＰ…
コンパレータ、Ｃ1 ，Ｃ2 …キャパシタ、Ｒ1 ，Ｒ2 ，
Ｒ3 ，Ｒ4 …抵抗素子、ＶCC…電源電圧、ＧＮＤ…接地
電位。
Claims (8)
- 【請求項１】位相の異なる第１および第２のクロック信
号の中間位相を有するクロック信号を生成する中間位相
クロック生成回路であって、 上記第１のクロック信号を第１の遅延時間で遅延して出
力する第１の遅延回路と、 上記第１の遅延回路の出力クロック信号を第２の遅延時
間で遅延して出力する第２の遅延回路と、 上記第２の遅延回路の出力信号の位相と上記第２のクロ
ック信号の位相とを比較し、比較結果に応じた位相差信
号を出力する位相比較回路と、 上記位相差信号に応じて、上記第２の遅延回路の出力信
号の位相と上記第２のクロック信号の位相と一致するよ
うに上記第１および第２の遅延回路の遅延時間を制御す
る遅延制御回路とを有する中間位相クロック生成回路。 - 【請求項２】上記第１および第２の遅延回路の遅延時間
は同じである請求項１記載の中間位相クロック生成回
路。 - 【請求項３】上記遅延制御回路はバイナリカウンタによ
り構成され、上記位相比較回路からの位相差信号に応じ
てカウント値を設定し、当該カウント値を上記第１およ
び第２の遅延回路に出力する請求項１記載の中間位相ク
ロック生成回路。 - 【請求項４】上記第１および第２の遅延回路は直列に接
続されている複数の遅延素子により構成され、各遅延素
子は上記カウント値の所定のビットに応じて遅延時間を
切り換える請求項３記載の中間位相クロック生成回路。 - 【請求項５】上記各遅延素子の遅延時間は上記カウント
値のビットに応じて重み付けられる請求項４記載の中間
位相クロック生成回路。 - 【請求項６】上記各遅延素子の遅延時間は上記カウント
値のビットに応じて２の巾乗に比例して重み付けられる
請求項４記載の中間位相クロック生成回路。 - 【請求項７】位相の異なる第１および第２のクロック信
号の中間位相を有するクロック信号を生成する中間位相
クロック生成回路であって、 複数の遅延素子が直列接続して構成され、上記第１のク
ロック信号を第１の遅延時間で遅延して出力する第１の
遅延回路と、 複数の遅延素子が直列接続して構成され、上記第１の遅
延回路の出力信号を第２の遅延時間で遅延して出力する
第２の遅延回路と、 上記第２のクロック信号により設定したタイミングで上
記第２の遅延回路を構成する各遅延素子の出力信号を出
力端子に転送する複数のフリップフロップにより構成さ
れ、上記各フリップフロップの出力信号を上記第１およ
び第２の遅延回路を構成する各遅延素子に入力し、上記
第２の遅延回路の出力信号の位相と上記第２のクロック
信号の位相と一致するように上記第１および第２の遅延
回路の遅延時間を制御する遅延時間制御回路とを有する
中間位相クロック生成回路。 - 【請求項８】上記遅延時間制御回路は、上記第２の遅延
回路を構成する遅延素子と同数のフリップフロップを有
し、これらのフリップフロップの入力端子は上記第２の
遅延回路の各遅延素子の出力端子に接続し、上記第２の
クロック信号のタイミングで入力端子の信号を出力端子
に出力し、出力信号は上記第１および第２の遅延回路を
構成する各遅延素子の遅延時間を制御する請求項７記載
の中間位相クロック生成回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32968096A JP3718932B2 (ja) | 1996-12-10 | 1996-12-10 | 中間位相クロック生成回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32968096A JP3718932B2 (ja) | 1996-12-10 | 1996-12-10 | 中間位相クロック生成回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10171548A true JPH10171548A (ja) | 1998-06-26 |
| JP3718932B2 JP3718932B2 (ja) | 2005-11-24 |
Family
ID=18224074
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32968096A Expired - Fee Related JP3718932B2 (ja) | 1996-12-10 | 1996-12-10 | 中間位相クロック生成回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3718932B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6346837B1 (en) | 1997-09-03 | 2002-02-12 | Nec Corporation | Digital delay-locked loop circuit having two kinds of variable delay circuits |
| US6501316B2 (en) | 1998-06-12 | 2002-12-31 | Nec Corporation | Clock control method and circuit |
| US6570425B2 (en) | 2000-11-06 | 2003-05-27 | Nec Corporation | Phase difference signal generator and multi-phase clock signal generator having phase interpolator |
| JP2007064869A (ja) * | 2005-09-01 | 2007-03-15 | Matsushita Electric Ind Co Ltd | データサンプリングチャンネル間のスキュー補正方法及びスキュー補正装置 |
| JP5235190B2 (ja) * | 2007-03-20 | 2013-07-10 | 株式会社アドバンテスト | クロックデータリカバリ回路、方法ならびにそれらを利用した試験装置 |
-
1996
- 1996-12-10 JP JP32968096A patent/JP3718932B2/ja not_active Expired - Fee Related
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6346837B1 (en) | 1997-09-03 | 2002-02-12 | Nec Corporation | Digital delay-locked loop circuit having two kinds of variable delay circuits |
| US6501316B2 (en) | 1998-06-12 | 2002-12-31 | Nec Corporation | Clock control method and circuit |
| US6600354B2 (en) | 1998-06-12 | 2003-07-29 | Nec Corporation | Clock control method and circuit |
| US7239190B2 (en) | 1998-06-12 | 2007-07-03 | Nec Electronics Corporation | Clock control method and circuit |
| US6570425B2 (en) | 2000-11-06 | 2003-05-27 | Nec Corporation | Phase difference signal generator and multi-phase clock signal generator having phase interpolator |
| JP2007064869A (ja) * | 2005-09-01 | 2007-03-15 | Matsushita Electric Ind Co Ltd | データサンプリングチャンネル間のスキュー補正方法及びスキュー補正装置 |
| JP5235190B2 (ja) * | 2007-03-20 | 2013-07-10 | 株式会社アドバンテスト | クロックデータリカバリ回路、方法ならびにそれらを利用した試験装置 |
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| Publication number | Publication date |
|---|---|
| JP3718932B2 (ja) | 2005-11-24 |
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