JPH10171749A - メモリアクセス制御装置 - Google Patents
メモリアクセス制御装置Info
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- JPH10171749A JPH10171749A JP32816896A JP32816896A JPH10171749A JP H10171749 A JPH10171749 A JP H10171749A JP 32816896 A JP32816896 A JP 32816896A JP 32816896 A JP32816896 A JP 32816896A JP H10171749 A JPH10171749 A JP H10171749A
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- memory
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Abstract
(57)【要約】
【課題】 簡単な制御処理でデータ転送の高性能を確保
し得るメモリアクセス制御装置を提供すること。 【解決手段】 このメモリアクセス制御装置は、データ
を記憶したメモリ５，６を含むメモリ装置７と、メモリ
５，６のデータが出力されるデータバス１と、このデー
タバス１及びメモリ５，６の間におけるデータの方向を
制御するためのバストランシーバ２，３と、メモリ５，
６及びバストランシーバ２，３におけるアクセスを制御
する制御回路４とを備え、従来の多数の入力用制御伝送
線を有するレジスタ付バストランシーバに代用したバス
トランシーバ２，３は制御回路４からそれぞれ２本の制
御伝送線を介して制御される。バストランシーバ２，３
は、制御回路４からの制御信号によってデータ信号の信
号方向の切り替えやデータ信号の出力選択、或いはハイ
インピーダンスの設定等に対応して動作する。
し得るメモリアクセス制御装置を提供すること。 【解決手段】 このメモリアクセス制御装置は、データ
を記憶したメモリ５，６を含むメモリ装置７と、メモリ
５，６のデータが出力されるデータバス１と、このデー
タバス１及びメモリ５，６の間におけるデータの方向を
制御するためのバストランシーバ２，３と、メモリ５，
６及びバストランシーバ２，３におけるアクセスを制御
する制御回路４とを備え、従来の多数の入力用制御伝送
線を有するレジスタ付バストランシーバに代用したバス
トランシーバ２，３は制御回路４からそれぞれ２本の制
御伝送線を介して制御される。バストランシーバ２，３
は、制御回路４からの制御信号によってデータ信号の信
号方向の切り替えやデータ信号の出力選択、或いはハイ
インピーダンスの設定等に対応して動作する。
Description
【０００１】
【発明の属する技術分野】本発明は、主としてコンピュ
ータの主記憶装置であるメモリのアドレス，データ，リ
フレッシュ等のアクセスを制御するメモリアクセス制御
装置に関する。
ータの主記憶装置であるメモリのアドレス，データ，リ
フレッシュ等のアクセスを制御するメモリアクセス制御
装置に関する。
【０００２】
【従来の技術】従来、この種のメモリにおけるアクセス
制御に関連する技術としては、例えば特開平５−５３９
０５号公報に開示された共有メモリアクセス方法及び装
置が挙げられる。
制御に関連する技術としては、例えば特開平５−５３９
０５号公報に開示された共有メモリアクセス方法及び装
置が挙げられる。
【０００３】図４は、この共有メモリアクセス装置（メ
モリアクセス制御装置）の基本構成を示したブロック図
である。この共有メモリアクセス装置は、データ幅が異
なるデータをアクセスする第１ＭＰＵ１４及び第２ＭＰ
Ｕ１５と、第２ＭＰＵ１５がアクセスする共有の複数の
メモリ５，６を含むメモリ装置７と、第１ＭＰＵ１４に
接続されたデータバス１と、複数のメモリ５，６及びデ
ータバス１を接続する複数のレジスタ付バストランシー
バ９，１０と、メモリ装置７及びレジスタ付バストラン
シーバ９，１０のアクセスを制御する制御回路１１とを
備えて成っている。
モリアクセス制御装置）の基本構成を示したブロック図
である。この共有メモリアクセス装置は、データ幅が異
なるデータをアクセスする第１ＭＰＵ１４及び第２ＭＰ
Ｕ１５と、第２ＭＰＵ１５がアクセスする共有の複数の
メモリ５，６を含むメモリ装置７と、第１ＭＰＵ１４に
接続されたデータバス１と、複数のメモリ５，６及びデ
ータバス１を接続する複数のレジスタ付バストランシー
バ９，１０と、メモリ装置７及びレジスタ付バストラン
シーバ９，１０のアクセスを制御する制御回路１１とを
備えて成っている。
【０００４】この共有メモリアクセス装置において、例
えばメモリ装置７から幅Ｗのデータを連続してｎ個読み
出させ、レジスタ付バストランシーバ９，１０を介して
第１ＭＰＵ１４に読み込ませる場合、幅Ｗのデータをｎ
個同時にメモリ装置７から読み出させてｎ−１個のレジ
スタ付バストランシーバに保持させると共に、残りの１
個のレジスタ付バストランシーバ１０をスルー状態にす
ることにより、スルー状態のレジスタ付バストランシー
バ１０からデータを読み込ませ、次に読み出しデータが
保持されたｎ−１個のレジスタ付バストランシーバから
各々順にデータを読み込ませている。
えばメモリ装置７から幅Ｗのデータを連続してｎ個読み
出させ、レジスタ付バストランシーバ９，１０を介して
第１ＭＰＵ１４に読み込ませる場合、幅Ｗのデータをｎ
個同時にメモリ装置７から読み出させてｎ−１個のレジ
スタ付バストランシーバに保持させると共に、残りの１
個のレジスタ付バストランシーバ１０をスルー状態にす
ることにより、スルー状態のレジスタ付バストランシー
バ１０からデータを読み込ませ、次に読み出しデータが
保持されたｎ−１個のレジスタ付バストランシーバから
各々順にデータを読み込ませている。
【０００５】図５は、この共有メモリアクセス装置の具
体的構成を示した簡易ブロック図である。この共有メモ
リアクセス装置は、データを記憶した２つのメモリ５，
６を含むメモリ装置７と、メモリ５，６のデータが出力
されるデータバス１と、このデータバス１及びメモリ
５，６の間におけるデータの方向を制御するための２つ
のレジスタ付バストランシーバ９，１０と、メモリ５，
６及びレジスタ付バストランシーバ９，１０におけるア
クセスを制御する制御回路１１とを備え、レジスタ付バ
ストランシーバ９，１０は、制御回路１１からそれぞれ
６本の制御伝送線を介して制御されるようになってい
る。
体的構成を示した簡易ブロック図である。この共有メモ
リアクセス装置は、データを記憶した２つのメモリ５，
６を含むメモリ装置７と、メモリ５，６のデータが出力
されるデータバス１と、このデータバス１及びメモリ
５，６の間におけるデータの方向を制御するための２つ
のレジスタ付バストランシーバ９，１０と、メモリ５，
６及びレジスタ付バストランシーバ９，１０におけるア
クセスを制御する制御回路１１とを備え、レジスタ付バ
ストランシーバ９，１０は、制御回路１１からそれぞれ
６本の制御伝送線を介して制御されるようになってい
る。
【０００６】図６は、図５のメモリアクセス制御装置に
備えられるレジスタ付バストランシーバ９，１０の要部
構成を示した回路図である。
備えられるレジスタ付バストランシーバ９，１０の要部
構成を示した回路図である。
【０００７】このレジスタ付バストランシーバ９，１０
は、制御回路１１からの方向信号ＤＩＲによってデータ
信号Ａ１やデータ信号Ｂ１の信号方向を切り替え制御す
るためのコントロール回路１２を有し、このコントロー
ル回路１２によってデータ信号Ａ１からデータ信号Ｂ１
へ切り替えるか、或いはデータ信号Ｂ１からデータ信号
Ａ１へと信号方向を切り替えることができる。又、コン
トロール回路１２によって制御回路１１からのイネーブ
ル信号Ｇバーによりデータ信号Ａ１やデータ信号Ｂ１を
出力するか、或いはハイインピーダンスにするかを制御
できる。但し、ここでは入力されたデータを保持するた
め、データ信号Ａ１，Ｂ１として入力されたデータに関
してはＣＢＡ信号の立ち下がりのエッジでそれぞれ保持
する。又、スルーモード，レジスタ出力モードの切り替
えは、ＳＡＢ，ＳＢＡでそれぞれ行う。尚、このような
コントロール回路１２は、通常レジスタ付バストランシ
ーバ９，１０の１個につき複数搭載される。
は、制御回路１１からの方向信号ＤＩＲによってデータ
信号Ａ１やデータ信号Ｂ１の信号方向を切り替え制御す
るためのコントロール回路１２を有し、このコントロー
ル回路１２によってデータ信号Ａ１からデータ信号Ｂ１
へ切り替えるか、或いはデータ信号Ｂ１からデータ信号
Ａ１へと信号方向を切り替えることができる。又、コン
トロール回路１２によって制御回路１１からのイネーブ
ル信号Ｇバーによりデータ信号Ａ１やデータ信号Ｂ１を
出力するか、或いはハイインピーダンスにするかを制御
できる。但し、ここでは入力されたデータを保持するた
め、データ信号Ａ１，Ｂ１として入力されたデータに関
してはＣＢＡ信号の立ち下がりのエッジでそれぞれ保持
する。又、スルーモード，レジスタ出力モードの切り替
えは、ＳＡＢ，ＳＢＡでそれぞれ行う。尚、このような
コントロール回路１２は、通常レジスタ付バストランシ
ーバ９，１０の１個につき複数搭載される。
【０００８】以下は、このメモリアクセス制御装置の動
作処理について、図７に示すその各部における処理信号
の波形に関するタイミングチャートを参照して説明す
る。
作処理について、図７に示すその各部における処理信号
の波形に関するタイミングチャートを参照して説明す
る。
【０００９】ここでは制御回路１１によりメモリ装置７
のメモリ５，６からデータを読み出してデータバス１に
出力させるべく、レジスタ付バストランシーバ９，１０
の方向信号ＤＩＲを制御し、メモリ装置７からデータバ
ス１方向にメモリ５，６のデータが流れるような設定を
行う。
のメモリ５，６からデータを読み出してデータバス１に
出力させるべく、レジスタ付バストランシーバ９，１０
の方向信号ＤＩＲを制御し、メモリ装置７からデータバ
ス１方向にメモリ５，６のデータが流れるような設定を
行う。
【００１０】即ち、例えばメモリ５に関してアドレ
ス5 ，ＲＡＳ5 ，ＣＡＳ5 ，データ5 が図示のような関
係にあって、メモリ５の最初のデータ5 （Ｄ０）をデー
タバス１に出力させる場合、レジスタ付バストランシー
バ１０のイネーブル信号Ｇバー10を制御して出力をハイ
インピーダンス状態にし、レジスタ付バストランシーバ
９に関するイネーブル信号Ｇバー9 ，方向信号ＤＩ
Ｒ9 ，及びＣＡＢ信号9 の制御，並びにＳＡＢ信号9 の
操作を経てＣＢＡ信号9 及びＳＢＡ信号9 を制御するこ
とで出力をスルー状態にし、メモリ５，６を読み出し状
態にしてデータを出力させることにより、メモリ５のデ
ータ5 （Ｄ０）がデータバス１に出力される。
ス5 ，ＲＡＳ5 ，ＣＡＳ5 ，データ5 が図示のような関
係にあって、メモリ５の最初のデータ5 （Ｄ０）をデー
タバス１に出力させる場合、レジスタ付バストランシー
バ１０のイネーブル信号Ｇバー10を制御して出力をハイ
インピーダンス状態にし、レジスタ付バストランシーバ
９に関するイネーブル信号Ｇバー9 ，方向信号ＤＩ
Ｒ9 ，及びＣＡＢ信号9 の制御，並びにＳＡＢ信号9 の
操作を経てＣＢＡ信号9 及びＳＢＡ信号9 を制御するこ
とで出力をスルー状態にし、メモリ５，６を読み出し状
態にしてデータを出力させることにより、メモリ５のデ
ータ5 （Ｄ０）がデータバス１に出力される。
【００１１】次に、メモリ６に関してアドレス6 ，ＲＡ
Ｓ6 ，ＣＡＳ6 ，データ6 が図示のような関係にあっ
て、メモリ６の最初のデータ6 （Ｄ１）をデータバス１
に出力させる場合、レジスタ付バストランシーバ９のイ
ネーブル信号Ｇバー9 を制御して出力をハイインピーダ
ンス状態にし、レジスタ付バストランシーバ１０に関す
るイネーブル信号Ｇバー10，方向信号ＤＩＲ10，及びＣ
ＡＢ信号10の制御，並びにＳＡＢ信号10の操作を経てＣ
ＢＡ信号10及びＳＢＡ信号10を制御することで出力をス
ルー状態にし、メモリ５，６を読み出し状態にしてデー
タを出力させることにより、メモリ６のデータ6 （Ｄ
１）がデータバス１に出力される。
Ｓ6 ，ＣＡＳ6 ，データ6 が図示のような関係にあっ
て、メモリ６の最初のデータ6 （Ｄ１）をデータバス１
に出力させる場合、レジスタ付バストランシーバ９のイ
ネーブル信号Ｇバー9 を制御して出力をハイインピーダ
ンス状態にし、レジスタ付バストランシーバ１０に関す
るイネーブル信号Ｇバー10，方向信号ＤＩＲ10，及びＣ
ＡＢ信号10の制御，並びにＳＡＢ信号10の操作を経てＣ
ＢＡ信号10及びＳＢＡ信号10を制御することで出力をス
ルー状態にし、メモリ５，６を読み出し状態にしてデー
タを出力させることにより、メモリ６のデータ6 （Ｄ
１）がデータバス１に出力される。
【００１２】引き続いて、同様にメモリ５の次のデータ
5 （Ｄ２）をデータバス１に出力させる場合、レジスタ
付バストランシーバ１０のイネーブル信号Ｇバー10を制
御して出力をハイインピーダンス状態にし、レジスタ付
バストランシーバ９に関するイネーブル信号Ｇバー9 ，
方向信号ＤＩＲ9 ，及びＣＡＢ信号9 の制御，並びにＳ
ＡＢ信号9 の操作を経てＣＢＡ信号9 及びＳＢＡ信号9
を制御することで出力をスルー状態にし、メモリ５，６
を読み出し状態にしてデータを出力させることにより、
メモリ５のデータ5 （Ｄ２）がデータバス１に出力され
る。
5 （Ｄ２）をデータバス１に出力させる場合、レジスタ
付バストランシーバ１０のイネーブル信号Ｇバー10を制
御して出力をハイインピーダンス状態にし、レジスタ付
バストランシーバ９に関するイネーブル信号Ｇバー9 ，
方向信号ＤＩＲ9 ，及びＣＡＢ信号9 の制御，並びにＳ
ＡＢ信号9 の操作を経てＣＢＡ信号9 及びＳＢＡ信号9
を制御することで出力をスルー状態にし、メモリ５，６
を読み出し状態にしてデータを出力させることにより、
メモリ５のデータ5 （Ｄ２）がデータバス１に出力され
る。
【００１３】更に、同様にメモリ６の次のデータ6 （Ｄ
３）をデータバス１に出力させる場合、レジスタ付バス
トランシーバ９のイネーブル信号Ｇバー9 を制御して出
力をハイインピーダンス状態にし、レジスタ付バストラ
ンシーバ１０に関するイネーブル信号Ｇバー10，方向信
号ＤＩＲ10，及びＣＡＢ信号10の制御，並びにＳＡＢ信
号10の操作を経てＣＢＡ信号10及びＳＢＡ信号10を制御
することで出力をスルー状態にし、メモリ５，６を読み
出し状態にしてデータを出力させることにより、メモリ
６のデータ6 （Ｄ３）がデータバス１に出力される。
３）をデータバス１に出力させる場合、レジスタ付バス
トランシーバ９のイネーブル信号Ｇバー9 を制御して出
力をハイインピーダンス状態にし、レジスタ付バストラ
ンシーバ１０に関するイネーブル信号Ｇバー10，方向信
号ＤＩＲ10，及びＣＡＢ信号10の制御，並びにＳＡＢ信
号10の操作を経てＣＢＡ信号10及びＳＢＡ信号10を制御
することで出力をスルー状態にし、メモリ５，６を読み
出し状態にしてデータを出力させることにより、メモリ
６のデータ6 （Ｄ３）がデータバス１に出力される。
【００１４】図８は、従来の他例に係るメモリアクセス
制御装置の基本構成を示した簡易ブロック図である。こ
の共有メモリアクセス装置は、レジスタ付バストランシ
ーバが用いられず、データを記憶した２つのメモリ５，
６を含むメモリ装置７と、メモリ５，６のデータが出力
されるデータバス１と、このデータバス１及びメモリ
５，６におけるアクセスを制御する制御回路１３とを備
え、データバス１及びメモリ５，６が直接接続された構
成となっている。
制御装置の基本構成を示した簡易ブロック図である。こ
の共有メモリアクセス装置は、レジスタ付バストランシ
ーバが用いられず、データを記憶した２つのメモリ５，
６を含むメモリ装置７と、メモリ５，６のデータが出力
されるデータバス１と、このデータバス１及びメモリ
５，６におけるアクセスを制御する制御回路１３とを備
え、データバス１及びメモリ５，６が直接接続された構
成となっている。
【００１５】以下は、このメモリアクセス制御装置の動
作処理について、図９に示すその各部における処理信号
の波形に関するタイミングチャートを参照して説明す
る。
作処理について、図９に示すその各部における処理信号
の波形に関するタイミングチャートを参照して説明す
る。
【００１６】ここでは制御回路１３によりメモリ装置７
のメモリ５，６からデータを読み出してデータバス１に
出力させるべく、メモリ装置７からデータバス１方向に
メモリ５，６のデータが流れるような設定を行う。
のメモリ５，６からデータを読み出してデータバス１に
出力させるべく、メモリ装置７からデータバス１方向に
メモリ５，６のデータが流れるような設定を行う。
【００１７】即ち、例えばメモリ５に関してアドレ
ス5 ，ＲＡＳ5 ，ＣＡＳ5 ，データ5 が図示のような関
係にあって、メモリ５の最初のデータ5 （Ｄ０）をデー
タバス１に出力させる場合、メモリ５を読み出し状態に
してデータを出力させることにより、メモリ５のデータ
5 （Ｄ０）がデータバス１に出力される。この後、デー
タバス１でのバス衝突を回避するため、メモリ５のデー
タをハイインピーダンス状態にする。
ス5 ，ＲＡＳ5 ，ＣＡＳ5 ，データ5 が図示のような関
係にあって、メモリ５の最初のデータ5 （Ｄ０）をデー
タバス１に出力させる場合、メモリ５を読み出し状態に
してデータを出力させることにより、メモリ５のデータ
5 （Ｄ０）がデータバス１に出力される。この後、デー
タバス１でのバス衝突を回避するため、メモリ５のデー
タをハイインピーダンス状態にする。
【００１８】次に、メモリ６に関してアドレス6 ，ＲＡ
Ｓ6 ，ＣＡＳ6 ，データ6 が図示のような関係にあっ
て、メモリ６の最初のデータ6 （Ｄ１）をデータバス１
に出力させる場合、メモリ６を読み出し状態にしてデー
タを出力させることにより、メモリ６のデータ6 （Ｄ
１）がデータバス１に出力される。ここでも、その後は
メモリ６のデータをハイインピーダンス状態にする。
Ｓ6 ，ＣＡＳ6 ，データ6 が図示のような関係にあっ
て、メモリ６の最初のデータ6 （Ｄ１）をデータバス１
に出力させる場合、メモリ６を読み出し状態にしてデー
タを出力させることにより、メモリ６のデータ6 （Ｄ
１）がデータバス１に出力される。ここでも、その後は
メモリ６のデータをハイインピーダンス状態にする。
【００１９】引き続いて、同様にメモリ５の次のデータ
5 （Ｄ２）をデータバス１に出力させる場合、メモリ５
を読み出し状態にしてデータを出力させることにより、
メモリ５のデータ5 （Ｄ２）がデータバス１に出力され
る。ここでも、その後はメモリ５のデータをハイインピ
ーダンス状態にする。
5 （Ｄ２）をデータバス１に出力させる場合、メモリ５
を読み出し状態にしてデータを出力させることにより、
メモリ５のデータ5 （Ｄ２）がデータバス１に出力され
る。ここでも、その後はメモリ５のデータをハイインピ
ーダンス状態にする。
【００２０】更に、同様にメモリ６の次のデータ6 （Ｄ
３）をデータバス１に出力させる場合、メモリ６を読み
出し状態にしてデータを出力させることにより、メモリ
６のデータ6 （Ｄ３）がデータバス１に出力される。こ
こでも、その後はメモリ６のデータをハイインピーダン
ス状態にする。
３）をデータバス１に出力させる場合、メモリ６を読み
出し状態にしてデータを出力させることにより、メモリ
６のデータ6 （Ｄ３）がデータバス１に出力される。こ
こでも、その後はメモリ６のデータをハイインピーダン
ス状態にする。
【００２１】因みに、一般的なコンピュータの主記憶装
置に関連する周知技術としては、例えば特開平５−５３
９０５号公報等が挙げられる。
置に関連する周知技術としては、例えば特開平５−５３
９０５号公報等が挙げられる。
【００２２】
【発明が解決しようとする課題】上述した共有メモリア
クセス装置（メモリアクセス制御装置）の場合、第１Ｍ
ＰＵが接続されるデータバスとメモリ装置におけるメモ
リとの接続にレジスタ付バストランシーバを使用してい
るが、１個のレジスタ付バストランシーバにはこれを制
御するための制御伝送線が６本必要となっており、制御
回路の方ではレジスタ付バストランシーバの数ｎに比例
したｎ×６の制御信号が必要となるため、このように多
数の制御信号を要すれば制御処理が複雑となり、制御回
路のＬＳＩ化が困難になる上、回路基板上の占有面積が
大きくなって小規模化を計り難く、しかも相当な消費電
力を要する等の問題がある。
クセス装置（メモリアクセス制御装置）の場合、第１Ｍ
ＰＵが接続されるデータバスとメモリ装置におけるメモ
リとの接続にレジスタ付バストランシーバを使用してい
るが、１個のレジスタ付バストランシーバにはこれを制
御するための制御伝送線が６本必要となっており、制御
回路の方ではレジスタ付バストランシーバの数ｎに比例
したｎ×６の制御信号が必要となるため、このように多
数の制御信号を要すれば制御処理が複雑となり、制御回
路のＬＳＩ化が困難になる上、回路基板上の占有面積が
大きくなって小規模化を計り難く、しかも相当な消費電
力を要する等の問題がある。
【００２３】特に、制御回路に図７に示したようなｎ×
６の制御信号を必要とする場合、データ転送に高性能が
要求され、処理動作が複雑になってしまうため、これが
コスト高を招く要因となっている。又、図８及び図９で
示したようにレジスタ付バストランシーバを使用しない
場合には制御が簡単になるが、ここではデータ転送の性
能が劣化されるため、信頼性において難点がある。
６の制御信号を必要とする場合、データ転送に高性能が
要求され、処理動作が複雑になってしまうため、これが
コスト高を招く要因となっている。又、図８及び図９で
示したようにレジスタ付バストランシーバを使用しない
場合には制御が簡単になるが、ここではデータ転送の性
能が劣化されるため、信頼性において難点がある。
【００２４】本発明は、このような問題点を解決すべく
なされたもので、その技術的課題は、簡単な制御処理で
データ転送の高性能を確保し得るメモリアクセス制御装
置を提供することにある。
なされたもので、その技術的課題は、簡単な制御処理で
データ転送の高性能を確保し得るメモリアクセス制御装
置を提供することにある。
【００２５】
【課題を解決するための手段】本発明によれば、データ
を記憶した複数のメモリを含むメモリ装置と、複数のメ
モリのデータが出力されるデータバスと、データバス及
び複数のメモリの間におけるデータの方向を制御するた
めの複数のバストランシーバと、複数のメモリ及び複数
のバストランシーバにおけるアクセスを制御する制御回
路とを備えたメモリアクセス制御装置が得られる。
を記憶した複数のメモリを含むメモリ装置と、複数のメ
モリのデータが出力されるデータバスと、データバス及
び複数のメモリの間におけるデータの方向を制御するた
めの複数のバストランシーバと、複数のメモリ及び複数
のバストランシーバにおけるアクセスを制御する制御回
路とを備えたメモリアクセス制御装置が得られる。
【００２６】又、本発明によれば、上記メモリアクセス
制御装置において、複数のバストランシーバは、制御回
路からの制御信号によって複数のメモリの何れか一つの
データを含むデータ信号の信号方向の切り替え制御を行
うと共に、データ信号の出力選択又はハイインピーダン
ス状態の設定を行うコントロール回路をそれぞれ複数備
えたメモリアクセス制御装置が得られる。
制御装置において、複数のバストランシーバは、制御回
路からの制御信号によって複数のメモリの何れか一つの
データを含むデータ信号の信号方向の切り替え制御を行
うと共に、データ信号の出力選択又はハイインピーダン
ス状態の設定を行うコントロール回路をそれぞれ複数備
えたメモリアクセス制御装置が得られる。
【００２７】更に、本発明によれば、上記何れかのメモ
リアクセス制御装置において、複数のバストランシーバ
は、制御回路からそれぞれ２本の制御伝送線を介して制
御されるメモリアクセス制御装置が得られる。
リアクセス制御装置において、複数のバストランシーバ
は、制御回路からそれぞれ２本の制御伝送線を介して制
御されるメモリアクセス制御装置が得られる。
【００２８】
【発明の実施の形態】以下に実施例を挙げ、本発明のメ
モリアクセス制御装置について、図面を参照して詳細に
説明する。
モリアクセス制御装置について、図面を参照して詳細に
説明する。
【００２９】図１は、本発明の一実施例に係るメモリア
クセス制御装置の基本構成を示した簡易ブロック図であ
る。
クセス制御装置の基本構成を示した簡易ブロック図であ
る。
【００３０】このメモリアクセス制御装置は、データを
記憶した複数（ここでは２つ）のメモリ５，６を含むメ
モリ装置７と、メモリ５，６のデータが出力されるデー
タバス１と、このデータバス１及びメモリ５，６の間に
おけるデータの方向を制御するための複数（ここでは２
つ）のバストランシーバ２，３と、メモリ５，６及びバ
ストランシーバ２，３におけるアクセスを制御する制御
回路４とを備えて成っている。
記憶した複数（ここでは２つ）のメモリ５，６を含むメ
モリ装置７と、メモリ５，６のデータが出力されるデー
タバス１と、このデータバス１及びメモリ５，６の間に
おけるデータの方向を制御するための複数（ここでは２
つ）のバストランシーバ２，３と、メモリ５，６及びバ
ストランシーバ２，３におけるアクセスを制御する制御
回路４とを備えて成っている。
【００３１】即ち、このメモリアクセス制御装置では、
データバス１にバストランシーバ２，３が接続され、こ
れらのバストランシーバ２，３にそれぞれメモリ５，６
が接続されており、メモリ５，６及びバストランシーバ
２，３が制御回路４によって制御される。但し、バスト
ランシーバ２，３は、制御回路４からそれぞれ２本の制
御伝送線を介して制御されるようになっている。
データバス１にバストランシーバ２，３が接続され、こ
れらのバストランシーバ２，３にそれぞれメモリ５，６
が接続されており、メモリ５，６及びバストランシーバ
２，３が制御回路４によって制御される。但し、バスト
ランシーバ２，３は、制御回路４からそれぞれ２本の制
御伝送線を介して制御されるようになっている。
【００３２】図２は、図１のメモリアクセス制御装置に
備えられるバストランシーバ２，３の要部構成を示した
回路図である。
備えられるバストランシーバ２，３の要部構成を示した
回路図である。
【００３３】バストランシーバ２，３は、制御回路４か
らの方向信号ＤＩＲによってデータ信号Ａ１やデータ信
号Ｂ１の信号方向を切り替え制御するためのコントロー
ル回路８を有し、このコントロール回路８によってデー
タ信号Ａ１からデータ信号Ｂ１へ切り替えるか、或いは
データ信号Ｂ１からデータ信号Ａ１へと信号方向を切り
替えることができる。又、コントロール回路８によって
制御回路４からのイネーブル信号ＯＥバーによりデータ
信号Ａ１やデータ信号Ｂ１を出力するか、或いはハイイ
ンピーダンスにするかを制御できる。即ち、ここでのコ
ントロール回路８は、制御回路４からの制御信号によっ
てメモリ５，６の何れか一つのデータを含むデータ信号
の信号方向の切り替え制御を行うと共に、データ信号の
出力選択又はハイインピーダンス状態の設定を行う。
尚、このようなコントロール回路８は、通常バストラン
シーバ２，３の１個につき複数搭載される。
らの方向信号ＤＩＲによってデータ信号Ａ１やデータ信
号Ｂ１の信号方向を切り替え制御するためのコントロー
ル回路８を有し、このコントロール回路８によってデー
タ信号Ａ１からデータ信号Ｂ１へ切り替えるか、或いは
データ信号Ｂ１からデータ信号Ａ１へと信号方向を切り
替えることができる。又、コントロール回路８によって
制御回路４からのイネーブル信号ＯＥバーによりデータ
信号Ａ１やデータ信号Ｂ１を出力するか、或いはハイイ
ンピーダンスにするかを制御できる。即ち、ここでのコ
ントロール回路８は、制御回路４からの制御信号によっ
てメモリ５，６の何れか一つのデータを含むデータ信号
の信号方向の切り替え制御を行うと共に、データ信号の
出力選択又はハイインピーダンス状態の設定を行う。
尚、このようなコントロール回路８は、通常バストラン
シーバ２，３の１個につき複数搭載される。
【００３４】以下は、このメモリアクセス制御装置の動
作処理について、図３に示すその各部における処理信号
の波形に関するタイミングチャートを参照して説明す
る。
作処理について、図３に示すその各部における処理信号
の波形に関するタイミングチャートを参照して説明す
る。
【００３５】ここでは制御回路４によりメモリ装置７の
メモリ５，６からデータを読み出してデータバス１に出
力させるべく、バストランシーバ２，３の方向信号ＤＩ
Ｒを制御し、メモリ装置７からデータバス１方向にメモ
リ５，６のデータが流れるような設定を行う。
メモリ５，６からデータを読み出してデータバス１に出
力させるべく、バストランシーバ２，３の方向信号ＤＩ
Ｒを制御し、メモリ装置７からデータバス１方向にメモ
リ５，６のデータが流れるような設定を行う。
【００３６】即ち、例えばメモリ５に関してアドレ
ス5 ，ＲＡＳ5 ，ＣＡＳ5 ，データ5 が図示のような関
係にあって、メモリ５の最初のデータ5 （Ｄ０）をデー
タバス１に出力させる場合、バストランシーバ３のイネ
ーブル信号ＯＥバーを制御して出力をハイインピーダン
ス状態にし、バストランシーバ２の方向信号ＤＩＲを制
御して出力をスルー状態にしてメモリ５，６を読み出し
状態にしてデータを出力させることにより、メモリ５の
データ5 （Ｄ０）がデータバス１に出力される。
ス5 ，ＲＡＳ5 ，ＣＡＳ5 ，データ5 が図示のような関
係にあって、メモリ５の最初のデータ5 （Ｄ０）をデー
タバス１に出力させる場合、バストランシーバ３のイネ
ーブル信号ＯＥバーを制御して出力をハイインピーダン
ス状態にし、バストランシーバ２の方向信号ＤＩＲを制
御して出力をスルー状態にしてメモリ５，６を読み出し
状態にしてデータを出力させることにより、メモリ５の
データ5 （Ｄ０）がデータバス１に出力される。
【００３７】次に、メモリ６に関してアドレス6 ，ＲＡ
Ｓ6 ，ＣＡＳ6 ，データ6 が図示のような関係にあっ
て、メモリ６の最初のデータ6 （Ｄ１）をデータバス１
に出力させる場合、バストランシーバ２のイネーブル信
号ＯＥバーを制御して出力をハイインピーダンス状態に
し、バストランシーバ３のイネーブル信号ＯＥバーを制
御すると共に、方向信号ＤＩＲを制御して出力をスルー
状態にしてメモリ５，６を読み出し状態にしてデータを
出力させることにより、メモリ６のデータ6 （Ｄ１）が
データバス１に出力される。
Ｓ6 ，ＣＡＳ6 ，データ6 が図示のような関係にあっ
て、メモリ６の最初のデータ6 （Ｄ１）をデータバス１
に出力させる場合、バストランシーバ２のイネーブル信
号ＯＥバーを制御して出力をハイインピーダンス状態に
し、バストランシーバ３のイネーブル信号ＯＥバーを制
御すると共に、方向信号ＤＩＲを制御して出力をスルー
状態にしてメモリ５，６を読み出し状態にしてデータを
出力させることにより、メモリ６のデータ6 （Ｄ１）が
データバス１に出力される。
【００３８】引き続いて、同様にメモリ５の次のデータ
5 （Ｄ２）をデータバス１に出力させる場合、バストラ
ンシーバ３のイネーブル信号ＯＥバーを制御して出力を
ハイインピーダンス状態にし、バストランシーバ２の方
向信号ＤＩＲを制御して出力をスルー状態にしてメモリ
５，６を読み出し状態にしてデータを出力させることに
より、メモリ５のデータ5 （Ｄ２）がデータバス１に出
力される。
5 （Ｄ２）をデータバス１に出力させる場合、バストラ
ンシーバ３のイネーブル信号ＯＥバーを制御して出力を
ハイインピーダンス状態にし、バストランシーバ２の方
向信号ＤＩＲを制御して出力をスルー状態にしてメモリ
５，６を読み出し状態にしてデータを出力させることに
より、メモリ５のデータ5 （Ｄ２）がデータバス１に出
力される。
【００３９】更に、同様にメモリ６の次のデータ6 （Ｄ
３）をデータバス１に出力させる場合、バストランシー
バ２のイネーブル信号ＯＥバーを制御して出力をハイイ
ンピーダンス状態にし、バストランシーバ３のイネーブ
ル信号ＯＥバーを制御すると共に、方向信号ＤＩＲを制
御して出力をスルー状態にしてメモリ５，６を読み出し
状態にしてデータを出力させることにより、メモリ６の
データ6 （Ｄ３）がデータバス１に出力される。
３）をデータバス１に出力させる場合、バストランシー
バ２のイネーブル信号ＯＥバーを制御して出力をハイイ
ンピーダンス状態にし、バストランシーバ３のイネーブ
ル信号ＯＥバーを制御すると共に、方向信号ＤＩＲを制
御して出力をスルー状態にしてメモリ５，６を読み出し
状態にしてデータを出力させることにより、メモリ６の
データ6 （Ｄ３）がデータバス１に出力される。
【００４０】
【発明の効果】以上に説明したように、本発明のメモリ
アクセス制御装置よれば、従来の多数の入力用制御伝送
線を有するレジスタ付バストランシーバに代用して少な
い入力用制御伝送線を有するバストランシーバを設け、
このバストランシーバで制御回路からの各種制御信号に
よってデータ信号の信号方向の切り替えやデータ信号の
出力選択、或いはハイインピーダンスの設定等を行うよ
うにしているので、簡単な制御処理でデータ転送の高性
能を確保し得るようになる。この結果、少数の制御信号
による簡単な制御処理で済むため、制御回路のＬＳＩ化
が容易になる上、回路基板上の占有面積が小さくなって
小規模化を計り易くなり、しかも小さな消費電力で運用
できるため、こうした理由により低コストで提供可能に
なる。
アクセス制御装置よれば、従来の多数の入力用制御伝送
線を有するレジスタ付バストランシーバに代用して少な
い入力用制御伝送線を有するバストランシーバを設け、
このバストランシーバで制御回路からの各種制御信号に
よってデータ信号の信号方向の切り替えやデータ信号の
出力選択、或いはハイインピーダンスの設定等を行うよ
うにしているので、簡単な制御処理でデータ転送の高性
能を確保し得るようになる。この結果、少数の制御信号
による簡単な制御処理で済むため、制御回路のＬＳＩ化
が容易になる上、回路基板上の占有面積が小さくなって
小規模化を計り易くなり、しかも小さな消費電力で運用
できるため、こうした理由により低コストで提供可能に
なる。
【図面の簡単な説明】
【図１】本発明の一実施例に係るメモリアクセス制御装
置の基本構成を示した簡易ブロック図である。
置の基本構成を示した簡易ブロック図である。
【図２】図１のメモリアクセス制御装置に備えられるバ
ストランシーバの要部構成を示した回路図である。
ストランシーバの要部構成を示した回路図である。
【図３】図１に示すメモリアクセス制御装置の各部にお
ける処理信号の波形を示したタイミングチャートであ
る。
ける処理信号の波形を示したタイミングチャートであ
る。
【図４】従来の一例に係る共有メモリアクセス装置（メ
モリアクセス制御装置）の基本構成を示したブロック図
である。
モリアクセス制御装置）の基本構成を示したブロック図
である。
【図５】図４に示すメモリアクセス制御装置の具体的構
成を示した簡易ブロック図である。
成を示した簡易ブロック図である。
【図６】図５のメモリアクセス制御装置に備えられるレ
ジスタ付バストランシーバの要部構成を示した回路図で
ある。
ジスタ付バストランシーバの要部構成を示した回路図で
ある。
【図７】図５に示すメモリアクセス制御装置の各部にお
ける処理信号の波形を示したタイミングチャートであ
る。
ける処理信号の波形を示したタイミングチャートであ
る。
【図８】従来の他例に係るメモリアクセス制御装置の基
本構成を示した簡易ブロック図である。
本構成を示した簡易ブロック図である。
【図９】図８に示すメモリアクセス制御装置の各部にお
ける処理信号の波形を示したタイミングチャートであ
る。
ける処理信号の波形を示したタイミングチャートであ
る。
１ データバス ２，３ バストランシーバ ４，１１，１３ 制御回路 ５，６ メモリ ７ メモリ装置 ８，１２ コントロール回路 ９，１０ レジスタ付バストランシーバ １４，１５ ＭＰＵ
Claims (3)
- 【請求項１】 データを記憶した複数のメモリを含むメ
モリ装置と、前記複数のメモリのデータが出力されるデ
ータバスと、前記データバス及び前記複数のメモリの間
におけるデータの方向を制御するための複数のバストラ
ンシーバと、前記複数のメモリ及び前記複数のバストラ
ンシーバにおけるアクセスを制御する制御回路とを備え
たことを特徴とするメモリアクセス制御装置。 - 【請求項２】 請求項１記載のメモリアクセス制御装置
において、前記複数のバストランシーバは、前記制御回
路からの制御信号によって前記複数のメモリの何れか一
つのデータを含むデータ信号の信号方向の切り替え制御
を行うと共に、前記データ信号の出力選択又はハイイン
ピーダンス状態の設定を行うコントロール回路をそれぞ
れ複数備えたことを特徴とするメモリアクセス制御装
置。 - 【請求項３】 請求項１又は２記載のメモリアクセス制
御装置において、前記複数のバストランシーバは、前記
制御回路からそれぞれ２本の制御伝送線を介して制御さ
れるものであることを特徴とするメモリアクセス制御装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32816896A JPH10171749A (ja) | 1996-12-09 | 1996-12-09 | メモリアクセス制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32816896A JPH10171749A (ja) | 1996-12-09 | 1996-12-09 | メモリアクセス制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10171749A true JPH10171749A (ja) | 1998-06-26 |
Family
ID=18207250
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32816896A Withdrawn JPH10171749A (ja) | 1996-12-09 | 1996-12-09 | メモリアクセス制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10171749A (ja) |
-
1996
- 1996-12-09 JP JP32816896A patent/JPH10171749A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040302 |