JPH10173076A - 不揮発性半導体記憶装置及びその製造方法 - Google Patents
不揮発性半導体記憶装置及びその製造方法Info
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- JPH10173076A JPH10173076A JP8330786A JP33078696A JPH10173076A JP H10173076 A JPH10173076 A JP H10173076A JP 8330786 A JP8330786 A JP 8330786A JP 33078696 A JP33078696 A JP 33078696A JP H10173076 A JPH10173076 A JP H10173076A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10D30/60—Insulated-gate field-effect transistors [IGFET]
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- H10D30/6891—Floating-gate IGFETs characterised by the shapes, relative sizes or dispositions of the floating gate electrode
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D64/01—Manufacture or treatment
- H10D64/031—Manufacture or treatment of data-storage electrodes
- H10D64/035—Manufacture or treatment of data-storage electrodes comprising conductor-insulator-conductor-insulator-semiconductor structures
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Abstract
(57)【要約】
【課題】 浮遊ゲ−トと制御ゲ−ト間の静電容量の増加
と安定性を図る。 【解決手段】 半導体基板３．１中には、素子分離用の
絶縁膜が形成される。絶縁膜に取り囲まれた素子領域上
には、ゲ−ト絶縁膜３．４を介してフロ−ティングゲ−
ト電極３．３が形成される。フロ−ティングゲ−ト電極
３．３の四つの側面の下部は、絶縁膜３．８により覆わ
れる。この絶縁膜３．８は、ゲ−ト絶縁膜３．４よりも
厚い。フロ−ティングゲ−ト電極３．３の上面及び四つ
の側面の上部は、コントロ−ルゲ−ト電極３．６により
覆われる。コントロ−ルゲ−ト電極３．６の上面は、平
坦である。
と安定性を図る。 【解決手段】 半導体基板３．１中には、素子分離用の
絶縁膜が形成される。絶縁膜に取り囲まれた素子領域上
には、ゲ−ト絶縁膜３．４を介してフロ−ティングゲ−
ト電極３．３が形成される。フロ−ティングゲ−ト電極
３．３の四つの側面の下部は、絶縁膜３．８により覆わ
れる。この絶縁膜３．８は、ゲ−ト絶縁膜３．４よりも
厚い。フロ−ティングゲ−ト電極３．３の上面及び四つ
の側面の上部は、コントロ−ルゲ−ト電極３．６により
覆われる。コントロ−ルゲ−ト電極３．６の上面は、平
坦である。
Description
【０００１】
【発明の属する技術分野】本発明は、いわゆるフラッシ
ュメモリなどの不揮発性半導体記憶装置及びその製造方
法に関する。
ュメモリなどの不揮発性半導体記憶装置及びその製造方
法に関する。
【０００２】
【従来の技術】図４０は、従来の不揮発性半導体記憶装
置のメモリセルの平面パタ−ンを示すものである。ま
た、図４１は、図４０のＸＬＩ−ＸＬＩ線に沿う断面
図、図４２は、図４０のＸＬＩＩ−ＸＬＩＩ線に沿う断
面図である。
置のメモリセルの平面パタ−ンを示すものである。ま
た、図４１は、図４０のＸＬＩ−ＸＬＩ線に沿う断面
図、図４２は、図４０のＸＬＩＩ−ＸＬＩＩ線に沿う断
面図である。
【０００３】ｐ型の半導体基板１．１には、素子分離用
の狭い溝が形成され、その溝内には、絶縁膜１．２が満
たされている（ＳＴＩ構造、ＳＴＩ＝ｓｈａｌｌｏｗ
ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ）。
の狭い溝が形成され、その溝内には、絶縁膜１．２が満
たされている（ＳＴＩ構造、ＳＴＩ＝ｓｈａｌｌｏｗ
ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ）。
【０００４】絶縁膜１．２に取り囲まれた素子領域に
は、ｎ型のソ−ス・ドレイン拡散層１．７が形成されて
いる。ソ−ス・ドレイン拡散層１．７の間のチャネル領
域上には、ゲ−ト絶縁膜１．４を介してフロ−ティング
ゲ−ト電極１．３が形成されている。ゲ−ト絶縁膜１．
４は、フロ−ティングゲ−ト電極１．３から半導体基板
１．１又はソ−ス・ドレイン拡散層１．７への電荷（電
子）の移動経路としてのトンネル絶縁膜としても機能し
ている。
は、ｎ型のソ−ス・ドレイン拡散層１．７が形成されて
いる。ソ−ス・ドレイン拡散層１．７の間のチャネル領
域上には、ゲ−ト絶縁膜１．４を介してフロ−ティング
ゲ−ト電極１．３が形成されている。ゲ−ト絶縁膜１．
４は、フロ−ティングゲ−ト電極１．３から半導体基板
１．１又はソ−ス・ドレイン拡散層１．７への電荷（電
子）の移動経路としてのトンネル絶縁膜としても機能し
ている。
【０００５】フロ−ティングゲ−ト電極１．３の表面に
は、インタ−ポリ絶縁膜１．５が形成されている。イン
タ−ポリ絶縁膜１．５は、フロ−ティングゲ−ト電極
（例えば、ポリシリコン）１．３の酸化により形成され
る酸化膜を含んでいる。インタ−ポリ絶縁膜１．５上に
は、コントロ−ルゲ−ト電極（ワ−ド線）１．６が形成
されている。
は、インタ−ポリ絶縁膜１．５が形成されている。イン
タ−ポリ絶縁膜１．５は、フロ−ティングゲ−ト電極
（例えば、ポリシリコン）１．３の酸化により形成され
る酸化膜を含んでいる。インタ−ポリ絶縁膜１．５上に
は、コントロ−ルゲ−ト電極（ワ−ド線）１．６が形成
されている。
【０００６】上記不揮発性半導体記憶装置のメモリセル
においては、フロ−ティングゲ−ト電極１．３中の電荷
（電子）の量に基づいて、情報（“１”又は“０”）を
記憶している。例えば、コントロ−ルゲ−ト電極１．６
に所定の電位を印加したとき、フロ−ティングゲ−ト電
極１．３中に電荷が蓄えられている状態（例えば、
“１”）では、メモリセル（トランジスタ）の閾値電圧
は高く、メモリセルはオンしないのに対し、フロ−ティ
ングゲ−ト電極１．３中に電荷が蓄えられていない状態
（例えば、“０”）では、メモリセル（トランジスタ）
の閾値電圧は低く、メモリセルは、オンする。
においては、フロ−ティングゲ−ト電極１．３中の電荷
（電子）の量に基づいて、情報（“１”又は“０”）を
記憶している。例えば、コントロ−ルゲ−ト電極１．６
に所定の電位を印加したとき、フロ−ティングゲ−ト電
極１．３中に電荷が蓄えられている状態（例えば、
“１”）では、メモリセル（トランジスタ）の閾値電圧
は高く、メモリセルはオンしないのに対し、フロ−ティ
ングゲ−ト電極１．３中に電荷が蓄えられていない状態
（例えば、“０”）では、メモリセル（トランジスタ）
の閾値電圧は低く、メモリセルは、オンする。
【０００７】また、デ−タの書き換え、つまり、フロ−
ティングゲ−ト電極１．３に電荷を蓄積したり、フロ−
ティングゲ−ト電極１．３から電荷を引き抜いたりする
ためには、フロ−ティングゲ−ト電極１．３の電位を変
えることが必要である。
ティングゲ−ト電極１．３に電荷を蓄積したり、フロ−
ティングゲ−ト電極１．３から電荷を引き抜いたりする
ためには、フロ−ティングゲ−ト電極１．３の電位を変
えることが必要である。
【０００８】フロ−ティングゲ−ト電極１．３の電位
は、コントロ−ルゲ−ト電極１．６に印加する電位や、
フロ−ティングゲ−ト電極１．３とコントロ−ルゲ−ト
電極１．６の間の静電容量などにより決定される。
は、コントロ−ルゲ−ト電極１．６に印加する電位や、
フロ−ティングゲ−ト電極１．３とコントロ−ルゲ−ト
電極１．６の間の静電容量などにより決定される。
【０００９】コントロ−ルゲ−ト電極１．６の電位に関
し、なるべく小さな値で、フロ−ティングゲ−ト電極
１．３の電位を上げることできるようにするためには、
フロ−ティングゲ−ト電極１．３とコントロ−ルゲ−ト
電極１．６の間の静電容量は、できるだけ大きく設定す
るのがよい。
し、なるべく小さな値で、フロ−ティングゲ−ト電極
１．３の電位を上げることできるようにするためには、
フロ−ティングゲ−ト電極１．３とコントロ−ルゲ−ト
電極１．６の間の静電容量は、できるだけ大きく設定す
るのがよい。
【００１０】そこで、従来のメモリセルでは、コントロ
−ルゲ−ト電極１．６は、フロ−ティングゲ−ト電極
１．３の上面に加え、コントロ−ルゲ−ト電極（ワ−ド
線）１．６が延長する方向（ロウ方向）におけるフロ−
ティングゲ−ト電極１．３の２つの側面をも覆うように
配置されている。
−ルゲ−ト電極１．６は、フロ−ティングゲ−ト電極
１．３の上面に加え、コントロ−ルゲ−ト電極（ワ−ド
線）１．６が延長する方向（ロウ方向）におけるフロ−
ティングゲ−ト電極１．３の２つの側面をも覆うように
配置されている。
【００１１】即ち、フロ−ティングゲ−ト電極１．３と
コントロ−ルゲ−ト電極１．６が対向する領域を増やし
て、フロ−ティングゲ−ト電極１．３とコントロ−ルゲ
−ト電極１．６の間の静電容量の増加を図っている。
コントロ−ルゲ−ト電極１．６が対向する領域を増やし
て、フロ−ティングゲ−ト電極１．３とコントロ−ルゲ
−ト電極１．６の間の静電容量の増加を図っている。
【００１２】図４３は、従来の不揮発性半導体記憶装置
の製造方法の一工程を示すものである。なお、図４４
は、図４３のＸＬＩＶ−ＸＬＩＶ線に沿う断面図、図４
５は、図４３のＸＬＶ−ＸＬＶ線に沿う断面図である。
の製造方法の一工程を示すものである。なお、図４４
は、図４３のＸＬＩＶ−ＸＬＩＶ線に沿う断面図、図４
５は、図４３のＸＬＶ−ＸＬＶ線に沿う断面図である。
【００１３】まず、ｐ型の半導体基板１．１に溝を形成
し、この溝内に絶縁膜を満たすことにより、ＳＴＩ構造
の素子分離絶縁膜１．２を形成する。素子領域１．９
は、この素子分離絶縁膜１．２に取り囲まれることにな
る。素子領域１．９上には、シリコン酸化膜１．４Ａが
形成される。
し、この溝内に絶縁膜を満たすことにより、ＳＴＩ構造
の素子分離絶縁膜１．２を形成する。素子領域１．９
は、この素子分離絶縁膜１．２に取り囲まれることにな
る。素子領域１．９上には、シリコン酸化膜１．４Ａが
形成される。
【００１４】次に、ＣＶＤ法により、半導体基板１．１
上の全面に、ポリシリコン膜１．３Ａを形成する。この
ポリシリコン膜１．３Ａには、ポリシリコン膜１．３Ａ
の形成時又は形成後に、ｎ型の不純物が導入される。
上の全面に、ポリシリコン膜１．３Ａを形成する。この
ポリシリコン膜１．３Ａには、ポリシリコン膜１．３Ａ
の形成時又は形成後に、ｎ型の不純物が導入される。
【００１５】この後、素子分離絶縁膜１．２上のポリシ
リコン膜１．３Ａの所定部分にスリット状の開口１．８
を形成する。
リコン膜１．３Ａの所定部分にスリット状の開口１．８
を形成する。
【００１６】次に、熱酸化法により、ポリシリコン膜
１．３Ａの上面及び開口１．８内におけるポリシリコン
膜１．３Ａの側面に、それぞれシリコン酸化膜１．５Ａ
を形成する。
１．３Ａの上面及び開口１．８内におけるポリシリコン
膜１．３Ａの側面に、それぞれシリコン酸化膜１．５Ａ
を形成する。
【００１７】この後、ＣＶＤ法により、シリコン酸化膜
１．５Ａ上及び開口１．８内の素子分離絶縁膜１．２上
に、ポリシリコン膜１．６Ａを形成する。このポリシリ
コン膜１．６Ａには、ポリシリコン膜１．６Ａの形成時
又は形成後に、ｎ型の不純物が導入される。
１．５Ａ上及び開口１．８内の素子分離絶縁膜１．２上
に、ポリシリコン膜１．６Ａを形成する。このポリシリ
コン膜１．６Ａには、ポリシリコン膜１．６Ａの形成時
又は形成後に、ｎ型の不純物が導入される。
【００１８】次に、フォトリソグラフィ技術により、開
口１．８を跨ぐようなライン状のレジスト膜２．０を形
成する。このレジスト膜２．０をマスクにして、ポリシ
リコン膜１．６Ａ、シリコン酸化膜１．５Ａ、ポリシリ
コン膜１．３Ａ、及びシリコン酸化膜１．４Ａを、順
次、エッチングすると、フロ−ティングゲ−ト電極及び
コントロ−ルゲ−ト電極が形成される。
口１．８を跨ぐようなライン状のレジスト膜２．０を形
成する。このレジスト膜２．０をマスクにして、ポリシ
リコン膜１．６Ａ、シリコン酸化膜１．５Ａ、ポリシリ
コン膜１．３Ａ、及びシリコン酸化膜１．４Ａを、順
次、エッチングすると、フロ−ティングゲ−ト電極及び
コントロ−ルゲ−ト電極が形成される。
【００１９】次に、フロ−ティングゲ−ト電極及びコン
トロ−ルゲ−ト電極をマスクにして、セルフアラインに
より、素子領域中にｎ型の不純物を導入すると、ソ−ス
・ドレイン拡散層が形成される。
トロ−ルゲ−ト電極をマスクにして、セルフアラインに
より、素子領域中にｎ型の不純物を導入すると、ソ−ス
・ドレイン拡散層が形成される。
【００２０】以上の工程により、不揮発性半導体記憶装
置のメモリセルが完成する。
置のメモリセルが完成する。
【００２１】
【発明が解決しようとする課題】従来の不揮発性半導体
記憶装置のメモリセルでは、図４２に示すように、ビッ
ト線が延長する方向（カラム方向）におけるフロ−ティ
ングゲ−ト電極１．３の側面は、コントロ−ルゲ−ト電
極１．６により覆われていない。
記憶装置のメモリセルでは、図４２に示すように、ビッ
ト線が延長する方向（カラム方向）におけるフロ−ティ
ングゲ−ト電極１．３の側面は、コントロ−ルゲ−ト電
極１．６により覆われていない。
【００２２】これは、上述の製造方法にも示すように、
フロ−ティングゲ−ト電極１．３とコントロ−ルゲ−ト
電極１．６を同時に形成しているためである。
フロ−ティングゲ−ト電極１．３とコントロ−ルゲ−ト
電極１．６を同時に形成しているためである。
【００２３】従って、従来では、フロ−ティングゲ−ト
電極１．３とコントロ−ルゲ−ト電極１．６の間におけ
る静電容量を十分に上げることができない欠点がある。
電極１．３とコントロ−ルゲ−ト電極１．６の間におけ
る静電容量を十分に上げることができない欠点がある。
【００２４】また、従来の製造方法によれば、図４６に
示すように、フロ−ティングゲ−ト電極１．３とコント
ロ−ルゲ−ト電極１．６を形成した後に、熱酸化法によ
り、ソ−ス・ドレイン拡散層１．７方向におけるフロ−
ティングゲ−ト電極１．３の側面とコントロ−ルゲ−ト
電極１．６の上面及び側面に、それぞれシリコン酸化膜
２．１が形成される。
示すように、フロ−ティングゲ−ト電極１．３とコント
ロ−ルゲ−ト電極１．６を形成した後に、熱酸化法によ
り、ソ−ス・ドレイン拡散層１．７方向におけるフロ−
ティングゲ−ト電極１．３の側面とコントロ−ルゲ−ト
電極１．６の上面及び側面に、それぞれシリコン酸化膜
２．１が形成される。
【００２５】この時、フロ−ティングゲ−ト電極１．３
の上面側のエッジ部分及びコントロ−ルゲ−ト電極１．
６の下面側のエッジ部分は、それぞれバ−ズビ−ク状に
酸化される。
の上面側のエッジ部分及びコントロ−ルゲ−ト電極１．
６の下面側のエッジ部分は、それぞれバ−ズビ−ク状に
酸化される。
【００２６】しかし、これらエッジ部分の酸化は、フロ
−ティングゲ−ト電極１．３とコントロ−ルゲ−ト電極
１．６の間における静電容量の減少やばらつきなどが生
じるため、防止したい。
−ティングゲ−ト電極１．３とコントロ−ルゲ−ト電極
１．６の間における静電容量の減少やばらつきなどが生
じるため、防止したい。
【００２７】一方、フロ−ティングゲ−ト電極１．３の
下面側のエッジ部分は、フロ−ティングゲ−ト電極１．
３とソ−ス・ドレイン拡散層１．７の間における耐圧を
向上させるため、素子のサイズによっては、積極的に酸
化したい場合もある。
下面側のエッジ部分は、フロ−ティングゲ−ト電極１．
３とソ−ス・ドレイン拡散層１．７の間における耐圧を
向上させるため、素子のサイズによっては、積極的に酸
化したい場合もある。
【００２８】本発明は、上記欠点を解決すべくなされた
もので、その目的は、フロ−ティングゲ−ト電極とコン
トロ−ルゲ−ト電極の間における静電容量の増加と安定
性を図れる不揮発性半導体記憶装置及びその製造方法を
提供することである。
もので、その目的は、フロ−ティングゲ−ト電極とコン
トロ−ルゲ−ト電極の間における静電容量の増加と安定
性を図れる不揮発性半導体記憶装置及びその製造方法を
提供することである。
【００２９】
【課題を解決するための手段】上記目的を達成するた
め、本発明の不揮発性半導体記憶装置は、半導体基板
と、前記半導体基板に形成される素子分離膜と、前記素
子分離膜に取り囲まれた素子領域に形成されるソ−ス・
ドレイン拡散層と、前記ソ−ス・ドレイン拡散層間のチ
ャネル領域上にゲ−ト絶縁膜を介して形成されるフロ−
ティングゲ−ト電極と、少なくとも前記フロ−ティング
ゲ−ト電極の上面及び前記フロ−ティングゲ−ト電極の
前記ソ−ス・ドレイン拡散層側の側面の上部を覆い、前
記フロ−ティングゲ−ト電極の前記ソ−ス・ドレイン拡
散層側の側面の下部を覆わないコントロ−ルゲ−ト電極
と、前記フロ−ティングゲ−ト電極と前記コントロ−ル
ゲ−ト電極の間に形成されるインタ−絶縁膜とを備え
る。
め、本発明の不揮発性半導体記憶装置は、半導体基板
と、前記半導体基板に形成される素子分離膜と、前記素
子分離膜に取り囲まれた素子領域に形成されるソ−ス・
ドレイン拡散層と、前記ソ−ス・ドレイン拡散層間のチ
ャネル領域上にゲ−ト絶縁膜を介して形成されるフロ−
ティングゲ−ト電極と、少なくとも前記フロ−ティング
ゲ−ト電極の上面及び前記フロ−ティングゲ−ト電極の
前記ソ−ス・ドレイン拡散層側の側面の上部を覆い、前
記フロ−ティングゲ−ト電極の前記ソ−ス・ドレイン拡
散層側の側面の下部を覆わないコントロ−ルゲ−ト電極
と、前記フロ−ティングゲ−ト電極と前記コントロ−ル
ゲ−ト電極の間に形成されるインタ−絶縁膜とを備え
る。
【００３０】前記コントロ−ルゲ−ト電極は、前記フロ
−ティングゲ−ト電極の前記ソ−ス・ドレイン拡散層側
の側面のうち、前記フロ−ティングゲ−ト電極の底面よ
りも高い部分を覆っている。
−ティングゲ−ト電極の前記ソ−ス・ドレイン拡散層側
の側面のうち、前記フロ−ティングゲ−ト電極の底面よ
りも高い部分を覆っている。
【００３１】前記フロ−ティングゲ−ト電極の前記ソ−
ス・ドレイン拡散層側の側面の下部及び前記コントロ−
ルゲ−ト電極の側面を覆う層間絶縁膜を備え、前記コン
トロ−ルゲ−ト電極の上面と前記層間絶縁膜の上面は、
平坦で、かつ、互いに略一致している。
ス・ドレイン拡散層側の側面の下部及び前記コントロ−
ルゲ−ト電極の側面を覆う層間絶縁膜を備え、前記コン
トロ−ルゲ−ト電極の上面と前記層間絶縁膜の上面は、
平坦で、かつ、互いに略一致している。
【００３２】本発明の不揮発性半導体記憶装置の製造方
法は、第１導電型の半導体基板に素子分離膜を形成し、
前記素子分離膜に取り囲まれた素子領域上にゲ−ト絶縁
膜を介してフロ−ティングゲ−ト電極を形成し、前記素
子領域に第２導電型の不純物を注入し、前記フロ−ティ
ングゲ−ト電極を完全に覆う層間絶縁膜を形成し、少な
くとも前記フロ−ティングゲ−ト電極の上面及び前記フ
ロ−ティングゲ−ト電極のソ−ス・ドレイン拡散層側の
側面の上部を露出させるような溝を前記層間絶縁膜に形
成し、少なくとも前記フロ−ティングゲ−ト電極の上面
及び前記フロ−ティングゲ−ト電極のソ−ス・ドレイン
拡散層側の側面の上部にインタ−絶縁膜を形成し、前記
溝内にコントロ−ルゲ−ト電極を形成する、という一連
の工程を備えている。
法は、第１導電型の半導体基板に素子分離膜を形成し、
前記素子分離膜に取り囲まれた素子領域上にゲ−ト絶縁
膜を介してフロ−ティングゲ−ト電極を形成し、前記素
子領域に第２導電型の不純物を注入し、前記フロ−ティ
ングゲ−ト電極を完全に覆う層間絶縁膜を形成し、少な
くとも前記フロ−ティングゲ−ト電極の上面及び前記フ
ロ−ティングゲ−ト電極のソ−ス・ドレイン拡散層側の
側面の上部を露出させるような溝を前記層間絶縁膜に形
成し、少なくとも前記フロ−ティングゲ−ト電極の上面
及び前記フロ−ティングゲ−ト電極のソ−ス・ドレイン
拡散層側の側面の上部にインタ−絶縁膜を形成し、前記
溝内にコントロ−ルゲ−ト電極を形成する、という一連
の工程を備えている。
【００３３】前記溝は、その底面の位置が、前記フロ−
ティングゲ−ト電極の底面の位置よりも高くなるように
形成される。
ティングゲ−ト電極の底面の位置よりも高くなるように
形成される。
【００３４】前記コントロ−ルゲ−ト電極は、前記層間
絶縁膜上に前記溝を完全に満たす導電膜を形成した後、
ＣＭＰ法により前記導電膜を研磨することにより形成さ
れるものである。
絶縁膜上に前記溝を完全に満たす導電膜を形成した後、
ＣＭＰ法により前記導電膜を研磨することにより形成さ
れるものである。
【００３５】前記素子領域に注入された前記不純物を熱
拡散させ、ソ−ス・ドレイン拡散層を形成する。
拡散させ、ソ−ス・ドレイン拡散層を形成する。
【００３６】本発明の不揮発性半導体記憶装置は、半導
体基板と、前記半導体基板に形成される素子分離膜と、
前記素子分離膜に取り囲まれた素子領域に形成されるソ
−ス・ドレイン拡散層と、前記ソ−ス・ドレイン拡散層
間のチャネル領域上にゲ−ト絶縁膜を介して形成される
フロ−ティングゲ−ト電極と、少なくとも前記フロ−テ
ィングゲ−ト電極の上面及び前記フロ−ティングゲ−ト
電極の前記ソ−ス・ドレイン拡散層側の側面の上部を覆
い、前記フロ−ティングゲ−ト電極の前記ソ−ス・ドレ
イン拡散層側の側面の下部を覆わないコントロ−ルゲ−
ト電極と、前記フロ−ティングゲ−ト電極と前記コント
ロ−ルゲ−ト電極の間に形成されるインタ−絶縁膜と、
前記フロ−ティングゲ−ト電極の前記ソ−ス・ドレイン
拡散層側の側面の下部を覆う第１層間絶縁膜とを備え
る。
体基板と、前記半導体基板に形成される素子分離膜と、
前記素子分離膜に取り囲まれた素子領域に形成されるソ
−ス・ドレイン拡散層と、前記ソ−ス・ドレイン拡散層
間のチャネル領域上にゲ−ト絶縁膜を介して形成される
フロ−ティングゲ−ト電極と、少なくとも前記フロ−テ
ィングゲ−ト電極の上面及び前記フロ−ティングゲ−ト
電極の前記ソ−ス・ドレイン拡散層側の側面の上部を覆
い、前記フロ−ティングゲ−ト電極の前記ソ−ス・ドレ
イン拡散層側の側面の下部を覆わないコントロ−ルゲ−
ト電極と、前記フロ−ティングゲ−ト電極と前記コント
ロ−ルゲ−ト電極の間に形成されるインタ−絶縁膜と、
前記フロ−ティングゲ−ト電極の前記ソ−ス・ドレイン
拡散層側の側面の下部を覆う第１層間絶縁膜とを備え
る。
【００３７】前記第１層間絶縁膜は、少なくとも前記ゲ
−ト絶縁膜よりも厚く、前記コントロ−ルゲ−ト電極
は、前記フロ−ティングゲ−ト電極の前記ソ−ス・ドレ
イン拡散層側の側面のうち、少なくとも前記フロ−ティ
ングゲ−ト電極の底面よりも高い部分を覆っている。
−ト絶縁膜よりも厚く、前記コントロ−ルゲ−ト電極
は、前記フロ−ティングゲ−ト電極の前記ソ−ス・ドレ
イン拡散層側の側面のうち、少なくとも前記フロ−ティ
ングゲ−ト電極の底面よりも高い部分を覆っている。
【００３８】前記第１層間絶縁膜上に形成され、前記コ
ントロ−ルゲ−ト電極の側面を覆い、前記第１層間絶縁
膜に対してエッチング選択比を有する第２層間絶縁膜を
備えている。
ントロ−ルゲ−ト電極の側面を覆い、前記第１層間絶縁
膜に対してエッチング選択比を有する第２層間絶縁膜を
備えている。
【００３９】前記第１層間絶縁膜は、シリコン酸化膜か
ら構成され、前記フロ−ティングゲ−ト電極の下面側の
エッジ部が酸化されている。前記第１層間絶縁膜は、少
なくともシリコン酸化膜を含む複数の絶縁膜から構成さ
れ、前記フロ−ティングゲ−ト電極の下面側のエッジ部
が酸化される。
ら構成され、前記フロ−ティングゲ−ト電極の下面側の
エッジ部が酸化されている。前記第１層間絶縁膜は、少
なくともシリコン酸化膜を含む複数の絶縁膜から構成さ
れ、前記フロ−ティングゲ−ト電極の下面側のエッジ部
が酸化される。
【００４０】前記第１層間絶縁膜は、シリコン窒化膜か
ら構成され、前記第２層間絶縁膜は、シリコン酸化膜か
ら構成されている。
ら構成され、前記第２層間絶縁膜は、シリコン酸化膜か
ら構成されている。
【００４１】前記コントロ−ルゲ−ト電極上に形成され
る低抵抗材料と、前記第１層間絶縁膜上に形成され、前
記コントロ−ルゲ−ト電極の側面及び前記低抵抗材料の
側面を覆う第２層間絶縁膜を備え、前記低抵抗材料の上
面と前記第２層間絶縁膜の上面は、平坦で、かつ、互い
に略一致している。
る低抵抗材料と、前記第１層間絶縁膜上に形成され、前
記コントロ−ルゲ−ト電極の側面及び前記低抵抗材料の
側面を覆う第２層間絶縁膜を備え、前記低抵抗材料の上
面と前記第２層間絶縁膜の上面は、平坦で、かつ、互い
に略一致している。
【００４２】本発明の不揮発性半導体記憶装置の製造方
法は、第１導電型の半導体基板に素子分離膜を形成し、
前記半導体基板上に第１絶縁膜を形成し、前記第１絶縁
膜上にこの第１絶縁膜に対してエッチング選択比を有す
る第２絶縁膜を形成し、前記素子分離膜に取り囲まれた
素子領域上の前記第１及び第２絶縁膜に開口を形成し、
前記開口の底面に少なくとも前記第１絶縁膜よりも薄い
ゲ−ト絶縁膜を形成し、前記開口内のみにフロ−ティン
グゲ−ト電極を形成し、前記第２絶縁膜上及び前記フロ
−ティングゲ−ト電極上に第３絶縁膜を形成し、底面が
前記第１絶縁膜の上面に一致し、少なくとも前記フロ−
ティングゲ−ト電極の上面及び前記フロ−ティングゲ−
ト電極のソ−ス・ドレイン拡散層側の側面の上部を露出
させるような溝を前記第２及び第３絶縁膜に形成し、少
なくとも前記フロ−ティングゲ−ト電極の上面及び前記
フロ−ティングゲ−ト電極の前記ソ−ス・ドレイン拡散
層側の側面の上部にインタ−絶縁膜を形成し、前記溝内
にコントロ−ルゲ−ト電極を形成する、という一連の工
程を備える。
法は、第１導電型の半導体基板に素子分離膜を形成し、
前記半導体基板上に第１絶縁膜を形成し、前記第１絶縁
膜上にこの第１絶縁膜に対してエッチング選択比を有す
る第２絶縁膜を形成し、前記素子分離膜に取り囲まれた
素子領域上の前記第１及び第２絶縁膜に開口を形成し、
前記開口の底面に少なくとも前記第１絶縁膜よりも薄い
ゲ−ト絶縁膜を形成し、前記開口内のみにフロ−ティン
グゲ−ト電極を形成し、前記第２絶縁膜上及び前記フロ
−ティングゲ−ト電極上に第３絶縁膜を形成し、底面が
前記第１絶縁膜の上面に一致し、少なくとも前記フロ−
ティングゲ−ト電極の上面及び前記フロ−ティングゲ−
ト電極のソ−ス・ドレイン拡散層側の側面の上部を露出
させるような溝を前記第２及び第３絶縁膜に形成し、少
なくとも前記フロ−ティングゲ−ト電極の上面及び前記
フロ−ティングゲ−ト電極の前記ソ−ス・ドレイン拡散
層側の側面の上部にインタ−絶縁膜を形成し、前記溝内
にコントロ−ルゲ−ト電極を形成する、という一連の工
程を備える。
【００４３】前記第１絶縁膜は、シリコン窒化膜であ
り、前記第２絶縁膜は、シリコン酸化膜である。
り、前記第２絶縁膜は、シリコン酸化膜である。
【００４４】前記第１絶縁膜は、少なくともシリコン酸
化膜を含む複数の膜から構成され、前記前記フロ−ティ
ングゲ−ト電極の下面側のエッジ部が酸化される。
化膜を含む複数の膜から構成され、前記前記フロ−ティ
ングゲ−ト電極の下面側のエッジ部が酸化される。
【００４５】前記第１絶縁膜を形成する前に、第２導電
型の不純物を含む第４絶縁膜を形成しておき、前記開口
は、前記第４絶縁膜にも設けられ、ソ−ス・ドレイン拡
散層は、前記開口を形成した後の熱工程により、前記第
４絶縁膜から前記半導体基板へ前記不純物を拡散させる
ことにより形成される。
型の不純物を含む第４絶縁膜を形成しておき、前記開口
は、前記第４絶縁膜にも設けられ、ソ−ス・ドレイン拡
散層は、前記開口を形成した後の熱工程により、前記第
４絶縁膜から前記半導体基板へ前記不純物を拡散させる
ことにより形成される。
【００４６】前記フロ−ティングゲ−ト電極は、前記第
２絶縁膜上に前記開口を完全に満たす導電膜を形成した
後、ＣＭＰ法により前記導電膜を研磨することにより形
成される。
２絶縁膜上に前記開口を完全に満たす導電膜を形成した
後、ＣＭＰ法により前記導電膜を研磨することにより形
成される。
【００４７】前記コントロ−ルゲ−ト電極は、前記第３
絶縁膜上に前記溝を完全に満たす導電膜を形成した後、
ＣＭＰ法により前記導電膜を研磨することにより形成さ
れる。
絶縁膜上に前記溝を完全に満たす導電膜を形成した後、
ＣＭＰ法により前記導電膜を研磨することにより形成さ
れる。
【００４８】前記コントロ−ルゲ−ト電極は、その上面
が前記第３絶縁膜の上面よりも低い位置に存在するよう
に前記溝内に形成され、前記溝を満たすような低抵抗材
料を前記溝内に形成する。
が前記第３絶縁膜の上面よりも低い位置に存在するよう
に前記溝内に形成され、前記溝を満たすような低抵抗材
料を前記溝内に形成する。
【００４９】
【発明の実施の形態】以下、図面を参照しながら、本発
明の不揮発性半導体記憶装置及びその製造方法について
詳細に説明する。
明の不揮発性半導体記憶装置及びその製造方法について
詳細に説明する。
【００５０】図１は、本発明の第１実施の形態に関わる
不揮発性半導体記憶装置を示すものである。なお、図２
は、図１のＩＩ−ＩＩ線に沿う断面図、図３は、図１の
ＩＩＩ−ＩＩＩ線に沿う断面図である。
不揮発性半導体記憶装置を示すものである。なお、図２
は、図１のＩＩ−ＩＩ線に沿う断面図、図３は、図１の
ＩＩＩ−ＩＩＩ線に沿う断面図である。
【００５１】ｐ型の半導体基板３．１には、素子分離用
の狭い溝が形成され、その溝内には、絶縁膜３．２が満
たされている（ＳＴＩ構造）。
の狭い溝が形成され、その溝内には、絶縁膜３．２が満
たされている（ＳＴＩ構造）。
【００５２】絶縁膜３．２に取り囲まれた素子領域に
は、ｎ型のソ−ス・ドレイン拡散層３．７が形成されて
いる。ソ−ス・ドレイン拡散層３．７の間のチャネル領
域上には、ゲ−ト絶縁膜３．４を介してフロ−ティング
ゲ−ト電極３．３が形成されている。ゲ−ト絶縁膜３．
４は、フロ−ティングゲ−ト電極３．３から半導体基板
３．１又はソ−ス・ドレイン拡散層３．７への電荷（電
子）の移動経路としてのトンネル絶縁膜としても機能し
ている。
は、ｎ型のソ−ス・ドレイン拡散層３．７が形成されて
いる。ソ−ス・ドレイン拡散層３．７の間のチャネル領
域上には、ゲ−ト絶縁膜３．４を介してフロ−ティング
ゲ−ト電極３．３が形成されている。ゲ−ト絶縁膜３．
４は、フロ−ティングゲ−ト電極３．３から半導体基板
３．１又はソ−ス・ドレイン拡散層３．７への電荷（電
子）の移動経路としてのトンネル絶縁膜としても機能し
ている。
【００５３】フロ−ティングゲ−ト電極３．３の表面に
は、インタ−ポリ絶縁膜３．５が形成されている。イン
タ−ポリ絶縁膜３．５上には、フロ−ティングゲ−ト電
極３．３の上面及び側面を覆うコントロ−ルゲ−ト電極
（ワ−ド線）３．６が形成されている。
は、インタ−ポリ絶縁膜３．５が形成されている。イン
タ−ポリ絶縁膜３．５上には、フロ−ティングゲ−ト電
極３．３の上面及び側面を覆うコントロ−ルゲ−ト電極
（ワ−ド線）３．６が形成されている。
【００５４】但し、フロ−ティングゲ−ト電極３．３の
側面の下部は、コントロ−ルゲ−ト電極３．６により覆
われておらず、層間絶縁膜３．８により覆われている。
側面の下部は、コントロ−ルゲ−ト電極３．６により覆
われておらず、層間絶縁膜３．８により覆われている。
【００５５】上記不揮発性半導体記憶装置のメモリセル
の特徴は、第一に、コントロ−ルゲ−ト電極３．６が延
長する方向（ロウ方向）におけるフロ−ティングゲ−ト
電極３．３の２つの側面と、ビット線が延長する方向
（カラム方向）におけるフロ−ティングゲ−ト電極３．
３の２つの側面が、それぞれコントロ−ルゲ−ト電極
３．６により覆われている点にある。
の特徴は、第一に、コントロ−ルゲ−ト電極３．６が延
長する方向（ロウ方向）におけるフロ−ティングゲ−ト
電極３．３の２つの側面と、ビット線が延長する方向
（カラム方向）におけるフロ−ティングゲ−ト電極３．
３の２つの側面が、それぞれコントロ−ルゲ−ト電極
３．６により覆われている点にある。
【００５６】即ち、本発明によれば、従来のメモリセル
に比べ、フロ−ティングゲ−ト電極３．３とコントロ−
ルゲ−ト電極３．６が対向する領域を増やすことがで
き、フロ−ティングゲ−ト電極３．３とコントロ−ルゲ
−ト電極３．６の間の静電容量の増加を図ることができ
る。
に比べ、フロ−ティングゲ−ト電極３．３とコントロ−
ルゲ−ト電極３．６が対向する領域を増やすことがで
き、フロ−ティングゲ−ト電極３．３とコントロ−ルゲ
−ト電極３．６の間の静電容量の増加を図ることができ
る。
【００５７】第二に、フロ−ティングゲ−ト電極３．３
の側面の下部が、コントロ−ルゲ−ト電極３．６により
覆われておらず、層間絶縁膜３．８により覆われている
点にある。
の側面の下部が、コントロ−ルゲ−ト電極３．６により
覆われておらず、層間絶縁膜３．８により覆われている
点にある。
【００５８】即ち、フロ−ティングゲ−ト電極３．３の
側面の下部を層間絶縁膜３．８で覆うことにより、コン
トロ−ルゲ−ト電極３．６とソ−ス・ドレイン拡散層
３．７の間には、この厚い層間絶縁膜３．８が存在する
ことになり、コントロ−ルゲ−ト電極３．６とソ−ス・
ドレイン拡散層３．７の間における耐圧を向上させるこ
とができる。
側面の下部を層間絶縁膜３．８で覆うことにより、コン
トロ−ルゲ−ト電極３．６とソ−ス・ドレイン拡散層
３．７の間には、この厚い層間絶縁膜３．８が存在する
ことになり、コントロ−ルゲ−ト電極３．６とソ−ス・
ドレイン拡散層３．７の間における耐圧を向上させるこ
とができる。
【００５９】また、フロ−ティングゲ−ト電極３．３の
上面側のエッジ部分は、コントロ−ルゲ−ト電極３．６
により覆われているため、酸化されることなく、フロ−
ティングゲ−ト電極３．３とコントロ−ルゲ−ト電極
３．６の間の容量のばらつきを防止できる。
上面側のエッジ部分は、コントロ−ルゲ−ト電極３．６
により覆われているため、酸化されることなく、フロ−
ティングゲ−ト電極３．３とコントロ−ルゲ−ト電極
３．６の間の容量のばらつきを防止できる。
【００６０】さらに、層間絶縁膜３．８が、シリコン酸
化膜や酸素を透過するような膜から構成されていれば、
フロ−ティングゲ−ト電極３．３の下面側のエッジ部分
を、必要に応じて酸化することもできる。
化膜や酸素を透過するような膜から構成されていれば、
フロ−ティングゲ−ト電極３．３の下面側のエッジ部分
を、必要に応じて酸化することもできる。
【００６１】第三に、コントロ−ルゲ−ト電極３．６の
上面が平坦である点にある。即ち、コントロ−ルゲ−ト
電極３．６の上面を平坦にすることにより、配線層の多
層化や歩留りの向上に貢献できる。
上面が平坦である点にある。即ち、コントロ−ルゲ−ト
電極３．６の上面を平坦にすることにより、配線層の多
層化や歩留りの向上に貢献できる。
【００６２】次に、図１乃至図３の不揮発性半導体記憶
装置の製造方法について説明する。
装置の製造方法について説明する。
【００６３】まず、図４乃至図６に示すように、ｐ型の
半導体基板４．１に溝を形成し、この溝内に絶縁膜を満
たすことにより、ＳＴＩ構造の素子分離絶縁膜４．２を
形成する。素子領域４．０は、この素子分離絶縁膜４．
２に取り囲まれることになる。素子領域４．０上には、
シリコン酸化膜４．４が形成される。
半導体基板４．１に溝を形成し、この溝内に絶縁膜を満
たすことにより、ＳＴＩ構造の素子分離絶縁膜４．２を
形成する。素子領域４．０は、この素子分離絶縁膜４．
２に取り囲まれることになる。素子領域４．０上には、
シリコン酸化膜４．４が形成される。
【００６４】また、ＣＶＤ法により、半導体基板４．１
上の全面に、ポリシリコン膜を形成する。このポリシリ
コン膜には、当該ポリシリコン膜の形成時又は形成後
に、ｎ型の不純物が導入される。この後、ポリシリコン
膜を加工し、フロ−ティングゲ−ト電極４．３を形成す
る。
上の全面に、ポリシリコン膜を形成する。このポリシリ
コン膜には、当該ポリシリコン膜の形成時又は形成後
に、ｎ型の不純物が導入される。この後、ポリシリコン
膜を加工し、フロ−ティングゲ−ト電極４．３を形成す
る。
【００６５】また、フロ−ティングゲ−ト電極４．３を
マスクにして、イオン注入法により、半導体基板４．１
の素子領域４．０にｎ型の不純物を注入し、ソ−ス・ド
レイン拡散層４．７を形成する。なお、ソ−ス・ドレイ
ン拡散層４．７は、熱拡散（例えば、ポリシリコン膜か
ら半導体基板へのｎ型の不純物の拡散など）により形成
してもよい。
マスクにして、イオン注入法により、半導体基板４．１
の素子領域４．０にｎ型の不純物を注入し、ソ−ス・ド
レイン拡散層４．７を形成する。なお、ソ−ス・ドレイ
ン拡散層４．７は、熱拡散（例えば、ポリシリコン膜か
ら半導体基板へのｎ型の不純物の拡散など）により形成
してもよい。
【００６６】この後、ＣＶＤ法により、半導体基板４．
１上に、フロ−ティングゲ−ト電極４．３を完全に覆う
層間絶縁膜（例えば、シリコン酸化膜）４．９を形成す
る。また、フォトリソグラフィ技術によりレジストパタ
−ンを形成し、このレジストパタ−ンをマスクに層間絶
縁膜４．９をエッチングし、ロウ方向に長く、ロウ方向
の複数のフロ−ティングゲ−ト電極４．３を跨ぐような
溝４．８を形成する。
１上に、フロ−ティングゲ−ト電極４．３を完全に覆う
層間絶縁膜（例えば、シリコン酸化膜）４．９を形成す
る。また、フォトリソグラフィ技術によりレジストパタ
−ンを形成し、このレジストパタ−ンをマスクに層間絶
縁膜４．９をエッチングし、ロウ方向に長く、ロウ方向
の複数のフロ−ティングゲ−ト電極４．３を跨ぐような
溝４．８を形成する。
【００６７】なお、層間絶縁膜４．９のエッチングに際
しては、溝４．８の底部が半導体基板４．１の表面又は
素子分離絶縁膜４．２の表面に達しないようにすること
が条件である。即ち、溝４．８の底部は、少なくともフ
ロ−ティングゲ−ト電極４．３の下面よりも高い位置に
存在していることが必要である。
しては、溝４．８の底部が半導体基板４．１の表面又は
素子分離絶縁膜４．２の表面に達しないようにすること
が条件である。即ち、溝４．８の底部は、少なくともフ
ロ−ティングゲ−ト電極４．３の下面よりも高い位置に
存在していることが必要である。
【００６８】また、溝４．８の幅は、カラム方向におけ
るフロ−ティングゲ−ト電極４．３の幅よりも広いこと
が条件である。
るフロ−ティングゲ−ト電極４．３の幅よりも広いこと
が条件である。
【００６９】これらの条件を満たすことにり、溝４．８
内において、フロ−ティングゲ−ト電極４．３の上面及
びフロ−ティングゲ−ト電極４．３の側面の上部がそれ
ぞれ露出することになる。
内において、フロ−ティングゲ−ト電極４．３の上面及
びフロ−ティングゲ−ト電極４．３の側面の上部がそれ
ぞれ露出することになる。
【００７０】この後、層間絶縁膜４．９上及びフロ−テ
ィングゲ−ト電極４．３上に、インタ−ポリ絶縁膜４．
５を形成する。インタ−ポリ絶縁膜４．５は、例えば、
シリコン酸化膜（ＳｉＯ2 ）、シリコン窒化膜（Ｓｉ3
Ｎ4 ）、シリコン酸化膜（ＳｉＯ2 ）を積み重ねたもの
から構成される。
ィングゲ−ト電極４．３上に、インタ−ポリ絶縁膜４．
５を形成する。インタ−ポリ絶縁膜４．５は、例えば、
シリコン酸化膜（ＳｉＯ2 ）、シリコン窒化膜（Ｓｉ3
Ｎ4 ）、シリコン酸化膜（ＳｉＯ2 ）を積み重ねたもの
から構成される。
【００７１】次に、図７乃至図９に示すように、ＣＶＤ
法により、インタ−ポリ絶縁膜４．５上にポリシリコン
膜４．６Ａを形成する。このポリシリコン膜４．６Ａに
は、当該ポリシリコン膜４．６Ａの形成時又は形成後
に、ｎ型の不純物が導入される。
法により、インタ−ポリ絶縁膜４．５上にポリシリコン
膜４．６Ａを形成する。このポリシリコン膜４．６Ａに
は、当該ポリシリコン膜４．６Ａの形成時又は形成後
に、ｎ型の不純物が導入される。
【００７２】次に、図１０乃至図１２に示すように、Ｃ
ＭＰ（化学的機械的研磨）法により、ポリシリコン膜を
研磨し、このポリシリコン膜を溝４．８内のみに残存さ
せる。その結果、溝４．８内には、上面が平坦なコント
ロ−ルゲ−ト電極４．６が形成される。
ＭＰ（化学的機械的研磨）法により、ポリシリコン膜を
研磨し、このポリシリコン膜を溝４．８内のみに残存さ
せる。その結果、溝４．８内には、上面が平坦なコント
ロ−ルゲ−ト電極４．６が形成される。
【００７３】なお、ＣＭＰ終了後には、コントロ−ルゲ
−ト電極４．６の上面の位置は、層間絶縁膜４．９の上
面の位置とほぼ一致することになる。
−ト電極４．６の上面の位置は、層間絶縁膜４．９の上
面の位置とほぼ一致することになる。
【００７４】以上の工程により、不揮発性半導体記憶装
置のメモリセルが完成する。
置のメモリセルが完成する。
【００７５】図１３は、本発明の第２実施の形態に関わ
る不揮発性半導体記憶装置を示すものである。なお、図
１４は、図１３のＸＩＶ−ＸＩＶ線に沿う断面図、図１
５は、図１３のＸＶ−ＸＶ線に沿う断面図である。
る不揮発性半導体記憶装置を示すものである。なお、図
１４は、図１３のＸＩＶ−ＸＩＶ線に沿う断面図、図１
５は、図１３のＸＶ−ＸＶ線に沿う断面図である。
【００７６】ｐ型の半導体基板５．１には、素子分離用
の狭い溝が形成され、その溝内には、絶縁膜５．２が満
たされている（ＳＴＩ構造）。
の狭い溝が形成され、その溝内には、絶縁膜５．２が満
たされている（ＳＴＩ構造）。
【００７７】絶縁膜５．２に取り囲まれた素子領域５．
０には、ｎ型のソ−ス・ドレイン拡散層５．７が形成さ
れている。ソ−ス・ドレイン拡散層５．７上には、ソ−
ス・ドレイン拡散層５．７を形成するための不純物を含
む絶縁膜５．８、例えば、ＰＳＧ膜、ＡｓＳＧ膜などが
形成されている。
０には、ｎ型のソ−ス・ドレイン拡散層５．７が形成さ
れている。ソ−ス・ドレイン拡散層５．７上には、ソ−
ス・ドレイン拡散層５．７を形成するための不純物を含
む絶縁膜５．８、例えば、ＰＳＧ膜、ＡｓＳＧ膜などが
形成されている。
【００７８】但し、この絶縁膜５．８は、熱拡散により
ソ−ス・ドレイン拡散層５．７を形成する場合に必要な
ものであり、例えば、イオン注入法などによりソ−ス・
ドレイン拡散層５．７を形成する場合には存在しなくて
もよい。
ソ−ス・ドレイン拡散層５．７を形成する場合に必要な
ものであり、例えば、イオン注入法などによりソ−ス・
ドレイン拡散層５．７を形成する場合には存在しなくて
もよい。
【００７９】ソ−ス・ドレイン拡散層５．７の間のチャ
ネル領域上には、ゲ−ト絶縁膜５．４を介してフロ−テ
ィングゲ−ト電極５．３が形成されている。ゲ−ト絶縁
膜５．４は、フロ−ティングゲ−ト電極５．３から半導
体基板５．１又はソ−ス・ドレイン拡散層５．７への電
荷（電子）の移動経路としてのトンネル絶縁膜としても
機能している。
ネル領域上には、ゲ−ト絶縁膜５．４を介してフロ−テ
ィングゲ−ト電極５．３が形成されている。ゲ−ト絶縁
膜５．４は、フロ−ティングゲ−ト電極５．３から半導
体基板５．１又はソ−ス・ドレイン拡散層５．７への電
荷（電子）の移動経路としてのトンネル絶縁膜としても
機能している。
【００８０】フロ−ティングゲ−ト電極５．３の表面に
は、インタ−ポリ絶縁膜５．５が形成されている。イン
タ−ポリ絶縁膜５．５上には、フロ−ティングゲ−ト電
極５．３の上面及び側面を覆うコントロ−ルゲ−ト電極
（ワ−ド線）５．６が形成されている。
は、インタ−ポリ絶縁膜５．５が形成されている。イン
タ−ポリ絶縁膜５．５上には、フロ−ティングゲ−ト電
極５．３の上面及び側面を覆うコントロ−ルゲ−ト電極
（ワ−ド線）５．６が形成されている。
【００８１】但し、フロ−ティングゲ−ト電極５．３の
側面の下部は、コントロ−ルゲ−ト電極５．６により覆
われておらず、絶縁膜５．９により覆われている。この
絶縁膜５．９は、エッチング（ＲＩＥ）時におけるエッ
チングストッパとして機能するような膜、例えばシリコ
ン窒化膜が用いられる。
側面の下部は、コントロ−ルゲ−ト電極５．６により覆
われておらず、絶縁膜５．９により覆われている。この
絶縁膜５．９は、エッチング（ＲＩＥ）時におけるエッ
チングストッパとして機能するような膜、例えばシリコ
ン窒化膜が用いられる。
【００８２】絶縁膜５．９上には、コントロ−ルゲ−ト
電極５．６の側面を覆うような絶縁膜（例えば、シリコ
ン酸化膜）６．０，６．１が形成されている。
電極５．６の側面を覆うような絶縁膜（例えば、シリコ
ン酸化膜）６．０，６．１が形成されている。
【００８３】上記不揮発性半導体記憶装置のメモリセル
の特徴は、第一に、コントロ−ルゲ−ト電極５．６が延
長する方向（ロウ方向）におけるフロ−ティングゲ−ト
電極５．３の２つの側面と、ビット線が延長する方向
（カラム方向）におけるフロ−ティングゲ−ト電極５．
３の２つの側面が、それぞれコントロ−ルゲ−ト電極
５．６により覆われている点にある。
の特徴は、第一に、コントロ−ルゲ−ト電極５．６が延
長する方向（ロウ方向）におけるフロ−ティングゲ−ト
電極５．３の２つの側面と、ビット線が延長する方向
（カラム方向）におけるフロ−ティングゲ−ト電極５．
３の２つの側面が、それぞれコントロ−ルゲ−ト電極
５．６により覆われている点にある。
【００８４】即ち、本発明によれば、従来のメモリセル
に比べ、フロ−ティングゲ−ト電極５．３とコントロ−
ルゲ−ト電極５．６が対向する領域を増やすことがで
き、フロ−ティングゲ−ト電極５．３とコントロ−ルゲ
−ト電極５．６の間の静電容量の増加を図ることができ
る。
に比べ、フロ−ティングゲ−ト電極５．３とコントロ−
ルゲ−ト電極５．６が対向する領域を増やすことがで
き、フロ−ティングゲ−ト電極５．３とコントロ−ルゲ
−ト電極５．６の間の静電容量の増加を図ることができ
る。
【００８５】第二に、フロ−ティングゲ−ト電極５．３
の側面の下部が、コントロ−ルゲ−ト電極５．６により
覆われておらず、絶縁膜５．９により覆われている点に
ある。この絶縁膜５．９は、エッチング（ＲＩＥ）時に
おけるエッチングストッパとしての機能を有するもので
ある。
の側面の下部が、コントロ−ルゲ−ト電極５．６により
覆われておらず、絶縁膜５．９により覆われている点に
ある。この絶縁膜５．９は、エッチング（ＲＩＥ）時に
おけるエッチングストッパとしての機能を有するもので
ある。
【００８６】この絶縁膜５．９を設けることにより、さ
らに以下の効果が得られる。
らに以下の効果が得られる。
【００８７】コントロ−ルゲ−ト電極５．６とソ−ス・
ドレイン拡散層５．７の間には、絶縁膜５．９が存在す
ることになるため、コントロ−ルゲ−ト電極５．６とソ
−ス・ドレイン拡散層５．７の間における耐圧を向上さ
せることができる。
ドレイン拡散層５．７の間には、絶縁膜５．９が存在す
ることになるため、コントロ−ルゲ−ト電極５．６とソ
−ス・ドレイン拡散層５．７の間における耐圧を向上さ
せることができる。
【００８８】フロ−ティングゲ−ト電極５．３の上面側
のエッジ部分は、コントロ−ルゲ−ト電極５．６により
覆われているため、酸化されることなく、フロ−ティン
グゲ−ト電極５．３とコントロ−ルゲ−ト電極５．６の
間の容量のばらつきを防止できる。
のエッジ部分は、コントロ−ルゲ−ト電極５．６により
覆われているため、酸化されることなく、フロ−ティン
グゲ−ト電極５．３とコントロ−ルゲ−ト電極５．６の
間の容量のばらつきを防止できる。
【００８９】絶縁膜５．９が、シリコン酸化膜や酸素を
透過するような膜から構成されていれば、フロ−ティン
グゲ−ト電極５．３の下面側のエッジ部分を、必要に応
じて酸化することもできる。
透過するような膜から構成されていれば、フロ−ティン
グゲ−ト電極５．３の下面側のエッジ部分を、必要に応
じて酸化することもできる。
【００９０】第三に、コントロ−ルゲ−ト電極５．６の
上面が平坦である点にある。即ち、コントロ−ルゲ−ト
電極５．６の上面を平坦にすることにより、配線層の多
層化や歩留りの向上に貢献できる。
上面が平坦である点にある。即ち、コントロ−ルゲ−ト
電極５．６の上面を平坦にすることにより、配線層の多
層化や歩留りの向上に貢献できる。
【００９１】次に、図１３乃至図１５の不揮発性半導体
記憶装置の製造方法について説明する。
記憶装置の製造方法について説明する。
【００９２】まず、図１６乃至図１８に示すように、ｐ
型の半導体基板７．１に溝を形成し、この溝内に絶縁膜
を満たすことにより、ＳＴＩ構造の素子分離絶縁膜７．
２を形成する。素子領域７．０は、この素子分離絶縁膜
７．２に取り囲まれることになる。
型の半導体基板７．１に溝を形成し、この溝内に絶縁膜
を満たすことにより、ＳＴＩ構造の素子分離絶縁膜７．
２を形成する。素子領域７．０は、この素子分離絶縁膜
７．２に取り囲まれることになる。
【００９３】また、ＣＶＤ法により、半導体基板７．１
上の全面に、ｎ型の不純物を含むシリコン酸化膜７．
８、例えばＰＳＧ膜や、ＡｓＳＧ膜などを形成する。ま
た、ＣＶＤ法により、シリコン酸化膜７．８上には、シ
リコン窒化膜７．９及びシリコン酸化膜８．０をそれぞ
れ形成する。
上の全面に、ｎ型の不純物を含むシリコン酸化膜７．
８、例えばＰＳＧ膜や、ＡｓＳＧ膜などを形成する。ま
た、ＣＶＤ法により、シリコン酸化膜７．８上には、シ
リコン窒化膜７．９及びシリコン酸化膜８．０をそれぞ
れ形成する。
【００９４】また、フォトリソグラフィ技術によりレジ
ストパタ−ンを形成し、このレジストパタ−ンをマスク
にして、シリコン酸化膜８．０、シリコン窒化膜７．９
及びシリコン酸化膜７．８を、順次、エッチングし、素
子領域７．０上に開口を形成する。
ストパタ−ンを形成し、このレジストパタ−ンをマスク
にして、シリコン酸化膜８．０、シリコン窒化膜７．９
及びシリコン酸化膜７．８を、順次、エッチングし、素
子領域７．０上に開口を形成する。
【００９５】この後、熱酸化法により、開口の底部の半
導体基板７．１上に、シリコン酸化膜（トンネル酸化
膜）７．４を形成する。また、シリコン酸化膜８．０上
に、開口を完全に満たすようなポリシリコン膜を形成す
る。このポリシリコン膜には、当該ポリシリコン膜の形
成時又は形成後に、ｎ型の不純物が導入される。
導体基板７．１上に、シリコン酸化膜（トンネル酸化
膜）７．４を形成する。また、シリコン酸化膜８．０上
に、開口を完全に満たすようなポリシリコン膜を形成す
る。このポリシリコン膜には、当該ポリシリコン膜の形
成時又は形成後に、ｎ型の不純物が導入される。
【００９６】ＣＭＰ（化学的機械的研磨）法により、ポ
リシリコン膜を研磨し、開口内のみにポリシリコン膜を
残存させ、フロ−ティングゲ−ト電極７．３を形成す
る。
リシリコン膜を研磨し、開口内のみにポリシリコン膜を
残存させ、フロ−ティングゲ−ト電極７．３を形成す
る。
【００９７】また、ＣＶＤ法により、フロ−ティングゲ
−ト電極７．３上及びシリコン酸化膜８．０上に、シリ
コン酸化膜８．１を形成する。
−ト電極７．３上及びシリコン酸化膜８．０上に、シリ
コン酸化膜８．１を形成する。
【００９８】なお、ソ−ス・ドレイン拡散層７．７は、
シリコン酸化膜７．８を形成した後、製造工程の終了前
に行われる熱工程において、シリコン酸化膜７．８から
半導体基板７．１中へ不純物を拡散させることにより形
成される。この熱工程は、ソ−ス・ドレイン拡散層５．
７を形成する目的のための工程であってもよいし、又、
別の目的のための工程であってもよい。
シリコン酸化膜７．８を形成した後、製造工程の終了前
に行われる熱工程において、シリコン酸化膜７．８から
半導体基板７．１中へ不純物を拡散させることにより形
成される。この熱工程は、ソ−ス・ドレイン拡散層５．
７を形成する目的のための工程であってもよいし、又、
別の目的のための工程であってもよい。
【００９９】次に、図１９乃至図２１に示すように、フ
ォトリソグラフィ技術によりレジストパタ−ンを形成
し、このレジストパタ−ンをマスクにして、シリコン酸
化膜８．０，８．１をエッチングし、ロウ方向に長く、
ロウ方向の複数のフロ−ティングゲ−ト電極７．３を跨
ぐような溝８．２を形成する。
ォトリソグラフィ技術によりレジストパタ−ンを形成
し、このレジストパタ−ンをマスクにして、シリコン酸
化膜８．０，８．１をエッチングし、ロウ方向に長く、
ロウ方向の複数のフロ−ティングゲ−ト電極７．３を跨
ぐような溝８．２を形成する。
【０１００】なお、シリコン酸化膜８．０，８．１のエ
ッチングに際しては、シリコン窒化膜７．９に対してエ
ッチング選択比が大きくなるようなＲＩＥなどのエッチ
ング方法を用いる。これにより、エッチングは、シリコ
ン窒化膜７．９の表面で止まるため、溝８．２の底部
を、少なくともフロ−ティングゲ−ト電極７．３の下面
よりも高い位置に存在させることが可能となる。
ッチングに際しては、シリコン窒化膜７．９に対してエ
ッチング選択比が大きくなるようなＲＩＥなどのエッチ
ング方法を用いる。これにより、エッチングは、シリコ
ン窒化膜７．９の表面で止まるため、溝８．２の底部
を、少なくともフロ−ティングゲ−ト電極７．３の下面
よりも高い位置に存在させることが可能となる。
【０１０１】また、溝８．２の幅は、カラム方向におけ
るフロ−ティングゲ−ト電極７．３の幅よりも広くなる
ように設定される。これにより、溝８．２内において、
フロ−ティングゲ−ト電極７．３の上面及びフロ−ティ
ングゲ−ト電極７．３の側面の上部がそれぞれ露出する
ことになる。
るフロ−ティングゲ−ト電極７．３の幅よりも広くなる
ように設定される。これにより、溝８．２内において、
フロ−ティングゲ−ト電極７．３の上面及びフロ−ティ
ングゲ−ト電極７．３の側面の上部がそれぞれ露出する
ことになる。
【０１０２】この後、シリコン窒化膜７．９上及びフロ
−ティングゲ−ト電極７．３上に、インタ−ポリ絶縁膜
７．５を形成する。インタ−ポリ絶縁膜７．５は、例え
ば、シリコン酸化膜（ＳｉＯ2 ）、シリコン窒化膜（Ｓ
ｉ3 Ｎ4 ）、シリコン酸化膜（ＳｉＯ2 ）を積み重ねた
ものから構成される。
−ティングゲ−ト電極７．３上に、インタ−ポリ絶縁膜
７．５を形成する。インタ−ポリ絶縁膜７．５は、例え
ば、シリコン酸化膜（ＳｉＯ2 ）、シリコン窒化膜（Ｓ
ｉ3 Ｎ4 ）、シリコン酸化膜（ＳｉＯ2 ）を積み重ねた
ものから構成される。
【０１０３】次に、図２２乃至図２４に示すように、Ｃ
ＶＤ法により、インタ−ポリ絶縁膜７．５上にポリシリ
コン膜を形成する。このポリシリコン膜には、当該ポリ
シリコン膜の形成時又は形成後に、ｎ型の不純物が導入
される。
ＶＤ法により、インタ−ポリ絶縁膜７．５上にポリシリ
コン膜を形成する。このポリシリコン膜には、当該ポリ
シリコン膜の形成時又は形成後に、ｎ型の不純物が導入
される。
【０１０４】また、ＣＭＰ（化学的機械的研磨）法によ
り、ポリシリコン膜を研磨し、このポリシリコン膜を溝
８．２内のみに残存させる。その結果、溝８．２内に
は、上面が平坦なコントロ−ルゲ−ト電極７．６が形成
される。
り、ポリシリコン膜を研磨し、このポリシリコン膜を溝
８．２内のみに残存させる。その結果、溝８．２内に
は、上面が平坦なコントロ−ルゲ−ト電極７．６が形成
される。
【０１０５】なお、ＣＭＰ終了後には、コントロ−ルゲ
−ト電極７．６の表面の位置は、絶縁膜８．１の表面の
位置とほぼ一致することになる。
−ト電極７．６の表面の位置は、絶縁膜８．１の表面の
位置とほぼ一致することになる。
【０１０６】以上の工程により、不揮発性半導体記憶装
置のメモリセルが完成する。
置のメモリセルが完成する。
【０１０７】図２５は、本発明の第３実施の形態に関わ
る不揮発性半導体記憶装置を示すものである。なお、図
２６は、図２５のＸＸＶＩ−ＸＸＶＩ線に沿う断面図、
図２７は、図２５のＸＸＶＩＩ−ＸＸＶＩＩ線に沿う断
面図である。
る不揮発性半導体記憶装置を示すものである。なお、図
２６は、図２５のＸＸＶＩ−ＸＸＶＩ線に沿う断面図、
図２７は、図２５のＸＸＶＩＩ−ＸＸＶＩＩ線に沿う断
面図である。
【０１０８】ｐ型の半導体基板９．１には、素子分離用
の狭い溝が形成され、その溝内には、絶縁膜９．２が満
たされている（ＳＴＩ構造）。
の狭い溝が形成され、その溝内には、絶縁膜９．２が満
たされている（ＳＴＩ構造）。
【０１０９】絶縁膜９．２に取り囲まれた素子領域９．
０には、ｎ型のソ−ス・ドレイン拡散層９．７が形成さ
れている。ソ−ス・ドレイン拡散層９．７上には、ソ−
ス・ドレイン拡散層９．７を形成するための不純物を含
む絶縁膜９．８、例えば、ＰＳＧ膜、ＡｓＳＧ膜などが
形成されている。
０には、ｎ型のソ−ス・ドレイン拡散層９．７が形成さ
れている。ソ−ス・ドレイン拡散層９．７上には、ソ−
ス・ドレイン拡散層９．７を形成するための不純物を含
む絶縁膜９．８、例えば、ＰＳＧ膜、ＡｓＳＧ膜などが
形成されている。
【０１１０】但し、この絶縁膜９．８は、熱拡散により
ソ−ス・ドレイン拡散層９．７を形成する場合に必要な
ものであり、例えば、イオン注入法などによりソ−ス・
ドレイン拡散層９．７を形成する場合には存在しなくて
もよい。
ソ−ス・ドレイン拡散層９．７を形成する場合に必要な
ものであり、例えば、イオン注入法などによりソ−ス・
ドレイン拡散層９．７を形成する場合には存在しなくて
もよい。
【０１１１】ソ−ス・ドレイン拡散層９．７の間のチャ
ネル領域上には、ゲ−ト絶縁膜９．４を介してフロ−テ
ィングゲ−ト電極９．３が形成されている。ゲ−ト絶縁
膜９．４は、フロ−ティングゲ−ト電極９．３から半導
体基板９．１又はソ−ス・ドレイン拡散層９．７への電
荷（電子）の移動経路としてのトンネル絶縁膜としても
機能している。
ネル領域上には、ゲ−ト絶縁膜９．４を介してフロ−テ
ィングゲ−ト電極９．３が形成されている。ゲ−ト絶縁
膜９．４は、フロ−ティングゲ−ト電極９．３から半導
体基板９．１又はソ−ス・ドレイン拡散層９．７への電
荷（電子）の移動経路としてのトンネル絶縁膜としても
機能している。
【０１１２】フロ−ティングゲ−ト電極９．３の表面に
は、インタ−ポリ絶縁膜９．５が形成されている。イン
タ−ポリ絶縁膜９．５上には、フロ−ティングゲ−ト電
極９．３の上面及び側面を覆うコントロ−ルゲ−ト電極
（ワ−ド線）９．６が形成されている。コントロ−ルゲ
−ト電極９．６は、不純物を含んだポリシリコン膜から
構成される。
は、インタ−ポリ絶縁膜９．５が形成されている。イン
タ−ポリ絶縁膜９．５上には、フロ−ティングゲ−ト電
極９．３の上面及び側面を覆うコントロ−ルゲ−ト電極
（ワ−ド線）９．６が形成されている。コントロ−ルゲ
−ト電極９．６は、不純物を含んだポリシリコン膜から
構成される。
【０１１３】コントロ−ルゲ−ト電極９．６上には、低
抵抗材料（例えば、高融点金属や高融点金属シリサイド
など）１０．２が形成されている。
抵抗材料（例えば、高融点金属や高融点金属シリサイド
など）１０．２が形成されている。
【０１１４】フロ−ティングゲ−ト電極９．３の側面の
下部は、コントロ−ルゲ−ト電極９．６により覆われて
おらず、絶縁膜９．９により覆われている。この絶縁膜
９．９には、エッチング（ＲＩＥ）時におけるエッチン
グストッパとして機能するような膜、例えばシリコン窒
化膜が用いられる。
下部は、コントロ−ルゲ−ト電極９．６により覆われて
おらず、絶縁膜９．９により覆われている。この絶縁膜
９．９には、エッチング（ＲＩＥ）時におけるエッチン
グストッパとして機能するような膜、例えばシリコン窒
化膜が用いられる。
【０１１５】絶縁膜９．９上には、コントロ−ルゲ−ト
電極９．６及び低抵抗材料１０．２の側面を覆うような
絶縁膜（例えば、シリコン酸化膜）１０．０，１０．１
が形成されている。
電極９．６及び低抵抗材料１０．２の側面を覆うような
絶縁膜（例えば、シリコン酸化膜）１０．０，１０．１
が形成されている。
【０１１６】上記不揮発性半導体記憶装置のメモリセル
の特徴は、第一に、コントロ−ルゲ−ト電極９．６が延
長する方向（ロウ方向）におけるフロ−ティングゲ−ト
電極９．３の２つの側面と、ビット線が延長する方向
（カラム方向）におけるフロ−ティングゲ−ト電極９．
３の２つの側面が、それぞれコントロ−ルゲ−ト電極
９．６により覆われている点にある。
の特徴は、第一に、コントロ−ルゲ−ト電極９．６が延
長する方向（ロウ方向）におけるフロ−ティングゲ−ト
電極９．３の２つの側面と、ビット線が延長する方向
（カラム方向）におけるフロ−ティングゲ−ト電極９．
３の２つの側面が、それぞれコントロ−ルゲ−ト電極
９．６により覆われている点にある。
【０１１７】即ち、本発明によれば、従来のメモリセル
に比べ、フロ−ティングゲ−ト電極９．３とコントロ−
ルゲ−ト電極９．６が対向する領域を増やすことがで
き、フロ−ティングゲ−ト電極９．３とコントロ−ルゲ
−ト電極９．６の間の静電容量の増加を図ることができ
る。
に比べ、フロ−ティングゲ−ト電極９．３とコントロ−
ルゲ−ト電極９．６が対向する領域を増やすことがで
き、フロ−ティングゲ−ト電極９．３とコントロ−ルゲ
−ト電極９．６の間の静電容量の増加を図ることができ
る。
【０１１８】第二に、フロ−ティングゲ−ト電極９．３
の側面の下部が、コントロ−ルゲ−ト電極９．６により
覆われておらず、絶縁膜９．９により覆われている点に
ある。この絶縁膜９．９は、エッチング（ＲＩＥ）時に
おけるエッチングストッパとしての機能を有するもので
ある。
の側面の下部が、コントロ−ルゲ−ト電極９．６により
覆われておらず、絶縁膜９．９により覆われている点に
ある。この絶縁膜９．９は、エッチング（ＲＩＥ）時に
おけるエッチングストッパとしての機能を有するもので
ある。
【０１１９】この絶縁膜９．９を設けることにより、さ
らに以下の効果が得られる。
らに以下の効果が得られる。
【０１２０】コントロ−ルゲ−ト電極９．６とソ−ス・
ドレイン拡散層９．７の間には、絶縁膜９．９が存在す
ることになるため、コントロ−ルゲ−ト電極９．６とソ
−ス・ドレイン拡散層９．７の間における耐圧を向上さ
せることができる。
ドレイン拡散層９．７の間には、絶縁膜９．９が存在す
ることになるため、コントロ−ルゲ−ト電極９．６とソ
−ス・ドレイン拡散層９．７の間における耐圧を向上さ
せることができる。
【０１２１】フロ−ティングゲ−ト電極９．３の上面側
のエッジ部分は、コントロ−ルゲ−ト電極９．６により
覆われているため、酸化されることなく、フロ−ティン
グゲ−ト電極９．３とコントロ−ルゲ−ト電極９．６の
間の容量のばらつきを防止できる。
のエッジ部分は、コントロ−ルゲ−ト電極９．６により
覆われているため、酸化されることなく、フロ−ティン
グゲ−ト電極９．３とコントロ−ルゲ−ト電極９．６の
間の容量のばらつきを防止できる。
【０１２２】絶縁膜９．９が、シリコン酸化膜や酸素を
透過するような膜から構成されていれば、フロ−ティン
グゲ−ト電極９．３の下面側のエッジ部分を、必要に応
じて酸化することもできる。
透過するような膜から構成されていれば、フロ−ティン
グゲ−ト電極９．３の下面側のエッジ部分を、必要に応
じて酸化することもできる。
【０１２３】第三に、コントロ−ルゲ−ト電極９．６上
に低抵抗材料１０．２が形成され、かつ、低抵抗材料の
上面が平坦である点にある。即ち、低抵抗材料１０．２
をコントロ−ルゲ−ト電極９．６上に設けることでワ−
ド線の抵抗値を低減できると共に、低抵抗材料１０．２
の上面を平坦にすることにより、配線層の多層化や歩留
りの向上にも貢献できる。
に低抵抗材料１０．２が形成され、かつ、低抵抗材料の
上面が平坦である点にある。即ち、低抵抗材料１０．２
をコントロ−ルゲ−ト電極９．６上に設けることでワ−
ド線の抵抗値を低減できると共に、低抵抗材料１０．２
の上面を平坦にすることにより、配線層の多層化や歩留
りの向上にも貢献できる。
【０１２４】次に、図２５乃至図２７の不揮発性半導体
記憶装置の製造方法について説明する。
記憶装置の製造方法について説明する。
【０１２５】まず、図２８乃至図３０に示すように、ｐ
型の半導体基板１１．１に溝を形成し、この溝内に絶縁
膜を満たすことにより、ＳＴＩ構造の素子分離絶縁膜１
１．２を形成する。素子領域１１．０は、この素子分離
絶縁膜１１．２に取り囲まれることになる。
型の半導体基板１１．１に溝を形成し、この溝内に絶縁
膜を満たすことにより、ＳＴＩ構造の素子分離絶縁膜１
１．２を形成する。素子領域１１．０は、この素子分離
絶縁膜１１．２に取り囲まれることになる。
【０１２６】また、ＣＶＤ法により、半導体基板１１．
１上の全面に、ｎ型の不純物を含むシリコン酸化膜１
１．８、例えばＰＳＧ膜や、ＡｓＳＧ膜などを形成す
る。また、ＣＶＤ法により、シリコン酸化膜１１．８上
には、シリコン窒化膜１１．９及びシリコン酸化膜１
２．０をそれぞれ形成する。
１上の全面に、ｎ型の不純物を含むシリコン酸化膜１
１．８、例えばＰＳＧ膜や、ＡｓＳＧ膜などを形成す
る。また、ＣＶＤ法により、シリコン酸化膜１１．８上
には、シリコン窒化膜１１．９及びシリコン酸化膜１
２．０をそれぞれ形成する。
【０１２７】また、フォトリソグラフィ技術によりレジ
ストパタ−ンを形成し、このレジストパタ−ンをマスク
にして、シリコン酸化膜１２．０、シリコン窒化膜１
１．９及びシリコン酸化膜１１．８を、順次、エッチン
グし、素子領域１１．０上に開口を形成する。
ストパタ−ンを形成し、このレジストパタ−ンをマスク
にして、シリコン酸化膜１２．０、シリコン窒化膜１
１．９及びシリコン酸化膜１１．８を、順次、エッチン
グし、素子領域１１．０上に開口を形成する。
【０１２８】この後、熱酸化法により、開口の底部の半
導体基板１１．１上に、シリコン酸化膜（トンネル酸化
膜）１１．４を形成する。また、シリコン酸化膜１２．
０上に、開口を完全に満たすようなポリシリコン膜を形
成する。このポリシリコン膜には、当該ポリシリコン膜
の形成時又は形成後に、ｎ型の不純物が導入される。
導体基板１１．１上に、シリコン酸化膜（トンネル酸化
膜）１１．４を形成する。また、シリコン酸化膜１２．
０上に、開口を完全に満たすようなポリシリコン膜を形
成する。このポリシリコン膜には、当該ポリシリコン膜
の形成時又は形成後に、ｎ型の不純物が導入される。
【０１２９】また、ＣＭＰ（化学的機械的研磨）法によ
り、ポリシリコン膜を研磨し、開口内のみにポリシリコ
ン膜を残存させ、フロ−ティングゲ−ト電極１１．３を
形成する。
り、ポリシリコン膜を研磨し、開口内のみにポリシリコ
ン膜を残存させ、フロ−ティングゲ−ト電極１１．３を
形成する。
【０１３０】また、ＣＶＤ法により、フロ−ティングゲ
−ト電極１１．３上及びシリコン酸化膜１２．０上に、
シリコン酸化膜１２．１を形成する。
−ト電極１１．３上及びシリコン酸化膜１２．０上に、
シリコン酸化膜１２．１を形成する。
【０１３１】なお、ソ−ス・ドレイン拡散層１１．７
は、シリコン酸化膜１１．８を形成した後、製造工程の
終了前に行われる熱工程において、シリコン酸化膜１
１．８から半導体基板１１．１中へ不純物を拡散させる
ことにより形成される。この熱工程は、ソ−ス・ドレイ
ン拡散層１１．７を形成する目的のための工程であって
もよいし、又、別の目的のための工程であってもよい。
は、シリコン酸化膜１１．８を形成した後、製造工程の
終了前に行われる熱工程において、シリコン酸化膜１
１．８から半導体基板１１．１中へ不純物を拡散させる
ことにより形成される。この熱工程は、ソ−ス・ドレイ
ン拡散層１１．７を形成する目的のための工程であって
もよいし、又、別の目的のための工程であってもよい。
【０１３２】次に、フォトリソグラフィ技術によりレジ
ストパタ−ンを形成し、このレジストパタ−ンをマスク
にして、シリコン酸化膜１２．０，１２．１をエッチン
グし、ロウ方向に長く、ロウ方向の複数のフロ−ティン
グゲ−ト電極１１．３を跨ぐような溝１２．２を形成す
る。
ストパタ−ンを形成し、このレジストパタ−ンをマスク
にして、シリコン酸化膜１２．０，１２．１をエッチン
グし、ロウ方向に長く、ロウ方向の複数のフロ−ティン
グゲ−ト電極１１．３を跨ぐような溝１２．２を形成す
る。
【０１３３】なお、シリコン酸化膜１２．０，１２．１
のエッチングに際しては、シリコン窒化膜１１．９に対
してエッチング選択比が大きくなるようなＲＩＥなどの
エッチング方法を用いる。これにより、エッチングは、
シリコン窒化膜１１．９の表面で止まるため、溝１２．
２の底部を、少なくともフロ−ティングゲ−ト電極１１
−３の下面よりも高い位置に存在させることが可能とな
る。
のエッチングに際しては、シリコン窒化膜１１．９に対
してエッチング選択比が大きくなるようなＲＩＥなどの
エッチング方法を用いる。これにより、エッチングは、
シリコン窒化膜１１．９の表面で止まるため、溝１２．
２の底部を、少なくともフロ−ティングゲ−ト電極１１
−３の下面よりも高い位置に存在させることが可能とな
る。
【０１３４】また、溝１２．２の幅は、カラム方向にお
けるフロ−ティングゲ−ト電極１１．３の幅よりも広く
なるように設定される。これにより、溝１２．２内にお
いて、フロ−ティングゲ−ト電極１１．３の上面及びフ
ロ−ティングゲ−ト電極１１．３の側面の上部がそれぞ
れ露出することになる。
けるフロ−ティングゲ−ト電極１１．３の幅よりも広く
なるように設定される。これにより、溝１２．２内にお
いて、フロ−ティングゲ−ト電極１１．３の上面及びフ
ロ−ティングゲ−ト電極１１．３の側面の上部がそれぞ
れ露出することになる。
【０１３５】この後、シリコン窒化膜１１．９上及びフ
ロ−ティングゲ−ト電極１１．３上に、インタ−ポリ絶
縁膜１１．５を形成する。インタ−ポリ絶縁膜１１．５
は、例えば、シリコン酸化膜（ＳｉＯ2 ）、シリコン窒
化膜（Ｓｉ3 Ｎ4 ）、シリコン酸化膜（ＳｉＯ2 ）を積
み重ねたものから構成される。
ロ−ティングゲ−ト電極１１．３上に、インタ−ポリ絶
縁膜１１．５を形成する。インタ−ポリ絶縁膜１１．５
は、例えば、シリコン酸化膜（ＳｉＯ2 ）、シリコン窒
化膜（Ｓｉ3 Ｎ4 ）、シリコン酸化膜（ＳｉＯ2 ）を積
み重ねたものから構成される。
【０１３６】次に、ＣＶＤ法により、インタ−ポリ絶縁
膜１１．５上にポリシリコン膜を形成する。このポリシ
リコン膜には、当該ポリシリコン膜の形成時又は形成後
に、ｎ型の不純物が導入される。
膜１１．５上にポリシリコン膜を形成する。このポリシ
リコン膜には、当該ポリシリコン膜の形成時又は形成後
に、ｎ型の不純物が導入される。
【０１３７】また、ＣＭＰ（化学的機械的研磨）法によ
り、ポリシリコン膜を研磨し、このポリシリコン膜を溝
１２．２内のみに残存させる。その結果、溝１２．２内
には、上面が平坦なコントロ−ルゲ−ト電極１１．６が
形成される。この時、コントロ−ルゲ−ト電極１１．６
の上面は、溝１２．２の上面（絶縁膜１２．２の上面）
よりも下方に存在するように、研磨の条件を設定してお
く。
り、ポリシリコン膜を研磨し、このポリシリコン膜を溝
１２．２内のみに残存させる。その結果、溝１２．２内
には、上面が平坦なコントロ−ルゲ−ト電極１１．６が
形成される。この時、コントロ−ルゲ−ト電極１１．６
の上面は、溝１２．２の上面（絶縁膜１２．２の上面）
よりも下方に存在するように、研磨の条件を設定してお
く。
【０１３８】次に、図３１乃至図３３に示すように、Ｃ
ＶＤ法により、コントロ−ルゲ−ト電極１１．６上及び
絶縁膜１２．１上に、低抵抗材料（高融点金属や高融点
金属シリサイドなど）１２．３を形成する。
ＶＤ法により、コントロ−ルゲ−ト電極１１．６上及び
絶縁膜１２．１上に、低抵抗材料（高融点金属や高融点
金属シリサイドなど）１２．３を形成する。
【０１３９】次に、図３４乃至図３６に示すように、Ｃ
ＭＰ（化学的機械的研磨）法により、低抵抗材料１２．
３を研磨し、この低抵抗材料１２．３を溝１２．２内の
コントロ−ルゲ−ト電極１１．６上のみに残存させる。
ＭＰ（化学的機械的研磨）法により、低抵抗材料１２．
３を研磨し、この低抵抗材料１２．３を溝１２．２内の
コントロ−ルゲ−ト電極１１．６上のみに残存させる。
【０１４０】なお、ＣＭＰ終了後には、低抵抗材料１
２．３の上面の位置は、絶縁膜１２．１の表面の位置と
ほぼ一致することになる。
２．３の上面の位置は、絶縁膜１２．１の表面の位置と
ほぼ一致することになる。
【０１４１】以上の工程により、不揮発性半導体記憶装
置のメモリセルが完成する。
置のメモリセルが完成する。
【０１４２】図３７は、本発明の第４実施の形態に関わ
る不揮発性半導体記憶装置を示すものである。なお、図
３８は、図３７のＸＸＸＶＩＩＩ−ＸＸＸＶＩＩＩ線に
沿う断面図、図３９は、図３７のＸＸＸＩＸ−ＸＸＸＩ
Ｘ線に沿う断面図である。
る不揮発性半導体記憶装置を示すものである。なお、図
３８は、図３７のＸＸＸＶＩＩＩ−ＸＸＸＶＩＩＩ線に
沿う断面図、図３９は、図３７のＸＸＸＩＸ−ＸＸＸＩ
Ｘ線に沿う断面図である。
【０１４３】ｐ型の半導体基板９．１には、素子分離用
の狭い溝が形成され、その溝内には、絶縁膜９．２が満
たされている（ＳＴＩ構造）。
の狭い溝が形成され、その溝内には、絶縁膜９．２が満
たされている（ＳＴＩ構造）。
【０１４４】絶縁膜９．２に取り囲まれた素子領域９．
０には、ｎ型のソ−ス・ドレイン拡散層９．７が形成さ
れている。ソ−ス・ドレイン拡散層９．７上には、ソ−
ス・ドレイン拡散層９．７を形成するための不純物を含
む絶縁膜９．８、例えば、ＰＳＧ膜、ＡｓＳＧ膜などが
形成されている。
０には、ｎ型のソ−ス・ドレイン拡散層９．７が形成さ
れている。ソ−ス・ドレイン拡散層９．７上には、ソ−
ス・ドレイン拡散層９．７を形成するための不純物を含
む絶縁膜９．８、例えば、ＰＳＧ膜、ＡｓＳＧ膜などが
形成されている。
【０１４５】但し、この絶縁膜９．８は、熱拡散により
ソ−ス・ドレイン拡散層９．７を形成する場合に必要な
ものであり、例えば、イオン注入法などによりソ−ス・
ドレイン拡散層９．７を形成する場合には存在しなくて
もよい。
ソ−ス・ドレイン拡散層９．７を形成する場合に必要な
ものであり、例えば、イオン注入法などによりソ−ス・
ドレイン拡散層９．７を形成する場合には存在しなくて
もよい。
【０１４６】ソ−ス・ドレイン拡散層９．７の間のチャ
ネル領域上には、ゲ−ト絶縁膜９．４を介してフロ−テ
ィングゲ−ト電極９．３が形成されている。ゲ−ト絶縁
膜９．４は、フロ−ティングゲ−ト電極９．３から半導
体基板９．１又はソ−ス・ドレイン拡散層９．７への電
荷（電子）の移動経路としてのトンネル絶縁膜としても
機能している。
ネル領域上には、ゲ−ト絶縁膜９．４を介してフロ−テ
ィングゲ−ト電極９．３が形成されている。ゲ−ト絶縁
膜９．４は、フロ−ティングゲ−ト電極９．３から半導
体基板９．１又はソ−ス・ドレイン拡散層９．７への電
荷（電子）の移動経路としてのトンネル絶縁膜としても
機能している。
【０１４７】フロ−ティングゲ−ト電極９．３の表面に
は、インタ−ポリ絶縁膜９．５が形成されている。イン
タ−ポリ絶縁膜９．５上には、フロ−ティングゲ−ト電
極９．３の上面及び側面を覆うコントロ−ルゲ−ト電極
（ワ−ド線）９．６が形成されている。コントロ−ルゲ
−ト電極９．６は、不純物を含んだポリシリコン膜から
構成される。
は、インタ−ポリ絶縁膜９．５が形成されている。イン
タ−ポリ絶縁膜９．５上には、フロ−ティングゲ−ト電
極９．３の上面及び側面を覆うコントロ−ルゲ−ト電極
（ワ−ド線）９．６が形成されている。コントロ−ルゲ
−ト電極９．６は、不純物を含んだポリシリコン膜から
構成される。
【０１４８】コントロ−ルゲ−ト電極９．６上には、低
抵抗材料（例えば、高融点金属や高融点金属シリサイド
など）１０．２が形成されている。
抵抗材料（例えば、高融点金属や高融点金属シリサイド
など）１０．２が形成されている。
【０１４９】フロ−ティングゲ−ト電極９．３の側面の
下部は、コントロ−ルゲ−ト電極９．６により覆われて
おらず、絶縁膜９．９ａ，９．９ｂにより覆われてい
る。絶縁膜９．９ａは、フロ−ティングゲ−ト電極９，
３の下面側のエッジ部分を酸化するためのもので、シリ
コン酸化膜などの酸化膜から構成される。絶縁膜９．９
ｂには、エッチング（ＲＩＥ）時におけるエッチングス
トッパとして機能するような膜、例えばシリコン窒化膜
が用いられる。
下部は、コントロ−ルゲ−ト電極９．６により覆われて
おらず、絶縁膜９．９ａ，９．９ｂにより覆われてい
る。絶縁膜９．９ａは、フロ−ティングゲ−ト電極９，
３の下面側のエッジ部分を酸化するためのもので、シリ
コン酸化膜などの酸化膜から構成される。絶縁膜９．９
ｂには、エッチング（ＲＩＥ）時におけるエッチングス
トッパとして機能するような膜、例えばシリコン窒化膜
が用いられる。
【０１５０】絶縁膜９．９ｂ上には、コントロ−ルゲ−
ト電極９．６及び低抵抗材料１０．２の側面を覆うよう
な絶縁膜（例えば、シリコン酸化膜）１０．０，１０．
１が形成されている。
ト電極９．６及び低抵抗材料１０．２の側面を覆うよう
な絶縁膜（例えば、シリコン酸化膜）１０．０，１０．
１が形成されている。
【０１５１】上記不揮発性半導体記憶装置のメモリセル
の特徴は、第一に、コントロ−ルゲ−ト電極９．６が延
長する方向（ロウ方向）におけるフロ−ティングゲ−ト
電極９．３の２つの側面と、ビット線が延長する方向
（カラム方向）におけるフロ−ティングゲ−ト電極９．
３の２つの側面が、それぞれコントロ−ルゲ−ト電極
９．６により覆われている点にある。
の特徴は、第一に、コントロ−ルゲ−ト電極９．６が延
長する方向（ロウ方向）におけるフロ−ティングゲ−ト
電極９．３の２つの側面と、ビット線が延長する方向
（カラム方向）におけるフロ−ティングゲ−ト電極９．
３の２つの側面が、それぞれコントロ−ルゲ−ト電極
９．６により覆われている点にある。
【０１５２】即ち、本発明によれば、従来のメモリセル
に比べ、フロ−ティングゲ−ト電極９．３とコントロ−
ルゲ−ト電極９．６が対向する領域を増やすことがで
き、フロ−ティングゲ−ト電極９．３とコントロ−ルゲ
−ト電極９．６の間の静電容量の増加を図ることができ
る。
に比べ、フロ−ティングゲ−ト電極９．３とコントロ−
ルゲ−ト電極９．６が対向する領域を増やすことがで
き、フロ−ティングゲ−ト電極９．３とコントロ−ルゲ
−ト電極９．６の間の静電容量の増加を図ることができ
る。
【０１５３】第二に、フロ−ティングゲ−ト電極９．３
の側面の下部が、コントロ−ルゲ−ト電極９．６により
覆われておらず、絶縁膜９．９ａ，９．９ｂにより覆わ
れている点にある。
の側面の下部が、コントロ−ルゲ−ト電極９．６により
覆われておらず、絶縁膜９．９ａ，９．９ｂにより覆わ
れている点にある。
【０１５４】この絶縁膜９．９ａ，９．９ｂを設けるこ
とにより、以下の効果を得ることができる。
とにより、以下の効果を得ることができる。
【０１５５】まず、コントロ−ルゲ−ト電極９．６とソ
−ス・ドレイン拡散層９．７の間に絶縁膜９．９ａ，
９，９ｂが存在することになるため、コントロ−ルゲ−
ト電極９．６とソ−ス・ドレイン拡散層９．７の間にお
ける耐圧を向上させることができる。
−ス・ドレイン拡散層９．７の間に絶縁膜９．９ａ，
９，９ｂが存在することになるため、コントロ−ルゲ−
ト電極９．６とソ−ス・ドレイン拡散層９．７の間にお
ける耐圧を向上させることができる。
【０１５６】フロ−ティングゲ−ト電極９．３の上面側
のエッジ部分は、コントロ−ルゲ−ト電極９．６により
覆われているため、酸化されることなく、フロ−ティン
グゲ−ト電極９．３とコントロ−ルゲ−ト電極９．６の
間の容量のばらつきを防止できる。
のエッジ部分は、コントロ−ルゲ−ト電極９．６により
覆われているため、酸化されることなく、フロ−ティン
グゲ−ト電極９．３とコントロ−ルゲ−ト電極９．６の
間の容量のばらつきを防止できる。
【０１５７】絶縁膜９．９ａが、シリコン酸化膜などの
酸化膜から構成されているため、フロ−ティングゲ−ト
電極９．３の下面側のエッジ部分を、必要に応じて酸化
することもできる。また、絶縁膜９．９ｂをシリコン窒
化膜などのエッチング選択比を有するものから構成する
ことにより、コントロ−ルゲ−ト電極９．６が半導体基
板９．１の表面まで達しないような構造を容易に得るこ
とができる。
酸化膜から構成されているため、フロ−ティングゲ−ト
電極９．３の下面側のエッジ部分を、必要に応じて酸化
することもできる。また、絶縁膜９．９ｂをシリコン窒
化膜などのエッチング選択比を有するものから構成する
ことにより、コントロ−ルゲ−ト電極９．６が半導体基
板９．１の表面まで達しないような構造を容易に得るこ
とができる。
【０１５８】第三に、コントロ−ルゲ−ト電極９．６上
に低抵抗材料１０．２が形成され、かつ、低抵抗材料の
上面が平坦である点にある。即ち、低抵抗材料１０．２
をコントロ−ルゲ−ト電極９．６上に設けることでワ−
ド線の抵抗値を低減できると共に、低抵抗材料１０．２
の上面を平坦にすることにより、配線層の多層化や歩留
りの向上にも貢献できる。
に低抵抗材料１０．２が形成され、かつ、低抵抗材料の
上面が平坦である点にある。即ち、低抵抗材料１０．２
をコントロ−ルゲ−ト電極９．６上に設けることでワ−
ド線の抵抗値を低減できると共に、低抵抗材料１０．２
の上面を平坦にすることにより、配線層の多層化や歩留
りの向上にも貢献できる。
【０１５９】なお、図３７乃至図３９の不揮発性半導体
記憶装置は、第３実施の形態の製造方法と同様の方法に
より形成することができる。但し、第３実施の形態の製
造方法において、絶縁膜９．９を、絶縁膜９．９ａ，
９．９ｂと置き換える必要がある。
記憶装置は、第３実施の形態の製造方法と同様の方法に
より形成することができる。但し、第３実施の形態の製
造方法において、絶縁膜９．９を、絶縁膜９．９ａ，
９．９ｂと置き換える必要がある。
【０１６０】上述の第１乃至第４実施の形態において
は、スタックゲ−ト型ＥＥＰＲＯＭのメモリセルを前提
として説明したが、より具体的には、このような構造を
有するＮＯＲ型、ＮＡＮＤ型、又はＡＮＤ型のＥＥＰＲ
ＰＭのメモリセルに本発明を適用することができる。
は、スタックゲ−ト型ＥＥＰＲＯＭのメモリセルを前提
として説明したが、より具体的には、このような構造を
有するＮＯＲ型、ＮＡＮＤ型、又はＡＮＤ型のＥＥＰＲ
ＰＭのメモリセルに本発明を適用することができる。
【０１６１】また、素子分離手段としては、ＳＴＩ技術
を適用したが、ＬＯＣＯＳ法による素子分離膜を用いて
もよい。
を適用したが、ＬＯＣＯＳ法による素子分離膜を用いて
もよい。
【０１６２】
【発明の効果】以上、説明したように、本発明の不揮発
性半導体記憶装置及びその製造方法によれば、次のよう
な効果を奏する。
性半導体記憶装置及びその製造方法によれば、次のよう
な効果を奏する。
【０１６３】第一に、コントロ−ルゲ−ト電極が延長す
る方向（ロウ方向）におけるフロ−ティングゲ−ト電極
の側面と、ビット線が延長する方向（カラム方向）にお
けるフロ−ティングゲ−ト電極の側面が、それぞれコン
トロ−ルゲ−ト電極により覆われている。
る方向（ロウ方向）におけるフロ−ティングゲ−ト電極
の側面と、ビット線が延長する方向（カラム方向）にお
けるフロ−ティングゲ−ト電極の側面が、それぞれコン
トロ−ルゲ−ト電極により覆われている。
【０１６４】従って、本発明によれば、コントロ−ルゲ
−ト電極が延長する方向におけるフロ−ティングゲ−ト
電極の側面のみがコントロ−ルゲ−ト電極により覆われ
ている従来のメモリセルに比べ、フロ−ティングゲ−ト
電極とコントロ−ルゲ−ト電極が対向する領域を増やす
ことができ、フロ−ティングゲ−ト電極とコントロ−ル
ゲ−ト電極の間の静電容量の増加を図ることができる。
−ト電極が延長する方向におけるフロ−ティングゲ−ト
電極の側面のみがコントロ−ルゲ−ト電極により覆われ
ている従来のメモリセルに比べ、フロ−ティングゲ−ト
電極とコントロ−ルゲ−ト電極が対向する領域を増やす
ことができ、フロ−ティングゲ−ト電極とコントロ−ル
ゲ−ト電極の間の静電容量の増加を図ることができる。
【０１６５】この点について、具体例を説明する。
【０１６６】例えば、フロ−ティングゲ−ト電極が、
０．２５μｍ（幅）×０．２５μｍ（長さ）×０．２μ
ｍ（高さ）の直方体であり、ゲ−ト絶縁膜（トンネル酸
化膜）の膜厚が、１０ｎｍ、インタ−ポリ絶縁膜が、１
４ｎｍであると仮定する。
０．２５μｍ（幅）×０．２５μｍ（長さ）×０．２μ
ｍ（高さ）の直方体であり、ゲ−ト絶縁膜（トンネル酸
化膜）の膜厚が、１０ｎｍ、インタ−ポリ絶縁膜が、１
４ｎｍであると仮定する。
【０１６７】この場合、従来のメモリセルでは、カップ
リング比は、約０．６５となる。よって、フロ−ティン
グゲ−ト電極に余剰の電荷がないとき、コントロ−ルゲ
−ト電極（ワ−ド線）に約１９Ｖを印加すると、フロ−
ティングゲ−ト電極の電位は、約１２．３５Ｖとなり、
トンネル酸化膜にファウラ−ノルドハイム（Ｆｏｗｌｅ
ｒ−Ｎｏｒｄｈｅｉｍ）のトンネル電流が流れる。
リング比は、約０．６５となる。よって、フロ−ティン
グゲ−ト電極に余剰の電荷がないとき、コントロ−ルゲ
−ト電極（ワ−ド線）に約１９Ｖを印加すると、フロ−
ティングゲ−ト電極の電位は、約１２．３５Ｖとなり、
トンネル酸化膜にファウラ−ノルドハイム（Ｆｏｗｌｅ
ｒ−Ｎｏｒｄｈｅｉｍ）のトンネル電流が流れる。
【０１６８】これに対し、本発明のメモリセルでは、カ
ップリング比は、約０．７５となる。よって、フロ−テ
ィングゲ−ト電極に余剰の電荷がないとき、コントロ−
ルゲ−ト電極（ワ−ド線）に約１６Ｖを印加すると、フ
ロ−ティングゲ−ト電極の電位は、約１２Ｖとなり、ト
ンネル酸化膜にファウラ−ノルドハイム（Ｆｏｗｌｅｒ
−Ｎｏｒｄｈｅｉｍ）のトンネル電流が流れる。
ップリング比は、約０．７５となる。よって、フロ−テ
ィングゲ−ト電極に余剰の電荷がないとき、コントロ−
ルゲ−ト電極（ワ−ド線）に約１６Ｖを印加すると、フ
ロ−ティングゲ−ト電極の電位は、約１２Ｖとなり、ト
ンネル酸化膜にファウラ−ノルドハイム（Ｆｏｗｌｅｒ
−Ｎｏｒｄｈｅｉｍ）のトンネル電流が流れる。
【０１６９】つまり、本発明によれば、従来技術に比べ
て、コントロ−ルゲ−ト電極の電位が約３Ｖ低い状態
で、デ−タの書き込み、即ち、フロ−ティングゲ−ト電
極への電子の注入を行うことができる。
て、コントロ−ルゲ−ト電極の電位が約３Ｖ低い状態
で、デ−タの書き込み、即ち、フロ−ティングゲ−ト電
極への電子の注入を行うことができる。
【０１７０】第二に、フロ−ティングゲ−ト電極の側面
の下部をコントロ−ルゲ−ト電極で覆わず、絶縁膜で覆
うことにより、コントロ−ルゲ−ト電極とソ−ス・ドレ
イン拡散層の間における耐圧を向上させることができ
る。
の下部をコントロ−ルゲ−ト電極で覆わず、絶縁膜で覆
うことにより、コントロ−ルゲ−ト電極とソ−ス・ドレ
イン拡散層の間における耐圧を向上させることができ
る。
【０１７１】フロ−ティングゲ−ト電極の上面側のエッ
ジ部分は、コントロ−ルゲ−ト電極により覆われている
ため、酸化されることなく、フロ−ティングゲ−ト電極
とコントロ−ルゲ−ト電極の間の容量のばらつきを防止
できる。
ジ部分は、コントロ−ルゲ−ト電極により覆われている
ため、酸化されることなく、フロ−ティングゲ−ト電極
とコントロ−ルゲ−ト電極の間の容量のばらつきを防止
できる。
【０１７２】絶縁膜が、シリコン酸化膜や酸素を透過す
るような膜から構成されていれば、フロ−ティングゲ−
ト電極の下面側のエッジ部分を、必要に応じて酸化する
こともできる。
るような膜から構成されていれば、フロ−ティングゲ−
ト電極の下面側のエッジ部分を、必要に応じて酸化する
こともできる。
【０１７３】第三に、コントロ−ルゲ−ト電極の上面を
平坦にすることにより、配線層の多層化や歩留りの向上
にも貢献できる。この際、コントロ−ルゲ−ト電極上に
低抵抗材料を配置すれば、ワ−ド線の抵抗値の低減にも
貢献できる。
平坦にすることにより、配線層の多層化や歩留りの向上
にも貢献できる。この際、コントロ−ルゲ−ト電極上に
低抵抗材料を配置すれば、ワ−ド線の抵抗値の低減にも
貢献できる。
【図１】本発明の第１実施の形態に関わる不揮発性半導
体記憶装置の平面図。
体記憶装置の平面図。
【図２】図１のＩＩ−ＩＩ線に沿う断面図。
【図３】図１のＩＩＩ−ＩＩＩ線に沿う断面図。
【図４】本発明の第１実施の形態に関わる製造方法の一
工程を示す平面図。
工程を示す平面図。
【図５】図４のＶ−Ｖ線に沿う断面図。
【図６】図４のＶＩ−ＶＩ線に沿う断面図。
【図７】本発明の第１実施の形態に関わる製造方法の一
工程を示す平面図。
工程を示す平面図。
【図８】図７のＶＩＩＩ−ＶＩＩＩ線に沿う断面図。
【図９】図７のＩＸ−ＩＸ線に沿う断面図。
【図１０】本発明の第１実施の形態に関わる製造方法の
一工程を示す平面図。
一工程を示す平面図。
【図１１】図１０のＸＩ−ＸＩ線に沿う断面図。
【図１２】図１０のＸＩＩ−ＸＩＩ線に沿う断面図。
【図１３】本発明の第２実施の形態に関わる不揮発性半
導体記憶装置の平面図。
導体記憶装置の平面図。
【図１４】図１３のＸＩＶ−ＸＩＶ線に沿う断面図。
【図１５】図１３のＸＶ−ＸＶ線に沿う断面図。
【図１６】本発明の第２実施の形態に関わる製造方法の
一工程を示す平面図。
一工程を示す平面図。
【図１７】図１６のＸＶＩＩ−ＸＶＩＩ線に沿う断面
図。
図。
【図１８】図１６のＸＶＩＩＩ−ＸＶＩＩＩ線に沿う断
面図。
面図。
【図１９】本発明の第２実施の形態に関わる製造方法の
一工程を示す平面図。
一工程を示す平面図。
【図２０】図１９のＸＸ−ＸＸ線に沿う断面図。
【図２１】図１９のＸＸＩ−ＸＸＩ線に沿う断面図。
【図２２】本発明の第２実施の形態に関わる製造方法の
一工程を示す平面図。
一工程を示す平面図。
【図２３】図２２のＸＸＩＩＩ−ＸＸＩＩＩ線に沿う断
面図。
面図。
【図２４】図２２のＸＸＩＶ−ＸＸＩＶ線に沿う断面
図。
図。
【図２５】本発明の第３実施の形態に関わる不揮発性半
導体記憶装置の平面図。
導体記憶装置の平面図。
【図２６】図２５のＸＸＶＩ−ＸＸＶＩ線に沿う断面
図。
図。
【図２７】図２５のＸＸＶＩＩ−ＸＸＶＩＩ線に沿う断
面図。
面図。
【図２８】本発明の第３実施の形態に関わる製造方法の
一工程を示す平面図。
一工程を示す平面図。
【図２９】図２８のＸＸＩＸ−ＸＸＩＸ線に沿う断面
図。
図。
【図３０】図２８のＸＸＸ−ＸＸＸ線に沿う断面図。
【図３１】本発明の第３実施の形態に関わる製造方法の
一工程を示す平面図。
一工程を示す平面図。
【図３２】図３１のＸＸＸＩＩ−ＸＸＸＩＩ線に沿う断
面図。
面図。
【図３３】図３１のＸＸＸＩＩＩ−ＸＸＸＩＩＩ線に沿
う断面図。
う断面図。
【図３４】本発明の第３実施の形態に関わる製造方法の
一工程を示す平面図。
一工程を示す平面図。
【図３５】図３４のＸＸＸＶ−ＸＸＸＶ線に沿う断面
図。
図。
【図３６】図３４のＸＸＸＶＩ−ＸＸＸＶＩ線に沿う断
面図。
面図。
【図３７】本発明の第４実施の形態に関わる不揮発性半
導体記憶装置の平面図。
導体記憶装置の平面図。
【図３８】図３７のＸＸＸＶＩＩＩ−ＸＸＸＶＩＩＩ線
に沿う断面図。
に沿う断面図。
【図３９】図３７のＸＸＸＩＸ−ＸＸＸＩＸ線に沿う断
面図。
面図。
【図４０】従来の不揮発性半導体記憶装置の平面図。
【図４１】図４０のＸＬＩ−ＸＬＩ線に沿う断面図。
【図４２】図４０のＸＬＩＩ−ＸＬＩＩ線に沿う断面
図。
図。
【図４３】従来の製造方法の一工程を示す平面図。
【図４４】図４３のＸＬＩＶ−ＸＬＩＶ線に沿う断面
図。
図。
【図４５】図４３のＸＬＶ−ＸＬＶ線に沿う断面図。
【図４６】従来の不揮発性半導体記憶装置の断面図。
１．１，３．１，４．１，５．１，７．１，９．１，１
１．１：半導体基板、 １．１Ａ，１．３Ａ，１．６Ａ，４．６Ａ ：ポリシリ
コン膜、 １．２，３．２，４．２，５．２，７．２，９．２，１
１．２：素子分離絶縁膜、 １．３，３．３，４．３，５．３，７．３，９．３，１
１．３：フロ−ティングゲ−ト電極、 １．４，３．４，４．４，５．４，７．４，９．４，１
１．４：ゲ−ト絶縁膜、 １．４Ａ，１．５Ａ ：シリコン
酸化膜、 １．５，３．５，４．５，７．５，９．５，１１．５：
インタ−ポリ絶縁膜、 １．６，３．６，４．６，５．６，７．６，９．６，１
１．６：コントロ−ルゲ−ト電極、 １．７，３．７，４．７，５．７，７．７，９．７，１
１．７：ソ−ス・ドレイン拡散層、 １．８ ：開口、 １．９，５．０ ：素子領
域、 ２．０ ：レジスト
膜、 ３．８，４．９，５．８〜６．１，７．８〜８．１，
９．８〜１０．１，１１．８〜１２．１，９．９ａ，
９．９ｂ ：絶縁膜、 ４．８，８．２，１２．２ ：溝、 １０．２，１２．３ ：低抵抗
膜。
１．１：半導体基板、 １．１Ａ，１．３Ａ，１．６Ａ，４．６Ａ ：ポリシリ
コン膜、 １．２，３．２，４．２，５．２，７．２，９．２，１
１．２：素子分離絶縁膜、 １．３，３．３，４．３，５．３，７．３，９．３，１
１．３：フロ−ティングゲ−ト電極、 １．４，３．４，４．４，５．４，７．４，９．４，１
１．４：ゲ−ト絶縁膜、 １．４Ａ，１．５Ａ ：シリコン
酸化膜、 １．５，３．５，４．５，７．５，９．５，１１．５：
インタ−ポリ絶縁膜、 １．６，３．６，４．６，５．６，７．６，９．６，１
１．６：コントロ−ルゲ−ト電極、 １．７，３．７，４．７，５．７，７．７，９．７，１
１．７：ソ−ス・ドレイン拡散層、 １．８ ：開口、 １．９，５．０ ：素子領
域、 ２．０ ：レジスト
膜、 ３．８，４．９，５．８〜６．１，７．８〜８．１，
９．８〜１０．１，１１．８〜１２．１，９．９ａ，
９．９ｂ ：絶縁膜、 ４．８，８．２，１２．２ ：溝、 １０．２，１２．３ ：低抵抗
膜。
Claims (21)
- 【請求項１】 半導体基板と、前記半導体基板に形成さ
れる素子分離膜と、前記素子分離膜に取り囲まれた素子
領域に形成されるソ−ス・ドレイン拡散層と、前記ソ−
ス・ドレイン拡散層間のチャネル領域上にゲ−ト絶縁膜
を介して形成されるフロ−ティングゲ−ト電極と、少な
くとも前記フロ−ティングゲ−ト電極の上面及び前記フ
ロ−ティングゲ−ト電極の前記ソ−ス・ドレイン拡散層
側の側面の上部を覆い、前記フロ−ティングゲ−ト電極
の前記ソ−ス・ドレイン拡散層側の側面の下部を覆わな
いコントロ−ルゲ−ト電極と、前記フロ−ティングゲ−
ト電極と前記コントロ−ルゲ−ト電極の間に形成される
インタ−絶縁膜とを具備することを特徴とする不揮発性
半導体記憶装置。 - 【請求項２】 請求項１記載の不揮発性半導体記憶装置
において、 前記コントロ−ルゲ−ト電極は、前記フロ−ティングゲ
−ト電極の前記ソ−ス・ドレイン拡散層側の側面のう
ち、前記フロ−ティングゲ−ト電極の底面よりも高い部
分を覆っていることを特徴とする不揮発性半導体記憶装
置。 - 【請求項３】 請求項１記載の不揮発性半導体記憶装置
において、 前記フロ−ティングゲ−ト電極の前記ソ−ス・ドレイン
拡散層側の側面の下部及び前記コントロ−ルゲ−ト電極
の側面を覆う層間絶縁膜を備え、前記コントロ−ルゲ−
ト電極の上面と前記層間絶縁膜の上面は、平坦で、か
つ、互いに略一致していることを特徴とする不揮発性半
導体記憶装置。 - 【請求項４】 第１導電型の半導体基板に素子分離膜を
形成する工程と、前記素子分離膜に取り囲まれた素子領
域上にゲ−ト絶縁膜を介してフロ−ティングゲ−ト電極
を形成する工程と、前記素子領域に第２導電型の不純物
を注入する工程と、前記フロ−ティングゲ−ト電極を完
全に覆う層間絶縁膜を形成する工程と、少なくとも前記
フロ−ティングゲ−ト電極の上面及び前記フロ−ティン
グゲ−ト電極のソ−ス・ドレイン拡散層側の側面の上部
を露出させるような溝を前記層間絶縁膜に形成する工程
と、少なくとも前記フロ−ティングゲ−ト電極の上面及
び前記フロ−ティングゲ−ト電極のソ−ス・ドレイン拡
散層側の側面の上部にインタ−絶縁膜を形成する工程
と、前記溝内にコントロ−ルゲ−ト電極を形成する工程
とを具備することを特徴とする不揮発性半導体記憶装置
の製造方法。 - 【請求項５】 請求項４記載の不揮発性半導体記憶装置
の製造方法において、 前記溝は、その底面の位置が、前記フロ−ティングゲ−
ト電極の底面の位置よりも高くなるように形成されるこ
とを特徴とする不揮発性半導体記憶装置の製造方法。 - 【請求項６】 請求項４記載の不揮発性半導体記憶装置
の製造方法において、 前記コントロ−ルゲ−ト電極は、前記層間絶縁膜上に前
記溝を完全に満たす導電膜を形成した後、ＣＭＰ法によ
り前記導電膜を研磨することにより形成されることを特
徴とする不揮発性半導体記憶装置の製造方法。 - 【請求項７】 請求項４記載の不揮発性半導体記憶装置
の製造方法において、 前記素子領域に注入された前記不純物を熱拡散させ、ソ
−ス・ドレイン拡散層を形成する工程を備えることを特
徴とする不揮発性半導体記憶装置の製造方法。 - 【請求項８】 半導体基板と、前記半導体基板に形成さ
れる素子分離膜と、前記素子分離膜に取り囲まれた素子
領域に形成されるソ−ス・ドレイン拡散層と、前記ソ−
ス・ドレイン拡散層間のチャネル領域上にゲ−ト絶縁膜
を介して形成されるフロ−ティングゲ−ト電極と、少な
くとも前記フロ−ティングゲ−ト電極の上面及び前記フ
ロ−ティングゲ−ト電極の前記ソ−ス・ドレイン拡散層
側の側面の上部を覆い、前記フロ−ティングゲ−ト電極
の前記ソ−ス・ドレイン拡散層側の側面の下部を覆わな
いコントロ−ルゲ−ト電極と、前記フロ−ティングゲ−
ト電極と前記コントロ−ルゲ−ト電極の間に形成される
インタ−絶縁膜と、前記フロ−ティングゲ−ト電極の前
記ソ−ス・ドレイン拡散層側の側面の下部を覆う第１層
間絶縁膜とを具備することを特徴とする不揮発性半導体
記憶装置。 - 【請求項９】 請求項８記載の不揮発性半導体記憶装置
において、 前記第１層間絶縁膜は、少なくとも前記ゲ−ト絶縁膜よ
りも厚く、前記コントロ−ルゲ−ト電極は、前記フロ−
ティングゲ−ト電極の前記ソ−ス・ドレイン拡散層側の
側面のうち、少なくとも前記フロ−ティングゲ−ト電極
の底面よりも高い部分を覆っていることを特徴とする不
揮発性半導体記憶装置。 - 【請求項１０】 請求項８記載の不揮発性半導体記憶装
置において、 前記第１層間絶縁膜上に形成され、前記コントロ−ルゲ
−ト電極の側面を覆い、前記第１層間絶縁膜に対してエ
ッチング選択比を有する第２層間絶縁膜を備えているこ
とを特徴とする不揮発性半導体記憶装置。 - 【請求項１１】 請求項８記載の不揮発性半導体記憶装
置において、 前記第１層間絶縁膜は、シリコン酸化膜から構成され、
前記フロ−ティングゲ−ト電極の下面側のエッジ部が酸
化されていることを特徴とする不揮発性半導体記憶装
置。 - 【請求項１２】 請求項８記載の不揮発性半導体記憶装
置において、 前記第１層間絶縁膜は、少なくともシリコン酸化膜を含
む複数の絶縁膜から構成され、前記フロ−ティングゲ−
ト電極の下面側のエッジ部が酸化されていることを特徴
とする不揮発性半導体記憶装置。 - 【請求項１３】 請求項１０記載の不揮発性半導体記憶
装置において、 前記第１層間絶縁膜は、シリコン窒化膜から構成され、
前記第２層間絶縁膜は、シリコン酸化膜から構成されて
いることを特徴とする不揮発性半導体記憶装置。 - 【請求項１４】 請求項８記載の不揮発性半導体記憶装
置において、 前記コントロ−ルゲ−ト電極上に形成される低抵抗材料
と、前記第１層間絶縁膜上に形成され、前記コントロ−
ルゲ−ト電極の側面及び前記低抵抗材料の側面を覆う第
２層間絶縁膜を備え、前記低抵抗材料の上面と前記第２
層間絶縁膜の上面は、平坦で、かつ、互いに略一致して
いることを特徴とする不揮発性半導体記憶装置。 - 【請求項１５】 第１導電型の半導体基板に素子分離膜
を形成する工程と、前記半導体基板上に第１絶縁膜を形
成する工程と、前記第１絶縁膜上にこの第１絶縁膜に対
してエッチング選択比を有する第２絶縁膜を形成する工
程と、前記素子分離膜に取り囲まれた素子領域上の前記
第１及び第２絶縁膜に開口を形成する工程と、前記開口
の底面に少なくとも前記第１絶縁膜よりも薄いゲ−ト絶
縁膜を形成する工程と、前記開口内のみにフロ−ティン
グゲ−ト電極を形成する工程と、前記第２絶縁膜上及び
前記フロ−ティングゲ−ト電極上に第３絶縁膜を形成す
る工程と、底面が前記第１絶縁膜の上面に一致し、少な
くとも前記フロ−ティングゲ−ト電極の上面及び前記フ
ロ−ティングゲ−ト電極のソ−ス・ドレイン拡散層側の
側面の上部を露出させるような溝を前記第２及び第３絶
縁膜に形成する工程と、少なくとも前記フロ−ティング
ゲ−ト電極の上面及び前記フロ−ティングゲ−ト電極の
前記ソ−ス・ドレイン拡散層側の側面の上部にインタ−
絶縁膜を形成する工程と、前記溝内にコントロ−ルゲ−
ト電極を形成する工程とを具備することを特徴とする不
揮発性半導体記憶装置の製造方法。 - 【請求項１６】 請求項１５記載の不揮発性半導体記憶
装置において、 前記第１絶縁膜は、シリコン窒化膜であり、前記第２絶
縁膜は、シリコン酸化膜であることを特徴とする不揮発
性半導体記憶装置の製造方法。 - 【請求項１７】 請求項１５記載の不揮発性半導体記憶
装置の製造方法において、 前記第１絶縁膜は、少なくともシリコン酸化膜を含む複
数の膜から構成され、前記前記フロ−ティングゲ−ト電
極の下面側のエッジ部が酸化されることを特徴とする不
揮発性半導体記憶装置の製造方法。 - 【請求項１８】 請求項１５記載の不揮発性半導体記憶
装置の製造方法において、 前記第１絶縁膜を形成する前に、第２導電型の不純物を
含む第４絶縁膜を形成しておき、前記開口は、前記第４
絶縁膜にも設けられ、ソ−ス・ドレイン拡散層は、前記
開口を形成した後の熱工程により、前記第４絶縁膜から
前記半導体基板へ前記不純物を拡散させることにより形
成されることを特徴とする不揮発性半導体記憶装置の製
造方法。 - 【請求項１９】 請求項１５記載の不揮発性半導体記憶
装置の製造方法において、 前記フロ−ティングゲ−ト電極は、前記第２絶縁膜上に
前記開口を完全に満たす導電膜を形成した後、ＣＭＰ法
により前記導電膜を研磨することにより形成されること
を特徴とする不揮発性半導体記憶装置の製造方法。 - 【請求項２０】 請求項１５記載の不揮発性半導体記憶
装置の製造方法において、 前記コントロ−ルゲ−ト電極は、前記第３絶縁膜上に前
記溝を完全に満たす導電膜を形成した後、ＣＭＰ法によ
り前記導電膜を研磨することにより形成されることを特
徴とする不揮発性半導体記憶装置の製造方法。 - 【請求項２１】 請求項２０記載の不揮発性半導体記憶
装置の製造方法において、 前記コントロ−ルゲ−ト電極は、その上面が前記第３絶
縁膜の上面よりも低い位置に存在するように前記溝内に
形成され、 前記溝を満たすような低抵抗材料を前記溝内のみに形成
する工程をさらに備えることを特徴とする不揮発性半導
体記憶装置の製造方法。
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