JPH0864706A - 不揮発性半導体メモリ装置の製造方法 - Google Patents
不揮発性半導体メモリ装置の製造方法Info
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- JPH0864706A JPH0864706A JP7109873A JP10987395A JPH0864706A JP H0864706 A JPH0864706 A JP H0864706A JP 7109873 A JP7109873 A JP 7109873A JP 10987395 A JP10987395 A JP 10987395A JP H0864706 A JPH0864706 A JP H0864706A
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- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】
【目的】 トランジスタ間の絶縁特性および動作劣化を
防止しうる不揮発性メモリ装置の製造方法を提供する。 【構成】 フィールド酸化膜２２０が形成された基板１
１０の全面に第１誘電体層２１１および第１導電パター
ンを形成する。次に基板１１０の全面に第２誘電体層を
形成し、周辺回路部Ｄの前記第２誘電体層、前記第１導
電パターンおよび第１誘電体層２１１を選択的に食刻し
て基板１１０を露出させる。次に露出された基板１１０
およびセル配列部Ｃの前記第２誘電体層上に第３誘電体
層を形成した後全面に第２導電層を形成し、前記第２導
電層、前記第２誘電体層、前記第３誘電体層および前記
第１導電パターンをパタニングして周辺回路部Ｄのゲー
ト電極３１２ａ、セル配列部Ｃの制御ゲート３１２ｂ、
浮遊ゲート３１１ｂおよび上部誘電体層２３０ｂを形成
する。これにより、フィールド酸化膜２２０の厚み減少
およびシリコン表面のピッティングが抑制される。
防止しうる不揮発性メモリ装置の製造方法を提供する。 【構成】 フィールド酸化膜２２０が形成された基板１
１０の全面に第１誘電体層２１１および第１導電パター
ンを形成する。次に基板１１０の全面に第２誘電体層を
形成し、周辺回路部Ｄの前記第２誘電体層、前記第１導
電パターンおよび第１誘電体層２１１を選択的に食刻し
て基板１１０を露出させる。次に露出された基板１１０
およびセル配列部Ｃの前記第２誘電体層上に第３誘電体
層を形成した後全面に第２導電層を形成し、前記第２導
電層、前記第２誘電体層、前記第３誘電体層および前記
第１導電パターンをパタニングして周辺回路部Ｄのゲー
ト電極３１２ａ、セル配列部Ｃの制御ゲート３１２ｂ、
浮遊ゲート３１１ｂおよび上部誘電体層２３０ｂを形成
する。これにより、フィールド酸化膜２２０の厚み減少
およびシリコン表面のピッティングが抑制される。
Description
【０００１】
【産業上の利用分野】本発明は、不揮発性半導体メモリ
装置（以下、不揮発性メモリ装置と称する）の製造方法
に係り、特にトランジスタ間の絶縁特性および動作劣化
を防止しうる不揮発性半導体メモリ装置の製造方法に関
する。
装置（以下、不揮発性メモリ装置と称する）の製造方法
に係り、特にトランジスタ間の絶縁特性および動作劣化
を防止しうる不揮発性半導体メモリ装置の製造方法に関
する。
【０００２】
【従来の技術】データ処理システムにおいて情報を貯蔵
するための記憶装置は非常に大事である。半導体メモリ
装置には、電源供給が中断されれば内容を損失する揮発
性（Volatile) メモリ装置と、電源供給が中断されても
内容を続けて貯蔵する不揮発性（Nonvolatile)メモリ装
置とがある。前記不揮発性メモリ装置は、入力されたデ
ータを読み出すことだけができるＲＯＭ（read only me
mory) と、入力されたデータを電気的な方法を利用して
修訂できるＥＥＰＲＯＭ（Electrically Erasable & Pr
ogrammable Read Only Memory)とに大別することができ
る。前記ＥＥＰＲＯＭの例としては一括的な消去機能を
有したフラッシュメモリ装置があり、前記不揮発性メモ
リ装置としてＥＥＰＲＯＭは一般にＭＯＳ浮遊ゲート
（Floating gate electrode)を採用した構造が広く使用
されている。このようなＭＯＳ浮遊ゲートを採用した不
揮発性メモリ装置は半導体基板と電気的に絶縁させた伝
導性物質よりなる浮遊ゲートを使用し、またこの浮遊ゲ
ートは半導体基板と容量結合されているので、荷電状態
を感知する役割をするようになる。従って、浮遊ゲート
の電荷の存在可否により、このＭＯＳトランジスタは伝
導状態（ＯＮ）、あるいは非伝導状態（ＯＦＦ）となっ
てデータ“１”または“０”を貯蔵するようになる。前
記浮遊ゲートに電荷を注入、除去させる時、電子なだれ
降伏（Avalance breakdown) により生成される熱電子
（Hot electron) およびトンネリング(Tunneling) 効果
などが使用される。
するための記憶装置は非常に大事である。半導体メモリ
装置には、電源供給が中断されれば内容を損失する揮発
性（Volatile) メモリ装置と、電源供給が中断されても
内容を続けて貯蔵する不揮発性（Nonvolatile)メモリ装
置とがある。前記不揮発性メモリ装置は、入力されたデ
ータを読み出すことだけができるＲＯＭ（read only me
mory) と、入力されたデータを電気的な方法を利用して
修訂できるＥＥＰＲＯＭ（Electrically Erasable & Pr
ogrammable Read Only Memory)とに大別することができ
る。前記ＥＥＰＲＯＭの例としては一括的な消去機能を
有したフラッシュメモリ装置があり、前記不揮発性メモ
リ装置としてＥＥＰＲＯＭは一般にＭＯＳ浮遊ゲート
（Floating gate electrode)を採用した構造が広く使用
されている。このようなＭＯＳ浮遊ゲートを採用した不
揮発性メモリ装置は半導体基板と電気的に絶縁させた伝
導性物質よりなる浮遊ゲートを使用し、またこの浮遊ゲ
ートは半導体基板と容量結合されているので、荷電状態
を感知する役割をするようになる。従って、浮遊ゲート
の電荷の存在可否により、このＭＯＳトランジスタは伝
導状態（ＯＮ）、あるいは非伝導状態（ＯＦＦ）となっ
てデータ“１”または“０”を貯蔵するようになる。前
記浮遊ゲートに電荷を注入、除去させる時、電子なだれ
降伏（Avalance breakdown) により生成される熱電子
（Hot electron) およびトンネリング(Tunneling) 効果
などが使用される。
【０００３】一方、前記不揮発性メモリ装置はデータの
書き込みおよび消去のために高電圧（約２０Ｖ）が必要
であり、この電圧は周辺回路部の昇圧回路から得るよう
になるので、トランジスタの性能を維持するためには各
トランジスタ間の絶縁特性は極めて重要な要素となる。
前記トランジスタの絶縁特性を決める要素としてフィー
ルド酸化膜の厚さと素子分離用不純物領域の不純物濃度
がある。前記絶縁特性を向上させるため、特にＥＥＰＲ
ＯＭまたはフラッシュメモリ装置ではフィールド酸化膜
の厚さを厚く形成する。なぜならば、工程が進行される
につれて徐々に低くなるフィールド酸化膜の厚さを考慮
して最終的に一定な厚さ以上を保持させて高電圧用トラ
ンジスタの絶縁能力を保障するためである。かつ、前記
絶縁能力はデバイスが高集積化されるにつれてさらに重
要な要素となっているが、これとは反対に集積度が増加
するにつれてフィールド酸化膜の厚さは低くなるべきで
ある。
書き込みおよび消去のために高電圧（約２０Ｖ）が必要
であり、この電圧は周辺回路部の昇圧回路から得るよう
になるので、トランジスタの性能を維持するためには各
トランジスタ間の絶縁特性は極めて重要な要素となる。
前記トランジスタの絶縁特性を決める要素としてフィー
ルド酸化膜の厚さと素子分離用不純物領域の不純物濃度
がある。前記絶縁特性を向上させるため、特にＥＥＰＲ
ＯＭまたはフラッシュメモリ装置ではフィールド酸化膜
の厚さを厚く形成する。なぜならば、工程が進行される
につれて徐々に低くなるフィールド酸化膜の厚さを考慮
して最終的に一定な厚さ以上を保持させて高電圧用トラ
ンジスタの絶縁能力を保障するためである。かつ、前記
絶縁能力はデバイスが高集積化されるにつれてさらに重
要な要素となっているが、これとは反対に集積度が増加
するにつれてフィールド酸化膜の厚さは低くなるべきで
ある。
【０００４】図１は従来の技術によるＭＯＳ浮遊ゲート
（Floating gate)を採用した不揮発性メモリ装置の金属
配線のための中間絶縁層が積層される前まで進行された
断面図である。具体的には、データを保存する浮遊ゲー
ト３０１および電圧を印加する制御ゲート３０２より構
成されたメモリセル配列部（Ａ部分；以下セル配列部と
称する）と素子を駆動させるに必要な多様なトランジス
タより構成される周辺回路部（Ｂ部分）よりなってい
る。
（Floating gate)を採用した不揮発性メモリ装置の金属
配線のための中間絶縁層が積層される前まで進行された
断面図である。具体的には、データを保存する浮遊ゲー
ト３０１および電圧を印加する制御ゲート３０２より構
成されたメモリセル配列部（Ａ部分；以下セル配列部と
称する）と素子を駆動させるに必要な多様なトランジス
タより構成される周辺回路部（Ｂ部分）よりなってい
る。
【０００５】まず、セル配列部を調べると、Ｐ型基板１
００にＮ型不純物領域（Ｎウェル）１０１とＰ型不純物
領域（Ｐウェル）１０２を含んでおり、また基板の表面
近傍にＮ型で高濃度不純物領域１０４が形成されていて
ソースまたはドレインの役割をする。かつ、基板上にＥ
ＥＰＲＯＭ特性上トンネル現象を利用するための薄い酸
化膜または酸窒化膜よりなる下部誘電体層２０１（トン
ネル酸化膜）が形成されている。前記下部誘電体層２０
１上に浮遊ゲート３０１が備えられており、前記浮遊ゲ
ート３０１上には上部誘電体層２１０を媒介として制御
ゲート３０２が形成されている。前記浮遊ゲート３０１
（第１電極層）は上、下誘電体層２０１，２１０との間
に位置し主にＮ型不純物がドーピングされたポリシリコ
ンで形成し、前記制御ゲート３０２（第２電極層）は前
記上部誘電体層２１０上に位置し主に低い抵抗値を有す
るようにポリシリコンと金属シリコン系化合物より構成
されている。また、前記上部誘電体層２１０は高い容量
を得るため酸化膜−窒化膜−酸化膜（ＯＮＯ）で形成す
る。
００にＮ型不純物領域（Ｎウェル）１０１とＰ型不純物
領域（Ｐウェル）１０２を含んでおり、また基板の表面
近傍にＮ型で高濃度不純物領域１０４が形成されていて
ソースまたはドレインの役割をする。かつ、基板上にＥ
ＥＰＲＯＭ特性上トンネル現象を利用するための薄い酸
化膜または酸窒化膜よりなる下部誘電体層２０１（トン
ネル酸化膜）が形成されている。前記下部誘電体層２０
１上に浮遊ゲート３０１が備えられており、前記浮遊ゲ
ート３０１上には上部誘電体層２１０を媒介として制御
ゲート３０２が形成されている。前記浮遊ゲート３０１
（第１電極層）は上、下誘電体層２０１，２１０との間
に位置し主にＮ型不純物がドーピングされたポリシリコ
ンで形成し、前記制御ゲート３０２（第２電極層）は前
記上部誘電体層２１０上に位置し主に低い抵抗値を有す
るようにポリシリコンと金属シリコン系化合物より構成
されている。また、前記上部誘電体層２１０は高い容量
を得るため酸化膜−窒化膜−酸化膜（ＯＮＯ）で形成す
る。
【０００６】次に、周辺回路部（Ｂ部分）を調べると、
通常のＣＭＯＳ工程よりなる構造としてＰ型半導体基板
１００上にＰ型不純物領域（Ｐウェル）１０２とＮ型不
純物領域（Ｎウェル）１０１が形成されている。前記Ｃ
ＭＯＳのＮ型トランジスタはＰ型不純物領域（Ｐウェ
ル）１０２に高濃度のＮ型不純物領域１０４をセル配列
部と同時に形成させてソースとドレインの役割を果たす
ようにする。反面、ＣＭＯＳのＰ型トランジスタはＮ型
不純物領域（Ｎウェル）１０１に高濃度のＰ型不純物領
域１０５を形成させてソースとドレインの役割を果たす
ようにする。かつ、周辺回路部のＮ型トランジスタはフ
ィールド酸化膜２００と前記フィールド酸化膜２００の
下部に位置する高濃度のＰ型不純物領域１０３を利用し
て電気的に絶縁されており、Ｐ型トランジスタは前記フ
ィールド酸化膜２００のみで絶縁されている。また、前
記周辺回路部のトランジスタのゲート電極３０２はゲー
ト酸化膜２０２を媒介としてセル配列部の第２電極層と
同一な膜より構成されている。
通常のＣＭＯＳ工程よりなる構造としてＰ型半導体基板
１００上にＰ型不純物領域（Ｐウェル）１０２とＮ型不
純物領域（Ｎウェル）１０１が形成されている。前記Ｃ
ＭＯＳのＮ型トランジスタはＰ型不純物領域（Ｐウェ
ル）１０２に高濃度のＮ型不純物領域１０４をセル配列
部と同時に形成させてソースとドレインの役割を果たす
ようにする。反面、ＣＭＯＳのＰ型トランジスタはＮ型
不純物領域（Ｎウェル）１０１に高濃度のＰ型不純物領
域１０５を形成させてソースとドレインの役割を果たす
ようにする。かつ、周辺回路部のＮ型トランジスタはフ
ィールド酸化膜２００と前記フィールド酸化膜２００の
下部に位置する高濃度のＰ型不純物領域１０３を利用し
て電気的に絶縁されており、Ｐ型トランジスタは前記フ
ィールド酸化膜２００のみで絶縁されている。また、前
記周辺回路部のトランジスタのゲート電極３０２はゲー
ト酸化膜２０２を媒介としてセル配列部の第２電極層と
同一な膜より構成されている。
【０００７】図２〜図９は前記図１に示した不揮発性メ
モリ装置の製造方法を工程順に示した断面図である。具
体的には、前記図１と同一に前記不揮発性メモリ装置は
データを保存する浮遊ゲートおよび電圧を印加する制御
ゲートが形成されるセル配列部（Ａ部分）と素子を駆動
させるに必要な多様なトランジスタが形成される周辺回
路部（Ｂ部分）に分けられる。なお、図４から図９まで
の周辺回路部（Ｂ部分）は説明の便宜上前記図２および
図３に示した周辺回路部の一部のみを拡大して示したも
のである。
モリ装置の製造方法を工程順に示した断面図である。具
体的には、前記図１と同一に前記不揮発性メモリ装置は
データを保存する浮遊ゲートおよび電圧を印加する制御
ゲートが形成されるセル配列部（Ａ部分）と素子を駆動
させるに必要な多様なトランジスタが形成される周辺回
路部（Ｂ部分）に分けられる。なお、図４から図９まで
の周辺回路部（Ｂ部分）は説明の便宜上前記図２および
図３に示した周辺回路部の一部のみを拡大して示したも
のである。
【０００８】図２は、半導体基板１００にＣＭＯＳ工程
により周辺回路部およびセル配列部にＮ型不純物領域
（Ｎウェル）１０１とＰ型不純物領域（Ｐウェル）１０
２とを形成する段階を示す。まず、Ｐ型シリコン基板１
００の周辺回路部およびセル配列部の所定の領域に通常
の写真食刻工程およびイオン注入技術を使用してＮ型不
純物を注入した後、高温で熱処理して所望の深さまでＮ
型不純物を拡散させてＮ型不純物領域（Ｎウェル）１０
１を形成する。続けて、前記Ｎ型不純物領域１０１の形
成と同様に半導体基板１００の周辺回路部およびセル配
列部の所定の領域に通常の写真食刻工程およびイオン注
入技術を使用してＰ型不純物を注入した後、高温熱処理
して所望の深さまでＰ型不純物を拡散させてＰ型不純物
領域（Ｐウェル）１０２を形成する。
により周辺回路部およびセル配列部にＮ型不純物領域
（Ｎウェル）１０１とＰ型不純物領域（Ｐウェル）１０
２とを形成する段階を示す。まず、Ｐ型シリコン基板１
００の周辺回路部およびセル配列部の所定の領域に通常
の写真食刻工程およびイオン注入技術を使用してＮ型不
純物を注入した後、高温で熱処理して所望の深さまでＮ
型不純物を拡散させてＮ型不純物領域（Ｎウェル）１０
１を形成する。続けて、前記Ｎ型不純物領域１０１の形
成と同様に半導体基板１００の周辺回路部およびセル配
列部の所定の領域に通常の写真食刻工程およびイオン注
入技術を使用してＰ型不純物を注入した後、高温熱処理
して所望の深さまでＰ型不純物を拡散させてＰ型不純物
領域（Ｐウェル）１０２を形成する。
【０００９】次に、素子間電気的絶縁を形成するために
通常の写真工程および素子分離工程（例えば、ＬＯＣＯ
Ｓ）を使用してフィールド酸化膜２００を5000〜6000Å
の厚さで形成する。前記フィールド酸化膜２００の形成
前に電気的絶縁をさらに強化するためにセル配列部とＮ
型トランジスタ領域のフィールド酸化膜が成長される領
域にチャネル阻止用不純物（例えば、ボロン）をイオン
注入して前記フィールド酸化膜２００形成時の活性領域
の一部分まで拡散させる。続けて、基板１００上に前記
フィールド酸化膜２００形成およびイオン注入時に生じ
る不要な膜質（例えば、酸化膜または窒化膜）を取り除
く。これにより、基板１００の表面はフィールド酸化膜
２００によって分離された状態となる。
通常の写真工程および素子分離工程（例えば、ＬＯＣＯ
Ｓ）を使用してフィールド酸化膜２００を5000〜6000Å
の厚さで形成する。前記フィールド酸化膜２００の形成
前に電気的絶縁をさらに強化するためにセル配列部とＮ
型トランジスタ領域のフィールド酸化膜が成長される領
域にチャネル阻止用不純物（例えば、ボロン）をイオン
注入して前記フィールド酸化膜２００形成時の活性領域
の一部分まで拡散させる。続けて、基板１００上に前記
フィールド酸化膜２００形成およびイオン注入時に生じ
る不要な膜質（例えば、酸化膜または窒化膜）を取り除
く。これにより、基板１００の表面はフィールド酸化膜
２００によって分離された状態となる。
【００１０】図３は、フィールド酸化膜２００が形成さ
れている基板１００の全面に第１誘電体層２０１および
第１導電層３０１を形成する段階を示す。具体的には、
前記フィールド酸化膜２００が形成されている基板１０
０の全面にトンネル酸化膜を形成するための物質として
７０〜１００Åの酸化膜または酸窒化膜で第１誘電体層
２０１（下部誘電体層）を形成する。前記第１誘電体層
２０１はトンネル酸化膜として使用される。次いで、連
続工程で前記第１誘電体層２０１上に浮遊ゲートを形成
するための導電物質として、例えば多結晶シリコンを化
学気相蒸着法を使用して 1500 〜2000Å程度の厚さで堆
積して第１導電層３０１を形成する。次いで、前記第１
導電層３０１に燐を多量含有した POCl3を沈積させて導
電物質を作る。
れている基板１００の全面に第１誘電体層２０１および
第１導電層３０１を形成する段階を示す。具体的には、
前記フィールド酸化膜２００が形成されている基板１０
０の全面にトンネル酸化膜を形成するための物質として
７０〜１００Åの酸化膜または酸窒化膜で第１誘電体層
２０１（下部誘電体層）を形成する。前記第１誘電体層
２０１はトンネル酸化膜として使用される。次いで、連
続工程で前記第１誘電体層２０１上に浮遊ゲートを形成
するための導電物質として、例えば多結晶シリコンを化
学気相蒸着法を使用して 1500 〜2000Å程度の厚さで堆
積して第１導電層３０１を形成する。次いで、前記第１
導電層３０１に燐を多量含有した POCl3を沈積させて導
電物質を作る。
【００１１】図４は、前記形成された第１導電層３０１
を食刻して第１導電パターン３０１ａを形成する段階を
示す。まず、前記第１誘電体層２０１上にフォトレジス
トを塗布しパタニングしてセル配列部上の一部にフォト
レジストパターン４００を形成する。次いで、前記周辺
回路部およびセル配列部上の一部に形成された第１導電
層３０１を前記フォトレジストパターンを食刻マスクと
して選択的に食刻し第１導電パターン３０１ａを形成す
る。
を食刻して第１導電パターン３０１ａを形成する段階を
示す。まず、前記第１誘電体層２０１上にフォトレジス
トを塗布しパタニングしてセル配列部上の一部にフォト
レジストパターン４００を形成する。次いで、前記周辺
回路部およびセル配列部上の一部に形成された第１導電
層３０１を前記フォトレジストパターンを食刻マスクと
して選択的に食刻し第１導電パターン３０１ａを形成す
る。
【００１２】図５は前記第１導電パターン３０１ａおよ
び基板１００の全面に第２誘電体層２１０を形成する段
階を示す。具体的には、前記食刻に使用されたフォトレ
ジストパターン４００を取り除いた後、前記第１導電パ
ターン３０１ａおよび基板１００の全面に第２誘電体層
２１０を形成する。前記第２誘電体層２１０は酸化膜／
窒化膜／酸化膜（Ｏ／Ｎ／Ｏ）の多層で形成する。
び基板１００の全面に第２誘電体層２１０を形成する段
階を示す。具体的には、前記食刻に使用されたフォトレ
ジストパターン４００を取り除いた後、前記第１導電パ
ターン３０１ａおよび基板１００の全面に第２誘電体層
２１０を形成する。前記第２誘電体層２１０は酸化膜／
窒化膜／酸化膜（Ｏ／Ｎ／Ｏ）の多層で形成する。
【００１３】図６は前記第２誘電体層２１０をパタニン
グして第２誘電体パターン２１０ａを形成する段階を示
す。まず、前記第２誘電体層２１０上にフォトレジスト
を塗布しパタニングしてセル配列部にフォトレジストパ
ターン４００ａを形成する。次いで、前記周辺回路部に
トランジスタを作るために前記周辺回路部に形成された
第２誘電体層２１０および第１誘電体層２０１を食刻す
る。前記周辺回路部に形成された第２誘電体層２１０を
すべて食刻すればセル配列部に第２誘電体パターン２１
０ａが形成される。
グして第２誘電体パターン２１０ａを形成する段階を示
す。まず、前記第２誘電体層２１０上にフォトレジスト
を塗布しパタニングしてセル配列部にフォトレジストパ
ターン４００ａを形成する。次いで、前記周辺回路部に
トランジスタを作るために前記周辺回路部に形成された
第２誘電体層２１０および第１誘電体層２０１を食刻す
る。前記周辺回路部に形成された第２誘電体層２１０を
すべて食刻すればセル配列部に第２誘電体パターン２１
０ａが形成される。
【００１４】しかし、前記周辺回路部に形成されたＯＮ
Ｏ膜より構成された第２誘電体層２１０を食刻する時、
ＯＮＯ膜とフィールド酸化膜２００またはＯＮＯ膜と第
１誘電体層２０１の選択比が通常 2:1〜 5:1程度であま
り大きくないので、フィールド酸化膜２００の高さ（厚
さ）が図面符号５００ほど低くなり、トランジスタが形
成される部分のシリコン表面に微細なマイクロピッティ
ング（micro-pitting)６００が発生する。前記フィール
ド酸化膜の厚さの減少とシリコン表面のピッティングは
トランジスタの絶縁特性を悪化させて動作劣化の主要な
原因となる。
Ｏ膜より構成された第２誘電体層２１０を食刻する時、
ＯＮＯ膜とフィールド酸化膜２００またはＯＮＯ膜と第
１誘電体層２０１の選択比が通常 2:1〜 5:1程度であま
り大きくないので、フィールド酸化膜２００の高さ（厚
さ）が図面符号５００ほど低くなり、トランジスタが形
成される部分のシリコン表面に微細なマイクロピッティ
ング（micro-pitting)６００が発生する。前記フィール
ド酸化膜の厚さの減少とシリコン表面のピッティングは
トランジスタの絶縁特性を悪化させて動作劣化の主要な
原因となる。
【００１５】図７は第２誘電体パターン２１０ａが形成
された基板１００の全面に第２導電層３０２を形成する
段階を示す。まず、前記周辺回路部の第２誘電体層２１
０の食刻に使用されたフォトレジストパターン４００ａ
を取り除く。次いで、第３誘電体層２０２として酸化膜
を１００〜３００Åの厚さで形成させた後、周辺回路部
およびセル配列部の全面に多結晶シリコンを 1500 Å程
度の厚さで形成する。この際、セル配列部はＯＮＯ膜な
ので酸化が起こらない。前記多結晶シリコン上に再び１
５００Å程度の厚さで高融点金属シリサイド層（図示せ
ず）を形成して第２導電層３０２を完成する。
された基板１００の全面に第２導電層３０２を形成する
段階を示す。まず、前記周辺回路部の第２誘電体層２１
０の食刻に使用されたフォトレジストパターン４００ａ
を取り除く。次いで、第３誘電体層２０２として酸化膜
を１００〜３００Åの厚さで形成させた後、周辺回路部
およびセル配列部の全面に多結晶シリコンを 1500 Å程
度の厚さで形成する。この際、セル配列部はＯＮＯ膜な
ので酸化が起こらない。前記多結晶シリコン上に再び１
５００Å程度の厚さで高融点金属シリサイド層（図示せ
ず）を形成して第２導電層３０２を完成する。
【００１６】図８は、前記第２導電層３０２をパタニン
グする段階を示す。前記第２導電層３０２上にフォトレ
ジストを塗布しパタニングしてセル配列部および周辺回
路部の一部にフォトレジストパターン４００ｂを形成す
る。続けて、前記フォトレジストパターン４００ｂを食
刻マスクとして前記第２導電層３０２、金属シリサイド
層（図示せず）、第２誘電体パターン２１０ａおよび第
１導電パターン３０１ａを選択的に食刻する。
グする段階を示す。前記第２導電層３０２上にフォトレ
ジストを塗布しパタニングしてセル配列部および周辺回
路部の一部にフォトレジストパターン４００ｂを形成す
る。続けて、前記フォトレジストパターン４００ｂを食
刻マスクとして前記第２導電層３０２、金属シリサイド
層（図示せず）、第２誘電体パターン２１０ａおよび第
１導電パターン３０１ａを選択的に食刻する。
【００１７】図９は周辺回路部のゲート電極３０２ａと
セル配列部の制御ゲート３０２ｂ、浮遊ゲート３０１ｂ
および上部誘電体層２１０ｂを形成する段階を示す。ま
ず、前記形成されたフォトレジストパターン４００ｂを
取り除いた後、自己整合法でＮ型不純物をイオン注入し
た後に熱処理してセル配列部にＮ型不純物領域１０４を
形成する。こうすれば、第２導電層３０２および金属シ
リサイド（図示せず）よりなる制御ゲート３０２ｂが形
成され、前記制御ゲート３０２ｂの下部には上部誘電体
層２１０ｂおよび浮遊ゲート３０１ｂが形成される。
セル配列部の制御ゲート３０２ｂ、浮遊ゲート３０１ｂ
および上部誘電体層２１０ｂを形成する段階を示す。ま
ず、前記形成されたフォトレジストパターン４００ｂを
取り除いた後、自己整合法でＮ型不純物をイオン注入し
た後に熱処理してセル配列部にＮ型不純物領域１０４を
形成する。こうすれば、第２導電層３０２および金属シ
リサイド（図示せず）よりなる制御ゲート３０２ｂが形
成され、前記制御ゲート３０２ｂの下部には上部誘電体
層２１０ｂおよび浮遊ゲート３０１ｂが形成される。
【００１８】前記のような方法で製造された不揮発性半
導体メモリ装置は２０Ｖ内外の高い動作電圧を要する周
辺回路部のトランジスタを形成するため、周辺回路部の
前記第１導電層３０１、第２誘電体層２１０および第１
誘電体層２０１を取り除くための工程は必須的である。
しかし、この周辺回路部の第１誘電体層２０１および第
２誘電体層２１０の除去工程時、第２誘電体層２１０と
フィールド酸化膜２００または第２誘電体層２１０と第
１誘電体層２０１間の選択比が充分に大きくないため、
フィールド酸化膜２００が食刻されて厚さが非常に小さ
くなる。かつ、トランジスタが形成される部分のシリコ
ン表面に微細なマイクロピッティングが発生する。前記
フィールド酸化膜２００の厚さの減少とシリコン表面の
マイクロピッティングはトランジスタの絶縁特性（isol
ation)の弱化と動作劣化の主な原因となる。
導体メモリ装置は２０Ｖ内外の高い動作電圧を要する周
辺回路部のトランジスタを形成するため、周辺回路部の
前記第１導電層３０１、第２誘電体層２１０および第１
誘電体層２０１を取り除くための工程は必須的である。
しかし、この周辺回路部の第１誘電体層２０１および第
２誘電体層２１０の除去工程時、第２誘電体層２１０と
フィールド酸化膜２００または第２誘電体層２１０と第
１誘電体層２０１間の選択比が充分に大きくないため、
フィールド酸化膜２００が食刻されて厚さが非常に小さ
くなる。かつ、トランジスタが形成される部分のシリコ
ン表面に微細なマイクロピッティングが発生する。前記
フィールド酸化膜２００の厚さの減少とシリコン表面の
マイクロピッティングはトランジスタの絶縁特性（isol
ation)の弱化と動作劣化の主な原因となる。
【００１９】
【発明が解決しようとする課題】従って、本発明の目的
は、高集積化のための絶縁特性および動作劣化を防止し
うる不揮発性半導体メモリ装置の製造方法を提供するに
ある。
は、高集積化のための絶縁特性および動作劣化を防止し
うる不揮発性半導体メモリ装置の製造方法を提供するに
ある。
【００２０】
【課題を解決するための手段】前記の目的を達成するた
めに、本発明の不揮発性半導体メモリ装置の製造方法
は、メモリセル配列部と周辺回路部を有する不揮発性メ
モリ装置の製造方法において、半導体基板上にフィール
ド酸化膜を形成して素子形成領域および素子分離領域を
形成する段階と、前記フィールド酸化膜が形成された基
板の全面に第１誘電体層を形成する段階と、前記第１誘
電体層上に第１導電層を形成する段階と、前記第１導電
層をパタニングして前記メモリセル配列部および前記周
辺回路部に第１導電パターンを形成する段階と、前記第
１導電パターンが形成された基板の全面に第２誘電体層
を形成する段階と、前記周辺回路部に形成された前記第
２誘電体層、第１導電パターンおよび第１誘電体層を選
択的に食刻して前記周辺回路部の基板表面を露出させる
段階と、前記露出された周辺回路部の基板およびセル配
列部の第２誘電体層上に第３誘電体層を形成する段階
と、前記第３誘電体層が形成されている基板の全面に第
２導電層を形成する段階と、前記第２導電層、第２誘電
体層、第３誘電体層および第１導電パターンを所定のパ
ターンでパタニングして周辺回路部のゲート電極とセル
配列部の制御ゲート、浮遊ゲートおよび上部誘電体層を
形成する段階とを含むことを特徴とする。
めに、本発明の不揮発性半導体メモリ装置の製造方法
は、メモリセル配列部と周辺回路部を有する不揮発性メ
モリ装置の製造方法において、半導体基板上にフィール
ド酸化膜を形成して素子形成領域および素子分離領域を
形成する段階と、前記フィールド酸化膜が形成された基
板の全面に第１誘電体層を形成する段階と、前記第１誘
電体層上に第１導電層を形成する段階と、前記第１導電
層をパタニングして前記メモリセル配列部および前記周
辺回路部に第１導電パターンを形成する段階と、前記第
１導電パターンが形成された基板の全面に第２誘電体層
を形成する段階と、前記周辺回路部に形成された前記第
２誘電体層、第１導電パターンおよび第１誘電体層を選
択的に食刻して前記周辺回路部の基板表面を露出させる
段階と、前記露出された周辺回路部の基板およびセル配
列部の第２誘電体層上に第３誘電体層を形成する段階
と、前記第３誘電体層が形成されている基板の全面に第
２導電層を形成する段階と、前記第２導電層、第２誘電
体層、第３誘電体層および第１導電パターンを所定のパ
ターンでパタニングして周辺回路部のゲート電極とセル
配列部の制御ゲート、浮遊ゲートおよび上部誘電体層を
形成する段階とを含むことを特徴とする。
【００２１】前記浮遊ゲートおよび制御ゲートを形成す
る段階後に前記半導体基板と反対導電型の不純物を注入
して半導体基板の所定部分にソースおよびドレイン領域
を形成する段階と、金属工程およびコンタクト工程を通
じで前記制御ゲートと前記ソースおよびドレイン領域を
連結させる段階とをさらに含む。また、前記周辺回路部
の基板を露出させる段階は、周辺回路部に形成された前
記第２誘電体層と前記第１導電パターンを高選択比を利
用して選択的に食刻する段階および周辺回路部に形成さ
れた前記第１導電層と前記第１誘電体層を高選択比を利
用して選択的に食刻する段階よりなる。
る段階後に前記半導体基板と反対導電型の不純物を注入
して半導体基板の所定部分にソースおよびドレイン領域
を形成する段階と、金属工程およびコンタクト工程を通
じで前記制御ゲートと前記ソースおよびドレイン領域を
連結させる段階とをさらに含む。また、前記周辺回路部
の基板を露出させる段階は、周辺回路部に形成された前
記第２誘電体層と前記第１導電パターンを高選択比を利
用して選択的に食刻する段階および周辺回路部に形成さ
れた前記第１導電層と前記第１誘電体層を高選択比を利
用して選択的に食刻する段階よりなる。
【００２２】かつ、前記第１導電パターンは前記第１誘
電体層と第２誘電体層を利用して前記第２導電層および
シリコン基板と絶縁されるように形成し、前記第１誘電
体層は酸化膜または酸窒化膜で形成する。前記第２誘電
体層は酸化膜／窒化膜／酸化膜の複合膜で形成し、特に
前記第２誘電体層は４０〜７０Å厚さの酸化膜に１００
〜２００Åの窒化膜を積層させた後に熱酸化させて全体
膜の厚さは前記第２誘電体層が有効な酸化膜に変換され
た時１３０〜２００Åの厚さとなるように形成する。
電体層と第２誘電体層を利用して前記第２導電層および
シリコン基板と絶縁されるように形成し、前記第１誘電
体層は酸化膜または酸窒化膜で形成する。前記第２誘電
体層は酸化膜／窒化膜／酸化膜の複合膜で形成し、特に
前記第２誘電体層は４０〜７０Å厚さの酸化膜に１００
〜２００Åの窒化膜を積層させた後に熱酸化させて全体
膜の厚さは前記第２誘電体層が有効な酸化膜に変換され
た時１３０〜２００Åの厚さとなるように形成する。
【００２３】また、前記第１導電層はポリシリコンで形
成し、前記第２導電層はポリシリコンと金属シリコン化
合物の複合膜で形成し、特に前記金属シリコン化合物は
タングステンシリコンで形成する。また、前記の目的を
達成するためにスタックゲート構造のセルトランジスタ
と単層ゲート構造の周辺回路トランジスタを有した不揮
発性メモリ装置の製造方法において、半導体基板上にフ
ィールド酸化膜を形成して素子形成領域および素子分離
領域を形成する段階と、前記フィールド酸化膜が形成さ
れた基板の全面に第１誘電体層を形成する段階と、前記
セルトランジスタおよび周辺回路トランジスタが形成さ
れる半導体基板の所定領域に第１導電パターンを形成す
る段階と、前記第１導電パターンが形成された基板の全
面に第２誘電体層を形成する段階と、前記周辺回路トラ
ンジスタが形成される領域に形成された前記第２誘電体
層と前記第１導電パターンを高選択比を利用して選択的
に食刻する段階と、前記周辺回路トランジスタが形成さ
れる領域に形成された前記第１導電パターンと前記第１
誘電体層を高選択比を利用して選択的に食刻して基板を
露出させる段階と、前記露出された基板の表面およびセ
ルトランジスタが形成される領域の第２誘電体上に第３
誘電体層を形成する段階と、前記第２誘電体層が形成さ
れている基板の全面に第２導電層を形成する段階と、前
記第２導電層、第２誘電体層、第３誘電体層および第１
導電パターンを所定パターンでパタニングして制御ゲー
ト、上部誘電体層および浮遊ゲートを形成する段階とを
含むことを特徴とする。
成し、前記第２導電層はポリシリコンと金属シリコン化
合物の複合膜で形成し、特に前記金属シリコン化合物は
タングステンシリコンで形成する。また、前記の目的を
達成するためにスタックゲート構造のセルトランジスタ
と単層ゲート構造の周辺回路トランジスタを有した不揮
発性メモリ装置の製造方法において、半導体基板上にフ
ィールド酸化膜を形成して素子形成領域および素子分離
領域を形成する段階と、前記フィールド酸化膜が形成さ
れた基板の全面に第１誘電体層を形成する段階と、前記
セルトランジスタおよび周辺回路トランジスタが形成さ
れる半導体基板の所定領域に第１導電パターンを形成す
る段階と、前記第１導電パターンが形成された基板の全
面に第２誘電体層を形成する段階と、前記周辺回路トラ
ンジスタが形成される領域に形成された前記第２誘電体
層と前記第１導電パターンを高選択比を利用して選択的
に食刻する段階と、前記周辺回路トランジスタが形成さ
れる領域に形成された前記第１導電パターンと前記第１
誘電体層を高選択比を利用して選択的に食刻して基板を
露出させる段階と、前記露出された基板の表面およびセ
ルトランジスタが形成される領域の第２誘電体上に第３
誘電体層を形成する段階と、前記第２誘電体層が形成さ
れている基板の全面に第２導電層を形成する段階と、前
記第２導電層、第２誘電体層、第３誘電体層および第１
導電パターンを所定パターンでパタニングして制御ゲー
ト、上部誘電体層および浮遊ゲートを形成する段階とを
含むことを特徴とする。
【００２４】前記第１導電パターンは前記スタックゲー
トの下部電極として使用されポリシリコンで形成し、前
記第２誘電体層は前記スタックゲートの上部誘電体層と
して使用され酸化膜／窒化膜／酸化膜の複合膜で形成す
る。また、前記第１誘電体層は前記スタクッゲートの下
部誘電体層として使用され酸化膜または酸窒化膜で形成
し、前記第３誘電体層は１００〜３００Åの厚さの酸化
膜で形成する。
トの下部電極として使用されポリシリコンで形成し、前
記第２誘電体層は前記スタックゲートの上部誘電体層と
して使用され酸化膜／窒化膜／酸化膜の複合膜で形成す
る。また、前記第１誘電体層は前記スタクッゲートの下
部誘電体層として使用され酸化膜または酸窒化膜で形成
し、前記第３誘電体層は１００〜３００Åの厚さの酸化
膜で形成する。
【００２５】
【作用】本発明による不揮発性メモリ装置の製造方法に
よれば、フィールド酸化膜の減少現象およびシリコン表
面のピッティング現象の発生を抑制してトランジスタの
絶縁特性の悪化および動作劣化を防止することができ
る。
よれば、フィールド酸化膜の減少現象およびシリコン表
面のピッティング現象の発生を抑制してトランジスタの
絶縁特性の悪化および動作劣化を防止することができ
る。
【００２６】
【実施例】以下、添付図面を参照して本発明をさらに詳
細に説明する。図１０は本発明による不揮発性半導体メ
モリ装置のセル配列部および周辺回路部を示したレイア
ウト図である。また、図１１〜図１８は前記図１０に示
した不揮発性半導体メモリ装置の製造方法を工程順に示
した断面図である。
細に説明する。図１０は本発明による不揮発性半導体メ
モリ装置のセル配列部および周辺回路部を示したレイア
ウト図である。また、図１１〜図１８は前記図１０に示
した不揮発性半導体メモリ装置の製造方法を工程順に示
した断面図である。
【００２７】具体的には、図１０〜図１８に示す不揮発
性半導体メモリ装置は、データを保存する浮遊ゲートお
よび電圧を印加する制御ゲートより構成されたメモリセ
ル配列部（Ｃ部分）と、素子を駆動させるに必要な多様
なトランジスタより構成される周辺回路部（Ｄ部分）と
からなる。なお、図１３から図１８までの周辺回路部
（Ｄ部分）は、説明の便宜上前記図１１および図１２に
示した周辺回路部の一部のみを拡大して示したものであ
る。
性半導体メモリ装置は、データを保存する浮遊ゲートお
よび電圧を印加する制御ゲートより構成されたメモリセ
ル配列部（Ｃ部分）と、素子を駆動させるに必要な多様
なトランジスタより構成される周辺回路部（Ｄ部分）と
からなる。なお、図１３から図１８までの周辺回路部
（Ｄ部分）は、説明の便宜上前記図１１および図１２に
示した周辺回路部の一部のみを拡大して示したものであ
る。
【００２８】図１１は、半導体基板１１０上にＣＭＯＳ
工程によりＮ型不純物領域（Ｎウェル領域）１１１とＰ
型不純物領域（Ｐウェル領域）１１２を形成する段階を
示す。まず、Ｐ型シリコン基板１１０の周辺回路部およ
びセル配列部の所定の領域に写真食刻工程およびイオン
注入技術を利用してＮ型不純物を注入した後、高温熱処
理して所望の深さまで拡散させてＮ型不純物領域（Ｎウ
ェル）１１１を形成する。次いで、前記Ｎ型不純物領域
１１１の形成と同一に周辺回路部およびセル配列部の所
定の領域に写真食刻工程およびイオン注入技術を使用し
てＰ型不純物を注入した後、高温熱処理して望む深さま
で拡散させてＰ型不純物領域（Ｐウェル）１１２を形成
する。
工程によりＮ型不純物領域（Ｎウェル領域）１１１とＰ
型不純物領域（Ｐウェル領域）１１２を形成する段階を
示す。まず、Ｐ型シリコン基板１１０の周辺回路部およ
びセル配列部の所定の領域に写真食刻工程およびイオン
注入技術を利用してＮ型不純物を注入した後、高温熱処
理して所望の深さまで拡散させてＮ型不純物領域（Ｎウ
ェル）１１１を形成する。次いで、前記Ｎ型不純物領域
１１１の形成と同一に周辺回路部およびセル配列部の所
定の領域に写真食刻工程およびイオン注入技術を使用し
てＰ型不純物を注入した後、高温熱処理して望む深さま
で拡散させてＰ型不純物領域（Ｐウェル）１１２を形成
する。
【００２９】次に、素子間の電気的な絶縁のために写真
工程および素子分離工程（例えば、ＬＯＣＯＳ）を使用
してフィールド酸化膜２２０を 5000 〜6000Å厚さで形
成する。前記フィールド酸化膜２２０の形成前に電気的
絶縁をさらに強化させるため、セル配列部とＰ型不純物
領域１１２のフィールド酸化膜２２０が成長される領域
にチャネル阻止用不純物（例えば、ボロン）を注入して
前記フィールド酸化膜２２０の形成時の活性領域の一部
分まで拡散させる。続けて、基板１１０上に前記フィー
ルド酸化膜２２０形成およびイオン注入時に生じる不要
な膜質（例えば、酸化膜または窒化膜）を取り除く。こ
れにより、基板１１０の表面はフィールド酸化膜２２０
によって分離された状態となる。
工程および素子分離工程（例えば、ＬＯＣＯＳ）を使用
してフィールド酸化膜２２０を 5000 〜6000Å厚さで形
成する。前記フィールド酸化膜２２０の形成前に電気的
絶縁をさらに強化させるため、セル配列部とＰ型不純物
領域１１２のフィールド酸化膜２２０が成長される領域
にチャネル阻止用不純物（例えば、ボロン）を注入して
前記フィールド酸化膜２２０の形成時の活性領域の一部
分まで拡散させる。続けて、基板１１０上に前記フィー
ルド酸化膜２２０形成およびイオン注入時に生じる不要
な膜質（例えば、酸化膜または窒化膜）を取り除く。こ
れにより、基板１１０の表面はフィールド酸化膜２２０
によって分離された状態となる。
【００３０】図１２は、フィールド酸化膜２２０が形成
されている基板１１０の全面に第１誘電体層２１１およ
び第１導電層３１１を形成する段階を示す。具体的に
は、前記フィールド酸化膜２２０が形成されている基板
の全面に第１誘電体層（下部誘電体層）２１１を形成す
るための物質として７０〜１００Åの酸化膜または酸窒
化膜を形成する。前記第１誘電体層２１１はトンネル酸
化膜として使用される。続けて、連続工程で前記第１誘
電体層２１１上に浮遊ゲートを形成するための導電物質
として、例えば多結晶シリコンを化学気相蒸着法を使用
して 1500 〜2000Å程度の厚さで堆積して第１導電層３
１１を形成する。続けて、前記第１導電層３１１に燐を
多量に含有した POCl3を沈積させて導電物質を作る。
されている基板１１０の全面に第１誘電体層２１１およ
び第１導電層３１１を形成する段階を示す。具体的に
は、前記フィールド酸化膜２２０が形成されている基板
の全面に第１誘電体層（下部誘電体層）２１１を形成す
るための物質として７０〜１００Åの酸化膜または酸窒
化膜を形成する。前記第１誘電体層２１１はトンネル酸
化膜として使用される。続けて、連続工程で前記第１誘
電体層２１１上に浮遊ゲートを形成するための導電物質
として、例えば多結晶シリコンを化学気相蒸着法を使用
して 1500 〜2000Å程度の厚さで堆積して第１導電層３
１１を形成する。続けて、前記第１導電層３１１に燐を
多量に含有した POCl3を沈積させて導電物質を作る。
【００３１】図１３は、前記形成された第１導電層３１
１をパタニングして第１導電パターン３１１ａを形成す
る段階を示す。まず、前記第１誘電体層２１１上にフォ
トレジストを塗布しパタニングしてセル配列部上の一部
および周辺回路部にフォトレジストパターン４１０を形
成する。次に、前記周辺回路部およびセル配列部上の一
部に形成された導電物質を前記フォトレジストパターン
４１０を食刻マスクとして食刻し第１導電パターン３１
１ａを形成する。
１をパタニングして第１導電パターン３１１ａを形成す
る段階を示す。まず、前記第１誘電体層２１１上にフォ
トレジストを塗布しパタニングしてセル配列部上の一部
および周辺回路部にフォトレジストパターン４１０を形
成する。次に、前記周辺回路部およびセル配列部上の一
部に形成された導電物質を前記フォトレジストパターン
４１０を食刻マスクとして食刻し第１導電パターン３１
１ａを形成する。
【００３２】ここで、前記第１導電パターン３１１ａの
形成時、図４に示す従来の技術とは異なり、周辺回路部
に形成された第１導電層３１１および第１誘電体層２１
１（周辺回路のゲート酸化膜）は食刻されない。従っ
て、周辺回路部に形成された第１誘電体層２１１は露出
されず、第１導電パターン３１１ａは保護される。図１
４は、前記第１導電パターン３１１ａおよび基板１１０
の全面に第２誘電体層２３０を形成する段階を示す。
形成時、図４に示す従来の技術とは異なり、周辺回路部
に形成された第１導電層３１１および第１誘電体層２１
１（周辺回路のゲート酸化膜）は食刻されない。従っ
て、周辺回路部に形成された第１誘電体層２１１は露出
されず、第１導電パターン３１１ａは保護される。図１
４は、前記第１導電パターン３１１ａおよび基板１１０
の全面に第２誘電体層２３０を形成する段階を示す。
【００３３】具体的には、前記食刻マスクとして使用さ
れたフォトレジストパターン４１０を取り除いた後、前
記第１導電パターン３１１ａおよび基板１１０の全面に
第２誘電体層２３０を形成する。前記第２誘電体層２３
０は酸化膜／窒化膜／酸化膜（Ｏ／Ｎ／Ｏ膜）の多層複
合膜で形成する。前記複合膜（ＯＮＯ膜）は４０〜７０
Å厚さの熱酸化膜に１００〜２００Åの窒化膜を積層さ
せた後に熱酸化させて全体膜の厚さは酸化膜に変換され
た時の厚さが１３０〜２００Åとなるように形成する。
前記ＯＮＯ膜より構成された第２誘電体層２３０は第１
導電層３１１および後工程で形成される第２導電層３１
２とを絶縁させる役割をする。また、後工程で形成され
る第２導電層３１２に印加される電圧の大部分が浮遊ゲ
ートに印加されうるように誘電率が大きいＯＮＯ膜を使
用する。
れたフォトレジストパターン４１０を取り除いた後、前
記第１導電パターン３１１ａおよび基板１１０の全面に
第２誘電体層２３０を形成する。前記第２誘電体層２３
０は酸化膜／窒化膜／酸化膜（Ｏ／Ｎ／Ｏ膜）の多層複
合膜で形成する。前記複合膜（ＯＮＯ膜）は４０〜７０
Å厚さの熱酸化膜に１００〜２００Åの窒化膜を積層さ
せた後に熱酸化させて全体膜の厚さは酸化膜に変換され
た時の厚さが１３０〜２００Åとなるように形成する。
前記ＯＮＯ膜より構成された第２誘電体層２３０は第１
導電層３１１および後工程で形成される第２導電層３１
２とを絶縁させる役割をする。また、後工程で形成され
る第２導電層３１２に印加される電圧の大部分が浮遊ゲ
ートに印加されうるように誘電率が大きいＯＮＯ膜を使
用する。
【００３４】図１５は、前記第２誘電体層２３０をパタ
ニングして第２誘電体パターン２３０ａを形成する段階
を示す。まず、前記第２誘電体層２３０上にフォトレジ
ストを塗布しパタニングしてセル配列部にフォトレジス
トパターン４２０ａを形成する。次に、前記周辺回路部
にトランジスタを作るために前記周辺回路部に形成され
た第２誘電体層２３０および第１誘電体層２１１を前記
フォトレジストパターン４２０ａを食刻マスクとして順
次に食刻する。前記周辺回路部に形成された第２誘電体
層２３０、第１導電パターン３１１ａをすべて食刻する
ことにより、セル配列部に第２誘電体パターン２３０ａ
が形成される。言い換えれば、周辺回路部に形成された
前記第２誘電体層２３０と前記第１導電パターン３１１
ａを選択的に食刻した後、周辺回路部に形成された前記
第１導電層３１１と前記第１誘電体層２１１を選択的に
食刻する。
ニングして第２誘電体パターン２３０ａを形成する段階
を示す。まず、前記第２誘電体層２３０上にフォトレジ
ストを塗布しパタニングしてセル配列部にフォトレジス
トパターン４２０ａを形成する。次に、前記周辺回路部
にトランジスタを作るために前記周辺回路部に形成され
た第２誘電体層２３０および第１誘電体層２１１を前記
フォトレジストパターン４２０ａを食刻マスクとして順
次に食刻する。前記周辺回路部に形成された第２誘電体
層２３０、第１導電パターン３１１ａをすべて食刻する
ことにより、セル配列部に第２誘電体パターン２３０ａ
が形成される。言い換えれば、周辺回路部に形成された
前記第２誘電体層２３０と前記第１導電パターン３１１
ａを選択的に食刻した後、周辺回路部に形成された前記
第１導電層３１１と前記第１誘電体層２１１を選択的に
食刻する。
【００３５】ここで、前記周辺回路部に形成されたＯＮ
Ｏ膜より構成された第２誘電体層２３０を食刻する時、
ＯＮＯ膜より構成された第２誘電体層２３０とポリシリ
コンより構成された第１導電層パターン３１１ａまたは
ポリシリコンより構成された第１導電層パターン３１１
ａと第１誘電体層２１１の選択比が１５：１〜４０：１
程度と高いので、上層に形成された膜を過度食刻しても
図６に示す従来の技術とは異なりフィールド酸化膜２２
０の高さ（厚さ）が低くならず、またトランジスタが形
成される部分のシリコン表面に微細なマイクロピッティ
ング６００も発生されない。
Ｏ膜より構成された第２誘電体層２３０を食刻する時、
ＯＮＯ膜より構成された第２誘電体層２３０とポリシリ
コンより構成された第１導電層パターン３１１ａまたは
ポリシリコンより構成された第１導電層パターン３１１
ａと第１誘電体層２１１の選択比が１５：１〜４０：１
程度と高いので、上層に形成された膜を過度食刻しても
図６に示す従来の技術とは異なりフィールド酸化膜２２
０の高さ（厚さ）が低くならず、またトランジスタが形
成される部分のシリコン表面に微細なマイクロピッティ
ング６００も発生されない。
【００３６】図１６は、第２誘電体パターン２３０ａが
形成された基板の全面に誘電体膜２１２および第２導電
層３１２を形成する段階を示す。まず、前記周辺回路部
の第２誘電体層２３０の食刻に使用されたフォトレジス
トパターン４２０ａを取り除く。続けて、周辺回路部に
ゲート電極の誘電体膜２１２として酸化膜を約１００〜
３００Åの厚さで形成させる。次に、周辺回路部および
セル配列部の全面に多結晶シリコンを 1500 〜 2000 Å
程度の厚さで形成した後、燐を多量含有した POCl3を沈
積させて導電層を作る。続けて、前記多結晶シリコン層
上に再び 1000 〜 1500 Å程度の厚さで高融点金属シリ
サイド層（図示せず）を形成して第２導電層３１２を完
成する。
形成された基板の全面に誘電体膜２１２および第２導電
層３１２を形成する段階を示す。まず、前記周辺回路部
の第２誘電体層２３０の食刻に使用されたフォトレジス
トパターン４２０ａを取り除く。続けて、周辺回路部に
ゲート電極の誘電体膜２１２として酸化膜を約１００〜
３００Åの厚さで形成させる。次に、周辺回路部および
セル配列部の全面に多結晶シリコンを 1500 〜 2000 Å
程度の厚さで形成した後、燐を多量含有した POCl3を沈
積させて導電層を作る。続けて、前記多結晶シリコン層
上に再び 1000 〜 1500 Å程度の厚さで高融点金属シリ
サイド層（図示せず）を形成して第２導電層３１２を完
成する。
【００３７】図１７は、前記第２導電層３１２をパタニ
ングする段階を示す。前記第２導電層３１２上にフォト
レジストを塗布しパタニングしてセル配列部および周辺
回路部の一部にフォトレジストパターン４２０ｂを形成
する。続けて、前記フォトレジストパターン４２０ｂを
食刻マスクとして前記第２導電層３１２、金属シリサイ
ド層（図示せず）、第２誘電体パターン２３０ａおよび
第１導電パターン３１１ａを選択的に食刻する。
ングする段階を示す。前記第２導電層３１２上にフォト
レジストを塗布しパタニングしてセル配列部および周辺
回路部の一部にフォトレジストパターン４２０ｂを形成
する。続けて、前記フォトレジストパターン４２０ｂを
食刻マスクとして前記第２導電層３１２、金属シリサイ
ド層（図示せず）、第２誘電体パターン２３０ａおよび
第１導電パターン３１１ａを選択的に食刻する。
【００３８】図１８は、周辺回路部のゲート電極３１２
ａとセル配列部の制御ゲート３１２ｂ、浮遊ゲート３１
１ｂおよび上部誘電体層２３０ｂを形成しトランジスタ
のソースおよびドレインを形成する段階を示す。まず、
前記形成されたフォトレジストパターン４２０ｂを取り
除いた後、自己整合法でＮ型不純物をイオン注入した後
に熱処理してセル配列部にＮ型不純物領域１１４を形成
する。これにより、第２導電層３１２および金属シリサ
イド（図示せず）よりなる制御ゲート３１２ｂが形成さ
れ、前記制御ゲート３１２ｂの下部には上部誘電体層２
３０ｂおよび浮遊ゲート３１１ｂが形成される。
ａとセル配列部の制御ゲート３１２ｂ、浮遊ゲート３１
１ｂおよび上部誘電体層２３０ｂを形成しトランジスタ
のソースおよびドレインを形成する段階を示す。まず、
前記形成されたフォトレジストパターン４２０ｂを取り
除いた後、自己整合法でＮ型不純物をイオン注入した後
に熱処理してセル配列部にＮ型不純物領域１１４を形成
する。これにより、第２導電層３１２および金属シリサ
イド（図示せず）よりなる制御ゲート３１２ｂが形成さ
れ、前記制御ゲート３１２ｂの下部には上部誘電体層２
３０ｂおよび浮遊ゲート３１１ｂが形成される。
【００３９】以上説明したように、本発明により製造さ
れた不揮発性半導体メモリ装置は、周辺回路部にＯＮＯ
膜より構成された第２誘電体層２３０および第１誘電体
層２１１を周辺回路部にトランジスタを作るために食刻
する時、ＯＮＯ膜より構成された第２誘電体層２３０と
ポリシリコンより構成された第１導電層３１１またはポ
リシリコンより構成された第１導電層３１１ａと第１誘
電体層２１１間の高選択比を利用するので、上層に形成
された膜を過度食刻してもフィールド酸化膜２２０およ
び下部層（例えば、第２誘電体層２３０と第１導電層３
１１を食刻する時の下部層である第１導電層３１１）に
は損傷を与えない。従って、トランジスタが形成される
部分のシリコン表面に微細なマイクロピッティング６０
０も発生されず、フィールド酸化膜の厚さが小さくなる
従来の問題点を解決しうる。
れた不揮発性半導体メモリ装置は、周辺回路部にＯＮＯ
膜より構成された第２誘電体層２３０および第１誘電体
層２１１を周辺回路部にトランジスタを作るために食刻
する時、ＯＮＯ膜より構成された第２誘電体層２３０と
ポリシリコンより構成された第１導電層３１１またはポ
リシリコンより構成された第１導電層３１１ａと第１誘
電体層２１１間の高選択比を利用するので、上層に形成
された膜を過度食刻してもフィールド酸化膜２２０およ
び下部層（例えば、第２誘電体層２３０と第１導電層３
１１を食刻する時の下部層である第１導電層３１１）に
は損傷を与えない。従って、トランジスタが形成される
部分のシリコン表面に微細なマイクロピッティング６０
０も発生されず、フィールド酸化膜の厚さが小さくなる
従来の問題点を解決しうる。
【００４０】
【発明の効果】従って、本発明による不揮発性半導体メ
モリ装置は、前記フィールド酸化膜の減少現象およびシ
リコン表面のピッティング発生を抑制してトランジスタ
の絶縁特性の弱化と動作劣化を防止することができる。
本発明は前記の実施例に限定されず、本発明の技術的な
思想を逸脱しない範囲内で当分野の通常の知識を持つ者
による多様な応用が可能なことは無論である。
モリ装置は、前記フィールド酸化膜の減少現象およびシ
リコン表面のピッティング発生を抑制してトランジスタ
の絶縁特性の弱化と動作劣化を防止することができる。
本発明は前記の実施例に限定されず、本発明の技術的な
思想を逸脱しない範囲内で当分野の通常の知識を持つ者
による多様な応用が可能なことは無論である。
【図１】従来の不揮発性半導体メモリ装置のセル配列部
および周辺回路部を示す断面図である。
および周辺回路部を示す断面図である。
【図２】図１に示した不揮発性半導体メモリ装置の製造
方法を工程順に示した断面図である。
方法を工程順に示した断面図である。
【図３】図１に示した不揮発性半導体メモリ装置の製造
方法を工程順に示した断面図である。
方法を工程順に示した断面図である。
【図４】図１に示した不揮発性半導体メモリ装置の製造
方法を工程順に示した断面図である。
方法を工程順に示した断面図である。
【図５】図１に示した不揮発性半導体メモリ装置の製造
方法を工程順に示した断面図である。
方法を工程順に示した断面図である。
【図６】図１に示した不揮発性半導体メモリ装置の製造
方法を工程順に示した断面図である。
方法を工程順に示した断面図である。
【図７】図１に示した不揮発性半導体メモリ装置の製造
方法を工程順に示した断面図である。
方法を工程順に示した断面図である。
【図８】図１に示した不揮発性半導体メモリ装置の製造
方法を工程順に示した断面図である。
方法を工程順に示した断面図である。
【図９】図１に示した不揮発性半導体メモリ装置の製造
方法を工程順に示した断面図である。
方法を工程順に示した断面図である。
【図１０】本発明の不揮発性半導体メモリ装置の製造方
法を説明するためのセル配列部および周辺回路部のレイ
アウト図である。
法を説明するためのセル配列部および周辺回路部のレイ
アウト図である。
【図１１】本発明による不揮発性半導体メモリ装置の製
造方法を工程順に示した断面図であり、図１０のＸ−Ｙ
線断面図である。
造方法を工程順に示した断面図であり、図１０のＸ−Ｙ
線断面図である。
【図１２】本発明による不揮発性半導体メモリ装置の製
造方法を工程順に示した断面図であり、図１０のＸ−Ｙ
線断面図である。
造方法を工程順に示した断面図であり、図１０のＸ−Ｙ
線断面図である。
【図１３】本発明による不揮発性半導体メモリ装置の製
造方法を工程順に示した断面図であり、図１０のＸ−Ｙ
線断面図である。
造方法を工程順に示した断面図であり、図１０のＸ−Ｙ
線断面図である。
【図１４】本発明による不揮発性半導体メモリ装置の製
造方法を工程順に示した断面図であり、図１０のＸ−Ｙ
線断面図である。
造方法を工程順に示した断面図であり、図１０のＸ−Ｙ
線断面図である。
【図１５】本発明による不揮発性半導体メモリ装置の製
造方法を工程順に示した断面図であり、図１０のＸ−Ｙ
線断面図である。
造方法を工程順に示した断面図であり、図１０のＸ−Ｙ
線断面図である。
【図１６】本発明による不揮発性半導体メモリ装置の製
造方法を工程順に示した断面図であり、図１０のＸ−Ｙ
線断面図である。
造方法を工程順に示した断面図であり、図１０のＸ−Ｙ
線断面図である。
【図１７】本発明による不揮発性半導体メモリ装置の製
造方法を工程順に示した断面図であり、図１０のＸ−Ｙ
線断面図である。
造方法を工程順に示した断面図であり、図１０のＸ−Ｙ
線断面図である。
【図１８】本発明による不揮発性半導体メモリ装置の製
造方法を工程順に示した断面図であり、図１０のＸ−Ｙ
線断面図である。
造方法を工程順に示した断面図であり、図１０のＸ−Ｙ
線断面図である。
１１０ 半導体基板 ２１１ 第１誘電体層 ２１２ 誘電体膜（第３誘電体層） ２２０ フィールド酸化膜 ２３０ 第２誘電体層 ２３０ｂ 上部誘電体層 ３１１ 第１導電層 ３１１ａ 第１導電パターン ３１１ｂ 浮遊ゲート ３１２ 第２導電層 ３１２ａ ゲート電極（電極） ３１２ｂ 制御ゲート
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｃ２３Ｆ 1/00 １０２ 9352−4Ｋ Ｈ０１Ｌ 21/318 Ｃ 21/8238 27/092 27/115 27/10 ４８１ Ｈ０１Ｌ 27/10 ４３４
Claims (15)
- 【請求項１】 メモリセル配列部と周辺回路部を有する
不揮発性メモリ装置の製造方法において、 半導体基板上にフィールド酸化膜を形成して素子形成領
域および素子分離領域を形成する段階と、 前記フィールド酸化膜が形成された基板の全面に第１誘
電体層を形成する段階と、 前記第１誘電体層上に第１導電層を形成する段階と、 前記第１導電層をエッチングして前記メモリセル配列部
に第１導電パターンを形成し、また前記周辺回路部の素
子活性領域には前記第１導電層をそのまま残存させる段
階と、 前記第１導電パターンが形成された基板の全面に第２誘
電体層を形成する段階と、 前記周辺回路部に形成された前記第２誘電体層、第１導
電パターンおよび第１誘電体層を選択的に食刻して前記
周辺回路部の基板表面を露出させる段階と、 前記露出された周辺回路部の基板およびセル配列部の第
２誘電体層上に第３誘電体層を形成する段階と、 前記第３誘電体層が形成されている基板の全面に第２導
電層を形成する段階と、 前記第２導電層、第２誘電体層、第３誘電体層および第
１導電パターンを所定のパターンで一気にエッチングし
て前記第２導電層は前記周辺回路部のゲート電極と前記
セル配列部の制御ゲートに、第１導電パターンは浮遊ゲ
ートに、そして前記第２誘電体層は前記浮遊ゲートの上
部誘電層になるように形成する浮遊ゲートおよび上部誘
電層を形成する段階とを含むことを特徴とする不揮発性
半導体メモリ装置の製造方法。 - 【請求項２】 前記浮遊ゲートおよび制御ゲートを形成
する段階後に前記半導体基板と反対導電型の不純物を注
入して半導体基板の所定部分にソースおよびドレイン領
域を形成する段階と、金属工程およびコンタクト工程を
通じて前記制御ゲートと前記ソースおよびドレイン領域
を連結させる段階とをさらに含むことを特徴とする請求
項１記載の不揮発性半導体メモリ装置の製造方法。 - 【請求項３】 前記周辺回路部での素子の電極として前
記第２導電層を使うため前記周辺回路部の全面を被う前
記第１導電層を除去して前記周辺回路部の基板表面を露
出させる段階は、前記周辺回路部に形成された前記第２
誘電体層と前記第１導電パターンを高選択比を利用して
選択的に食刻する段階および前記周辺回路部に形成され
た前記第１導電層と前記第１誘電体層を高選択比を利用
して選択的に食刻する段階よりなることを特徴とする請
求項１記載の不揮発性半導体メモリ装置の製造方法。 - 【請求項４】 前記第１導電パターンは前記第１誘電体
層と第２誘電体層を利用して前記第２導電層およびシリ
コン基板と絶縁されるように形成することを特徴とする
請求項１記載の不揮発性半導体メモリ装置の製造方法。 - 【請求項５】 前記第１誘電体層は酸化膜または酸窒化
膜で形成することを特徴とする請求項１記載の不揮発性
半導体メモリ装置の製造方法。 - 【請求項６】 前記第２誘電体層は酸化膜／窒化膜／酸
化膜の複合膜で形成することを特徴とする請求項１記載
の不揮発性半導体メモリ装置の製造方法。 - 【請求項７】 前記第２誘電体層は４０〜７０Åの厚さ
の酸化膜に１００〜２００Åの窒化膜を積層させた後に
熱酸化させて全体膜の厚さは前記第２誘電体層が有効な
酸化膜に変化された時１３０〜２００Åであることを特
徴とする請求項６記載の不揮発性半導体メモリ装置の製
造方法。 - 【請求項８】 前記第１導電層はポリシリコンで形成
し、前記第２導電層はポリシリコンと金属シリコン化合
物の複合膜で形成することを特徴とする請求項１記載の
不揮発性半導体メモリ装置の製造方法。 - 【請求項９】 前記金属シリコン化合物はタングステン
シリコンで形成することを特徴とする請求項８記載の不
揮発性半導体メモリ装置の製造方法。 - 【請求項１０】 前記第３誘電体層は１００〜３００Å
厚さの酸化膜で形成することを特徴とする請求項１記載
の不揮発性半導体メモリ装置の製造方法。 - 【請求項１１】 スタックゲート構造のセルトランジス
タと単層ゲート構造の周辺回路トランジスタを有した不
揮発性メモリ装置の製造方法において、 半導体基板上にフィールド酸化膜を形成して素子形成領
域および素子分離領域を形成する段階と、 前記フィールド酸化膜が形成された基板の全面に第１誘
電体層を形成する段階と、 前記セルトランジスタおよび周辺回路トランジスタが形
成される半導体基板の所定領域に第１導電パターンを形
成する段階と、 前記第１導電パターンが形成された基板の全面に第２誘
電体層を形成する段階と、 前記周辺回路トランジスタが形成される領域に形成され
た前記第２誘電体層と前記第１導電パターンを高選択比
を利用して選択的に食刻する段階と、 前記周辺回路トランジスタが形成される領域に形成され
た前記第１導電パターンと前記第１誘電体層を高選択比
を利用して選択的に食刻して基板を露出させる段階と、 前記露出された基板の表面およびセルトランジスタが形
成される領域の第２誘電体層上に第３誘電体層を形成す
る段階と、 前記第２誘電体層が形成されている基板の全面に第２導
電層を形成する段階と、 前記第２導電層、第２誘電体層、第３誘電体層および第
１導電パターンを所定パターンでパタニングして制御ゲ
ート、上部誘電体層および浮遊ゲートを形成する段階と
を含むことを特徴とする不揮発性半導体メモリ装置の製
造方法。 - 【請求項１２】 前記第１導電パターンは前記スタック
ゲートの下部電極として使用され、ポリシリコンで形成
することを特徴とする請求項１１記載の不揮発性半導体
メモリ装置の製造方法。 - 【請求項１３】 前記第２誘電体層は前記スタックゲー
トの上部誘電体層として使用され、酸化膜／窒化膜／酸
化膜の複合膜で形成することを特徴とする請求項１１記
載の不揮発性半導体メモリ装置の製造方法。 - 【請求項１４】 前記第１誘電体層は前記スタックゲー
トの下部誘電体層として使用され、酸化膜または酸窒化
膜で形成することを特徴とする請求項１１記載の不揮発
性半導体メモリ装置の製造方法。 - 【請求項１５】 前記第３誘電体層は１００〜３００Å
厚さの酸化膜で形成することを特徴とする請求項１１記
載の不揮発性半導体メモリ装置の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940010489A KR0138312B1 (ko) | 1994-05-13 | 1994-05-13 | 비휘발성 반도체 메모리장치의 제조방법 |
| KR1994P10489 | 1994-05-13 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0864706A true JPH0864706A (ja) | 1996-03-08 |
Family
ID=19383016
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7109873A Pending JPH0864706A (ja) | 1994-05-13 | 1995-05-09 | 不揮発性半導体メモリ装置の製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5663084A (ja) |
| EP (1) | EP0682364B1 (ja) |
| JP (1) | JPH0864706A (ja) |
| KR (1) | KR0138312B1 (ja) |
| DE (1) | DE69511320T2 (ja) |
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| KR100342641B1 (ko) * | 1998-07-21 | 2002-07-04 | 가네꼬 히사시 | 반도체 장치의 제조 방법 |
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| JPH10308497A (ja) * | 1997-05-08 | 1998-11-17 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
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| KR100475033B1 (ko) * | 1998-06-08 | 2005-05-27 | 삼성전자주식회사 | 불휘발성 메모리소자 제조방법 |
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|---|---|---|---|---|
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