JPH10173130A - 容量素子及びその形成方法 - Google Patents

Abstract

(57)【要約】 【課題】 素子占有面積を増加させることなく、且つ容
量素子の実効表面積を増加させ、その結果単位面積あた
りの容量値増加を実現させた容量素子及びその形成方法
を提供する。 【解決手段】 シリコン基板の容量素子を形成する部分
にイオン注入法等を用いて高濃度の引き出し層（下部電
極）１１を形成し、高濃度引き出し層１１の上に電極分
離層１３を形成する。次に、減圧ＣＶＤ装置を用いて、
高濃度引き出し層１１の表面に凸部１１ａを形成し、電
極分離層１３及び高濃度引き出し層１１の上に例えばシ
リコンナイトライド膜を堆積する。次に、リソグラフィ
技術を用いて、このシリコンナイトライド膜のうち不要
な部分を取り除くことにより、高濃度引き出し層１１の
上に絶縁体１５を形成する。次に、この絶縁体１５の上
に電極（上部電極）１７を形成する。従って、単位面積
あたりの容量値増加を実現できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、容量素子及びその
形成方法に係わり、特に、絶縁体膜（シリコンナイトラ
イド）及び素子構造ならびに製造プロセスを大幅に変更
することなく、シリコンナイトライド成膜工程とその前
処理とを工夫することで、素子占有面積を増加させるこ
となく、且つ容量素子の実効表面積を増加させ、その結
果単位面積あたりの容量値増加を実現させた容量素子の
形成方法に関する。

【０００２】

【従来の技術】図７（ａ）は、従来のプレーナ型ＭＩＳ
容量素子を示す断面図であり、図７（ｂ）は、図７
（ａ）に示す電極と絶縁体と高濃度引き出し層との接触
部分を拡大した断面図である。図８は、図７（ａ）に示
すプレーナ型ＭＩＳ容量素子を形成する際の処理手順を
示す工程フローである。

【０００３】図７（ａ）に示すように、図示せぬシリコ
ン基板にはイオン注入法等を用いて高濃度の引き出し層
１１１が形成され、この高濃度引き出し層１１１の上に
は電極分離層１３が形成される。

【０００４】この後、図８に示すウェーハ挿入が行われ
る。即ち、電極分離層１１３が形成されたシリコン基板
が図示せぬ減圧ＣＶＤ装置に装填される。

【０００５】次に、図８に示す真空引き、温度安定の処
理が行われる。即ち、減圧ＣＶＤ装置の反応管内部が真
空に引かれるとともに、反応管が所望の温度まで昇温さ
れ、その温度で一定に保たれる。

【０００６】この後、図８に示す雰囲気制御が行われ
る。即ち、温度安定もしくは昇温の過程で、窒素（Ｎ
₂ ）もしくはヘリウム（Ｈｅ）を流すことによって反応
管内部の不必要なガスを排出、置換する。

【０００７】次に、図８に示す成膜が行われる。即ち、
を用いて、電極分離層１１３及び高濃度引き出し層１１
１の上には所望の成膜条件でシリコンナイトライド膜か
らなる絶縁体１１５が形成される。

【０００８】この後、図８に示す雰囲気制御、復圧とい
う通常と同様な手順を経てウェーハ（シリコン基板）が
減圧ＣＶＤ装置から取り出される。

【０００９】次に、この絶縁体１１５の上には電極１１
７が形成される。これにより、電極１１７、絶縁体１１
５及び高濃度引き出し層１１１から構成される容量素子
が完成する。図７（ｂ）に示すように、この容量素子の
絶縁体１１５と高濃度引き出し層１１１の接触面（界
面）はほぼ平坦である。

【００１０】

【発明が解決しようとする課題】ところで、上述したよ
うなＭＩＳ構造の容量素子は能動素子のタイプを問わず
殆どのＬＳＩに搭載されている。容量は主に素子実効表
面積と絶縁体の比誘電率及び絶縁体の厚さで決定され、
ルールの微細化に当たってはその構造を積み重ね（スタ
ック）タイプ、羽（フィン）タイプ、穴（トレンチ）タ
イプ等に工夫することによって素子実効表面積を増加さ
せ、素子設置面積に対する容量値を増加させ対応してい
るのが現状である。

【００１１】この場合、記憶素子（メモリー）用途であ
れば単にあるしきい値以上の容量値を蓄えることを主目
的とするため、容量値の精度はさほど追求されることは
なく上述の対応等によって高容量化、及び微細化は可能
である。しかし、容量値自身が回路構成所望の特性を左
右するアナログバイポーラＩＣ等ではその精度要求は厳
しく、現在でも平面（プレーナ）型の素子構造を採用す
る場合が殆どであり、また個々に要求される容量値も大
きく、半導体装置全体に占める容量素子の割合は近年の
能動素子の微細化も手伝って概ね１０％〜３０％程度に
成る場合もあり半導体装置全体の縮小化に於いてその妨
げとなっている。

【００１２】プレーナ型容量素子はその構造上、素子占
有面積はそのまま素子実効表面積であり、実効表面積に
よる容量値の増大は素子実効面積の増大につながる。従
って高容量化には主たる絶縁体であるシリコンナイトラ
イドの膜質改善や薄膜化に注力されてきたが、現時点で
その限界も明らかに成りつつある。このため、絶縁体を
比誘電率のより高い材料に求める傾向が近年見られてい
るが、その導入に際しては素子構造の変更、設備投資と
言った大きな問題が伴うため容易に実現できない。

【００１３】本発明はこれら問題点を鑑みてなされたも
ので、その目的は、絶縁体膜（シリコンナイトライド）
及び素子構造ならびに製造プロセスを大幅に変更するこ
となく、シリコンナイトライド成膜工程とその前処理と
を工夫することで、素子占有面積を増加させることな
く、且つ容量素子の実効表面積を増加させ、その結果単
位面積あたりの容量値増加を実現させた容量素子の形成
方法を提供することにある。

【００１４】

【課題を解決するための手段】この発明に係る容量素子
は、上記課題を解決するため、半導体基板に設けられた
下部電極と、この下部電極の上に設けられた絶縁体と、
この絶縁体の上に設けられた上部電極と上記下部電極に
設けられた、該絶縁体と該下部電極との間に位置する凸
部と、を具備することを特徴とする。この容量素子で
は、下部電極に凸部を設けることによって、容量素子の
単位面積あたりの実効表面積を増大させることができ
る。

【００１５】また、この発明に係る容量素子は、シリコ
ン基板の表面に設けられた高濃度引き出し層と、この高
濃度引き出し層の上に設けられた電極分離層と、この電
極分離層の相互間における該高濃度引き出し層の表面に
設けられた凸部と、この凸部を有する高濃度引き出し層
及び該電極分離層の上に設けられたＳｉ₃ Ｎ₄ またはＳ
ｉＮからなる絶縁体と、この絶縁体及び電極分離層の上
に設けられた上部電極と、を具備することを特徴とす
る。

【００１６】また、この発明に係る容量素子の形成方法
は、半導体基板に下部電極を形成する工程と、この下部
電極に凸部を形成する工程と、この凸部の上に絶縁体を
形成する工程と、この絶縁体の上に上部電極を形成する
工程と、を具備することを特徴とする。

【００１７】また、この発明に係る容量素子の形成方法
は、半導体基板に下部電極を形成する工程と、この下部
電極上に薄い酸化膜を形成し、この薄い酸化膜に真空中
で熱処理を施すことにより、この薄い酸化膜の一部を昇
華させる工程と、この昇華工程により露出した下部電極
上に単結晶シリコンを部分的に堆積することにより、下
部電極に凸部を形成する工程と、この凸部の上に絶縁体
を形成する工程と、この絶縁体の上に上部電極を形成す
る工程と、を具備することを特徴とする。この容量素子
の形成方法では、薄い酸化膜の一部を昇華させた後に残
留する薄い酸化膜をマスクとして、下部電極上に単結晶
シリコンを部分的に堆積させ、これにより、下部電極に
凸部を形成している。この結果、容量素子の単位面積あ
たりの実効表面積を増大させることができる。

【００１８】また、上記薄い酸化膜に熱処理を施す時の
真空度が１×１０Pa〜１×１０^-8Paであることが好まし
い。また、上記薄い酸化膜に熱処理を施す時の熱処理温
度が７５０℃以上であることが好ましい。また、上記薄
い酸化膜に熱処理を施す時の熱処理雰囲気を不活性ガ
ス、窒素又は水素のガス雰囲気とすることが好ましい。

【００１９】また、上記薄い酸化膜の形成は、塩酸、過
酸化水素水、純水の混合液、アンモニア水、過酸化水素
水、純水の混合液、又は、硫酸、過酸化水素水、純水の
混合液のいずれか若しくはこれらを組み合わせた混合液
によって行われ、この薄い酸化膜の厚さを０．４nm〜２
nmとすることが好ましい。

【００２０】また、上記絶縁体を形成する工程の後に、
８００℃以上の熱処理を施すことにより、上記凸部に上
記下部電極と同等の導電率を持たせる工程をさらに含む
ことが好ましい。

【００２１】

【発明の実施の形態及び実施例】以下、図面を参照して
この発明の一実施例について説明する。図１（ａ）は、
この発明の実施例によるプレーナ型ＭＩＳ容量素子を示
す断面図であり、図１（ｂ）は、図１（ａ）に示す電極
と絶縁体と高濃度引き出し層との接触部分を拡大した断
面図である。

【００２２】先ず、図１（ａ）に示すように、図示せぬ
シリコン基板の容量素子を形成する部分にはイオン注入
法等を用いて高濃度の引き出し層（下部電極）１１が形
成される。この高濃度引き出し層１１には、シリコン基
板がＰ型の場合にはＮ型の不純物（燐、砒素、アンチモ
ン等）を用いる場合が多い。尚、この引き出し層１１は
容量素子の一方の電極を形成するために無くてはならな
いものである。

【００２３】次に、この高濃度引き出し層１１の上には
電極分離層１３が形成される。この後、減圧ＣＶＤ装置
を用いて、高濃度引き出し層１１の表面には図１（ｂ）
に示す凸部１１ａが形成され、電極分離層１３及び高濃
度引き出し層１１の上には例えばシリコンナイトライド
（Ｓｉ₃ Ｎ₄ 又はＳｉＮ）膜が堆積される。次に、リソ
グラフィ技術を用いて、このシリコンナイトライド膜の
うち不要な部分を取り除くことにより、高濃度引き出し
層１１の上に絶縁体１５が形成される。

【００２４】この後、この絶縁体１５の上には電極（上
部電極）１７が形成される。これにより、電極１７、絶
縁体１５及び高濃度引き出し層１１から構成される容量
素子が完成する。尚、この容量素子の容量は、主として
絶縁体１５の膜厚および絶縁体１５と高濃度引き出し層
１１との接触表面積で決定される。

【００２５】以下、図１（ｂ）に示す凸部１１ａの形成
方法について、図３を参照しながら具体的に説明する。
図３（ａ）〜（ｄ）は、この発明の実施例によるプレー
ナ型ＭＩＳ容量素子における高濃度引き出し層に凸部を
形成する方法を示す断面図である。

【００２６】上述したように、高濃度引き出し層（シリ
コン基板）３５の上に電極分離層を形成する。この後、
図３（ａ）に示すように、露出している高濃度引き出し
層（シリコン基板）３５の表面に付着している自然酸化
膜等を取り除き、清浄なシリコン表面（高濃度引き出し
層３５表面）を形成する。次に、高濃度引き出し層３５
の表面に薬品処理を施すことにより、極薄いシリコン酸
化膜３７を形成する。ここで言う薬品処理とは、 （１）塩酸（ＨＣｌ）＋過酸化水素水（Ｈ₂ Ｏ₂ ）＋純
水（Ｈ₂ Ｏ） （２）硫酸（Ｈ₂ ＳＯ₄ ）＋過酸化水素水（Ｈ₂ Ｏ₂ ）
＋純水 （３）アンモニア水（ＮＨ₄ ＯＨ）＋過酸化水素水（Ｈ
₂ Ｏ₂ ）＋純水 のいずれか、もしくはこれらの組み合わせで行われる。

【００２７】この後、シリコン基板の表面を純水で洗浄
し、充分乾燥させる。これは、容量精度を維持向上させ
る上で重要である。

【００２８】尚、後の凸部形成工程における凸部の大き
さは、ここで形成した酸化膜の膜質に依存する部分があ
るため、所望の凸部面積が得られるよう薬品の組成、組
み合わせ、形成酸化膜厚を決定する必要がある。

【００２９】次に、凸部の形成及びシリコンナイトライ
ドの成膜を目的として、図２に示す縦型減圧ＣＶＤ装置
にて処理を行う。

【００３０】図２に示すように、この減圧ＣＶＤ装置は
ロードロック室２１を備えているが、これは必要以上に
酸化膜を成長させることを防ぐ為に設けており、本発明
の実施に於いては必ずしも必要なものではない。ロード
ロック室２１の上には反応管２３が設けられており、こ
の反応管２３の外周にはヒーター２５が設けられてい
る。反応管２３の内部には複数の半導体装置基板（シリ
コン基板）を載置することが可能なボード２７が挿入で
きる構成とされている。反応管２３の底部の一方側には
ガスノズル２９が設けられており、他方側には排気ポー
ト３１が設けられている。このガスノズル２９により反
応管２３の内部に反応ガスを導入し、そして、排気ポー
トによりこの反応ガスがシリコン基板の反応に使われた
後のガスを反応管２３の外部に排気する構成としてい
る。

【００３１】この減圧ＣＶＤ装置による具体的な処理は
図４に示す通りである。これは、図８に示す従来の処理
とほぼ同様な手順によるものであるが、その途中に凸部
形成工程が挿入されている点のみが従来の処理手順と異
なる。

【００３２】具体的には、先ず、図４に示すウェーハ挿
入が行われる。即ち、図３（ａ）に示す極薄いシリコン
酸化膜３７を形成したシリコン基板３５を図２に示す減
圧ＣＶＤ装置のボート２７に装填する。

【００３３】次に、図４に示す真空引き、昇温が行われ
る。即ち、反応管２３の内部はロードロック室２１で真
空に引かれるとともに、反応管２３がヒーター２５によ
り後の凸部形成に必要な温度まで昇温される。この後、
シリコン基板３５を装填したボート２７を反応管２３の
内部に挿入する。この挿入により反応管２３の温度が乱
れるためそれを安定させる必要がある。

【００３４】この後、図４に示す雰囲気制御が行われ
る。即ち、温度安定もしくは昇温の過程で、炉内雰囲気
（反応管内部の雰囲気）の制御を行うが、従来では一般
的に窒素（Ｎ₂ ）もしくはヘリウム（Ｈｅ）を流すこと
によって反応管内部の不必要なガスを排出、置換してい
たが、本発明に於いてはこの雰囲気制御ガス種も後の凸
部形成に於いてその大きさ、深さに影響を与えるため任
意に選択する必要がある。ここで用いるにふさわしい主
なガスとしては、ヘリウム（Ｈｅ）、アルゴン（Ａ
ｒ）、窒素（Ｎ₂ ）、水素（Ｈ₂ ）があげられるが、Ｎ
ｅ等の不活性ガスでも良い。

【００３５】次に、図４に示す凸部形成が行われる。即
ち、図３（ｂ）に示す極薄いシリコン酸化膜３７を部分
的に昇華させる工程が行われる。ただ、実際には前記薬
品処理で形成された酸化膜は低級酸化膜で、本来の化学
量論比に比べＳｉが過剰気味であり、そのため酸化膜中
にＳｉＯの結合が多く存在する。従って、この工程はＳ
ｉＯの昇華を行うもので、その環境をつくる必要があ
る。図５にＳｉＯの蒸気圧曲線を示す。温度と蒸気圧が
反比例する関係にある為、減圧ＣＶＤ装置等用いる装置
の性能を充分吟味する必要がある。実際には温度は７５
０℃以上、真空度は１×１０Pa〜１×１０^-8Paの範囲が
実用的である。

【００３６】ただし、すべての酸化膜３７が一様に昇華
することはなく、組織上の弱い部分から選択的に昇華が
始まり強い部分はシリコン基板３５表面が露出し始めて
も相当厚く残る。この残留酸化膜３７が凸部形成時の選
択エピタキシャル成長のマスクの役割を果たす。このた
め、任意に凸部形成面積を設定するために酸化膜形成の
為の薬品処理種と雰囲気制御時に流すガス種及び酸化膜
３７厚を設定する必要がある。先にも記述したように酸
化膜中のＳｉＯ結合が上記マスク形成の重要な要因であ
るため、開孔のしやすさは各薬品処理で形成されるシリ
コン酸化膜中のＳｉＯの量に依存する場合が多い。前述
した薬品処理（１）〜（３）では、 （１）＞（３）＞（２） の傾向を持つ。尚、これは、シリコン単結晶の清浄表面
の制御に関する研究（株式会社東芝、太田多夭夫著）よ
り引用したものである。

【００３７】そして、雰囲気制御時に流すガス種である
が、これは雰囲気制御時には直接関与しないものの、高
真空に移行する段階でその分子の運動エネルギーにより
酸化膜表面に衝撃を与え、ＳｉＯの昇華を補助する役目
を担うものである。従って、その効果は分子質量、大き
さに依存し Ａｒ＞Ｎ₂ ＞Ｈｅ＞Ｈ₂ の傾向があった。

【００３８】酸化膜３７厚は上記２条件（酸化膜の膜
質、補助効果）を考慮して決定すれば良く、効果に対し
ては０．３〜１．５nmの範囲で設定することが望ましい
と思われる。

【００３９】次に、図４に示す成膜が行われる。即ち、
極薄いシリコン酸化膜３７の部分的な昇華によって下地
シリコン３５表面が露出した状態に、ガスノズル２９に
より反応管２３の内部に適性量のモノシラン（ＳｉＨ
₄ ）もしくはジシラン（Ｓｉ₂ Ｈ₆ ）を供給することに
よって、図３（ｃ）に示すように、下地Ｓｉ表面が露出
した部分にＳｉ３９がエピタキシャル成長する（つま
り、単結晶シリコンが部分的に堆積される）。これが凸
部３９となる。

【００４０】ここで、確実にＳｉエピタキシャル成長を
得るためには酸素分圧やＳｉソースの分圧が大切である
が、少なくともＳｉソース分圧は１×１０^-2〜１×１０
^-5Paにしておく必要がある。例えば、従来のエピタキシ
ーと類似した条件（常圧、高温）で行う場合であれば水
素等の希釈ガスを数１００リットル単位で必要とし、そ
の結果Ｓｉソース分圧もかなり低いものとなる。一方、
低酸素分圧が達成可能な反応装置が準備できれば比較的
高分圧でしかも低温（８００℃程度）キャリアガスレス
で実現可能となる。ただ、前記Ｓｉソース分圧以上の領
域を用いると凸部形成の制御性が著しく低下するか、も
しくは酸化膜マスク上にPoly-Si が形成されてしまい好
ましくない。

【００４１】次に、図３（ｄ）に示すように、残留して
いる酸化膜３７を除去する。この除去方法は水素還元法
やＳｉＨ₄ 還元法、ハロゲン系ガスによるエッチングや
強還元剤、水素ラディカル等を用いたものまで様々な報
告がなされているが、本発明に於いてはその方法は問わ
ないものとする。また、一旦反応炉から出し、薬品等に
よる処理を施す方法を用いてもかまわないし、除去する
ことなく成膜しても特に問題はない。更に場合によって
はシリコンナイトライドの成膜前に再度下地シリコン表
面に酸化を施す工程を挿入してもかまわない。

【００４２】この後、所望の成膜条件でシリコンナイト
ライド膜を形成する。次に、図４に示す雰囲気制御、復
圧という通常と同様な手順を経てウェーハを取り出す。

【００４３】上記実施例によれば、半導体装置製造プロ
セス、半導体装置構造を大幅に変更することなく、且つ
容量素子占有面積を維持したままで容量素子の高容量化
が実現でき、更に限界にまできているシリコンナイトラ
イドを用いた容量素子の延命化を行うことができる。

【００４４】また、これまでに説明したように、低酸素
分圧環境が実現できる反応炉を用いることによってシリ
コンナイトライド成膜工程と凸部形成工程が一つの減圧
ＣＶＤ装置で連続して行えることも本発明の特徴の一つ
である。

【００４５】尚、シリコンナイトライド膜を形成後、ウ
ェーハを取り出した段階では、凸部１１ａ、３９の不純
物濃度は下地シリコンに対してかなり低い状態であり、
凸部１１ａ、３９をＭＩＳキャパシターの下部電極の一
部として寄与させることはできない。従って、凸部３９
形成後もしくはシリコンナイトライド成膜後に熱処理を
行い、下地シリコンから不純物を拡散させ導電率を下地
シリコンと同等とする工程を追加する必要がある。この
時の温度は不純物種もしくは濃度にも依存するが、少な
くとも８００℃以上が必要である。

【００４６】これまでは個々のステップを一連の工程と
捉え説明を行ってきたが、凸部形成を独立した工程と位
置づけた場合、図６（ａ）〜（ｃ）に示すような工程フ
ローにも適応することが可能である。図６（ａ）は、上
述した実施例で用いた工程フローを示したものであり、
図６（ｂ）、（ｃ）は、この工程フローの変更例であ
る。図６（ｂ）は、図６（ａ）の中の凸部下部電極化
（熱処理）の工程を上部電極形成後に行ったものであ
る。この場合その熱処理は凸部の下部電極化として独立
した固有の工程とする必要はなく、他の熱処理と兼用す
るものであってもかまわない。図６（ｃ）は、高濃度シ
リコン下地である下部電極の形成を、凸部形成の後に行
うこととしたものである。この場合、凸部の下部電極化
のための熱処理が省ける利点がある。

【００４７】以下に、この発明のより具体的な一実施例
を示す。先ず、シリコン基板に所望の容量素子領域（下
部電極）及び電極分離層を形成した後、薬品処理（硫酸
（Ｈ₂ ＳＯ₄ ）＋過酸化水素水（Ｈ₂ Ｏ₂ ））を行い、
下部電極上に酸化膜を概ね１nm形成する。

【００４８】この後、減圧ＣＶＤ装置に約４００℃でシ
リコン基板を装填し、９００℃まで昇温する。この間は
Ｎ₂ ガスを流しておく。

【００４９】次に、炉内温度が９００℃まで到達した時
点で、Ｎ₂ ガスを止め、反応炉内を５×１０^-4Paまで引
き、５分間維持し凸部形成のためのマスクを形成する。

【００５０】この後、ＳｉＨ₄ を分圧５×１０^-3Paで反
応炉内に５分間供給し、凸部を形成する。

【００５１】次に、炉温を７６０℃まで降温し、所望の
シリコンナイトライドを成膜する。この後、炉内雰囲気
を無害化し、シリコン基板の取り出しを行う。

【００５２】この後、このシリコン基板に９５０℃、１
５分の熱処理を施し、凸部の下部電極化を行う。これに
より、下部電極表面には高さ約５０nm、直径約２μm 程
度の凸部が無数に形成され、容量値は約２０％程度増加
する。

【００５３】尚、上記実施例では、プレーナ型容量素子
について述べてきたが、絶縁体膜の下地がシリコンであ
れば（ポリシリコンは不可）その形状に制限をつけるも
のではなく、本発明を他の容量素子に用いることも可能
である。

【００５４】また、本発明は、下地シリコンに凸部を設
けることに制限されるものではなく、下地シリコンにへ
こみを設けることも可能であり、このへこみにより凸部
を設けた場合と同様の効果を得ることができる。

【００５５】

【発明の効果】以上説明したようにこの発明によれば、
絶縁体膜（シリコンナイトライド）及び素子構造ならび
に製造プロセスを大幅に変更することなく、シリコンナ
イトライド成膜工程とその前処理とを工夫することで、
素子占有面積を増加させることなく、且つ容量素子の実
効表面積を増加させ、その結果単位面積あたりの容量値
増加を実現させることができる。

【図面の簡単な説明】

【図１】図１（ａ）は、この発明の実施例によるプレー
ナ型ＭＩＳ容量素子を示す断面図であり、図１（ｂ）
は、図１（ａ）に示す電極と絶縁体と高濃度引き出し層
との接触部分を拡大した断面図である。

【図２】縦型減圧ＣＶＤ装置を示す断面図。

【図３】図３（ａ）〜（ｄ）は、この発明の実施例によ
るプレーナ型ＭＩＳ容量素子における高濃度引き出し層
に凸部を形成する方法を示す断面図である。

【図４】図１（ｂ）に示すプレーナ型ＭＩＳ容量素子に
おける凸部を形成する際の処理手順を示す工程フロー。

【図５】ＳｉＯ、Ｓｉ、ＳｉＯ₂ の蒸気圧曲線を示すグ
ラフ。

【図６】図６（ａ）は、この発明の実施例による容量素
子の形成方法を示す工程フローであり、図６（ｂ）は、
図６（ａ）に示す工程フローの変更例であり、図６
（ｃ）は、図６（ａ）に示す工程フローの他の変更例で
ある。

【図７】図７（ａ）は、従来のプレーナ型ＭＩＳ容量素
子を示す断面図であり、図７（ｂ）は、図７（ａ）に示
す電極と絶縁体と高濃度引き出し層との接触部分を拡大
した断面図である。

【図８】図７（ａ）に示すプレーナ型ＭＩＳ容量素子を
形成する際の処理手順を示す工程フロー。

【符号の説明】

１１…高濃度引き出し層（下部電極）、１１ａ…凸部、
１３…電極分離層、１５…絶縁体、１７…電極（上部電
極）、２１…ロードロック室、２３…反応管、２５…ヒ
ーター、２７…ボート、２９…ガスノズル、３１…排気
ポート、３５…シリコン基板（高濃度引き出し層）、３
７…極薄いシリコン酸化膜、３９…Ｓｉ（エピタキシャ
ル成長層）、１１１…高濃度引き出し層、１１３…電極
分離層、１１５…絶縁体、１１７…電極。

Claims (11)

【特許請求の範囲】
1. 【請求項１】 半導体基板に設けられた下部電極と、 この下部電極の上に設けられた絶縁体と、 この絶縁体の上に設けられた上部電極と上記下部電極に
   設けられた、該絶縁体と該下部電極との間に位置する凸
   部と、 を具備することを特徴とする容量素子。
2. 【請求項２】 シリコン基板の表面に設けられた高濃度
   引き出し層と、 この高濃度引き出し層の上に設けられた電極分離層と、 この電極分離層の相互間における該高濃度引き出し層の
   表面に設けられた凸部と、 この凸部を有する高濃度引き出し層及び該電極分離層の
   上に設けられたＳｉ₃Ｎ₄ またはＳｉＮからなる絶縁体
   と、 この絶縁体及び電極分離層の上に設けられた上部電極
   と、 を具備することを特徴とする容量素子。
3. 【請求項３】 半導体基板に下部電極を形成する工程
   と、 この下部電極に凸部を形成する工程と、 この凸部の上に絶縁体を形成する工程と、 この絶縁体の上に上部電極を形成する工程と、 を具備することを特徴とする容量素子の形成方法。
4. 【請求項４】 上記凸部の形成は、分圧が１×１０^-2〜
   １×１０^-5Paのモノシラン（ＳｉＨ₄ ）もしくはジシラ
   ン（Ｓｉ₂ Ｈ₆ ）を用いて、単結晶シリコンを部分的に
   堆積することによって行われることを特徴とする請求項
   ３記載の容量素子の形成方法。
5. 【請求項５】 上記凸部を形成する工程と上記絶縁体を
   形成する工程とを同一の反応炉内で連続して行うことを
   特徴とする請求項３記載の容量素子の形成方法。
6. 【請求項６】 半導体基板に下部電極を形成する工程
   と、 この下部電極上に薄い酸化膜を形成し、この薄い酸化膜
   に真空中で熱処理を施すことにより、この薄い酸化膜の
   一部を昇華させる工程と、 この昇華工程により露出した下部電極上に単結晶シリコ
   ンを部分的に堆積することにより、下部電極に凸部を形
   成する工程と、 この凸部の上に絶縁体を形成する工程と、 この絶縁体の上に上部電極を形成する工程と、 を具備することを特徴とする容量素子の形成方法。
7. 【請求項７】 上記薄い酸化膜に熱処理を施す時の真空
   度が１×１０Pa〜１×１０^-8Paであることを特徴とする
   請求項６記載の容量素子の形成方法。
8. 【請求項８】 上記薄い酸化膜に熱処理を施す時の熱処
   理温度が７５０℃以上であることを特徴とする請求項６
   記載の容量素子の形成方法。
9. 【請求項９】 上記薄い酸化膜に熱処理を施す時の熱処
   理雰囲気を不活性ガス、窒素又は水素のガス雰囲気とす
   ることを特徴とする請求項６記載の容量素子の形成方
   法。
10. 【請求項１０】 上記薄い酸化膜の形成は、塩酸、過酸
    化水素水、純水の混合液、アンモニア水、過酸化水素
    水、純水の混合液、又は、硫酸、過酸化水素水、純水の
    混合液のいずれか若しくはこれらを組み合わせた混合液
    によって行われ、この薄い酸化膜の厚さを０．４nm〜２
    nmとしたことを特徴とする請求項６記載の容量素子の形
    成方法。
11. 【請求項１１】 上記絶縁体を形成する工程の後に、８
    ００℃以上の熱処理を施すことにより、上記凸部に上記
    下部電極と同等の導電率を持たせる工程をさらに含むこ
    とを特徴とする請求項６記載の容量素子の形成方法。