JPH10173161A - 増幅型固体撮像素子の製法 - Google Patents

Abstract

(57)【要約】 【課題】 画素の特性が均一化され良好な画像が得られ
る増幅型固体撮像素子を製造する。 【解決手段】 画素トランジスタ２９のゲート電極２６
を形成した後、これの上の第１のレジストマスク４４を
介してイオン注入４５で半導体領域５０にソース領域２
７及びドレイン領域２８を形成する工程と、第１のレジ
ストマスク４４を残してソース領域２７を覆う第２のレ
ジストマスク４７を形成する工程と、これら第１及び第
２のレジストマスク４４，４７を介してイオン注入４８
でドレイン領域２８直下にチャネルストップ領域４１を
形成する工程とを有して増幅型固体撮像素子２１を製造
する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、増幅型固体撮像素
子の製法に係わる。

【０００２】

【従来の技術】近年、固体撮像素子の高解像度化の要求
に従って、画素毎に光信号電荷を増幅する増幅型固体撮
像素子が開発されている。この増幅型固体撮像素子は、
画素毎にＭＯＳ型トランジスタを備え、画素に光電変換
された電荷を蓄積し、この電荷をトランジスタの電流変
調として取り出す一種の信号変換を行うものを指してい
る。

【０００３】

【発明が解決しようとする課題】図７〜図９は、増幅型
固体撮像素子の一例を示す。但し、図７は平面図、図８
は信号線、垂直選択線、コンタクトバッファ層、ドレイ
ン電源線を省略した画素ＭＯＳトランジスタのみの平面
図、図９は図８のＣ−Ｃ線上の断面図を示す。この増幅
型固体撮像素子５１は、第１導電型例えばｐ型のシリコ
ン半導体基板５２上に第２導電型即ちｎ型の半導体領
域、即ちオーバーフローバリア領域５３及びｐ型の半導
体ウエル領域５４が形成され、さらにチャネルを構成す
るｐ型の電荷蓄積ウエル領域、いわゆるセンサウエル領
域８０が形成され、このｐ型のセンサウエル領域８０上
にＳｉＯ₂ 等によるゲート絶縁膜５５を介して光を透過
しうるリング状のゲート電極５６が形成され、そのリン
グ状のゲート電極５６の中心孔及び外周に対応するｐ型
半導体ウエル領域５４にゲート電極５６をマスクとする
セルフアラインにてそれぞれｎ型のソース領域５７及び
ドレイン領域５８が形成され、ここに１画素となるＭＯ
Ｓ型トランジスタ（以下画素ＭＯＳトランジスタと称す
る）５９が構成される。リング状のゲート電極５６は、
光をできるだけ吸収しないように薄いか、透明の材料が
選ばれ、この例では薄膜の多結晶シリコンが用いられ
る。

【０００４】この画素ＭＯＳトランジスタ５９が、図７
及び図８に示すように、複数個のマトリックス状に配列
され、各列に対応する画素ＭＯＳトランジスタ５９のソ
ース領域５７が垂直方向に沿って形成された例えば第１
層Ａｌによる共通の信号線６１に接続され、この信号線
６１と直行するように画素ＭＯＳトランジスタ５９の各
行間に対応する位置に例えば第２層Ａｌによる垂直選択
線６２が水平方向に沿って形成される。

【０００５】そして、水平方向に隣り合う２つの画素Ｍ
ＯＳトランジスタ５９のリング状のゲート電極５６にそ
れぞれまたがり、且つ対応する垂直選択線６２に延長す
るように例えば多結晶シリコンからなる配線層、即ちＵ
字型のコンタクトバッファ層６３が形成され、このコン
タクトバッファ層６３の両側がそれぞれ２つの画素ＭＯ
Ｓトランジスタ、即ちそのゲート電極５６に電気的に接
続されると共に、中間部が垂直選択線６２に電気的に接
続される。

【０００６】さらに、コンタクトバッファ層６３にまた
がらない画素ＭＯＳトランジスタ５９間に、ドレイン領
域５８に接続した例えば第１層Ａｌによるドレイン電源
線６４が形成される。６５はドレイン領域５８とドレイ
ン電源線６４とのコンタクト部、６６はソース領域５７
と信号線６１とのコンタクト部、６７はコンタクトバッ
ファ層６３と垂直選択線６２とのコンタクト部である。

【０００７】そして、この増幅型固体撮像素子５１にお
いては、画素ＭＯＳトランジスタ５９の部分を示す図９
に示すように、ｐ型半導体ウエル領域５４内のドレイン
領域５８より深い位置において、ドレイン領域５８と同
導電型の即ちｎ型のチャネルストップ領域７１を形成
し、本例ではチャネルストップ領域７１がゲート電極５
６を取り囲むようにドレイン領域５８の全域下に形成さ
れる。このチャネルストップ領域７１が形成されること
によって形成されたポテンシャルバリアによって、隣接
する画素ＭＯＳトランジスタへのブルーミングの発生を
阻止し、画素に蓄積する信号電荷量を充分に確保できる
利点を有するものである。

【０００８】即ち、上述のチャネルストップ領域７１が
形成されていない場合には、図１２の画素ＭＯＳトラン
ジスタの電荷蓄積状態におけるポテンシャルのシュミレ
ーションで示すように、チャネルストップとしてのドレ
イン部分のポテンシャルバリアがドレイン領域の表面以
外では全く形成されておらず、また、オーバーフローバ
リア領域のポテンシャルバリアも拡散電位程度であり、
ほとんど形成されていない。このため、蓄積された信号
電荷が隣接する画素ＭＯＳトランジスタ側に漏れ出ると
いうブルーミングが起こり易く、画素に蓄積する信号電
荷量も増幅型固体撮像素子としては不十分なものであっ
た。

【０００９】これに対し、チャネルストップ領域７１を
有する場合には図１１のポテンシャルのシュミレーショ
ンで示すように、チャネルストップ領域７１によってド
レイン領域５８以外の領域、即ちドレイン領域直下の領
域でもポテンシャルバリアが形成され、ゲート電極５６
下に蓄積された信号電荷はこのチャネルストップ領域７
１のポテンシャルバリアによって隣接する画素ＭＯＳト
ランジスタに流れず、ブルーミングの発生が阻止され
る。また、このチャネルストップ領域７１によるポテン
シャルバリアにより、信号電荷量が増加し、出力電圧、
ダイナミックレンジの増加が図れる。

【００１０】図１２で示すチャネルストップ領域７１の
ない場合、光電変換によって生じた正孔、電子のうちの
電子は、オーバーフローバリア領域に蓄積され、オーバ
ーフローバリア領域のポテンシャルを変調させてしまう
が、図１１のチャネルストップ領域７１を有する場合
は、電子はこのチャネルストップ領域７１を通じてドレ
イン領域５８に吸収される。従って、オーバーフローバ
リア領域５３及びセンサウエル領域８０のポテンシャル
が電子によって変調されることがない。

【００１１】この画素ＭＯＳトランジスタ５９では、図
１０に示すように、リング状のゲート電極５６を透過し
た光が電子・正孔を発生し、このうちの正孔ｈが信号電
荷としてリング状のゲート電極５６下のｐ型のセンサウ
エル領域８０に蓄積される。垂直選択線６２を通してリ
ング状のゲート電極５６に高い電圧が印加され、画素Ｍ
ＯＳトランジスタ５９がオンすると、ドレイン電流Ｉｄ
が表面のチャネルに流れ、このドレイン電流Ｉｄが信号
電荷ｈにより変化を受けるので、このドレイン電流Ｉｄ
を信号線６１を通して出力し、その変化量を信号出力と
する。図１０において、６０は層間絶縁層である。

【００１２】次に、この増幅型固体撮像素子５１の製法
の例を示す。図１３Ａに示すように、ｐ型シリコン基板
５２上にｎ型のオーバーフローバリア領域５３、ｐ型半
導体ウエル領域５４、さらにチャネルを構成するｐ型の
電荷蓄積ウエル領域、いわゆるセンサウエル領域８０を
順次形成した後、ｐ型のセンサウエル領域８０の表面に
ゲート絶縁膜２５を例えばＣＶＤ法により被着形成す
る。ここで、ｐ型半導体基板５２、ｐ型半導体ウエル領
域５４及びｐ型センサウエル領域８０の不純物濃度関係
は、センサウエル領域８０が最も高く、次いでｐ型半導
体基板５２、ｐ型半導体ウエル領域５４の順に低くなっ
ている。

【００１３】次に、図１３Ｂに示すように、ゲート絶縁
膜５５上にその後形成されるドレイン領域の直下の部分
に対応する位置に開口８１を有する第１のフォトレジス
トマスク８２を形成し、このフォトレジストマスク８２
を介してｎ型不純物８３をイオン注入し、ｐ型ウエル領
域５４内にｎ型のチャネルストップ領域７１を形成す
る。

【００１４】次に、図１４Ｃに示すように、第１のフォ
トレジストマスク８２を除去した後、ゲート絶縁膜５５
上にゲート電極となる薄い多結晶シリコン層５６を例え
ばＣＶＤ法にて形成し、この多結晶シリコン層５６上に
ゲート電極に対応するパターンを有する第２のフォトレ
ジストマスク８４を形成する。

【００１５】次に、図１４Ｄに示すように、この第２の
フォトレジストマスク８４を介して多結晶シリコン層７
２を選択的にエッチング除去して、多結晶シリコン層７
２によるゲート電極５６を形成し、この第２のフォトレ
ジストマスク８４及びゲート電極５６をマスクにして、
ｎ型不純物８５をイオン注入してセルフアラインにて、
ｐ型のセンサウエル領域８０内にｎ型のソース領域５７
及びドレイン領域５８を形成する。このようにして、ド
レイン領域５８直下にチャネルストップ領域７１が形成
された画素ＭＯＳトランジスタ５９が作成される。

【００１６】この後は、図１５に示すように、ゲート電
極５６上の絶縁膜に開口したコンタクト孔（図示せず）
を通して隣接する２つのゲート電極５６に接続するよう
に、ゲート電極５６と同材料、本例では多結晶シリコン
によるコンタクトバッファ層（いわゆる画素間配線層）
６３を形成し、互いにゲート電極５６同士が接続された
目的の画素ＭＯＳトランジスタ５９を得る。

【００１７】しかし、この製法により形成した画素ＭＯ
Ｓトランジスタ５９においては、それぞれ第１のフォト
レジストマスク８２及び第２のフォトレジストマスク８
４を用いて、チャネルストップ領域７１及びゲート電極
５６、ソース領域５７、ドレイン領域５８を形成してい
るため、チャネルストップ領域７１とゲート電極５６、
ドレイン領域５８との合わせ精度が問題となる。第１の
フォトレジストマスク８２と第２のフォトレジスト８４
との間に、若干のマスクずれが生じている場合には、図
１６に示すように、チャネルストップ領域７１とゲート
電極５６、ドレイン領域５８との合わせ精度が悪くな
る。このように合わせ精度が悪い場合、画素サイズが縮
小しドレイン線幅が微細化したときの隣接画素へのブル
ーミングが生じやすいという問題があり、もしくはリセ
ット動作に必要な基板電圧（Ｖ_sub ）値が大きくなりす
ぎるという問題があった。

【００１８】一方、ドレイン領域とチャネルストップ領
域とをセルフアライン的に形成するために、例えば図１
７に示す比較例の増幅型固体撮像素子９１のように、ド
レイン領域５８及びソース領域５７の直下にドレイン領
域及びソース領域と同導電型の即ちｎ型のチャネルスト
ップ領域７１，７１′を形成して増幅型固体撮像素子９
１を構成することもできる。７１はドレイン領域５８直
下のチャネルストップ領域、７１′はソース領域５７直
下のチャネルストップ領域である。その他の構成は、先
に図７〜図９に示した例の増幅型固体撮像素子５１と同
様である。この場合には、次のように増幅型固体撮像素
子９１を製造する。

【００１９】まず、図１８Ａに示すように、ｐ型シリコ
ン基板５２上にｎ型のオーバーフローバリア領域５３、
ｐ型半導体ウエル領域５４を順次形成し、さらにチャネ
ルを構成するｐ型の電荷蓄積ウエル領域、いわゆるセン
サウエル領域８０を形成し、この上にＳｉＯ₂ 等による
ゲート絶縁膜５５及びゲート電極となる薄い多結晶シリ
コン層７２を順次形成する。

【００２０】次に、図１８Ｂに示すように、多結晶シリ
コン層７２上に画素のゲート電極に対応する開口８１の
パターンを有するフォトレジストマスク８６を形成す
る。そして、このフォトレジストマスク８６を用いて多
結晶シリコン層７２を選択エッチングして多結晶シリコ
ン層７２によるゲート電極５６を形成する。

【００２１】次に、図１９Ｃに示すように、同じフォト
レジストマスク８６を用いて、第１のｎ型不純物イオン
注入８３を行い、ｎ型のソース領域５７及びドレイン領
域５８を形成し、次いで、同じくフォトレジストマスク
８６を用いて第２のｎ型不純物イオン注入８５を行い、
ｐ型半導体ウエル領域５４内のドレイン領域５８及びソ
ース領域５７直下に対応する所定深さ位置にｎ型イオン
注入領域７１及び７１′を形成する。ドレイン領域５８
直下に対応するｎ型イオン注入領域７１がチャネルスト
ップ領域として作用する。第１のイオン注入８３と第２
のイオン注入８５とは、どちらを先にしても良い。

【００２２】次に、図１９Ｄに示すように、ゲート電極
５６上の絶縁膜に開口したコンタクト孔（図示せず）を
通して隣接する２つのゲート電極５６に接続するよう
に、ゲート電極５６と同材料、本例では多結晶シリコン
によるコンタクトバッファ層（いわゆる画素間配線層）
６３を形成し、互いにゲート電極５６同士が接続された
目的の画素ＭＯＳトランジスタ５９を得る。このように
して、目的の増幅型固体撮像素子９１を得ることができ
る。

【００２３】この製法によれば、１つのフォトレジスト
マスク８６を用いて、ゲート電極５６と、チャネルを構
成するセンサウエル領域８０、ソース領域５７及びドレ
イン領域５８と、更にソース領域５７及びドレイン領域
５８直下のｎ型イオン注入領域７１及び７１′とがセル
ファライン的に形成される。従って、ソース領域５７及
びドレイン領域５８の直下に対応する位置に精度良くｎ
型イオン注入領域７１′及びチャネルストップ領域７１
を形成することができる。同時にマスク工程も図１３及
び図１４に示した製造工程の場合に比べて１つ省略する
ことができ、製造工程の簡素化が図れる。

【００２４】しかしながら、この製法では、ソース領域
５７の下にもチャネルストップ領域７１が形成されるこ
とにより、前述の合わせずれの場合と同様に、画素ＭＯ
Ｓトランジスタ５９に蓄積された電荷をリセットする際
に必要とする基板電圧（Ｖ_sub ）値が大きくなるという
問題があった。

【００２５】上述した問題の解決のために、本発明にお
いては、ドレイン領域下のみにセルフアラインでチャネ
ルストップ領域を形成して画素の特性が均一化され良好
な画像が得られる増幅型固体撮像素子の製法を提供する
ものである。

【００２６】

【課題を解決するための手段】本発明の増幅型固体撮像
素子の製法は、画素トランジスタのゲート電極を形成し
た後、これの上の第１のレジストマスクを介してイオン
注入で半導体領域にソース領域及びドレイン領域を形成
した後、第１のレジストマスクを残してソース領域を覆
う第２のレジストマスクを形成し、これら第１及び第２
のレジストマスクを介してイオン注入でドレイン領域直
下にチャネルストップ領域を形成する。

【００２７】上述の本発明製法によれば、第１のレジス
トマスクを残してソース領域を覆う第２のレジストマス
クを形成してからチャネルストップ領域を形成するイオ
ン注入を行うことにより、ドレイン直下にチャネルスト
ップ領域が形成され、ソース領域直下にはチャネルスト
ップ領域は形成されない。また、ゲート電極上の第１の
レジストマスクを残してチャネルストップ領域が形成さ
れるので、第１のレジストマスクにより先に形成された
ゲート電極及びドレイン領域と、チャネルストップ領域
とのセルフアライメントがなされる。

【００２８】

【発明の実施の形態】本発明に係る増幅型固体撮像素子
の製法は、画素トランジスタのゲート電極を形成した
後、このゲート電極上の第１のレジストマスクを介して
イオン注入で半導体領域にソース領域及びドレイン領域
を形成する工程と、第１のレジストマスクを残してソー
ス領域を覆う第２のレジストマスクを形成する工程と、
第１及び第２のレジストマスクを介してイオン注入でド
レイン領域直下にチャネルストップ領域を形成する工程
とを有する。

【００２９】以下、図面を参照して本発明に係る増幅型
固体撮像素子の製法の実施例について説明する。図１〜
図３は、本発明製法で得られる増幅型固体撮像素子の構
成例を示す。但し、図１は平面図、図２は信号線、垂直
選択線、コンタクトバッファ層、ドレイン電源線を省略
した画素ＭＯＳトランジスタのみの平面図、図３は図２
のＢ−Ｂ線上の断面図を示す。

【００３０】本例の増幅型固体撮像素子２１は、図１〜
図３に示すように、前述の図７〜図９と同様に、第１導
電型例えばｐ型のシリコン半導体基板２２上に第２導電
型即ちｎ型の半導体領域、即ちオーバーフローバリア領
域２３及びｐ型の半導体ウエル領域２４が形成され、さ
らにチャネルを構成するｐ型の電荷蓄積ウエル領域、い
わゆるセンサウエル領域５０を形成し、このｐ型のセン
サウエル領域５０上にＳｉＯ₂ 等によるゲート絶縁膜２
５を介して光を透過しうるリング状のゲート電極２６が
形成され、そのリング状のゲート電極２６の中心孔及び
外周に対応するｐ型のセンサウエル領域５０にゲート電
極２６をマスクとするセルフアラインにてそれぞれｎ型
のソース領域２７及びドレイン領域２８が形成され、こ
こに１画素となる画素ＭＯＳトランジスタ２９が構成さ
れる。リング状のゲート電極２６は、光をできるだけ吸
収しないように薄いか、透明の材料が選ばれ、この例で
は薄膜の多結晶シリコンが用いられる。

【００３１】この画素ＭＯＳトランジスタ２９が、図１
及び図２に示すように、複数個のマトリックス状に配列
され、各列に対応する画素ＭＯＳトランジスタ２９のソ
ース領域２７が垂直方向に沿って形成された例えば第１
層Ａｌによる共通の信号線３１に接続され、この信号線
３１と直行するように画素ＭＯＳトランジスタ２９の各
行間に対応する位置に例えば第２層Ａｌによる垂直選択
線３２が水平方向に沿って形成される。

【００３２】そして、水平方向に隣り合う２つの画素Ｍ
ＯＳトランジスタ２９のリング状のゲート電極２６にそ
れぞれまたがり、且つ対応する垂直選択線３２に延長す
るように例えば多結晶シリコンからなる配線層、即ちＵ
字型のコンタクトバッファ層３３が形成され、このコン
タクトバッファ層３３の両側がそれぞれ２つの画素ＭＯ
Ｓトランジスタ２９、即ちそのゲート電極２６に電気的
に接続されると共に、中間部が垂直選択線３２に電気的
に接続される。

【００３３】さらに、コンタクトバッファ層３３にまた
がらない画素ＭＯＳトランジスタ２９間に、ドレイン領
域２８に接続した例えば第１層Ａｌによるドレイン電源
線３４が形成される。３５はドレイン領域２８とドレイ
ン電源線３４とのコンタクト部、３６はソース領域２７
と信号線３１とのコンタクト部、３７はコンタクトバッ
ファ層３３と垂直選択線３２とのコンタクト部である。

【００３４】この画素ＭＯＳトランジスタ２９では、リ
ング状のゲート電極２６を透過した光が電子・正孔を発
生し、このうちの正孔が信号電荷としてリング状のゲー
ト電極２６下のｐ半導体ウエル領域２４に蓄積される。
垂直選択線３２を通してリング状のゲート電極２６に高
い電圧が印加され、画素ＭＯＳトランジスタ２９がオン
すると、ドレイン電流が表面のチャネルに流れ、このド
レイン電流が信号電荷により変化を受けるので、このド
レイン電流を信号線３１を通して出力し、その変化量を
信号出力とする。

【００３５】そして、この増幅型固体撮像素子２１にお
いては、画素ＭＯＳトランジスタ２９の部分を示す図３
に示すように、ｐ型半導体ウエル領域２４内のドレイン
領域２８より深い位置において、ドレイン領域２８と同
導電型の即ちｎ型のチャネルストップ領域４１を形成
し、本例ではチャネルストップ領域４１がゲート電極２
６を取り囲むようにドレイン領域２８の全域下に形成さ
れる。このチャネルストップ領域４１が形成されること
によって形成されたポテンシャルバリアによって、前述
と同様に、隣接する画素ＭＯＳトランジスタへのブルー
ミングの発生を阻止し、画素に蓄積する信号電荷量を充
分に確保できる利点を有するものである。

【００３６】次に、図４〜図６を用いて、上述の増幅型
固体撮像素子２１の製法例を説明する。まず、図４Ａに
示すように、ｐ型シリコン基板２２上にｎ型のオーバー
フローバリア領域２３、ｐ型半導体ウエル領域２４、さ
らにチャネルを構成するｐ型の電荷蓄積ウエル領域、い
わゆるセンサウエル領域５０を順次形成した後、ｐ型の
センサウエル領域５０の表面にゲート絶縁膜２５を例え
ばＣＶＤ法により被着形成する。さらに、ゲート絶縁膜
２５の上にゲート電極となる薄い多結晶シリコン層４６
を形成する。ここで、ｐ型半導体基板２２、ｐ型半導体
ウエル領域２４及びｐ型センサウエル領域５０の不純物
濃度関係は、センサウエル領域５０が最も高く、次いで
ｐ型半導体基板２２、ｐ型半導体ウエル領域２４の順に
低くなっている。

【００３７】次に、図４Ｂに示すように、多結晶シリコ
ン層４６上に画素のゲート電極に対応するパターンを有
する第１のフォトレジストマスク４４を形成する。この
第１のフォトレジストマスク４４は、後の第２のフォト
レジストマスクのパターン化の際に残るようにレジスト
材料を選定する。好ましくは、未反応のレジストを固め
るために紫外線を照射して完全に硬化させる。そして、
この第１のフォトレジストマスク４４を用いて多結晶シ
リコン層４６を選択エッチングして多結晶シリコン層４
６によるゲート電極２６を形成する。

【００３８】次に、図５Ｃに示すように、同じ第１のフ
ォトレジストマスク４４を用いて、第１のｎ型不純物イ
オン注入４５を行い、ゲート電極２６とセルフアライン
されたｎ型のソース領域２７及びドレイン領域２８を形
成する。

【００３９】次に、図５Ｄに示すように、第１のフォト
レジストマスク４４を残したまま、ソース領域２７上に
ソース領域２７を覆うように第２のフォトレジストマス
ク４７を形成する。このとき第１のフォトレジストマス
ク４４が残るように、例えばレジストの現像液等の条件
を選定することもできる。

【００４０】次に、図６Ｅに示すように、第１のフォト
レジストマスク４４及び第２のフォトレジストマスク４
７を介して、第２のｎ型不純物イオン注入４８を行い、
ｐ型半導体ウエル領域２４内のドレイン領域２８直下に
対応する所定深さ位置にチャネルストップ領域４１を形
成する。

【００４１】その後は、図６Ｆに示すように、ゲート電
極２６上の絶縁膜に開口したコンタクト孔（図示せず）
を通して隣接する２つのゲート電極２６に接続するよう
に、ゲート電極２６と同材料、本例では多結晶シリコン
層によるコンタクトバッファ層３３を形成し、互いにゲ
ート電極２６同士が接続された目的の画素ＭＯＳトラン
ジスタ２９を得る。

【００４２】このようにして、目的の増幅型固体撮像素
子２１を得ることができる。上述の製法によれば、ｎ型
のチャネルストップ領域４１をソース領域２７下には形
成せず、かつドレイン領域２８下にゲート電極２６と合
わせずれを起こすことなくセルフアラインで形成するこ
とができる。

【００４３】これにより画素ＭＯＳトランジスタ２９の
リニアリティ特性が良好となり、また各画素のポテンシ
ャル分布も均一化され、画素特性のバラツキが低減され
る。また、ソース領域２７下にはチャネルストップ領域
４１が形成されないため、画素のリセットに要する基板
電圧が上昇することがない。

【００４４】上述の例では、リング状のゲート部直下の
基板表面にｐ型のセンサウエル領域が形成された増幅型
固体撮像素子に本発明製法を適用した例であったが、セ
ンサウエル領域をｐ型半導体ウエル領域で形成するよう
にした構成の増幅型固体撮像素子にも、同様に本発明製
法を適用することができる。

【００４５】本発明の増幅型固体撮像素子は、上述の例
に限定されるものではなく、本発明の要旨を逸脱しない
範囲でその他様々な構成が取り得る。

【００４６】

【発明の効果】上述の本発明による増幅型固体撮像素子
の製法によれば、ゲート電極並びにソース領域及びドレ
イン領域の形成に用いた第１のレジストマスクを残し、
ソース領域を覆う第２のレジストマスクを形成した後、
これら第１及び第２のレジストマスクを介してチャネル
ストップ領域を形成するイオン注入を行うことにより、
ゲート電極並びにドレイン領域と、チャネルストップ領
域との間にマスク合わせによるずれを生じることがな
く、セルフアラインで形成することができる。従って、
合わせずれに起因する画素ＭＯＳトランジスタの特性の
バラツキを回避して、均一な画素のポテンシャルプロフ
ァイルを形成することができる。

【００４７】また、第２のレジストマスクにより、チャ
ネルストップ領域がソース領域下には形成されない。チ
ャネルストップ領域がソース領域下には形成されないこ
とにより、画素ＭＯＳトランジスタのリセットのための
基板電圧が大きくなることがなく、良好な画素のリセッ
ト特性を得ることができる。

【００４８】従って本発明製法により、良好な画素のリ
セット特性を有し、また画素の特性のバラツキがなく、
良好な画像が得られる増幅型固体撮像素子を製造するこ
とができる。

【図面の簡単な説明】

【図１】本発明製法に適用する増幅型固体撮像素子の概
略構成図（一部を斜視図とする断面図）である。

【図２】図１の固体撮像素子の画素ＭＯＳトランジスタ
のみを示した平面図である。

【図３】図２のＢ−Ｂ線上の断面図である。

【図４】Ａ、Ｂ 本発明製法の実施例の製造工程図であ
る。

【図５】Ｃ、Ｄ 本発明製法の実施例の製造工程図であ
る。

【図６】Ｅ、Ｆ 本発明製法の実施例の製造工程図であ
る。

【図７】増幅型固体撮像素子の第一比較例の概略構成図
（一部を斜視図とする断面図）である。

【図８】図７の固体撮像素子の画素ＭＯＳトランジスタ
のみを示した平面図である。

【図９】図８のＣ−Ｃ線上の断面図である。

【図１０】画素ＭＯＳトランジスタの動作を説明する図
である。

【図１１】図７の増幅型固体撮像素子の画素ＭＯＳトラ
ンジスタのポテンシャル図である。

【図１２】ドレイン領域下にチャネルストップ領域を有
さない増幅型固体撮像素子の画素ＭＯＳトランジスタの
ポテンシャル図である。

【図１３】Ａ、Ｂ 第１比較例の増幅型固体撮像素子の
製法の製造工程図である。

【図１４】Ｃ、Ｄ 第１比較例の増幅型固体撮像素子の
製法の製造工程図である。

【図１５】第１比較例の増幅型固体撮像素子の製法の製
造工程図である。

【図１６】合わせ精度が悪い状態を示す図である。

【図１７】増幅型固体撮像素子の第２比較例の概略構成
図（一部を斜視図とする断面図）である。

【図１８】Ａ、Ｂ 第２比較例の増幅型固体撮像素子の
製法の製造工程図である。

【図１９】Ｃ、Ｄ 第２比較例の増幅型固体撮像素子の
製法の製造工程図である。

【符号の説明】

２１ 増幅型固体撮像素子、２２ ｐ型半導体基板、２
３ ｎ型オーバーフローバリア領域、２４ ｐ型半導体
ウエル領域、２５ ゲート絶縁膜、２６ ゲート電極、
２７ ソース領域、２８ ドレイン領域、２９ 画素Ｍ
ＯＳトランジスタ、３１ 信号線、３２ 垂直選択線、
３３ コンタクトバッファ層、３４ ドレイン電源線、
３５ ドレインコンタクト部、３６ ソースコンタクト
部、３７ゲートコンタクト部、４１ チャネルストップ
領域、４４ 第１のフォトレジストマスク、４５ 第１
のｎ型不純物注入、４６ 多結晶シリコン層、４７ 第
２のフォトレジストマスク、４８ 第２のｎ型不純物注
入、５０ センサウエル領域、５１，９１ 増幅型固体
撮像素子、５２ ｐ型半導体基板、５３ ｎ型オーバー
フローバリア領域、５４ ｐ型半導体ウエル領域、５５
ゲート絶縁膜、５６ ゲート電極、５７ ソース領
域、５８ ドレイン領域、５９ 画素ＭＯＳトランジス
タ、６０ 層間絶縁層、６１ 信号線、６２ 垂直選択
線、６３ コンタクトバッファ層、６４ ドレイン電源
線、６５ ドレインコンタクト部、６６ ソースコンタ
クト部、６７ ゲートコンタクト部、７１，７１′ チ
ャネルストップ領域、７２ 多結晶シリコン層、８０
センサウエル領域、８１ 開口、８２ 第１のフォトレ
ジストマスク、８３ 第１のｎ型不純物注入、８４ 第
２のフォトレジストマスク、８５ 第２のｎ型不純物注
入、８６ フォトレジストマスク、Ｉｄ ドレイン電
流、ｈ 正孔

Claims (1)

【特許請求の範囲】
1. 【請求項１】 画素トランジスタのゲート電極を形成し
   た後、該ゲート電極上の第１のレジストマスクを介して
   イオン注入で半導体領域にソース領域及びドレイン領域
   を形成する工程と、 上記第１のレジストマスクを残して上記ソース領域を覆
   う第２のレジストマスクを形成する工程と、 上記第１及び第２のレジストマスクを介してイオン注入
   で上記ドレイン領域直下にチャネルストップ領域を形成
   する工程とを有することを特徴とする増幅型固体撮像素
   子の製法。