JPH10173184A - 横型導電変調型ｍｏｓｆｅｔ - Google Patents
横型導電変調型ｍｏｓｆｅｔInfo
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- JPH10173184A JPH10173184A JP9242729A JP24272997A JPH10173184A JP H10173184 A JPH10173184 A JP H10173184A JP 9242729 A JP9242729 A JP 9242729A JP 24272997 A JP24272997 A JP 24272997A JP H10173184 A JPH10173184 A JP H10173184A
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Abstract
(57)【要約】
【課題】 ラッチアップを起こりにくくする。
【解決手段】 ｎ- 型高抵抗層３２、ｎ型バッファ層３
９、ｐ+ 型ドレイン層４０、ｐ型ベース拡散層３３、ｎ
+ 型ソース拡散層３４、ゲート電極３６、ソース電極３
７、ドレイン電極３０を有する横型導電変調型ＭＯＳＦ
ＥＴであって、高抵抗層３２のウェーハ表面に露出する
部分がベース拡散層３３に完全に囲まれた島状をなして
いる。
９、ｐ+ 型ドレイン層４０、ｐ型ベース拡散層３３、ｎ
+ 型ソース拡散層３４、ゲート電極３６、ソース電極３
７、ドレイン電極３０を有する横型導電変調型ＭＯＳＦ
ＥＴであって、高抵抗層３２のウェーハ表面に露出する
部分がベース拡散層３３に完全に囲まれた島状をなして
いる。
Description
【０００１】
【発明の属する技術分野】本発明は、横型導電変調型Ｍ
ＯＳＦＥＴに関する。
ＯＳＦＥＴに関する。
【０００２】
【従来の技術】導電変調型ＭＯＳＦＥＴは、通常のパワ
ーＭＯＳＦＥＴのドレイン領域をソース領域とは逆の導
電型にしたものである。従来の導電変調型ＭＯＳＦＥＴ
の構造を図４に示す。４１はｐ+ 型ドレイン層、４２は
ｎ- 型高抵抗層であり、この高抵抗層４２の表面にｐ型
ベース拡散層４３が形成され、更にこのｐ型ベース拡散
層４３内にｎ+ 型ソース拡散層４４が形成されている。
そして、ソース拡散層４４と表面に露出している高抵抗
層４２とに挟まれたｐ型ベース層４３部分をチャネル領
域４９として、この上にゲート絶縁膜４５を介してゲー
ト電極４６を配設し、また、ソース拡散層４４とベース
拡散層４３との双方にコンタクトするソース電極４７を
形成している。ドレイン層４８の表面にはドレイン電極
４８が形成されている。
ーＭＯＳＦＥＴのドレイン領域をソース領域とは逆の導
電型にしたものである。従来の導電変調型ＭＯＳＦＥＴ
の構造を図４に示す。４１はｐ+ 型ドレイン層、４２は
ｎ- 型高抵抗層であり、この高抵抗層４２の表面にｐ型
ベース拡散層４３が形成され、更にこのｐ型ベース拡散
層４３内にｎ+ 型ソース拡散層４４が形成されている。
そして、ソース拡散層４４と表面に露出している高抵抗
層４２とに挟まれたｐ型ベース層４３部分をチャネル領
域４９として、この上にゲート絶縁膜４５を介してゲー
ト電極４６を配設し、また、ソース拡散層４４とベース
拡散層４３との双方にコンタクトするソース電極４７を
形成している。ドレイン層４８の表面にはドレイン電極
４８が形成されている。
【０００３】この導電変調型ＭＯＳＦＥＴでは、ゲート
電極４６に、ソース電極４７に対して正の電圧を印加す
るとチャネル領域４９に反転層が形成され、ソース拡散
層４４からの電子がこのチャネル領域４９を通ってｎ-
型高抵抗層４２に注入される。注入された電子は高抵抗
層４２を拡散してドレイン電極４８へ抜けるが、このと
きドレイン層４１から正孔の注入を引き起こす。この正
孔の注入により、高抵抗層４２にはキャリアの蓄積によ
る導電変調が起こり、この高抵抗層４２の抵抗が低下す
る。これにより、通常のパワーＭＯＳＦＥＴより低いオ
ン抵抗を持ったＭＯＳＦＥＴが得られることになる。
電極４６に、ソース電極４７に対して正の電圧を印加す
るとチャネル領域４９に反転層が形成され、ソース拡散
層４４からの電子がこのチャネル領域４９を通ってｎ-
型高抵抗層４２に注入される。注入された電子は高抵抗
層４２を拡散してドレイン電極４８へ抜けるが、このと
きドレイン層４１から正孔の注入を引き起こす。この正
孔の注入により、高抵抗層４２にはキャリアの蓄積によ
る導電変調が起こり、この高抵抗層４２の抵抗が低下す
る。これにより、通常のパワーＭＯＳＦＥＴより低いオ
ン抵抗を持ったＭＯＳＦＥＴが得られることになる。
【０００４】ところで、このような導電変調型ＭＯＳＦ
ＥＴでは、ｐ+ 型ドレイン層４１−ｎ- 型高抵抗層４２
−ｐ型ベース拡散層４３−ｎ+ 型ソース拡散層４４の四
層がサイリスタを構成する。この寄生サイリスタが導通
すると、ゲート・ソース間電圧を零にしても素子はオフ
できなくなり、多くの場合素子破壊に繋がる。この寄生
サイリスタがオンになる原因は、ｐ+ 型ドレイン拡散層
４１から注入された正孔がソース電極４７へ抜ける際に
ｐ型ベース拡散層４３を通ることにある。即ち、このよ
うな正孔電流が流れ、ベース拡散層４３のソース拡散層
４４直下の抵抗による電圧降下がベース・ソース間のビ
ルトイン電圧を超えると、ソース拡散層４４からの電子
注入をもたらし、寄生サイリスタがオンしてしまう。
ＥＴでは、ｐ+ 型ドレイン層４１−ｎ- 型高抵抗層４２
−ｐ型ベース拡散層４３−ｎ+ 型ソース拡散層４４の四
層がサイリスタを構成する。この寄生サイリスタが導通
すると、ゲート・ソース間電圧を零にしても素子はオフ
できなくなり、多くの場合素子破壊に繋がる。この寄生
サイリスタがオンになる原因は、ｐ+ 型ドレイン拡散層
４１から注入された正孔がソース電極４７へ抜ける際に
ｐ型ベース拡散層４３を通ることにある。即ち、このよ
うな正孔電流が流れ、ベース拡散層４３のソース拡散層
４４直下の抵抗による電圧降下がベース・ソース間のビ
ルトイン電圧を超えると、ソース拡散層４４からの電子
注入をもたらし、寄生サイリスタがオンしてしまう。
【０００５】このような寄生サイリスタのラッチング現
象を防止するため、図５に示すようにｐ型ベース拡散層
４３に高濃度のｐ+ 型ベース拡散層５０を形成してｐ型
ベース拡散層４３の抵抗を下げることが行われている。
しかし、このようにしても、従来の導電変調型ＭＯＳＦ
ＥＴでは高々２００Ａ／ｃｍ2 度の電流しかオフするこ
とができない、という問題があった。その根本的な理由
を追求した結果、従来の導電変調型ＭＯＳＦＥＴが、通
常のパワーＭＯＳＦＥＴと同じソース、ゲートのパター
ンを用いていることにあることが明らかになった。この
点を以下に詳細に説明する。
象を防止するため、図５に示すようにｐ型ベース拡散層
４３に高濃度のｐ+ 型ベース拡散層５０を形成してｐ型
ベース拡散層４３の抵抗を下げることが行われている。
しかし、このようにしても、従来の導電変調型ＭＯＳＦ
ＥＴでは高々２００Ａ／ｃｍ2 度の電流しかオフするこ
とができない、という問題があった。その根本的な理由
を追求した結果、従来の導電変調型ＭＯＳＦＥＴが、通
常のパワーＭＯＳＦＥＴと同じソース、ゲートのパター
ンを用いていることにあることが明らかになった。この
点を以下に詳細に説明する。
【０００６】図６は、図５の導電変調型ＭＯＳＦＥＴの
拡散層パターンを示している。図のようにｐ型ベース拡
散層４３は六角形状に複数個拡散形成され、それぞれの
周辺部にチャネル領域４９が形成されるパターンとなっ
ている。このようなパターンはパワーＭＯＳＦＥＴで
は、ゲート面積を大きくしてオン抵抗を小さくする意味
で有効なものであった。しかしながら、寄生サイリスタ
をオンさせてはならない、という要請がある導電変調型
ＭＯＳＦＥＴでは、このようなパターンでは次のような
不都合があった。
拡散層パターンを示している。図のようにｐ型ベース拡
散層４３は六角形状に複数個拡散形成され、それぞれの
周辺部にチャネル領域４９が形成されるパターンとなっ
ている。このようなパターンはパワーＭＯＳＦＥＴで
は、ゲート面積を大きくしてオン抵抗を小さくする意味
で有効なものであった。しかしながら、寄生サイリスタ
をオンさせてはならない、という要請がある導電変調型
ＭＯＳＦＥＴでは、このようなパターンでは次のような
不都合があった。
【０００７】第１に、寄生サイリスタ動作を防止する、
即ちラッチアップを防止するためには、チャネル領域４
９からｐ+ 型ベース拡散層５０の開口部までの抵抗がで
きるだけ小さいことが望ましい。ところが図６のパター
ンでは、ｐ+ 型ベース拡散層５０のソース電極とのコン
タクトがｐ型ベース拡散層４３の中心部に形成されてい
て、その周囲長はｐ型ベース拡散層４３の周辺にあるチ
ャネル領域４９の長さに比べて小さく、その広がり抵抗
のためチャネル領域４９とｐ+ 型ベース拡散層５０のソ
ース電極とのコンタクトの間の抵抗を十分小さくするこ
とができない。このため、ラッチアップを効果的に防止
することができなかった。
即ちラッチアップを防止するためには、チャネル領域４
９からｐ+ 型ベース拡散層５０の開口部までの抵抗がで
きるだけ小さいことが望ましい。ところが図６のパター
ンでは、ｐ+ 型ベース拡散層５０のソース電極とのコン
タクトがｐ型ベース拡散層４３の中心部に形成されてい
て、その周囲長はｐ型ベース拡散層４３の周辺にあるチ
ャネル領域４９の長さに比べて小さく、その広がり抵抗
のためチャネル領域４９とｐ+ 型ベース拡散層５０のソ
ース電極とのコンタクトの間の抵抗を十分小さくするこ
とができない。このため、ラッチアップを効果的に防止
することができなかった。
【０００８】第２に、図６のパターンでは、ｎ- 型高抵
抗層４２の基板ウェーハ表面に露出する開口部のおよそ
の幅、即ちゲート電極が配設される部分の幅ＬG が大き
いことがサイリスタ動作をし易くしていることが本発明
者等の研究により明らかになった。
抗層４２の基板ウェーハ表面に露出する開口部のおよそ
の幅、即ちゲート電極が配設される部分の幅ＬG が大き
いことがサイリスタ動作をし易くしていることが本発明
者等の研究により明らかになった。
【０００９】寄生サイリスタのラッチング時のドレイン
電流がＬG に逆比例することは次のように示される。ゲ
ート絶縁膜下には略一様に電流が流れ、これがｐ型ベー
ス層に流れ込むので、チャネル領域４９の単位長さの横
幅のゲート絶縁膜下には次の電流ＩP が流れ込む。
電流がＬG に逆比例することは次のように示される。ゲ
ート絶縁膜下には略一様に電流が流れ、これがｐ型ベー
ス層に流れ込むので、チャネル領域４９の単位長さの横
幅のゲート絶縁膜下には次の電流ＩP が流れ込む。
【００１０】 ＩP ＝ＳG ・ＪP ／Ｔ …（１） ここでＪP 正孔電流密度であり、ＳG 単位面積当りのｎ
- 高抵抗層開口部の面積、Ｔは単位面積当りのｐ型ベー
ス拡散層の周囲長である。この電流がソース拡散層下の
ベース拡散層に流れ込み、ソース拡散層下の抵抗ＲB に
よる電圧降下がベース・ソース間のビルトイン電圧Ｖbi
より高くなると、寄生サイリスタがオンする。これを式
で表わすと、 Ｖbi＝ＩP ・ＲB ／Ｔ ＝ＳG ・ＪP ・ＲB ・Ｔ …（２） となる。但しＲB は単位の周囲長当りのｐ型ベース層の
チャネルからｐ+ コンタクトまでの抵抗である。これを
ＪP について解くと、 ＪP ＝Ｖbi・Ｔ／（ＳG ・ＲB ） …（３） となる。ターンオフ時にはチャネルの反転層は消失し、
殆ど正孔電流になるので、ラッチングする電流密度ＪL
は、 ＪL ＝Ｖbi・Ｔ／（ＳG ・ＲB ） …（４） となる。ＳG ／Ｔは概略ＬG となり、ＪL はＬG に逆比
例することになる。このことは本発明者等の実験データ
である図８からも明らかである。
- 高抵抗層開口部の面積、Ｔは単位面積当りのｐ型ベー
ス拡散層の周囲長である。この電流がソース拡散層下の
ベース拡散層に流れ込み、ソース拡散層下の抵抗ＲB に
よる電圧降下がベース・ソース間のビルトイン電圧Ｖbi
より高くなると、寄生サイリスタがオンする。これを式
で表わすと、 Ｖbi＝ＩP ・ＲB ／Ｔ ＝ＳG ・ＪP ・ＲB ・Ｔ …（２） となる。但しＲB は単位の周囲長当りのｐ型ベース層の
チャネルからｐ+ コンタクトまでの抵抗である。これを
ＪP について解くと、 ＪP ＝Ｖbi・Ｔ／（ＳG ・ＲB ） …（３） となる。ターンオフ時にはチャネルの反転層は消失し、
殆ど正孔電流になるので、ラッチングする電流密度ＪL
は、 ＪL ＝Ｖbi・Ｔ／（ＳG ・ＲB ） …（４） となる。ＳG ／Ｔは概略ＬG となり、ＪL はＬG に逆比
例することになる。このことは本発明者等の実験データ
である図８からも明らかである。
【００１１】一方、例えば図７の斜視図に示すように、
ゲート電極４６を多結晶シリコン膜４６1 とＡｌ膜４６
2 の積層構造とした場合、ＡＬ膜４６2 の幅を３０μｍ
とすると、多結晶シリコン膜４６1 の幅は５０〜６０μ
ｍ必要である。即ち、ｎ- 型高抵抗層４２の開口部の幅
をおよそＬG として５０〜６０μｍ必要になる。この場
合、図８からも分かるようにラッチアップする電流密度
ＪL が低くなってしまう。これらのことが、従来の導電
変調型ＭＯＳＦＥＴのラッチアップを効果的に防止する
ことができない理由となっていたのである。
ゲート電極４６を多結晶シリコン膜４６1 とＡｌ膜４６
2 の積層構造とした場合、ＡＬ膜４６2 の幅を３０μｍ
とすると、多結晶シリコン膜４６1 の幅は５０〜６０μ
ｍ必要である。即ち、ｎ- 型高抵抗層４２の開口部の幅
をおよそＬG として５０〜６０μｍ必要になる。この場
合、図８からも分かるようにラッチアップする電流密度
ＪL が低くなってしまう。これらのことが、従来の導電
変調型ＭＯＳＦＥＴのラッチアップを効果的に防止する
ことができない理由となっていたのである。
【００１２】
【発明が解決しようとする課題】上述の如く、従来の導
電変調型ＭＯＳＦＥＴはラッチアップを効果的に防止す
ることができないという問題があった。本発明は、上記
事情を考慮してなされたもので、その目的とするところ
は、ラッチアップが起こり難い導電変調型ＭＯＳＦＥＴ
を提供することにある。
電変調型ＭＯＳＦＥＴはラッチアップを効果的に防止す
ることができないという問題があった。本発明は、上記
事情を考慮してなされたもので、その目的とするところ
は、ラッチアップが起こり難い導電変調型ＭＯＳＦＥＴ
を提供することにある。
【００１３】
（解決手段）上記の目的を達成するために本発明は請求
項１の発明として、第１導電型高抵抗層およびこの表面
に形成された高濃度の第２導電型ドレイン層を有する半
導体基板ウェーハと、前記ドレイン層側表面の前記ウェ
ーハに形成された第２導電型ベース層と、このベース層
内に形成された高濃度の第１導電型ソース層と、このソ
ース層および前記高抵抗層に挟まれたチャネル領域とな
る前記ベース層上にゲート絶縁膜を介して形成されたゲ
ート電極と、前記ソース層および前記ベース層の双方に
コンタクトするソース電極と、前記ドレイン層にコンタ
クトするドレイン電極とを備えた横型導電変調型ＭＯＳ
ＦＥＴにおいて、前記高抵抗層の前記ウェーハ表面に露
出した部分が前記ベース層に完全に囲まれた島状をなし
ていることを特徴とする横型導電変調型ＭＯＳＦＥＴを
提供する。
項１の発明として、第１導電型高抵抗層およびこの表面
に形成された高濃度の第２導電型ドレイン層を有する半
導体基板ウェーハと、前記ドレイン層側表面の前記ウェ
ーハに形成された第２導電型ベース層と、このベース層
内に形成された高濃度の第１導電型ソース層と、このソ
ース層および前記高抵抗層に挟まれたチャネル領域とな
る前記ベース層上にゲート絶縁膜を介して形成されたゲ
ート電極と、前記ソース層および前記ベース層の双方に
コンタクトするソース電極と、前記ドレイン層にコンタ
クトするドレイン電極とを備えた横型導電変調型ＭＯＳ
ＦＥＴにおいて、前記高抵抗層の前記ウェーハ表面に露
出した部分が前記ベース層に完全に囲まれた島状をなし
ていることを特徴とする横型導電変調型ＭＯＳＦＥＴを
提供する。
【００１４】また請求項２の発明として、前記ドレイン
層が、前記高抵抗層の表面に形成された前記高抵抗層よ
りも高濃度の第１導電型層内に形成されていることを特
徴とする請求項１記載の横型導電変調型ＭＯＳＦＥＴを
提供する。
層が、前記高抵抗層の表面に形成された前記高抵抗層よ
りも高濃度の第１導電型層内に形成されていることを特
徴とする請求項１記載の横型導電変調型ＭＯＳＦＥＴを
提供する。
【００１５】（作用）請求項１の発明では、高抵抗層の
ウェーハ表面に露出する部分がベース層を取り囲む従来
のパターンとは逆に、高抵抗層のウェーハ表面に露出す
る部分がベース層に完全に囲まれた島状に配置されるパ
ターンを採用している。このようなパターンを採用する
と、チャネル領域下のベース層抵抗が従来よりも小さく
なるのでラッチアップが起こる電流密度が高くなり、効
果的にラッチアップを防止できる。
ウェーハ表面に露出する部分がベース層を取り囲む従来
のパターンとは逆に、高抵抗層のウェーハ表面に露出す
る部分がベース層に完全に囲まれた島状に配置されるパ
ターンを採用している。このようなパターンを採用する
と、チャネル領域下のベース層抵抗が従来よりも小さく
なるのでラッチアップが起こる電流密度が高くなり、効
果的にラッチアップを防止できる。
【００１６】また請求項２の発明では、高抵抗層の表面
に直接ドレイン層を形成するのではなく、高抵抗層の表
面に形成された高抵抗層よりも高濃度の第１導電型層内
に形成しているので、素子が順方向阻止状態のときに発
生する空乏層の伸びを効果的に抑制することができ、耐
圧の向上を図れるようになる。
に直接ドレイン層を形成するのではなく、高抵抗層の表
面に形成された高抵抗層よりも高濃度の第１導電型層内
に形成しているので、素子が順方向阻止状態のときに発
生する空乏層の伸びを効果的に抑制することができ、耐
圧の向上を図れるようになる。
【００１７】
【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態を説明する。図１は本発明の一実施形態に
係る横型導電変調型ＭＯＳＦＥＴの断面図である。図
中、３１はｐ+ 型層を示しており、このｐ+ 型層３１上
にはｎ- 高抵抗層３２が形成されている。このｎ- 型高
抵抗層３２の表面にはｐ型ベース拡散層３３が選択的に
形成され、このベース拡散層３３の表面にはｎ+ 型ソー
ス拡散層３４が選択的に形成されている。
の実施の形態を説明する。図１は本発明の一実施形態に
係る横型導電変調型ＭＯＳＦＥＴの断面図である。図
中、３１はｐ+ 型層を示しており、このｐ+ 型層３１上
にはｎ- 高抵抗層３２が形成されている。このｎ- 型高
抵抗層３２の表面にはｐ型ベース拡散層３３が選択的に
形成され、このベース拡散層３３の表面にはｎ+ 型ソー
ス拡散層３４が選択的に形成されている。
【００１８】ここで、ｐ型ベース拡散層３３、ｎ- 型高
抵抗層３２の拡散パターンは、ｐ型ベース拡散層３３が
ｎ- 型高抵抗層３２のウェーハ表面に露出した部分を完
全に取り囲むようなパターンとなっている。
抵抗層３２の拡散パターンは、ｐ型ベース拡散層３３が
ｎ- 型高抵抗層３２のウェーハ表面に露出した部分を完
全に取り囲むようなパターンとなっている。
【００１９】また、ｎ+ 型ソース拡散層３４とｎ- 型高
抵抗層３２とに挟まれたチャネル領域３８となるｐ型ベ
ース拡散層３３上にはゲート絶縁膜３５を介してゲート
電極３６が配設され、ｎ+ 型ソース拡散層３４とｐ型ベ
ース拡散層３３の双方にコンタクトするソース電極３７
も配設されている。
抵抗層３２とに挟まれたチャネル領域３８となるｐ型ベ
ース拡散層３３上にはゲート絶縁膜３５を介してゲート
電極３６が配設され、ｎ+ 型ソース拡散層３４とｐ型ベ
ース拡散層３３の双方にコンタクトするソース電極３７
も配設されている。
【００２０】また、高抵抗層３２の表面には、これより
高濃度のｎ型層３９が選択的に形成され、このｎ型層３
９の表面にはｐ+ 型ドレイン層４０が選択的に形成され
ている。このｎ型層３９を設けることによって、素子が
順方向阻止状態のときに発生する空乏層の伸びを抑える
ことができるので耐圧が向上し、また高抵抗層３２のウ
ェーハ開口部の幅ＬDSを小さくすることができる。
高濃度のｎ型層３９が選択的に形成され、このｎ型層３
９の表面にはｐ+ 型ドレイン層４０が選択的に形成され
ている。このｎ型層３９を設けることによって、素子が
順方向阻止状態のときに発生する空乏層の伸びを抑える
ことができるので耐圧が向上し、また高抵抗層３２のウ
ェーハ開口部の幅ＬDSを小さくすることができる。
【００２１】図２に、図１の横型導電変調型ＭＯＳＦＥ
Ｔを上から見た拡散層パターンの一例を示す。図２のＡ
−Ａ´を切った断面図が図１の断面図である。上述した
ように、ｐ型ベース拡散層３３がｎ- 型高抵抗層３２の
ウェーハ開口部を完全に取り囲むようなパターンとなっ
ており、そこに本実施形態の特徴がある。
Ｔを上から見た拡散層パターンの一例を示す。図２のＡ
−Ａ´を切った断面図が図１の断面図である。上述した
ように、ｐ型ベース拡散層３３がｎ- 型高抵抗層３２の
ウェーハ開口部を完全に取り囲むようなパターンとなっ
ており、そこに本実施形態の特徴がある。
【００２２】即ち、本実施形態によれば、（４）式にお
いて、単位面積当りのｐ型ベース拡散層３３の周囲長Ｔ
は、ｎ- 型高抵抗層３２がｐ型ベース拡散層３３のウェ
ーハ開口部を完全に取り囲む図３のようなパターンより
も大きくなり、一方、ＳG ・ＲB の値は従来よりも小さ
くなるので、電流密度ＪL の値は従来よりも大きくなる
（例えば７５０Ａ／ｃｍ2 以上）。したがって、従来よ
りもラッチアップの起こり難い横型導電変調型ＭＯＳＦ
ＥＴを実現できるようになる。
いて、単位面積当りのｐ型ベース拡散層３３の周囲長Ｔ
は、ｎ- 型高抵抗層３２がｐ型ベース拡散層３３のウェ
ーハ開口部を完全に取り囲む図３のようなパターンより
も大きくなり、一方、ＳG ・ＲB の値は従来よりも小さ
くなるので、電流密度ＪL の値は従来よりも大きくなる
（例えば７５０Ａ／ｃｍ2 以上）。したがって、従来よ
りもラッチアップの起こり難い横型導電変調型ＭＯＳＦ
ＥＴを実現できるようになる。
【００２３】更に本実施形態によれば、ラッチアップが
起こる電流値を高くできるので、この電流値を素子の飽
和電流値よりも高くすることができるようになり、もっ
て実質的にラッチアップが起こらない横型導電変調型Ｍ
ＯＳＦＥＴを実現できるようになる。
起こる電流値を高くできるので、この電流値を素子の飽
和電流値よりも高くすることができるようになり、もっ
て実質的にラッチアップが起こらない横型導電変調型Ｍ
ＯＳＦＥＴを実現できるようになる。
【００２４】また、本実施形態ではゲート絶縁膜３５が
ゲート電極３６の下部のｐ型ベース拡散層３３を超えて
開口部のｎ- 型高抵抗層３２にまで形成されている。こ
のため、ｎ- 型高抵抗層３２の表面にも反転層が形成さ
れて、その分、電子の注入効率が高くなり、ターンオン
特性が改善される。
ゲート電極３６の下部のｐ型ベース拡散層３３を超えて
開口部のｎ- 型高抵抗層３２にまで形成されている。こ
のため、ｎ- 型高抵抗層３２の表面にも反転層が形成さ
れて、その分、電子の注入効率が高くなり、ターンオン
特性が改善される。
【００２５】なお、本発明は上記の実施形態に限定され
るものではない。例えば、図１のｐ+ 型層３１をｎ+ 型
層にすることも可能である。また、ｐ+ 型層３１および
これに設けられた電極（図１においてｐ+ 型層３１の下
の斜線で示された部分）は必ずしも必要ではない。
るものではない。例えば、図１のｐ+ 型層３１をｎ+ 型
層にすることも可能である。また、ｐ+ 型層３１および
これに設けられた電極（図１においてｐ+ 型層３１の下
の斜線で示された部分）は必ずしも必要ではない。
【００２６】またｐ+ 型層３１の上記電極はソース電極
として用いても良いし、ドレイン電極として用いても良
いが、ソース電極として用いた場合には、ｐ型ベース拡
散層３３から下に向かって伸びる空乏層の他に、ｐ+ 型
層３１から上に向かって伸びる空乏層が形成されるの
で、耐圧向上の効果が得られる。
として用いても良いし、ドレイン電極として用いても良
いが、ソース電極として用いた場合には、ｐ型ベース拡
散層３３から下に向かって伸びる空乏層の他に、ｐ+ 型
層３１から上に向かって伸びる空乏層が形成されるの
で、耐圧向上の効果が得られる。
【００２７】また、各拡散層のパターンは内側の拡散層
が外側の拡散層に囲まれていれば良く、ラッチアップが
起こる電流値が素子の飽和電流値よりも高ければ、その
パターン形状は問わない。
が外側の拡散層に囲まれていれば良く、ラッチアップが
起こる電流値が素子の飽和電流値よりも高ければ、その
パターン形状は問わない。
【００２８】また図５のｐ+ 型拡散層５０と同様に、ソ
ース電極３７の下部に高濃度で深いベース拡散層を形成
しても良い。また、実際の素子構造は、例えば、高抵抗
のｐ型Ｓｉ基板を出発基板としてこれにｎ- 高抵抗層３
２をエピタキシャル成長させたウェーハを用い、これに
不純物拡散、電極形成を順次行なっても良い。ｎ- 型高
抵抗層３２を出発基板としても勿論良い。以上、本発明
の実施の形態を説明したが、本発明は上記の実施形態に
限定されるものではない。その要旨を超えない範囲で種
々の変形が可能である。
ース電極３７の下部に高濃度で深いベース拡散層を形成
しても良い。また、実際の素子構造は、例えば、高抵抗
のｐ型Ｓｉ基板を出発基板としてこれにｎ- 高抵抗層３
２をエピタキシャル成長させたウェーハを用い、これに
不純物拡散、電極形成を順次行なっても良い。ｎ- 型高
抵抗層３２を出発基板としても勿論良い。以上、本発明
の実施の形態を説明したが、本発明は上記の実施形態に
限定されるものではない。その要旨を超えない範囲で種
々の変形が可能である。
【００２９】
【発明の効果】以上説明したように本発明によれば、従
来よりもラッチアップの起こり難い横型導電変調型ＭＯ
ＳＦＥＴを実現できるようになる。
来よりもラッチアップの起こり難い横型導電変調型ＭＯ
ＳＦＥＴを実現できるようになる。
【図１】 本発明の一実施形態に係る横型導電変調型Ｍ
ＯＳＦＥＴの断面図。
ＯＳＦＥＴの断面図。
【図２】 図１の横型導電変調型ＭＯＳＦＥＴの拡散層
パターンの一例を示す図。
パターンの一例を示す図。
【図３】 従来の横型導電変調型ＭＯＳＦＥＴの拡散層
パターンを示す図。
パターンを示す図。
【図４】 従来の導電変調型ＭＯＳＦＥＴの断面図。
【図５】 従来の他の導電変調型ＭＯＳＦＥＴの断面
図。
図。
【図６】 従来の導電変調型ＭＯＳＦＥＴの拡散層パタ
ーンを示す図。
ーンを示す図。
【図７】 従来の導電変調型ＭＯＳＦＥＴの斜視図。
【図８】 ラッチング特性を示す実験データ。
３０…ドレイン電極 ３１…ｐ+ 型層 ３２…ｎ- 型高抵抗層 ３３…ｐ型ベース拡散層 ３４…ｎ+ 型ソース拡散層 ３５…ゲート絶縁膜 ３６…ゲート電極 ３７…ソース電極 ３８…チャネル領域 ３９…ｎ型層 ４０…ｐ+ 型ドレイン層
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成９年１０月６日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正内容】
【００２０】また、高抵抗層３２の表面には、これより
高濃度のｎ型層３９が選択的に形成され、このｎ型層３
９の表面にはｐ+ 型ドレイン層４０が選択的に形成され
ている。ｐ+ 型ドレイン層４０にはドレイン電極３０が
配設されている。ｎ型層３９を設けることによって、素
子が順方向阻止状態のときに発生する空乏層の伸びを抑
えることができるので耐圧が向上し、また高抵抗層３２
のウェーハ開口部の幅ＬDSを小さくすることができるた
めオン電圧とターンオフ特性が改善できる。
高濃度のｎ型層３９が選択的に形成され、このｎ型層３
９の表面にはｐ+ 型ドレイン層４０が選択的に形成され
ている。ｐ+ 型ドレイン層４０にはドレイン電極３０が
配設されている。ｎ型層３９を設けることによって、素
子が順方向阻止状態のときに発生する空乏層の伸びを抑
えることができるので耐圧が向上し、また高抵抗層３２
のウェーハ開口部の幅ＬDSを小さくすることができるた
めオン電圧とターンオフ特性が改善できる。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】変更
【補正内容】
【００２４】また、本実施形態ではゲート絶縁膜３５が
ゲート電極３６の下部のｐ型ベース拡散層３３を超えて
開口部のｎ- 型高抵抗層３２にまで形成されている。こ
のため、ｎ- 型高抵抗層３２の表面に電子の蓄積層が形
成されて、その分、電子の注入効率が高くなり、ターン
オン特性が改善される。
ゲート電極３６の下部のｐ型ベース拡散層３３を超えて
開口部のｎ- 型高抵抗層３２にまで形成されている。こ
のため、ｎ- 型高抵抗層３２の表面に電子の蓄積層が形
成されて、その分、電子の注入効率が高くなり、ターン
オン特性が改善される。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 大橋 弘通 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝総合研究所内
Claims (2)
- 【請求項１】 第１導電型高抵抗層およびこの表面に形
成された高濃度の第２導電型ドレイン層を有する半導体
基板ウェーハと、前記ドレイン層側表面の前記ウェーハ
に形成された第２導電型ベース層と、このベース層内に
形成された高濃度の第１導電型ソース層と、このソース
層および前記高抵抗層に挟まれたチャネル領域となる前
記ベース層上にゲート絶縁膜を介して形成されたゲート
電極と、前記ソース層および前記ベース層の双方にコン
タクトするソース電極と、前記ドレイン層にコンタクト
するドレイン電極とを備えた横型導電変調型ＭＯＳＦＥ
Ｔにおいて、 前記高抵抗層の前記ウェーハ表面に露出した部分が前記
ベース層に完全に囲まれた島状をなしていることを特徴
とする横型導電変調型ＭＯＳＦＥＴ。 - 【請求項２】 前記ドレイン層が、前記高抵抗層の表面
に形成された前記高抵抗層よりも高濃度の第１導電型層
内に形成されていることを特徴とする請求項１記載の横
型導電変調型ＭＯＳＦＥＴ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9242729A JPH10173184A (ja) | 1997-09-08 | 1997-09-08 | 横型導電変調型ｍｏｓｆｅｔ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9242729A JPH10173184A (ja) | 1997-09-08 | 1997-09-08 | 横型導電変調型ｍｏｓｆｅｔ |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6108640A Division JPH0789588B2 (ja) | 1994-05-23 | 1994-05-23 | 横型導電変調型ｍｏｓｆｅｔ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10173184A true JPH10173184A (ja) | 1998-06-26 |
Family
ID=17093387
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9242729A Pending JPH10173184A (ja) | 1997-09-08 | 1997-09-08 | 横型導電変調型ｍｏｓｆｅｔ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10173184A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100660917B1 (ko) * | 1999-02-03 | 2006-12-26 | 페어차일드코리아반도체 주식회사 | 수평형 전력소자 |
-
1997
- 1997-09-08 JP JP9242729A patent/JPH10173184A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100660917B1 (ko) * | 1999-02-03 | 2006-12-26 | 페어차일드코리아반도체 주식회사 | 수평형 전력소자 |
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