JPH10173190A - 薄膜トランジスタおよびその製造方法 - Google Patents
薄膜トランジスタおよびその製造方法Info
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- JPH10173190A JPH10173190A JP8326615A JP32661596A JPH10173190A JP H10173190 A JPH10173190 A JP H10173190A JP 8326615 A JP8326615 A JP 8326615A JP 32661596 A JP32661596 A JP 32661596A JP H10173190 A JPH10173190 A JP H10173190A
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Abstract
(57)【要約】
【課題】 ＯＦＦ（オフ）電流が低く、素子特性のばら
つきが少なく再現性の高い薄膜トランジスタを実現す
る。 【解決手段】 チャネル領域５６およびソース・ドレイ
ン領域５５を有するポリシリコン薄膜５０上に第１およ
び第２のゲート絶縁膜６０，７０を介してゲート電極８
０を設けてあり、第１のゲート絶縁膜６０はチャネル領
域５６のソース・ドレイン領域５５近傍を除く央部上に
は設けず、ゲート絶縁膜の膜厚をチャネル領域５６の央
部上よりもソース・ドレイン領域５５の近傍を厚くして
いる。これにより、ゲート絶縁膜の単位面積当りの静電
容量がチャネル領域５６上の央部よりソース・ドレイン
領域５５の近傍の方が小さくなり、ソース・ドレイン領
域５５近傍に過度のゲート電界が加わらず、ＯＦＦ電流
が低くなる。また、チャネル領域５６の央部上の第１の
ゲート絶縁膜６０を除去するという簡単な方法により、
ゲート絶縁膜の膜厚を調整できる。
つきが少なく再現性の高い薄膜トランジスタを実現す
る。 【解決手段】 チャネル領域５６およびソース・ドレイ
ン領域５５を有するポリシリコン薄膜５０上に第１およ
び第２のゲート絶縁膜６０，７０を介してゲート電極８
０を設けてあり、第１のゲート絶縁膜６０はチャネル領
域５６のソース・ドレイン領域５５近傍を除く央部上に
は設けず、ゲート絶縁膜の膜厚をチャネル領域５６の央
部上よりもソース・ドレイン領域５５の近傍を厚くして
いる。これにより、ゲート絶縁膜の単位面積当りの静電
容量がチャネル領域５６上の央部よりソース・ドレイン
領域５５の近傍の方が小さくなり、ソース・ドレイン領
域５５近傍に過度のゲート電界が加わらず、ＯＦＦ電流
が低くなる。また、チャネル領域５６の央部上の第１の
ゲート絶縁膜６０を除去するという簡単な方法により、
ゲート絶縁膜の膜厚を調整できる。
Description
【０００１】
【発明の属する技術分野】本発明は、液晶表示装置やイ
メージセンサに用いられる薄膜トランジスタおよびその
製造方法に関するものである。
メージセンサに用いられる薄膜トランジスタおよびその
製造方法に関するものである。
【０００２】
【従来の技術】液晶表示装置やイメージセンサ等に用い
られる薄膜トランジスタアレイの一単位である薄膜トラ
ンジスタ（ＴＦＴ）のＯＦＦ（オフ）電流を低減するた
めに、従来からＬＤＤ構造やオフセット構造の薄膜トラ
ンジスタが提案されている（特開平５−１３６４１７号
公報、特開平５−１３６４１８号公報）。ＬＤＤ構造と
はLightly Doped Drain の略で、拡散層の周辺に濃度の
薄い領域を設け、ソース、ドレイン端部の電界を緩和し
ようとするものである。また、オフセット構造の薄膜ト
ランジスタは、平面構成としてゲート電極端部とソース
・ドレイン領域にある程度の距離を設け、同様な効果を
得るものである。
られる薄膜トランジスタアレイの一単位である薄膜トラ
ンジスタ（ＴＦＴ）のＯＦＦ（オフ）電流を低減するた
めに、従来からＬＤＤ構造やオフセット構造の薄膜トラ
ンジスタが提案されている（特開平５−１３６４１７号
公報、特開平５−１３６４１８号公報）。ＬＤＤ構造と
はLightly Doped Drain の略で、拡散層の周辺に濃度の
薄い領域を設け、ソース、ドレイン端部の電界を緩和し
ようとするものである。また、オフセット構造の薄膜ト
ランジスタは、平面構成としてゲート電極端部とソース
・ドレイン領域にある程度の距離を設け、同様な効果を
得るものである。
【０００３】
【発明が解決しようとする課題】上記従来のＬＤＤ構造
やオフセット構造の薄膜トランジスタでは、ＬＤＤ領域
やオフセット領域を形成するために、拡散領域の形成と
は別にもう一回のフォトリソグラフィ工程を用いる必要
があり、フォトリソグラフィ精度（マスク合わせ精度＋
エッチング精度）に依存し、ＴＦＴ特性が大きく変化
し、素子特性のばらつきが大きく、また再現性も悪かっ
た。
やオフセット構造の薄膜トランジスタでは、ＬＤＤ領域
やオフセット領域を形成するために、拡散領域の形成と
は別にもう一回のフォトリソグラフィ工程を用いる必要
があり、フォトリソグラフィ精度（マスク合わせ精度＋
エッチング精度）に依存し、ＴＦＴ特性が大きく変化
し、素子特性のばらつきが大きく、また再現性も悪かっ
た。
【０００４】本発明の目的は、ＯＦＦ（オフ）電流が低
く、素子特性のばらつきが少なく再現性の高い薄膜トラ
ンジスタおよびその製造方法を提供することである。
く、素子特性のばらつきが少なく再現性の高い薄膜トラ
ンジスタおよびその製造方法を提供することである。
【０００５】
【課題を解決するための手段】請求項１記載の薄膜トラ
ンジスタは、絶縁性基板上にチャネル領域およびソース
・ドレイン領域を有する半導体層を形成し、この半導体
層上にゲート絶縁膜を介してゲート電極を形成した薄膜
トランジスタであって、ゲート絶縁膜の膜厚を、チャネ
ル領域の央部上よりもソース・ドレイン領域の近傍を厚
くしたことを特徴とする。
ンジスタは、絶縁性基板上にチャネル領域およびソース
・ドレイン領域を有する半導体層を形成し、この半導体
層上にゲート絶縁膜を介してゲート電極を形成した薄膜
トランジスタであって、ゲート絶縁膜の膜厚を、チャネ
ル領域の央部上よりもソース・ドレイン領域の近傍を厚
くしたことを特徴とする。
【０００６】この構成によれば、ゲート絶縁膜の膜厚
を、チャネル領域の央部上よりもソース・ドレイン領域
の近傍を厚くしたことにより、ゲート絶縁膜の単位面積
当りの静電容量が、チャネル領域上の央部よりソース・
ドレイン領域の近傍の方が小さくなり、ソース・ドレイ
ン領域近傍に過度のゲート電界が加わらず、ＯＦＦ電流
が低くなる。また、ゲート絶縁膜の膜厚を上記のように
調整するだけであるため、素子特性のばらつきが少なく
再現性の高い薄膜トランジスタを実現でき、製造歩留り
も向上できる。
を、チャネル領域の央部上よりもソース・ドレイン領域
の近傍を厚くしたことにより、ゲート絶縁膜の単位面積
当りの静電容量が、チャネル領域上の央部よりソース・
ドレイン領域の近傍の方が小さくなり、ソース・ドレイ
ン領域近傍に過度のゲート電界が加わらず、ＯＦＦ電流
が低くなる。また、ゲート絶縁膜の膜厚を上記のように
調整するだけであるため、素子特性のばらつきが少なく
再現性の高い薄膜トランジスタを実現でき、製造歩留り
も向上できる。
【０００７】請求項２記載の薄膜トランジスタは、請求
項１記載の薄膜トランジスタにおいて、ゲート絶縁膜
は、半導体層上に形成した第１のゲート絶縁膜と、この
第１のゲート絶縁膜上に形成した第２のゲート絶縁膜と
からなり、半導体層のチャネル領域の央部上に第１のゲ
ート絶縁膜または第２のゲート絶縁膜の非形成部を設け
ている。
項１記載の薄膜トランジスタにおいて、ゲート絶縁膜
は、半導体層上に形成した第１のゲート絶縁膜と、この
第１のゲート絶縁膜上に形成した第２のゲート絶縁膜と
からなり、半導体層のチャネル領域の央部上に第１のゲ
ート絶縁膜または第２のゲート絶縁膜の非形成部を設け
ている。
【０００８】この構成により、容易に、ゲート絶縁膜の
膜厚をチャネル領域の央部上よりもソース・ドレイン領
域の近傍を厚くすることができる。請求項３記載の薄膜
トランジスタは、絶縁性基板上にチャネル領域およびソ
ース・ドレイン領域を有する半導体層を形成し、この半
導体層上にゲート絶縁膜を介してゲート電極を形成した
薄膜トランジスタであって、ゲート絶縁膜の誘電率を、
チャネル領域の央部上よりソース・ドレイン領域の近傍
を小さくしたことを特徴とする。
膜厚をチャネル領域の央部上よりもソース・ドレイン領
域の近傍を厚くすることができる。請求項３記載の薄膜
トランジスタは、絶縁性基板上にチャネル領域およびソ
ース・ドレイン領域を有する半導体層を形成し、この半
導体層上にゲート絶縁膜を介してゲート電極を形成した
薄膜トランジスタであって、ゲート絶縁膜の誘電率を、
チャネル領域の央部上よりソース・ドレイン領域の近傍
を小さくしたことを特徴とする。
【０００９】この構成によれば、ゲート絶縁膜の誘電率
を、チャネル領域の央部上よりソース・ドレイン領域の
近傍を小さくしたことにより、ゲート絶縁膜の単位面積
当りの静電容量が、チャネル領域上の央部よりソース・
ドレイン領域の近傍の方が小さくなり、ソース・ドレイ
ン領域近傍に過度のゲート電界が加わらず、ＯＦＦ電流
が低くなる。また、ゲート絶縁膜の誘電率を上記のよう
に調整するだけであるため、素子特性のばらつきが少な
く再現性の高い薄膜トランジスタを実現でき、製造歩留
りも向上できる。
を、チャネル領域の央部上よりソース・ドレイン領域の
近傍を小さくしたことにより、ゲート絶縁膜の単位面積
当りの静電容量が、チャネル領域上の央部よりソース・
ドレイン領域の近傍の方が小さくなり、ソース・ドレイ
ン領域近傍に過度のゲート電界が加わらず、ＯＦＦ電流
が低くなる。また、ゲート絶縁膜の誘電率を上記のよう
に調整するだけであるため、素子特性のばらつきが少な
く再現性の高い薄膜トランジスタを実現でき、製造歩留
りも向上できる。
【００１０】請求項４記載の薄膜トランジスタの製造方
法は、絶縁性基板上にチャネル領域およびソース・ドレ
イン領域となる半導体層を形成する工程と、半導体層の
チャネル領域の央部を除く領域上に第１のゲート絶縁膜
を形成する工程と、第１のゲート絶縁膜および半導体層
上に第２のゲート絶縁膜を形成する工程と、半導体層の
チャネル領域上に第１および第２のゲート絶縁膜を介し
てゲート電極を形成する工程と、ゲート電極をマスクと
して半導体層のソース・ドレイン領域に不純物を導入す
る工程とを含んでいる。
法は、絶縁性基板上にチャネル領域およびソース・ドレ
イン領域となる半導体層を形成する工程と、半導体層の
チャネル領域の央部を除く領域上に第１のゲート絶縁膜
を形成する工程と、第１のゲート絶縁膜および半導体層
上に第２のゲート絶縁膜を形成する工程と、半導体層の
チャネル領域上に第１および第２のゲート絶縁膜を介し
てゲート電極を形成する工程と、ゲート電極をマスクと
して半導体層のソース・ドレイン領域に不純物を導入す
る工程とを含んでいる。
【００１１】この製造方法によれば、半導体層のチャネ
ル領域の央部を除く領域上に第１のゲート絶縁膜を形成
し、第１のゲート絶縁膜および半導体層上に第２のゲー
ト絶縁膜を形成するという簡単な方法により、ゲート絶
縁膜の膜厚をチャネル領域の央部上よりもソース・ドレ
イン領域の近傍を厚くすることができ、ＯＦＦ電流が低
く、素子特性のばらつきが少なく再現性の高い薄膜トラ
ンジスタを実現でき、製造歩留りも向上できる。
ル領域の央部を除く領域上に第１のゲート絶縁膜を形成
し、第１のゲート絶縁膜および半導体層上に第２のゲー
ト絶縁膜を形成するという簡単な方法により、ゲート絶
縁膜の膜厚をチャネル領域の央部上よりもソース・ドレ
イン領域の近傍を厚くすることができ、ＯＦＦ電流が低
く、素子特性のばらつきが少なく再現性の高い薄膜トラ
ンジスタを実現でき、製造歩留りも向上できる。
【００１２】請求項５記載の薄膜トランジスタの製造方
法は、絶縁性基板上にチャネル領域およびソース・ドレ
イン領域となる半導体層を形成する工程と、半導体層上
に第１のゲート絶縁膜を形成する工程と、第１のゲート
絶縁膜の半導体層のチャネル領域の央部上を除く領域上
に第２のゲート絶縁膜を形成する工程と、半導体層のチ
ャネル領域上に第１および第２のゲート絶縁膜を介して
ゲート電極を形成する工程と、ゲート電極をマスクとし
て半導体層のソース・ドレイン領域に不純物を導入する
工程とを含んでいる。
法は、絶縁性基板上にチャネル領域およびソース・ドレ
イン領域となる半導体層を形成する工程と、半導体層上
に第１のゲート絶縁膜を形成する工程と、第１のゲート
絶縁膜の半導体層のチャネル領域の央部上を除く領域上
に第２のゲート絶縁膜を形成する工程と、半導体層のチ
ャネル領域上に第１および第２のゲート絶縁膜を介して
ゲート電極を形成する工程と、ゲート電極をマスクとし
て半導体層のソース・ドレイン領域に不純物を導入する
工程とを含んでいる。
【００１３】この製造方法によれば、半導体層上に第１
のゲート絶縁膜を形成し、第１のゲート絶縁膜の半導体
層のチャネル領域の央部上を除く領域上に第２のゲート
絶縁膜を形成するという簡単な方法により、ゲート絶縁
膜の膜厚をチャネル領域の央部上よりもソース・ドレイ
ン領域の近傍を厚くすることができ、ＯＦＦ電流が低
く、素子特性のばらつきが少なく再現性の高い薄膜トラ
ンジスタを実現でき、製造歩留りも向上できる。
のゲート絶縁膜を形成し、第１のゲート絶縁膜の半導体
層のチャネル領域の央部上を除く領域上に第２のゲート
絶縁膜を形成するという簡単な方法により、ゲート絶縁
膜の膜厚をチャネル領域の央部上よりもソース・ドレイ
ン領域の近傍を厚くすることができ、ＯＦＦ電流が低
く、素子特性のばらつきが少なく再現性の高い薄膜トラ
ンジスタを実現でき、製造歩留りも向上できる。
【００１４】請求項６記載の薄膜トランジスタの製造方
法は、絶縁性基板上にチャネル領域およびソース・ドレ
イン領域となる半導体層を形成する工程と、半導体層上
にゲート絶縁膜を形成する工程と、半導体層のチャネル
領域の央部上のゲート絶縁膜をエッチングして膜厚を薄
くする工程と、半導体層のチャネル領域上にゲート絶縁
膜を介してゲート電極を形成する工程と、ゲート電極を
マスクとして半導体層のソース・ドレイン領域に不純物
を導入する工程とを含んでいる。
法は、絶縁性基板上にチャネル領域およびソース・ドレ
イン領域となる半導体層を形成する工程と、半導体層上
にゲート絶縁膜を形成する工程と、半導体層のチャネル
領域の央部上のゲート絶縁膜をエッチングして膜厚を薄
くする工程と、半導体層のチャネル領域上にゲート絶縁
膜を介してゲート電極を形成する工程と、ゲート電極を
マスクとして半導体層のソース・ドレイン領域に不純物
を導入する工程とを含んでいる。
【００１５】この製造方法によれば、半導体層のチャネ
ル領域の央部上のゲート絶縁膜をエッチングして膜厚を
薄くするという簡単な方法により、ゲート絶縁膜の膜厚
をチャネル領域の央部上よりもソース・ドレイン領域の
近傍を厚くすることができ、ＯＦＦ電流が低く、素子特
性のばらつきが少なく再現性の高い薄膜トランジスタを
実現でき、製造歩留りも向上できる。
ル領域の央部上のゲート絶縁膜をエッチングして膜厚を
薄くするという簡単な方法により、ゲート絶縁膜の膜厚
をチャネル領域の央部上よりもソース・ドレイン領域の
近傍を厚くすることができ、ＯＦＦ電流が低く、素子特
性のばらつきが少なく再現性の高い薄膜トランジスタを
実現でき、製造歩留りも向上できる。
【００１６】請求項７記載の薄膜トランジスタの製造方
法は、絶縁性基板上にチャネル領域およびソース・ドレ
イン領域となる半導体層を形成する工程と、半導体層の
チャネル領域の央部を除く領域上に誘電率の小さい第１
のゲート絶縁膜を形成する工程と、半導体層のチャネル
領域の央部上に誘電率の大きい第２のゲート絶縁膜を形
成する工程と、半導体層のチャネル領域上に第１および
第２のゲート絶縁膜を介してゲート電極を形成する工程
と、ゲート電極をマスクとして半導体層のソース・ドレ
イン領域に不純物を導入する工程とを含んでいる。
法は、絶縁性基板上にチャネル領域およびソース・ドレ
イン領域となる半導体層を形成する工程と、半導体層の
チャネル領域の央部を除く領域上に誘電率の小さい第１
のゲート絶縁膜を形成する工程と、半導体層のチャネル
領域の央部上に誘電率の大きい第２のゲート絶縁膜を形
成する工程と、半導体層のチャネル領域上に第１および
第２のゲート絶縁膜を介してゲート電極を形成する工程
と、ゲート電極をマスクとして半導体層のソース・ドレ
イン領域に不純物を導入する工程とを含んでいる。
【００１７】この製造方法によれば、半導体層のチャネ
ル領域の央部を除く領域上に誘電率の小さい第１のゲー
ト絶縁膜を形成し、半導体層のチャネル領域の央部上に
誘電率の大きい第２のゲート絶縁膜を形成するという簡
単な方法により、ゲート絶縁膜の誘電率をチャネル領域
の央部上よりソース・ドレイン領域の近傍を小さくする
ことができ、ＯＦＦ電流が低く、素子特性のばらつきが
少なく再現性の高い薄膜トランジスタを実現でき、製造
歩留りも向上できる。
ル領域の央部を除く領域上に誘電率の小さい第１のゲー
ト絶縁膜を形成し、半導体層のチャネル領域の央部上に
誘電率の大きい第２のゲート絶縁膜を形成するという簡
単な方法により、ゲート絶縁膜の誘電率をチャネル領域
の央部上よりソース・ドレイン領域の近傍を小さくする
ことができ、ＯＦＦ電流が低く、素子特性のばらつきが
少なく再現性の高い薄膜トランジスタを実現でき、製造
歩留りも向上できる。
【００１８】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しながら説明する。 〔第１の実施の形態〕図１は本発明の第１の実施の形態
における薄膜トランジスタの製造方法を示す工程断面図
である。
て図面を参照しながら説明する。 〔第１の実施の形態〕図１は本発明の第１の実施の形態
における薄膜トランジスタの製造方法を示す工程断面図
である。
【００１９】この第１の実施の形態の薄膜トランジスタ
は、図１（ｅ）に示すように、ガラス基板１０の表面に
形成した絶縁膜２０上に、チャネル領域５６およびソー
ス・ドレイン領域５５を有するポリシリコン薄膜（半導
体層）５０を設け、このポリシリコン薄膜５０上に第１
および第２のゲート絶縁膜６０，７０を介してゲート電
極８０を設け、全面に形成した絶縁膜９０上にコンタク
トホールを介してソース・ドレイン領域５５と接続した
ソース・ドレイン電極９５を設けている。第１のゲート
絶縁膜６０は、チャネル領域５６のソース・ドレイン領
域５５近傍を除く央部上には設けていない、すなわちチ
ャネル領域５６の央部上は第１のゲート絶縁膜６０の非
形成部とすることにより、ゲート絶縁膜（６０，７０）
の膜厚をチャネル領域５６の央部上よりもソース・ドレ
イン領域５５の近傍を厚くしている。
は、図１（ｅ）に示すように、ガラス基板１０の表面に
形成した絶縁膜２０上に、チャネル領域５６およびソー
ス・ドレイン領域５５を有するポリシリコン薄膜（半導
体層）５０を設け、このポリシリコン薄膜５０上に第１
および第２のゲート絶縁膜６０，７０を介してゲート電
極８０を設け、全面に形成した絶縁膜９０上にコンタク
トホールを介してソース・ドレイン領域５５と接続した
ソース・ドレイン電極９５を設けている。第１のゲート
絶縁膜６０は、チャネル領域５６のソース・ドレイン領
域５５近傍を除く央部上には設けていない、すなわちチ
ャネル領域５６の央部上は第１のゲート絶縁膜６０の非
形成部とすることにより、ゲート絶縁膜（６０，７０）
の膜厚をチャネル領域５６の央部上よりもソース・ドレ
イン領域５５の近傍を厚くしている。
【００２０】このように構成される薄膜トランジスタの
製造方法について以下に説明する。まず、コーニング社
製７０５９あるいは１７３７等の低アルカリガラス基板
１０上に、アンダーコーテイング膜としてＣＶＤ法を用
いて酸化シリコンなどの絶縁膜２０を１００ｎｍから２
００ｎｍ堆積する。その上に非晶質シリコン薄膜３０を
プラズマＣＶＤ法やスパッタ法を用いて３０ｎｍから８
５ｎｍ堆積する（図１（ａ））。
製造方法について以下に説明する。まず、コーニング社
製７０５９あるいは１７３７等の低アルカリガラス基板
１０上に、アンダーコーテイング膜としてＣＶＤ法を用
いて酸化シリコンなどの絶縁膜２０を１００ｎｍから２
００ｎｍ堆積する。その上に非晶質シリコン薄膜３０を
プラズマＣＶＤ法やスパッタ法を用いて３０ｎｍから８
５ｎｍ堆積する（図１（ａ））。
【００２１】その後、エキシマレーザやアルゴンレーザ
によって非晶質シリコン薄膜３０を結晶化し、パターニ
ングして島状のポリシリコン薄膜５０とする。この上に
第１のゲート絶縁膜６０として酸化シリコン膜をＣＶＤ
法にて１００ｎｍから２００ｎｍ堆積する（図１
（ｂ））。つぎに、ポリシリコン薄膜５０のチャネル領
域５６のソース・ドレイン領域５５近傍を除く央部上の
第１のゲート絶縁膜６０をエッチング除去し、この上に
第２のゲート絶縁膜７０を形成する（図１（ｃ））。こ
の第２のゲート絶縁膜７０としては酸化シリコン，酸化
タンタル，酸化アルミニウム（アルミナ）あるいは窒化
シリコン等を用いる。
によって非晶質シリコン薄膜３０を結晶化し、パターニ
ングして島状のポリシリコン薄膜５０とする。この上に
第１のゲート絶縁膜６０として酸化シリコン膜をＣＶＤ
法にて１００ｎｍから２００ｎｍ堆積する（図１
（ｂ））。つぎに、ポリシリコン薄膜５０のチャネル領
域５６のソース・ドレイン領域５５近傍を除く央部上の
第１のゲート絶縁膜６０をエッチング除去し、この上に
第２のゲート絶縁膜７０を形成する（図１（ｃ））。こ
の第２のゲート絶縁膜７０としては酸化シリコン，酸化
タンタル，酸化アルミニウム（アルミナ）あるいは窒化
シリコン等を用いる。
【００２２】つぎに、ゲート電極８０としてアルミニウ
ムあるいはアルミニウム合金をスパッタ法で３０００Å
程度堆積し、パターニングする。その後、ゲート電極８
０をマスクとしてリンやホウ素等の不純物をイオン注入
法によりポリシリコン薄膜５０の一部領域に導入しソー
ス・ドレイン領域５５を形成し、ゲート電極８０直下の
不純物が導入されていない領域がチャネル領域５６とな
る（図１（ｄ））。
ムあるいはアルミニウム合金をスパッタ法で３０００Å
程度堆積し、パターニングする。その後、ゲート電極８
０をマスクとしてリンやホウ素等の不純物をイオン注入
法によりポリシリコン薄膜５０の一部領域に導入しソー
ス・ドレイン領域５５を形成し、ゲート電極８０直下の
不純物が導入されていない領域がチャネル領域５６とな
る（図１（ｄ））。
【００２３】つぎに、絶縁膜９０として例えば酸化シリ
コン膜を２００ｎｍ以上堆積し、コンタクトホールを形
成後、アルミニウムあるいはアルミニウム合金にてソー
ス・ドレイン電極９５を形成する（図１（ｅ））。以上
のようにこの実施の形態によれば、ゲート絶縁膜（６
０，７０）の膜厚をチャネル領域５６の央部上よりもソ
ース・ドレイン領域５５の近傍を厚くしたことにより、
ゲート絶縁膜（６０，７０）の単位面積当りの静電容量
が、チャネル領域５６上の央部よりソース・ドレイン領
域５５の近傍の方が小さくなり、ソース・ドレイン領域
５５近傍に過度のゲート電界が加わらず、ＯＦＦ電流が
低くなる。また、チャネル領域５６のソース・ドレイン
領域５５近傍を除く央部上の第１のゲート絶縁膜６０を
エッチング除去し、この上に第２のゲート絶縁膜７０を
形成することにより、容易に、ゲート絶縁膜（６０，７
０）の膜厚をチャネル領域５６の央部上よりもソース・
ドレイン領域５５の近傍を厚くすることができるため、
素子特性のばらつきが少なく再現性の高い薄膜トランジ
スタを実現でき、製造歩留りも向上できる。
コン膜を２００ｎｍ以上堆積し、コンタクトホールを形
成後、アルミニウムあるいはアルミニウム合金にてソー
ス・ドレイン電極９５を形成する（図１（ｅ））。以上
のようにこの実施の形態によれば、ゲート絶縁膜（６
０，７０）の膜厚をチャネル領域５６の央部上よりもソ
ース・ドレイン領域５５の近傍を厚くしたことにより、
ゲート絶縁膜（６０，７０）の単位面積当りの静電容量
が、チャネル領域５６上の央部よりソース・ドレイン領
域５５の近傍の方が小さくなり、ソース・ドレイン領域
５５近傍に過度のゲート電界が加わらず、ＯＦＦ電流が
低くなる。また、チャネル領域５６のソース・ドレイン
領域５５近傍を除く央部上の第１のゲート絶縁膜６０を
エッチング除去し、この上に第２のゲート絶縁膜７０を
形成することにより、容易に、ゲート絶縁膜（６０，７
０）の膜厚をチャネル領域５６の央部上よりもソース・
ドレイン領域５５の近傍を厚くすることができるため、
素子特性のばらつきが少なく再現性の高い薄膜トランジ
スタを実現でき、製造歩留りも向上できる。
【００２４】なお、この実施の形態では、第１のゲート
絶縁膜６０に、チャネル領域５６の央部上を除去した非
形成部を設けたが、第１のゲート絶縁膜６０には非形成
部を設けずに、第２のゲート絶縁膜７０にチャネル領域
５６の央部上を除去した非形成部を設けても同様の効果
が得られる。 〔第２の実施の形態〕図２は本発明の第２の実施の形態
における薄膜トランジスタの製造方法を示す工程断面図
である。
絶縁膜６０に、チャネル領域５６の央部上を除去した非
形成部を設けたが、第１のゲート絶縁膜６０には非形成
部を設けずに、第２のゲート絶縁膜７０にチャネル領域
５６の央部上を除去した非形成部を設けても同様の効果
が得られる。 〔第２の実施の形態〕図２は本発明の第２の実施の形態
における薄膜トランジスタの製造方法を示す工程断面図
である。
【００２５】この第２の実施の形態の薄膜トランジスタ
は、図２（ｄ）に示すように、ガラス基板１１０の表面
に形成した絶縁膜１２０上に、チャネル領域１５６およ
びソース・ドレイン領域１５５を有するポリシリコン薄
膜（半導体層）１５０を設け、このポリシリコン薄膜１
５０上にゲート絶縁膜１６０を介してゲート電極１８０
を設け、全面に形成した絶縁膜１９０上にコンタクトホ
ールを介してソース・ドレイン領域１５５と接続したソ
ース・ドレイン電極１９５を設けている。そして、ゲー
ト絶縁膜１６０の膜厚を、チャネル領域１５６の央部上
を薄くし、ソース・ドレイン領域１５５の近傍を厚くし
ている。
は、図２（ｄ）に示すように、ガラス基板１１０の表面
に形成した絶縁膜１２０上に、チャネル領域１５６およ
びソース・ドレイン領域１５５を有するポリシリコン薄
膜（半導体層）１５０を設け、このポリシリコン薄膜１
５０上にゲート絶縁膜１６０を介してゲート電極１８０
を設け、全面に形成した絶縁膜１９０上にコンタクトホ
ールを介してソース・ドレイン領域１５５と接続したソ
ース・ドレイン電極１９５を設けている。そして、ゲー
ト絶縁膜１６０の膜厚を、チャネル領域１５６の央部上
を薄くし、ソース・ドレイン領域１５５の近傍を厚くし
ている。
【００２６】このように構成される薄膜トランジスタの
製造方法について以下に説明する。まず、コーニング社
製７０５９あるいは１７３７等の低アルカリガラス基板
１１０上に、アンダーコーテイング膜としてＣＶＤ法を
用いて酸化シリコンなどの絶縁膜１２０を１００ｎｍか
ら２００ｎｍ堆積する。その上に非晶質シリコン薄膜１
３０をプラズマＣＶＤ法やスパッタ法を用いて３０ｎｍ
から８５ｎｍ堆積する（図２（ａ））。
製造方法について以下に説明する。まず、コーニング社
製７０５９あるいは１７３７等の低アルカリガラス基板
１１０上に、アンダーコーテイング膜としてＣＶＤ法を
用いて酸化シリコンなどの絶縁膜１２０を１００ｎｍか
ら２００ｎｍ堆積する。その上に非晶質シリコン薄膜１
３０をプラズマＣＶＤ法やスパッタ法を用いて３０ｎｍ
から８５ｎｍ堆積する（図２（ａ））。
【００２７】その後、エキシマレーザやアルゴンレーザ
によって非晶質シリコン薄膜１３０を結晶化し、パター
ニングして島状のポリシリコン薄膜１５０とする。この
上にゲート絶縁膜１６０として酸化シリコン，酸化タン
タル，酸化アルミニウムあるいは窒化シリコン膜をＣＶ
Ｄ法やプラズマＣＶＤ法あるいはスパッタ法にて２００
ｎｍ程度堆積する（図２（ｂ））。
によって非晶質シリコン薄膜１３０を結晶化し、パター
ニングして島状のポリシリコン薄膜１５０とする。この
上にゲート絶縁膜１６０として酸化シリコン，酸化タン
タル，酸化アルミニウムあるいは窒化シリコン膜をＣＶ
Ｄ法やプラズマＣＶＤ法あるいはスパッタ法にて２００
ｎｍ程度堆積する（図２（ｂ））。
【００２８】つぎに、ゲート絶縁膜１６０の一部、すな
わちポリシリコン薄膜１５０のチャネル領域１５６のソ
ース・ドレイン領域１５５の近傍を除く央部上の部分を
エッチングしてその部分の膜厚を薄くする。その後、ゲ
ート電極１８０としてアルミニウムあるいはアルミニウ
ム合金をスパッタ法で３０００Å程度堆積し、パターニ
ングする。その後、ゲート電極１８０をマスクとしてリ
ンやホウ素等の不純物をイオン注入法によりポリシリコ
ン薄膜１５０の一部領域に導入しソース・ドレイン領域
１５５を形成し、ゲート電極１８０直下の不純物が導入
されていない領域がチャネル領域１５６となる（図１
（ｃ））。
わちポリシリコン薄膜１５０のチャネル領域１５６のソ
ース・ドレイン領域１５５の近傍を除く央部上の部分を
エッチングしてその部分の膜厚を薄くする。その後、ゲ
ート電極１８０としてアルミニウムあるいはアルミニウ
ム合金をスパッタ法で３０００Å程度堆積し、パターニ
ングする。その後、ゲート電極１８０をマスクとしてリ
ンやホウ素等の不純物をイオン注入法によりポリシリコ
ン薄膜１５０の一部領域に導入しソース・ドレイン領域
１５５を形成し、ゲート電極１８０直下の不純物が導入
されていない領域がチャネル領域１５６となる（図１
（ｃ））。
【００２９】つぎに、絶縁膜１９０として例えば酸化シ
リコン膜を２００ｎｍ以上堆積し、コンタクトホールを
形成後、アルミニウムあるいはアルミニウム合金にてソ
ース・ドレイン電極１９５を形成する（図１（ｄ））。
以上のようにこの実施の形態によれば、ポリシリコン薄
膜１５０のチャネル領域１５６の央部上のゲート絶縁膜
１６０をエッチングして膜厚を薄くするという簡単な方
法により、ゲート絶縁膜１６０の膜厚をチャネル領域１
５６の央部上よりもソース・ドレイン領域１５５の近傍
を厚くすることができ、第１の実施の形態と同様の効果
を得ることができる。
リコン膜を２００ｎｍ以上堆積し、コンタクトホールを
形成後、アルミニウムあるいはアルミニウム合金にてソ
ース・ドレイン電極１９５を形成する（図１（ｄ））。
以上のようにこの実施の形態によれば、ポリシリコン薄
膜１５０のチャネル領域１５６の央部上のゲート絶縁膜
１６０をエッチングして膜厚を薄くするという簡単な方
法により、ゲート絶縁膜１６０の膜厚をチャネル領域１
５６の央部上よりもソース・ドレイン領域１５５の近傍
を厚くすることができ、第１の実施の形態と同様の効果
を得ることができる。
【００３０】なお、この実施の形態では、ゲート絶縁膜
１６０を１層からなる絶縁膜で形成したが、ゲート絶縁
膜１６０として複数種類の多層からなる絶縁膜で形成し
ても構わない。 〔第３の実施の形態〕図３は本発明の第３の実施の形態
における薄膜トランジスタの製造方法を示す工程断面図
である。
１６０を１層からなる絶縁膜で形成したが、ゲート絶縁
膜１６０として複数種類の多層からなる絶縁膜で形成し
ても構わない。 〔第３の実施の形態〕図３は本発明の第３の実施の形態
における薄膜トランジスタの製造方法を示す工程断面図
である。
【００３１】この第３の実施の形態の薄膜トランジスタ
は、図３（ｅ）に示すように、ガラス基板２１０の表面
に形成した絶縁膜２２０上に、チャネル領域２５６およ
びソース・ドレイン領域２５５を有するポリシリコン薄
膜（半導体層）２５０を設け、このポリシリコン薄膜２
５０上に第１および第２のゲート絶縁膜２６０，２７０
を介してゲート電極２８０を設け、全面に形成した絶縁
膜２９０上にコンタクトホールを介してソース・ドレイ
ン領域２５５と接続したソース・ドレイン電極２９５を
設けている。チャネル領域２５６のソース・ドレイン領
域２５５近傍を除く央部上に第２のゲート絶縁膜２７０
を設け、それ以外の領域に第１のゲート絶縁膜２６０を
設けてあり、第１のゲート絶縁膜２６０の誘電率を
ε1 、第２のゲート絶縁膜２７０の誘電率をε2 とした
とき、ε1 ＜ε2 として、チャネル領域２５６の央部上
よりソース・ドレイン領域２５５の近傍のゲート絶縁膜
の誘電率を小さくしている。
は、図３（ｅ）に示すように、ガラス基板２１０の表面
に形成した絶縁膜２２０上に、チャネル領域２５６およ
びソース・ドレイン領域２５５を有するポリシリコン薄
膜（半導体層）２５０を設け、このポリシリコン薄膜２
５０上に第１および第２のゲート絶縁膜２６０，２７０
を介してゲート電極２８０を設け、全面に形成した絶縁
膜２９０上にコンタクトホールを介してソース・ドレイ
ン領域２５５と接続したソース・ドレイン電極２９５を
設けている。チャネル領域２５６のソース・ドレイン領
域２５５近傍を除く央部上に第２のゲート絶縁膜２７０
を設け、それ以外の領域に第１のゲート絶縁膜２６０を
設けてあり、第１のゲート絶縁膜２６０の誘電率を
ε1 、第２のゲート絶縁膜２７０の誘電率をε2 とした
とき、ε1 ＜ε2 として、チャネル領域２５６の央部上
よりソース・ドレイン領域２５５の近傍のゲート絶縁膜
の誘電率を小さくしている。
【００３２】このように構成される薄膜トランジスタの
製造方法について以下に説明する。まず、コーニング社
製７０５９あるいは１７３７等の低アルカリガラス基板
２１０にアンダーコーテイング膜としてＣＶＤ法を用い
て酸化シリコンなどの絶縁膜２２０を１００ｎｍから２
００ｎｍ堆積する。その上に非晶質シリコン薄膜２３０
をプラズマＣＶＤ法やスパッタ法を用いて３０ｎｍから
８５ｎｍ堆積する（図３（ａ））。
製造方法について以下に説明する。まず、コーニング社
製７０５９あるいは１７３７等の低アルカリガラス基板
２１０にアンダーコーテイング膜としてＣＶＤ法を用い
て酸化シリコンなどの絶縁膜２２０を１００ｎｍから２
００ｎｍ堆積する。その上に非晶質シリコン薄膜２３０
をプラズマＣＶＤ法やスパッタ法を用いて３０ｎｍから
８５ｎｍ堆積する（図３（ａ））。
【００３３】その後、エキシマレーザやアルゴンレーザ
によって非晶質シリコン薄膜２３０を結晶化し、パター
ニングして島状のポリシリコン薄膜２５０とする。この
上に第１のゲート絶縁膜２６０として酸化シリコン膜を
１００ｎｍから２００ｎｍ堆積する。その後、ポリシリ
コン薄膜２５０のチャネル領域２５６のソース・ドレイ
ン領域２５５近傍を除く央部上の第１のゲート絶縁膜２
６０をエッチング除去する（図３（ｂ））。
によって非晶質シリコン薄膜２３０を結晶化し、パター
ニングして島状のポリシリコン薄膜２５０とする。この
上に第１のゲート絶縁膜２６０として酸化シリコン膜を
１００ｎｍから２００ｎｍ堆積する。その後、ポリシリ
コン薄膜２５０のチャネル領域２５６のソース・ドレイ
ン領域２５５近傍を除く央部上の第１のゲート絶縁膜２
６０をエッチング除去する（図３（ｂ））。
【００３４】つぎに、第２のゲート絶縁膜２７０を形成
する。このとき第２のゲート絶縁膜２７０として、酸化
シリコン，酸化タンタル，酸化アルミニウム（アルミ
ナ）あるいは窒化シリコン等を全面に形成した後、例え
ばエッチバックして、第１のゲート絶縁膜２６０の除去
部分であるチャネル領域２５６の央部上に、第２のゲー
ト絶縁膜２７０を残存させる（図３（ｃ））。
する。このとき第２のゲート絶縁膜２７０として、酸化
シリコン，酸化タンタル，酸化アルミニウム（アルミ
ナ）あるいは窒化シリコン等を全面に形成した後、例え
ばエッチバックして、第１のゲート絶縁膜２６０の除去
部分であるチャネル領域２５６の央部上に、第２のゲー
ト絶縁膜２７０を残存させる（図３（ｃ））。
【００３５】つぎに、ゲート電極２８０としてアルミニ
ウムあるいはアルミニウム合金をスパッタ法で３０００
Å程度堆積し、パターニングする。その後、ゲート電極
２８０をマスクとしてリンやホウ素等の不純物をイオン
注入法によりポリシリコン薄膜２５０の一部領域に導入
しソース・ドレイン領域２５５を形成し、ゲート電極２
８０直下の不純物が導入されていない領域がチャネル領
域２５６となる（（図３（ｄ））。
ウムあるいはアルミニウム合金をスパッタ法で３０００
Å程度堆積し、パターニングする。その後、ゲート電極
２８０をマスクとしてリンやホウ素等の不純物をイオン
注入法によりポリシリコン薄膜２５０の一部領域に導入
しソース・ドレイン領域２５５を形成し、ゲート電極２
８０直下の不純物が導入されていない領域がチャネル領
域２５６となる（（図３（ｄ））。
【００３６】つぎに、絶縁膜２９０として例えば酸化シ
リコン膜を２００ｎｍ以上堆積し、コンタクトホールを
形成後、アルミニウムあるいはアルミニウム合金にてソ
ース・ドレイン電極２９５を形成する（（図３
（ｅ））。なお、第１のゲート絶縁膜２６０としては、
例えば、誘電率ε1 の小さい熱酸化膜またはスパッタ法
やＴＥＯＳ−ＣＶＤ法によるＳｉＯ2 （例えばε1 が
３．７）を用い、第２のゲート絶縁膜２７０としては、
例えば、誘電率ε2 の大きい常圧ＣＶＤ法によるＳｉＯ
2 （例えばε2 が４．６）を用いる。また、第１，第２
のゲート絶縁膜２６０，２７０として誘電率が３．７〜
４．６のＳｉＯ2 を用い、ε1 ＜ε2 であればよい。ま
た、第１のゲート絶縁膜２６０として誘電率ε 1 が３．
７〜４．６のＳｉＯ2 を用い、第２のゲート絶縁膜２７
０として、ＴａＯX （ε2 ＝２３），Ａｌ2 Ｏ3 （ε2
＝９〜１０），あるいはＳｉＮX （ε2＝６〜７．５）
を用いてもよい。
リコン膜を２００ｎｍ以上堆積し、コンタクトホールを
形成後、アルミニウムあるいはアルミニウム合金にてソ
ース・ドレイン電極２９５を形成する（（図３
（ｅ））。なお、第１のゲート絶縁膜２６０としては、
例えば、誘電率ε1 の小さい熱酸化膜またはスパッタ法
やＴＥＯＳ−ＣＶＤ法によるＳｉＯ2 （例えばε1 が
３．７）を用い、第２のゲート絶縁膜２７０としては、
例えば、誘電率ε2 の大きい常圧ＣＶＤ法によるＳｉＯ
2 （例えばε2 が４．６）を用いる。また、第１，第２
のゲート絶縁膜２６０，２７０として誘電率が３．７〜
４．６のＳｉＯ2 を用い、ε1 ＜ε2 であればよい。ま
た、第１のゲート絶縁膜２６０として誘電率ε 1 が３．
７〜４．６のＳｉＯ2 を用い、第２のゲート絶縁膜２７
０として、ＴａＯX （ε2 ＝２３），Ａｌ2 Ｏ3 （ε2
＝９〜１０），あるいはＳｉＮX （ε2＝６〜７．５）
を用いてもよい。
【００３７】以上のようにこの実施の形態によれば、チ
ャネル領域２５６の央部上に第２のゲート絶縁膜２７０
を設け、それ以外の領域に第１のゲート絶縁膜２６０を
設けてあり、チャネル領域２５６の央部上に設けた第２
のゲート絶縁膜２７０の誘電率よりもソース・ドレイン
領域２５５の近傍の第１のゲート絶縁膜２６０の誘電率
を小さくしたことにより、ゲート絶縁膜（２６０，２７
０）の単位面積当りの静電容量が、チャネル領域２５６
上の央部よりソース・ドレイン領域２５５の近傍の方が
小さくなり、ソース・ドレイン領域２５５近傍に過度の
ゲート電界が加わらず、ＯＦＦ電流が低くなる。また、
誘電率の異なる材料で第１，第２のゲート絶縁膜２６
０，２７０を形成することにより、容易に、ゲート絶縁
膜（２６０，２７０）の誘電率をチャネル領域２５６の
央部上よりもソース・ドレイン領域２５５の近傍を小さ
くすることができるため、素子特性のばらつきが少なく
再現性の高い薄膜トランジスタを実現でき、製造歩留り
も向上できる。
ャネル領域２５６の央部上に第２のゲート絶縁膜２７０
を設け、それ以外の領域に第１のゲート絶縁膜２６０を
設けてあり、チャネル領域２５６の央部上に設けた第２
のゲート絶縁膜２７０の誘電率よりもソース・ドレイン
領域２５５の近傍の第１のゲート絶縁膜２６０の誘電率
を小さくしたことにより、ゲート絶縁膜（２６０，２７
０）の単位面積当りの静電容量が、チャネル領域２５６
上の央部よりソース・ドレイン領域２５５の近傍の方が
小さくなり、ソース・ドレイン領域２５５近傍に過度の
ゲート電界が加わらず、ＯＦＦ電流が低くなる。また、
誘電率の異なる材料で第１，第２のゲート絶縁膜２６
０，２７０を形成することにより、容易に、ゲート絶縁
膜（２６０，２７０）の誘電率をチャネル領域２５６の
央部上よりもソース・ドレイン領域２５５の近傍を小さ
くすることができるため、素子特性のばらつきが少なく
再現性の高い薄膜トランジスタを実現でき、製造歩留り
も向上できる。
【００３８】なお、この実施の形態において、第１のゲ
ート絶縁膜２６０と第２のゲート絶縁膜２７０の形成順
序は逆でも構わない。また、加工方法は通常のフォトリ
ソグラフィとエッチング技術を用いてもよいし、フォト
レジストとドライエッチング装置を用いたエッチバック
法やＣＭＰ（chemical mechanical polish）のような
平坦化技術を用いてもよい。
ート絶縁膜２６０と第２のゲート絶縁膜２７０の形成順
序は逆でも構わない。また、加工方法は通常のフォトリ
ソグラフィとエッチング技術を用いてもよいし、フォト
レジストとドライエッチング装置を用いたエッチバック
法やＣＭＰ（chemical mechanical polish）のような
平坦化技術を用いてもよい。
【００３９】
【発明の効果】この発明によれば、ゲート絶縁膜の膜厚
をチャネル領域の央部上よりもソース・ドレイン領域の
近傍を厚くすることにより、または、ゲート絶縁膜の誘
電率をチャネル領域の央部上よりソース・ドレイン領域
の近傍を小さくすることにより、ゲート絶縁膜の単位面
積当りの静電容量がチャネル領域上の央部よりソース・
ドレイン領域の近傍の方が小さくなり、ソース・ドレイ
ン領域近傍に過度のゲート電界が加わらず、ＯＦＦ電流
が低くなる。また、ゲート絶縁膜の膜厚または誘電率を
上記のように調整するだけであるため、素子特性のばら
つきが少なく再現性の高い薄膜トランジスタを実現で
き、製造歩留りも向上できる。
をチャネル領域の央部上よりもソース・ドレイン領域の
近傍を厚くすることにより、または、ゲート絶縁膜の誘
電率をチャネル領域の央部上よりソース・ドレイン領域
の近傍を小さくすることにより、ゲート絶縁膜の単位面
積当りの静電容量がチャネル領域上の央部よりソース・
ドレイン領域の近傍の方が小さくなり、ソース・ドレイ
ン領域近傍に過度のゲート電界が加わらず、ＯＦＦ電流
が低くなる。また、ゲート絶縁膜の膜厚または誘電率を
上記のように調整するだけであるため、素子特性のばら
つきが少なく再現性の高い薄膜トランジスタを実現で
き、製造歩留りも向上できる。
【図１】本発明の第１の実施の形態における薄膜トラン
ジスタの製造方法を示す工程断面図である。
ジスタの製造方法を示す工程断面図である。
【図２】本発明の第２の実施の形態における薄膜トラン
ジスタの製造方法を示す工程断面図である。
ジスタの製造方法を示す工程断面図である。
【図３】本発明の第３の実施の形態における薄膜トラン
ジスタの製造方法を示す工程断面図である。
ジスタの製造方法を示す工程断面図である。
１０，１１０，２１０ ガラス基板 ２０，１２０，２２０ 絶縁膜 ３０，１３０，２３０ 非晶質シリコン薄膜 ５０，１５０，２５０ ポリシリコン薄膜（半導体層） ５５，１５５，２５５ ソース・ドレイン領域 ５６，１５６，２５６ チャネル領域 ６０，２６０ 第１のゲート絶縁膜 ７０，２７０ 第２のゲート絶縁膜 １６０ ゲート絶縁膜 ８０，１８０，２８０ ゲート電極 ９０，１９０，２９０ 絶縁膜 ９５，１９５，２９５ ソース・ドレイン電極
Claims (7)
- 【請求項１】 絶縁性基板上にチャネル領域およびソー
ス・ドレイン領域を有する半導体層を形成し、この半導
体層上にゲート絶縁膜を介してゲート電極を形成した薄
膜トランジスタであって、 前記ゲート絶縁膜の膜厚を、前記チャネル領域の央部上
よりも前記ソース・ドレイン領域の近傍を厚くしたこと
を特徴とする薄膜トランジスタ。 - 【請求項２】 ゲート絶縁膜は、半導体層上に形成した
第１のゲート絶縁膜と、この第１のゲート絶縁膜上に形
成した第２のゲート絶縁膜とからなり、前記半導体層の
チャネル領域の央部上に前記第１のゲート絶縁膜または
前記第２のゲート絶縁膜の非形成部を設けた請求項１記
載の薄膜トランジスタ。 - 【請求項３】 絶縁性基板上にチャネル領域およびソー
ス・ドレイン領域を有する半導体層を形成し、この半導
体層上にゲート絶縁膜を介してゲート電極を形成した薄
膜トランジスタであって、 前記ゲート絶縁膜の誘電率を、前記チャネル領域の央部
上より前記ソース・ドレイン領域の近傍を小さくしたこ
とを特徴とする薄膜トランジスタ。 - 【請求項４】 絶縁性基板上にチャネル領域およびソー
ス・ドレイン領域となる半導体層を形成する工程と、 前記半導体層のチャネル領域の央部を除く領域上に第１
のゲート絶縁膜を形成する工程と、 前記第１のゲート絶縁膜および前記半導体層上に第２の
ゲート絶縁膜を形成する工程と、 前記半導体層のチャネル領域上に前記第１および第２の
ゲート絶縁膜を介してゲート電極を形成する工程と、 前記ゲート電極をマスクとして前記半導体層のソース・
ドレイン領域に不純物を導入する工程とを含む薄膜トラ
ンジスタの製造方法。 - 【請求項５】 絶縁性基板上にチャネル領域およびソー
ス・ドレイン領域となる半導体層を形成する工程と、 前記半導体層上に第１のゲート絶縁膜を形成する工程
と、 前記第１のゲート絶縁膜の前記半導体層のチャネル領域
の央部上を除く領域上に第２のゲート絶縁膜を形成する
工程と、 前記半導体層のチャネル領域上に前記第１および第２の
ゲート絶縁膜を介してゲート電極を形成する工程と、 前記ゲート電極をマスクとして前記半導体層のソース・
ドレイン領域に不純物を導入する工程とを含む薄膜トラ
ンジスタの製造方法。 - 【請求項６】 絶縁性基板上にチャネル領域およびソー
ス・ドレイン領域となる半導体層を形成する工程と、 前記半導体層上にゲート絶縁膜を形成する工程と、 前記半導体層のチャネル領域の央部上の前記ゲート絶縁
膜をエッチングして膜厚を薄くする工程と、 前記半導体層のチャネル領域上に前記ゲート絶縁膜を介
してゲート電極を形成する工程と、 前記ゲート電極をマスクとして前記半導体層のソース・
ドレイン領域に不純物を導入する工程とを含む薄膜トラ
ンジスタの製造方法。 - 【請求項７】 絶縁性基板上にチャネル領域およびソー
ス・ドレイン領域となる半導体層を形成する工程と、 前記半導体層のチャネル領域の央部を除く領域上に誘電
率の小さい第１のゲート絶縁膜を形成する工程と、 前記半導体層のチャネル領域の央部上に誘電率の大きい
第２のゲート絶縁膜を形成する工程と、 前記半導体層のチャネル領域上に前記第１および第２の
ゲート絶縁膜を介してゲート電極を形成する工程と、 前記ゲート電極をマスクとして前記半導体層のソース・
ドレイン領域に不純物を導入する工程とを含む薄膜トラ
ンジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8326615A JPH10173190A (ja) | 1996-12-06 | 1996-12-06 | 薄膜トランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8326615A JPH10173190A (ja) | 1996-12-06 | 1996-12-06 | 薄膜トランジスタおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10173190A true JPH10173190A (ja) | 1998-06-26 |
Family
ID=18189790
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8326615A Pending JPH10173190A (ja) | 1996-12-06 | 1996-12-06 | 薄膜トランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10173190A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000196099A (ja) * | 1998-12-28 | 2000-07-14 | Matsushita Electronics Industry Corp | 薄膜トランジスタおよびその製造方法 |
| JP2003007719A (ja) * | 2001-06-21 | 2003-01-10 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタおよびそれを用いた表示装置 |
| JP2006093652A (ja) * | 2004-09-20 | 2006-04-06 | Samsung Sdi Co Ltd | 有機薄膜トランジスタ及びこれを備えた平板表示装置 |
| KR100770729B1 (ko) | 2005-03-30 | 2007-10-30 | 세이코 엡슨 가부시키가이샤 | 반도체 장치의 제조 방법 및 전자 기기의 제조 방법 |
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