JPH10173496A - 位相補正回路 - Google Patents

Abstract

(57)【要約】 【課題】 入力信号のスキュー補正を自動的に且つ短時
間に行うことができ、もともと位相差を備えた信号間の
スキューについても調整可能な位相補正回路を提供す
る。 【解決手段】 複数の遅延回路１０１〜１０５により、
入力信号ＩＰＴをそれぞれ異なる遅延時間だけ遅らせた
遅延信号ＤＯ１〜ＤＯ５を生成し、また位相判定回路１
１０により、複数の遅延回路１０１〜１０５の出力信号
ＤＯ１〜ＤＯ５の位相が、所定の位相判定期間内に入っ
ているか否かを判定し、位相判定回路１１０により遅延
回路の出力信号の位相が位相判定期間内に入っていると
判定された場合に、選択回路１２０によって、その遅延
回路の出力信号を当該位相補正回路の出力ＯＰＴとして
選択する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はスキューを制御する
位相補正回路に係り、特に、入力信号のスキュー補正を
自動的に且つ短時間に行うことができ、もともと位相差
を備えた信号間のスキューについても調整可能な位相補
正回路に関する。

【０００２】

【従来の技術】従来、ディジタル回路においては、クロ
ック信号等の制御信号を半導体チップ上或いは回路基板
上の回路構成要素に分配して、回路動作の制御を行って
いる。各回路構成要素が半導体チップ上或いは回路基板
上の様々な位置に無秩序に配置されている場合には、制
御信号の伝搬する配線距離が異なり、その結果、伝搬遅
延に起因する各回路構成要素における制御信号の到達時
間の差は、スキューと称されて、クロック重なり等の問
題として顕在化する。

【０００３】また、半導体チップ上或いは回路基板上の
回路構成要素の配置や制御信号の配線手法により、制御
信号配線を等長化させるなどしてスキューを減少させる
ことはできるが、完全に無くすことはできない。このス
キューの制御は、特に、近年の回路動作周波数の増加に
伴って、ディジタル回路設計における重要な解決すべき
課題となっている。

【０００４】このようなスキューの制御・調整を行うた
め、従来より種々のスキュー補正回路が提案されてい
る。例えば、米国特許公報「ＵＳ Ｐａｔｅｎｔ ５，
４１４，３８１」に開示の”ＭＥＴＨＯＤ ＯＦ ＡＤ
ＪＵＳＴＩＮＧ ＦＯＲ ＣＬＯＣＫ ＳＫＥＷ：クロ
ックスキューの調整方法”（第１の従来例）では、遅延
回路の遅延値をオシロスコープ等で観測しながら、手動
で遅延時間を調整する方法が提案されている。

【０００５】また、米国特許公報「ＵＳ Ｐａｔｅｎｔ
５，３８４，７８１」に開示の”ＡＵＴＯＭＡＴＩＣ
ＳＫＥＷ ＣＡＬＩＢＲＡＴＩＯＮ ＦＯＲ ＭＵＬ
ＴＩ−ＣＨＡＮＮＥＬ ＳＩＧＮＡＬ ＳＯＵＲＣＥ
Ｓ：マルチチャンネル信号源に対する自動スキュー調
整”（第２の従来例）では、コントローラ（マイクロプ
ロセッサ）及び位相判定回路を用いて、自動的に遅延時
間を調整する方法が提案されている。

【０００６】

【発明が解決しようとする課題】しかしながら、上記第
１の従来例のクロックスキューのー調整方法において
は、遅延時間の調整を手動で行うため、調整に時間と手
間を要し、また、調整が必要なときに必ず所望の遅延調
整ができるという保証がないという問題点があった。

【０００７】また、上記第２の従来例のマルチチャンネ
ル信号源に対する自動スキュー調整では、調整動作がシ
ーケンシャルであるために、調整に時間を要し、また、
マイクロプロセッサを必要とすることから回路規模が大
きくなる可能性があるという問題点があった。

【０００８】更に、第２の従来例の調整方法では、位相
判定回路によって信号の位相差がゼロであることを判定
できるのみであることから、もともと位相差を備えてい
る信号の比較には適用できないという問題点もあった。
例えば、ＤＳ−ＬＩＮＫコーディングされたデータ信号
とストローブ信号間のスキュー等については、一時に何
れか一方の信号しかレベル遷移を行わないため、双方の
信号が共にスキューを持つ場合にはこのスキューの判定
を行うことができず、スキュー調整を行うことはできな
い。

【０００９】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、スキュー補正を自動的にかつ短
時間に行うことができ、また、もともと位相差を備えた
信号間のスキューも調整可能な位相補正回路を提供する
ことにある。

【００１０】

【課題を解決するための手段】上記課題を解決するため
に、本発明の位相補正回路は、入力信号をそれぞれ異な
る遅延時間だけ遅らせて出力する複数の遅延回路と、前
記複数の遅延回路の出力信号の位相が、所定期間内に入
っているか否かを判定する位相判定回路と、前記位相判
定回路により前記遅延回路の出力信号の位相が所定期間
内に入っていると判定された場合に、その遅延回路の出
力信号を選択して出力する選択回路とを備えるものであ
る。

【００１１】また、本発明の位相補正回路は、前記位相
判定回路は、前記複数の遅延回路と個々に対応して、対
応する遅延回路の出力信号の位相が所定期間内に入って
いるか否かを判定するサブ位相判定回路を複数個備える
ものである。

【００１２】また、本発明の位相補正回路は、前記選択
回路は、前記サブ位相判定回路により、対応する遅延回
路の出力信号の位相が所定期間内に入っていると判定さ
れた場合には、その遅延回路の出力信号を出力し、入っ
ていないと判定された場合には出力をハイインピーダン
ス状態とする複数の出力選択部を備えるものである。

【００１３】また、本発明の位相補正回路は、前記サブ
位相判定回路は、対応する遅延回路の出力信号を前記所
定期間の開始タイミングで記憶する第１の記憶手段と、
対応する遅延回路の出力信号を前記所定期間の終了タイ
ミングで記憶する第２の記憶手段とを有し、前記第１の
記憶手段の内容と前記第２記憶手段の内容とが異なる場
合に真値となり、一致する場合に偽値となる信号を出力
する。

【００１４】また、本発明の位相補正回路は、前記複数
の遅延回路の出力は、真値及び偽値をそれぞれ表す電圧
レベルについて駆動能力が同じものである。

【００１５】また、本発明の位相補正回路は、所定の基
準信号を所定時間だけ遅らせて、前記所定期間の開始タ
イミングを規定する開始タイミング信号を出力する第１
の可変遅延回路と、前記基準信号を所定時間だけ遅らせ
て、前記所定期間の終了タイミングを規定する終了タイ
ミング信号を出力する第２の可変遅延回路とを備えるも
のである。

【００１６】更に、好適には、本発明の位相補正回路
は、複数段直列に接続される。

【００１７】本発明の位相補正回路によれば、複数の遅
延回路により、入力信号をそれぞれ異なる遅延時間だけ
遅らせた遅延信号が生成され、また位相判定回路によ
り、複数の遅延回路の出力信号の位相が、所定の位相判
定期間内に入っているか否かが判定される。そして、位
相判定回路により遅延回路の出力信号の位相が位相判定
期間内に入っていると判定された場合に、選択回路によ
って、その遅延回路の出力信号が当該位相補正回路の出
力として選択される。

【００１８】このように、入力信号を遅延させた信号の
エッジが所定の位相判定期間内に入るように遅延回路を
選択することで入力信号の遅延時間を調整して、遅延時
間だけ遅延させた入力信号を出力信号とするので、スキ
ュー補正を自動的にかつ短時間に行うことができ、ま
た、もともと位相差を備えた信号間のスキューも調整可
能である。

【００１９】また、本発明の位相補正回路によれば、複
数の遅延回路と個々に対応して設けられたサブ位相判定
回路により、そのサブ位相判定回路に対応する遅延回路
の出力信号の位相が位相判定期間内に入っていると判定
された場合には、遅延回路の出力信号が出力され、そう
でない場合には出力がハイインピーダンス状態に保持さ
れる。

【００２０】これにより、例えば、回路設計の段階で、
遅延回路，サブ位相判定回路及びセレクタの組の数を任
意に設定し、遅延回路の遅延時間の刻みを任意に設定す
れば、スキュー調整の調整精度や調整範囲を、設計仕様
に応じた精度や範囲に設定することが可能となる。ま
た、複数のサブ位相判定回路において、対応する遅延回
路の出力信号の位相が位相判定期間内に入っていると判
定された場合、即ち、複数のセレクタの出力が衝突した
場合でも、複数のセレクタ出力を平均したかたちで最終
的な出力を得ることができ、タイミング的な精度を向上
させることができる。

【００２１】また、本発明の位相補正回路では、基準信
号に基づいて、第１の可変遅延回路により開始タイミン
グ信号が、第２の可変遅延回路により終了タイミング信
号がそれぞれ出力されて、位相判定期間が規定される。
サブ位相判定回路では、サブ位相判定回路に対応する遅
延回路の出力信号が、開始タイミング信号の制御で第１
の記憶手段に、また終了タイミング信号の制御で第２の
記憶手段にそれぞれ記憶される。そして、第１の記憶手
段の内容と第２記憶手段の内容とが異なる場合に、遅延
回路の出力信号の位相が位相判定期間内に入っている旨
を示すべく出力が真値され、そうでない場合に出力が偽
値とされる。

【００２２】このように、所望の位相判定期間を規定し
て、入力信号を遅延させた信号のエッジが位相判定期間
内に入るように遅延回路を選択することで入力信号の遅
延時間を調整して、遅延時間だけ遅延させた入力信号を
出力信号とするので、スキュー補正を自動的にかつ短時
間に行うことができ、また、もともと位相差を備えた信
号間のスキューも調整可能である。

【００２３】更に、本発明の位相補正回路では、位相補
正回路の出力を次段の位相補正回路の入力信号として複
数段直列に接続するようにしている。例えば、後段の位
相補正回路に行くにつれて、位相補正回路の位相調整期
間を小さく設定し、また、遅延回路の遅延時間の刻みを
小さく設定していくことで、よりきめの細かいスキュー
調整を行うことが可能となる。

【００２４】

【発明の実施の形態】以下、本発明の位相補正回路の実
施形態について、〔第１の実施形態〕，〔第２の実施形
態〕の順に図面を参照して詳細に説明する。

【００２５】〔第１の実施形態〕図１は本発明の第１の
実施形態に係る位相補正回路の構成図である。本実施形
態の位相補正回路は、入力信号ＩＰＴを遅らせた信号の
立ち上がりエッジの位相が所定の位相判定期間内に入る
ように遅延値を決定し、この遅延値だけ遅延させた入力
信号を出力するものである。

【００２６】図１において、本実施形態の位相補正回路
は、主な構成要素として、入力信号ＩＰＴをそれぞれ異
なる遅延時間ＴＤ１〜ＴＤ５だけ遅らせて出力する５個
の遅延回路１０１〜１０５と、遅延回路１０１〜１０５
の出力信号ＤＯ１〜ＤＯ５の立ち上がりエッジの位相
が、所定の位相判定期間内に入っているか否かを判定す
る位相判定回路１１０と、位相判定回路１１０により遅
延回路１０１〜１０５の出力信号ＤＯ１〜ＤＯ５の位相
が位相判定期間内に入っていると判定された場合に、こ
の位相判定期間内に入っている遅延回路の出力信号を当
該位相補正回路の出力として選択する選択回路１２０と
を備えて構成されている。

【００２７】また、その他の構成要素としては、基準信
号ＢＣＫから位相判定期間の開始タイミング及び終了タ
イミングを生成する第１の可変遅延回路１３１及び第２
の可変遅延回路１３２と、遅延回路１０１〜１０５の出
力信号ＤＯ１〜ＤＯ５をドライブするバッファ１４１〜
１４５と、第１の可変遅延回路１３１及び第２の可変遅
延回路１３２の出力信号ＬＤＣＫ及びＴＬＣＫをドライ
ブするバッファ１５１，１５２と、選択回路１２０の出
力をドライブするバッファ１５０とを備えている。

【００２８】以下では、図２のタイミングチャート、並
びに、図３及び図４の説明図を参照して、本実施形態の
位相補正回路の各構成要素の動作・作用を詳細に説明す
る。

【００２９】先ず、第１の可変遅延回路１３１は、図２
（ａ）及び（ｂ）に示すように、基準信号ＢＣＫを所定
時間ＴＬＤだけ遅らせて、位相判定期間ＴＰの開始タイ
ミングを開始タイミング信号ＬＤＣＫの立ち上がりエッ
ジとして規定する。また、第２の可変遅延回路１３２
は、図２（ａ）及び（ｃ）に示すように、基準信号ＢＣ
Ｋを所定時間ＴＴＬだけ遅らせて、位相判定期間ＴＰの
終了タイミングを終了タイミング信号ＴＬＣＫの立ち上
がりエッジとして規定する。

【００３０】また、遅延回路１０１〜１０５は、図２
（ｅ）から（ｉ）までに示すように、図２（ｄ）に示す
入力信号ＩＰＴを、それぞれ異なる遅延時間ＴＤ１〜Ｔ
Ｄ５だけ遅らせた出力信号ＤＯ１〜ＤＯ５を生成するも
のである。

【００３１】また、位相判定回路１１０は、５個の遅延
回路１０１〜１０５と個々に対応して、それぞれ対応す
る遅延回路の出力信号の立ち上がりエッジの位相が位相
判定期間ＴＰ内に入っているか否かを判定する５個のサ
ブ位相判定回路１１１〜１１５を備えて構成されてい
る。

【００３２】サブ位相判定回路１１１は、Ｄ型のフリッ
プフロップ２０１，２０２、ラッチ２０３、ＮＯＴゲー
ト回路２０４及び２入力ＮＡＮＤゲート回路２０５を備
えて構成され、他のサブ位相判定回路１１２〜１１５に
ついても、その構成はサブ位相判定回路１１１と同様で
ある。

【００３３】例えば、サブ位相判定回路１１１では、フ
リップフロップ２０１は、第１の記憶手段に該当し、対
応する遅延回路１０１の出力信号ＤＯ１を位相判定期間
ＴＰの開始タイミングを示す開始タイミング信号ＬＤＣ
Ｋでサンプリングする。また、フリップフロップ２０２
は、第２の記憶手段に該当し、対応する遅延回路１０１
の出力信号ＤＯ１を位相判定期間ＴＰの終了タイミング
を示す終了タイミング信号ＴＬＣＫでサンプリングす
る。

【００３４】２入力ＮＡＮＤゲート回路２０５は、フリ
ップフロップ２０１の出力をＮＯＴゲート回路２０４に
よって反転した信号とフリップフロップ２０２の出力と
の否定論理積をとるものである。つまり、２入力ＮＡＮ
Ｄゲート回路２０５は、遅延回路１０１の出力信号ＤＯ
１について、位相判定期間ＴＰの開始タイミングで”
Ｌ”レベルであり且つ位相判定期間ＴＰの終了タイミン
グで”Ｈ”レベルである場合、即ち、立ち上がりエッジ
の位相が位相判定期間ＴＰ内に入っている場合に真値と
なり、そうでない場合に偽値となる信号を出力すること
となる。

【００３５】例えば、遅延回路１０１の出力信号ＤＯ１
が開始タイミング信号ＬＤＣＫより後に”Ｌ”レベルか
ら”Ｈ”レベルに変化すれば、フリップフロップ２０１
の出力は”０”になる。また、遅延回路１０１の出力信
号ＤＯ１が終了タイミング信号ＴＬＣＫより先に”Ｌ”
レベルから”Ｈ”レベルに変化すれば、フリップフロッ
プ２０１の出力は”１”になる。このように、２つのフ
リップフロップ２０１，２０２の出力がそれぞれ”
０”，”１”である時に、遅延回路１０１の出力信号Ｄ
Ｏ１が位相判定期間ＴＰ内に入っていることが分かる。

【００３６】また、ラッチ２０３は、２入力ＮＡＮＤゲ
ート回路２０５の出力をサンプリング信号ＳＭＰのタイ
ミングでラッチし、リセット信号ＲＳＴのタイミングで
リセットする。尚、該ラッチ２０３の出力が、サブ位相
判定回路１１１の出力である選択信号ＳＬ１として出力
される。また、他のサブ位相判定回路１１２〜１１５か
らは、同様にして選択信号ＳＬ２〜ＳＬ５が出力され
る。

【００３７】次に、選択回路１２０は、５個のサブ位相
判定回路１１１〜１１５に個々に対応した出力選択部と
しての５個のセレクタ１２１〜１２５を備えて構成され
ている。例えば、セレクタ１２１では、サブ位相判定回
路１１１において対応する遅延回路１０１の出力信号Ｄ
Ｌ１の立ち上がりエッジの位相が位相判定期間ＴＰ内に
入っていると判定され、選択信号ＳＬ１が真値として出
力された場合には、遅延回路１０１の出力信号ＤＬ１を
選択し、そうでない場合にはハイインピーダンス端子Ｈ
ｉＺを選択して出力をハイインピーダンス状態とする。

【００３８】ここで、５個のセレクタ１２１〜１２５の
出力は、布線論理和（Ｗｉｒｅｄ−ＯＲ）されるように
接続されており、布線論理和１３０の出力は、バッファ
１５０を介して当該位相補正回路の出力信号ＯＰＴとな
る。

【００３９】また、５個の遅延回路１０１〜１０５の出
力には、出力信号ＤＯ１〜ＤＯ５をドライブするバッフ
ァ１４１〜１４５が接続されている。バッファ１４１〜
１４５は、遅延回路１０１〜１０５の出力信号ＤＯ１〜
ＤＯ５を、真値”１”及び偽値”０”がそれぞれ表す電
圧レベル（”Ｈ”レベル及び”Ｌ”レベル）について駆
動能力が同じとなるようにするものである。

【００４０】図３に、バッファ１４１〜１４５の回路構
成図を示す。一般的なバッファの構成である、ＮＯＴゲ
ート回路３０１，ｐチャネルＭＯＳ（ＰＭＯＳ）トラン
ジスタ３０２及びｎチャネルＭＯＳ（ＮＭＯＳ）トラン
ジスタ３０３に加えて、ＰＭＯＳトランジスタ３０２の
ソースと電源電位ＶＣＣ間に接続された電流源３０４
（駆動電流Ｉ０）と、ＮＭＯＳトランジスタ３０３のド
レインと接地電位ＧＮＤ間に接続された電流源３０５
（駆動電流Ｉ０）とが付加された構成となっている。
尚、当該バッファの入力がＮＯＴゲート回路３０１に供
給され、ＮＯＴゲート回路３０１の出力は、ＰＭＯＳト
ランジスタ３０２及びＮＭＯＳトランジスタ３０３に接
続されている。また、ＰＭＯＳトランジスタ３０２のド
レインとＮＭＯＳトランジスタ３０３のソースは接続さ
れて、当該バッファの出力となる。

【００４１】つまり、電流源３０４及び電流源３０５に
より、出力ノードが真値”１”及び偽値”０”となる場
合に、それぞれが表す電圧レベルについて駆動能力が同
じとなるように、出力ノードに対して電流供給がなされ
る。

【００４２】次に、遅延時間等について具体的な数値を
適用して、本実施形態の位相補正回路の動作について説
明する。ここでは、遅延回路１０１〜１０５の遅延時間
ＴＤ１〜ＴＤ５を、それぞれ、ＴＤ１＝２［ｎｓ］，Ｔ
Ｄ２＝２．５［ｎｓ］，ＴＤ３＝３［ｎｓ］，ＴＤ４＝
３．５［ｎｓ］，ＴＤ５＝４［ｎｓ］に設定されている
ものとする。

【００４３】また、位相補正回路の仕様としては、入力
信号ＩＰＴの立ち上がりエッジの位相を基準信号ＢＣＫ
に対して３［ｎｓ］遅れに合わせるものとする。これよ
り、第１の可変遅延回路１３１の遅延時間ＴＬＤ及び第
２の可変遅延回路１３２の遅延時間ＴＴＬを、それぞ
れ、ＴＬＤ＝２．７５［ｎｓ］，ＴＴＬ＝３．２５［ｎ
ｓ］に設定し、０．５［ｎｓ］の位相判定期間ＴＰを規
定するものとする。

【００４４】入力信号ＩＰＴが基準信号ＢＣＫに対して
図２（ａ）及び（ｄ）の関係にあるとした場合、遅延回
路１０２の出力信号ＤＯ２についてのみ、位相判定期間
ＴＰの開始タイミングで”Ｌ”レベルであり且つ位相判
定期間ＴＰの終了タイミングで”Ｈ”レベルであるの
で、選択信号ＳＬ２のみが真値”１”で、その他の選択
信号ＳＬ１，ＳＬ２〜ＳＬ５は全て偽値”０”となり、
選択回路１２０は、遅延回路１０２の出力信号ＤＬ２を
選択し、バッファ１５０を介して当該位相補正回路の出
力信号ＯＰＴとして出力する。

【００４５】本具体例では、遅延回路，サブ位相判定回
路及びセレクタの組数を５個とし、遅延回路の遅延時間
刻みを０．５［ｎｓ］に設定されているので、±２［ｎ
ｓ］の範囲で精度０．５［ｎｓ］でスキューを調整でき
る。尚、遅延回路，サブ位相判定回路及びセレクタの組
数並びに遅延時間刻みを本具体例とは異なる構成とすれ
ば、スキュー調整の精度を更に上げたり、調整範囲を広
げたりすることも可能である。このように、遅延回路，
サブ位相判定回路及びセレクタの組の個数を任意に設定
し、また、遅延回路の遅延時間の刻みを任意に設定すれ
ば、スキュー調整の調整精度や調整範囲を、設計仕様に
応じた精度や範囲に設定することが可能となる。

【００４６】尚、図２の具体例では、遅延回路１０２の
出力信号ＤＯ２の立ち上がりエッジの位相のみが位相判
定期間ＴＰ内に入っている例を示したが、位相判定期間
ＴＰや遅延回路の遅延時間刻みの設定値によっては、複
数の遅延回路の出力信号の位相が位相判定期間ＴＰ内に
入ることも考えられる。このような場合には、出力信号
ＯＰＴにおいて複数のセレクタ出力が衝突することとな
る。

【００４７】しかしながら、本実施形態の位相補正回路
では、遅延回路１０１〜１０５の出力信号ＤＯ１〜ＤＯ
５を、”Ｈ”レベル及び”Ｌ”レベルについて駆動能力
が同じとなるようにするバッファ１４１〜１４５、並び
に、５個のセレクタ１２１〜１２５の出力を布線論理和
とする構成としているので、複数のセレクタ出力を平均
したかたちで最終的な出力信号ＯＰＴを得ることがで
き、タイミング的な精度を向上させることができる。

【００４８】図４には、位相判定期間ＴＰ内に、遅延回
路１０１の出力信号ＤＯ１及び遅延回路１０２の出力信
号ＤＯ２のそれぞれの立ち上がりエッジの位相が入る場
合のタイミングチャートを示している。このような場
合、本実施形態の位相補正回路では、出力信号ＯＰＴ
は、図４（ｃ）に示すように、遅延回路１０１の出力信
号ＤＯ１及び遅延回路１０２の出力信号ＤＯ２の中間的
な信号として得られることになる。

【００４９】以上説明したように、本実施形態の位相補
正回路によれば、入力信号ＩＰＴを遅延させた信号の立
ち上がりエッジの位相が、所定の位相判定期間ＴＰ内に
入るように遅延回路１０１〜１０５を選択することで入
力信号ＩＰＴの遅延時間をＴＤ１〜ＴＤ５の間で調整し
て、該選択された遅延時間だけ遅延させた入力信号を出
力信号ＯＰＴとするので、スキュー補正を自動的に且つ
短時間に行うことができ、また、もともと位相差を備え
た信号間のスキューも調整可能である。

【００５０】また、本実施形態の位相補正回路によれ
ば、基準信号ＢＣＫに基づく所望の位相判定期間ＴＰを
規定して、入力信号ＩＰＴを遅延させた信号の立ち上が
りエッジの位相が位相判定期間ＴＰ内に入るように遅延
回路１０１〜１０５を選択することで入力信号の遅延時
間をＴＤ１〜ＴＤ５の間で調整して、該選択された遅延
時間だけ遅延させた入力信号を出力信号ＯＰＴとするの
で、スキュー補正を自動的に且つ短時間に行うことがで
き、また、もともと位相差を備えた信号間のスキューも
調整可能である。

【００５１】〔第１の実施形態の変形例〕図１に示した
位相補正回路の位相判定回路１１０においては、各サブ
位相判定回路１１１〜１１５により、遅延回路１０１〜
１０５の出力信号ＤＯ１〜ＤＯ５の立ち上がりエッジの
位相が位相判定期間ＴＰ内に入っているか否かを判定し
て、位相判定期間ＴＰ内に入る遅延回路を選択すること
で入力信号ＩＰＴの遅延時間をＴＤ１〜ＴＤ５の間で調
整し、該遅延回路で遅延させた入力信号を出力信号ＯＰ
Ｔとすることとしたが、判定手法はこれに限定されるこ
とはない。

【００５２】即ち、各サブ位相判定回路において、遅延
回路１０１〜１０５の出力信号ＤＯ１〜ＤＯ５の立ち下
がりエッジの位相が位相判定期間ＴＰ内に入っているか
否かを判定、或いは、遅延回路１０１〜１０５の出力信
号ＤＯ１〜ＤＯ５の立ち上がりエッジ及び立ち下がりエ
ッジの位相が位相判定期間ＴＰ内に入っているか否かを
判定するようにして、位相判定期間ＴＰ内に入る遅延回
路を選択する構成としてもよい。

【００５３】図５は、第１の実施形態の変形例に係る位
相補正回路の位相判定回路５１０を中心とした部分的な
構成図である。本変形例では、サブ位相判定回路５１１
〜５１５は、遅延回路１０１〜１０５の出力信号ＤＯ１
〜ＤＯ５の立ち下がりエッジの位相が位相判定期間ＴＰ
内に入っているか否かを判定するものである。

【００５４】サブ位相判定回路５１１は、Ｄ型のフリッ
プフロップ２１１，２１２、ラッチ２１３、ＮＯＴゲー
ト回路２１４及び２入力ＮＡＮＤゲート回路２１５を備
えて構成され、他のサブ位相判定回路５１２〜５１５に
ついても、その構成はサブ位相判定回路５１１と同様で
ある。

【００５５】例えば、サブ位相判定回路５１１では、フ
リップフロップ２１１は、対応する遅延回路１０１の出
力信号ＤＯ１を位相判定期間ＴＰの開始タイミングを示
す開始タイミング信号ＬＤＣＫでサンプリングする。ま
た、フリップフロップ２１２は、対応する遅延回路１０
１の出力信号ＤＯ１を位相判定期間ＴＰの終了タイミン
グを示す終了タイミング信号ＴＬＣＫでサンプリングす
る。

【００５６】２入力ＮＡＮＤゲート回路２１５は、フリ
ップフロップ２１１の出力とフリップフロップ２１２の
出力をＮＯＴゲート回路２１４によって反転した信号と
の否定論理積をとるものである。つまり、２入力ＮＡＮ
Ｄゲート回路２１５は、遅延回路１０１の出力信号ＤＯ
１について、位相判定期間ＴＰの開始タイミングで”
Ｈ”レベルであり且つ位相判定期間ＴＰの終了タイミン
グで”Ｌ”レベルである場合、即ち、立ち下がりエッジ
の位相が位相判定期間ＴＰ内に入っている場合に真値と
なり、そうでない場合に偽値となる信号を出力すること
となる。

【００５７】また、ラッチ２１３は、２入力ＮＡＮＤゲ
ート回路２１５の出力をサンプリング信号ＳＭＰのタイ
ミングでラッチし、リセット信号ＲＳＴのタイミングで
リセットする。尚、該ラッチ２１３の出力が、サブ位相
判定回路５１１の出力である選択信号ＳＬ１として出力
される。また、他のサブ位相判定回路５１２〜５１５か
らは、同様にして選択信号ＳＬ２〜ＳＬ５が出力され
る。

【００５８】図６は、第１の実施形態の変形例に係る位
相補正回路の位相判定回路６１０を中心とした部分的な
構成図である。本変形例では、サブ位相判定回路６１１
〜６１５は、遅延回路１０１〜１０５の出力信号ＤＯ１
〜ＤＯ５の立ち上がりエッジ及び立ち下がりエッジの位
相が位相判定期間ＴＰ内に入っているか否かを判定する
ものである。

【００５９】サブ位相判定回路６１１は、Ｄ型のフリッ
プフロップ２２１，２２２、ラッチ２２３、ＸＯＲゲー
ト回路２２５を備えて構成され、他のサブ位相判定回路
６１２〜６１５についても、その構成はサブ位相判定回
路６１１と同様である。

【００６０】例えば、サブ位相判定回路６１１では、フ
リップフロップ２２１は、対応する遅延回路１０１の出
力信号ＤＯ１を開始タイミング信号ＬＤＣＫでサンプリ
ングする。また、フリップフロップ２２２は、対応する
遅延回路１０１の出力信号ＤＯ１を終了タイミング信号
ＴＬＣＫでサンプリングする。

【００６１】ＸＯＲゲート回路２２５は、フリップフロ
ップ２２１の出力とフリップフロップ２２２の出力との
排他的論理和をとるものである。つまり、ＸＯＲゲート
回路２２５は、遅延回路１０１の出力信号ＤＯ１につい
て、位相判定期間ＴＰの開始タイミングでの電位レベル
と位相判定期間ＴＰの終了タイミングでの電位レベルが
異なる場合、即ち、立ち上がりエッジまたは立ち下がり
エッジの位相が位相判定期間ＴＰ内に入っている場合に
真値となり、そうでない場合に偽値となる信号を出力す
ることとなる。

【００６２】また、ラッチ２２３は、ＸＯＲゲート回路
２２５の出力をサンプリング信号ＳＭＰのタイミングで
ラッチし、リセット信号ＲＳＴのタイミングでリセット
する。尚、該ラッチ２２３の出力が、サブ位相判定回路
６１１の出力である選択信号ＳＬ１として出力される。
また、他のサブ位相判定回路６１２〜６１５からは、同
様にして選択信号ＳＬ２〜ＳＬ５が出力される。

【００６３】〔第２の実施形態〕次に、図７は本発明の
第２の実施形態に係る位相補正回路の構成図である。本
実施形態の位相補正回路は、第１の実施形態の位相補正
回路を２段直列に接続したものであり、第１段の位相補
正回路の出力を第２段の位相補正回路の入力信号として
いる。

【００６４】図７において、第１段の位相補正回路の構
成は、第１の実施形態の位相補正回路の構成（図１参
照）と同一である。各構成要素の具体的な構成も第１の
実施形態及びその変形例で示したものと同等である。ま
た、第１段の位相補正回路の位相判定期間ＴＰ１は、開
始タイミング信号ＬＤＣＫ１及び終了タイミング信号Ｔ
ＬＣＫ１によって規定されるものとしている。

【００６５】また、図７において、第２段の位相補正回
路の構成は、第１の実施形態の位相補正回路の構成（図
１参照）と同等である。即ち、第２段の位相補正回路
は、その主な構成要素として、入力信号（第１段の位相
補正回路の出力信号ＯＰＴ１）をそれぞれ異なる遅延時
間ＴＤ２１〜ＴＤ２５だけ遅らせて出力する５個の遅延
回路７０１〜７０５と、遅延回路７０１〜７０５の出力
信号ＤＯ２１〜ＤＯ２５のエッジの位相が、位相判定期
間ＴＰ２内に入っているか否かを判定する位相判定回路
７１０と、位相判定回路７１０により遅延回路７０１〜
７０５の出力信号ＤＯ２１〜ＤＯ２５のエッジの位相が
位相判定期間内に入っていると判定された場合に、該位
相判定期間内に入っている遅延回路の出力信号を当該第
２段の位相補正回路の出力として選択する選択回路７２
０とを備えて構成されている。

【００６６】また、その他の構成要素としては、基準信
号ＢＣＫから位相判定期間の開始タイミング及び終了タ
イミングを生成する第３の可変遅延回路７３１及び第４
の可変遅延回路７３２と、遅延回路７０１〜７０５の出
力信号ＤＯ２１〜ＤＯ２５をドライブするバッファ７４
１〜７４５と、第３の可変遅延回路７３１及び第４の可
変遅延回路７３２の出力信号ＬＤＣＫ２及びＴＬＣＫ２
をドライブするバッファ７５１，７５２と、選択回路７
２０の出力をドライブして出力信号ＯＰＴ２を出力する
バッファ７５０とを備えている。各構成要素の具体的な
構成は、第１の実施形態及びその変形例で示したものと
同等である。また、第２段の位相補正回路の位相判定期
間ＴＰ２は、開始タイミング信号ＬＤＣＫ２及び終了タ
イミング信号ＴＬＣＫ２によって規定されるものとして
いる。

【００６７】本実施形態の位相補正回路では、第２段の
位相補正回路の位相調整期間ＴＰ２を第１段の位相補正
回路の位相調整期間ＴＰ１よりも小さく設定し、また、
第２段の位相補正回路の遅延回路７０１〜７０５の遅延
時間ＴＤ２１〜ＴＤ２５の刻みを第２段の位相補正回路
の遅延回路１０１〜１０５の遅延時間ＴＤ１〜ＴＤ５の
刻みよりも小さく設定している。

【００６８】例えば、第１段の位相補正回路の遅延時間
等の具体的な数値を第１の実施形態で示した数値、即
ち、遅延回路１０１〜１０５の遅延時間ＴＤ１〜ＴＤ５
を、２［ｎｓ］から４［ｎｓ］の範囲で０．５［ｎｓ］
の刻みで設定し、第１の可変遅延回路１３１の遅延時間
ＴＬＤ１及び第２の可変遅延回路１３２の遅延時間ＴＴ
Ｌ１を、それぞれ、ＴＬＤ１＝２．７５［ｎｓ］，ＴＴ
Ｌ１＝３．２５［ｎｓ］に設定し、位相判定期間ＴＰ１
＝０．５［ｎｓ］と規定する。これに対して第２段の位
相補正回路では、遅延回路７０１〜７０５の遅延時間Ｔ
Ｄ２１〜ＴＤ２５を、２．７５［ｎｓ］から３．２５
［ｎｓ］の範囲で０．２５［ｎｓ］の刻みで設定し、第
３の可変遅延回路７３１の遅延時間ＴＬＤ２及び第４の
可変遅延回路７３２の遅延時間ＴＴＬ２を、それぞれ、
ＴＬＤ２＝２．８７５［ｎｓ］，ＴＴＬ１＝３．１２５
［ｎｓ］に設定し、位相判定期間ＴＰ２＝０．２５［ｎ
ｓ］と規定する。

【００６９】このように、後段の位相補正回路に行くに
つれて、該位相補正回路の位相調整期間を小さく設定
し、また、遅延回路の遅延時間の刻みを小さく設定して
いくことで、よりきめの細かいスキュー調整を行うこと
が可能となる。

【００７０】

【発明の効果】以上説明したように、本発明の位相補正
回路によれば、スキュー補正を自動的に且つ短時間に行
うことができ、また、もともと位相差を備えた信号間の
スキューも調整可能な位相補正回路を提供することがで
きる。

【００７１】また、本発明の位相補正回路によれば、例
えば、回路設計の段階で、遅延回路，サブ位相判定回路
及びセレクタの組の数を任意に設定し、遅延回路の遅延
時間の刻みを任意に設定すれば、スキュー調整の調整精
度や調整範囲を、設計仕様に応じた精度や範囲に設定す
ることが可能となり、また、複数のサブ位相判定回路に
おいて、対応する遅延回路の出力信号の位相が位相判定
期間内に入っていると判定された場合でも、複数のセレ
クタ出力を平均したかたちで最終的な出力を得ることが
でき、高精度なスキュー調整を行い得る位相補正回路を
提供することができる。

【００７２】また、本発明の位相補正回路によれば、位
相補正回路の出力を次段の位相補正回路の入力信号とし
て複数段直列に接続して、例えば、後段の位相補正回路
に行くにつれて、該位相補正回路の位相調整期間を小さ
く設定し、また、遅延回路の遅延時間の刻みを小さく設
定していくことにより、よりきめの細かいスキュー調整
を行い得る位相補正回路を提供することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係る位相補正回路の
構成図である。

【図２】第１の実施形態の位相補正回路の各構成要素の
動作を説明するタイミングチャートである。

【図３】第１の実施形態の位相補正回路におけるバッフ
ァの回路構成図である。

【図４】第１の実施形態の位相補正回路において、位相
判定期間内に複数の遅延回路の出力信号の立ち上がりエ
ッジの位相が入る場合のタイミングチャートである。

【図５】第１の実施形態の変形例に係る位相補正回路の
位相判定回路を中心とした部分的な構成図（その１）で
ある。

【図６】第１の実施形態の変形例に係る位相補正回路の
位相判定回路を中心とした部分的な構成図（その２）で
ある。

【図７】本発明の第２の実施形態に係る位相補正回路の
構成図である。

【符号の説明】 １０１〜１０５…遅延回路、１１０…位相判定回路、１
２０…選択回路、１３１…第１の可変遅延回路、１３２
…第２の可変遅延回路、１４１〜１４５，１５０，１５
１，１５２…バッファ、１１１〜１１５…サブ位相判定
回路、２０１…Ｄ型フリップフロップ（第１の記憶手
段）、１２１〜１２５…セレクタ、１３０…布線論理
和、２０２…Ｄ型フリップフロップ（第２の記憶手
段）、２０３…ラッチ、２０４…ＮＯＴゲート回路、２
０５…２入力ＮＡＮＤゲート回路、ＩＰＴ…位相補正回
路の入力信号、ＢＣＫ…基準信号、ＯＰＴ…位相補正回
路の出力信号、ＴＤ１〜ＴＤ５…遅延回路の遅延時間、
ＴＬＤ，ＴＴＬ…可変遅延回路の遅延時間、ＴＰ…位相
判定期間、ＤＯ１〜ＤＯ５…遅延回路の出力信号、ＬＤ
ＣＫ…開始タイミング信号、ＴＬＣＫ…終了タイミング
信号、ＳＭＰ…サンプリング信号、ＲＳＴ…リセット信
号、ＳＬ１〜ＳＬ５…選択信号、ＨｉＺ…ハイインピー
ダンス端子、３０１…ＮＯＴゲート回路、３０２…ＰＭ
ＯＳトランジスタ、３０３…ＮＭＯＳトランジスタ、３
０４，３０５…電流源、ＶＣＣ…電源電位、ＧＮＤ…接
地電位、５１０…位相判定回路、５１１〜５１５…サブ
位相判定回路、２１１，２１２…Ｄ型フリップフロッ
プ、２１３…ラッチ、２１４…ＮＯＴゲート回路、２１
５…２入力ＮＡＮＤゲート回路、６１０…位相判定回
路、６１１〜６１５…サブ位相判定回路、２２１，２２
２…Ｄ型フリップフロップ、２２３…ラッチ、２２５…
ＸＯＲゲート回路、７０１〜７０５…遅延回路、７１０
…位相判定回路、７２０…選択回路、７３１…第３の可
変遅延回路、７３２…第４の可変遅延回路、７４１〜７
４５，７５０，７５１，７５２…バッファ、ＴＤ２１〜
ＴＤ２５…遅延回路の遅延時間、ＴＬＤ１，ＴＴＬ２，
ＴＬＤ３，ＴＴＬ４…可変遅延回路の遅延時間、ＴＰ
１，ＴＰ２…位相判定期間、ＤＯ２１〜ＤＯ２５…遅延
回路の出力信号、ＬＤＣＫ１，ＬＤＣＫ２…開始タイミ
ング信号、ＴＬＣＫ１，ＴＬＣＫ２…終了タイミング信
号、ＯＰＴ１…第１段の位相補正回路の出力信号、ＯＰ
Ｔ２…第２段の位相補正回路の出力信号。

Claims (7)

【特許請求の範囲】
1. 【請求項１】 入力信号をそれぞれ異なる遅延時間だけ
   遅らせて出力する複数の遅延回路と、 前記複数の遅延回路の出力信号の位相が、所定期間内に
   入っているか否かを判定する位相判定回路と、 前記位相判定回路により前記遅延回路の出力信号の位相
   が所定期間内に入っていると判定された場合に、その遅
   延回路の出力信号を選択して出力する選択回路とを有す
   る位相補正回路。
2. 【請求項２】 前記位相判定回路は、 前記複数の遅延回路と個々に対応して、対応する遅延回
   路の出力信号の位相が所定期間内に入っているか否かを
   判定するサブ位相判定回路を複数個有する請求項１記載
   の位相補正回路。
3. 【請求項３】 前記選択回路は、 前記サブ位相判定回路により、対応する遅延回路の出力
   信号の位相が所定期間内に入っていると判定された場合
   には、その遅延回路の出力信号を出力し、入っていない
   と判定された場合には、出力をハイインピーダンス状態
   とする複数の出力選択部を有し、 前記複数の出力選択部の出力の布線論理和をとる請求項
   ２記載の位相補正回路。
4. 【請求項４】 前記サブ位相判定回路は、 対応する遅延回路の出力信号を前記所定期間の開始タイ
   ミングで記憶する第１の記憶手段と、 対応する遅延回路の出力信号を前記所定期間の終了タイ
   ミングで記憶する第２の記憶手段とを有し、 前記第１の記憶手段の内容と前記第２記憶手段の内容と
   が異なる場合に真値となり、一致する場合に偽値となる
   信号を出力する請求項２記載の位相補正回路。
5. 【請求項５】 前記複数の遅延回路の出力は、真値及び
   偽値をそれぞれ表す電圧レベルについて駆動能力が同じ
   である請求項１記載の位相補正回路。
6. 【請求項６】 所定の基準信号を所定時間だけ遅らせ
   て、前記所定期間の開始タイミングを規定する開始タイ
   ミング信号を出力する第１の可変遅延回路と、 前記基準信号を所定時間だけ遅らせて、前記所定期間の
   終了タイミングを規定する終了タイミング信号を出力す
   る第２の可変遅延回路とを有する請求項１記載の位相補
   正回路。
7. 【請求項７】 請求項１記載の位相補正回路が複数段直
   列に接続されている位相補正回路。