JPH10173513A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】 【課題】信号伝達時間を増大させることなく消費電流を
減少したレベルシフト回路を提供することにある。 【解決手段】負の電圧を電源とするレベルシフト回路
で、レベルシフト回路を構成するインバータ回路と、レ
ベルシフト回路の出力端子に接続する他の回路の電源の
電位をＶＰＰとし、ＶＰＰよりも２Ｖｓｓ＋Ｖｄが低い
電位である場合にレベルシフト回路として完全に動作す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置に関
し、特に一定時間内に変化するデジタル電圧信号の電圧
振幅を入力信号の電圧振幅の２倍未満の電圧振幅に変換
し容量性の負荷を駆動する回路、すなわちレベルシフト
回路に関する。

【０００２】

【従来の技術】図３（ｂ）に従来のレベルシフト回路を
含む回路図を示し、動作をレベルシフト回路を含まない
図３（ａ）の回路図と対比させながら説明する。図の回
路は負の電位の電源で動作する回路である。

【０００３】まず、半導体装置におけるレベルシフト回
路の役割を説明する。図３（ａ）の回路は電圧の相異な
る電源によって動作する２つのインバータをつなげた構
成をＭＩＳＦＥＴ、すなわち金属−絶縁物−シリコン構
造電解効果トランジスタで書き表した回路図である。以
下、金属−絶縁物−シリコン構造電解効果トランジスタ
をＭＩＳＦＥＴとする。

【０００４】Ｐチャネル型の金属−絶縁物−シリコン構
造の電界効果型トランジスタ、すなわちＰチャネルＭＩ
ＳＦＥＴ３１とＮチャネル型の金属−絶縁物−シリコン
構造の電界効果型トランジスタ、すなわちＮチャネルＭ
ＩＳＦＥＴ３２は負の電位の電源電圧Ｖｓｓ９、Ｐチャ
ネルＭＩＳＦＥＴ３３とスレッショルド電圧がＶｔｎで
あるＮチャネルＭＩＳＦＥＴ３４はＶｓｓよりもＶｔｎ
以上低い負電位である負の電圧の電源電圧ＶＰＰ１２で
動作し、基準電位ＶＤＤ８は０Ｖで共通である。

【０００５】以下、Ｐチャネル型の金属−絶縁物−シリ
コン構造の電界効果型トランジスタをＰチャネルＭＩＳ
ＦＥＴ、Ｎチャネル型の金属−絶縁物−シリコン構造の
電界効果型トランジスタをＮチャネルＭＩＳＦＥＴとす
る。

【０００６】ＭＩＳＦＥＴは通常の論理回路に使用され
るものと同じであり、インバータのスレッショルド電圧
Ｖｔは電源電圧の２分の１になるように設計されてい
る。

【０００７】ここで入力３５に０Ｖを入力した場合を考
えると次のようになる。

【０００８】すなわちＰチャネルＭＩＳＦＥＴ３１がオ
フ、ＮチャネルＭＩＳＦＥＴ３２がオンする事によって
配線３６の電位はＶｓｓに等しくなる。これをゲートに
入力されたＰチャネルＭＩＳＦＥＴ３３はオンするが、
一方でゲートとソースおよびバルクの間にスレッショル
ド電圧以上の電圧を与えられたＮチャネルＭＩＳＦＥＴ
３４もオン状態になる。

【０００９】このことからＭＩＳＦＥＴ３３とＭＩＳＦ
ＥＴ３４とからなるインバーターのスレッショルド電圧
が入力信号の電位に近いために電流枝３８には貫通電流
が流れ、出力信号３７の電圧はＭＩＳＦＥＴ３３とＭＩ
ＳＦＥＴ３４の抵抗比で決まる中間的な電圧となる。

【００１０】この様な構成の回路は、中間的な電圧を入
力された論理回路において不必要な貫通電流が流れ続け
るために望ましくない。また、ＭＩＳＦＥＴ３３とＭＩ
ＳＦＥＴ３４の設計次第では論理を正しく伝えることが
出来なくなることも明らかである。

【００１１】そこでＶｓｓ電源の回路からＶＰＰ電源の
回路へ論理を正しく伝え、不必要な電流を消費しないレ
ベルシフト回路が必要となる。従来用いられている基本
的なレベルシフト回路の基本的構成を図３（ｂ）におい
て説明する。

【００１２】従来のレベルシフト回路の構成と動作を以
下に説明する。

【００１３】Ｖｓｓ９を電源とするＰチャネルＭＩＳＦ
ＥＴ４１とＮチャネルＭＩＳＦＥＴ４２からなるインバ
ータから出力された信号は、ＶＰＰ１２を電源とする抵
抗器４３及びＮチャネルＭＩＳＦＥＴ４４からなるレベ
ルシフト回路に入力される。

【００１４】レベルシフト回路の動作は、入力４６が０
電位すなわちＨの時にはＮチャネルＭＩＳＦＥＴ４４が
オンして抵抗器４３に比べてインピーダンスが低くなる
ことでＶＰＰ電位すなわち”Ｌ”を出力し、入力がＶｓ
ｓ電位すなわちＬの場合にはＮチャネルＭＩＳＦＥＴ４
４がオフして抵抗器よりも非常に高いインピーダンスに
なる事で基準電位すなわち”Ｈ”を出力するインバータ
としての動作になる。

【００１５】このときインバーターとしてのスレッショ
ルド電圧は入力信号電位の中間値すなわちＶｓｓ／２に
なるように設計される。このことからＶｓｓを電源とす
る回路からのデジタル信号は波形を変化させることなく
ＶＰＰを電源とする回路のデジタル信号に変換される。

【００１６】次に、従来のレベルシフト回路の動作特性
を図４を用いて以下に説明する。

【００１７】図４は、図３（ｂ）のレベルシフト回路に
信号を入力した場合の出力信号電圧波形と消費電流波形
の概略図である。レベルシフト回路の出力には容量性の
負荷４８を接続したものとする。

【００１８】このとき入力信号が変化してから出力信号
がＶＰＰ／２まで変化するのに要する時間、すなわち信
号伝達時間ｔは抵抗器４３またはＭＩＳＦＥＴ４４のオ
ン抵抗ｒと負荷容量４８の容量ｃとの時定数ｒｃで決ま
る。

【００１９】このことから信号伝達時間を短くするため
にはｒすなわちレベルシフト回路の出力抵抗を下げなけ
ればならない。

【００２０】ところが図３（ｂ）のレベルシフト回路に
おいては電流枝４９において貫通電流が常に存在するた
めに抵抗値を下げるとそれに従って大きく消費電流を増
加させることになる。逆に消費電流を減少させようとｒ
を大きくすると信号伝達時間ｔは増加する。

【００２１】

【発明が解決しようとする課題】半導体集積回路におい
ては目的の動作を達成するために複数の電源を用いて論
理回路を構成する場合が多い。このとき電圧の低い電源
で動作する回路の論理信号を電圧の高い電源で動作する
回路の論理信号に変換するレベルシフト回路が必要にな
る。

【００２２】このときにレベルシフト回路の信号伝達遅
延時間が長いとシステムの動作速度を低下させる原因と
なる。またレベルシフト回路の貫通電流がＣＭＯＳ回路
における消費電流に占める割合は少なくないためにレベ
ルシフト回路の消費電流を下げる必要がある。

【００２３】図３（ｂ）に示した従来のレベルシフト回
路においては電流枝４９の貫通電流と信号伝達遅延時間
とは完全にトレードオフの関係にあり、貫通電流を少な
くしようとすると信号伝達遅延時間が増大し、信号伝達
遅延時間を短くしようとすると貫通電流を急激に増大さ
せる事になるという問題があるために、レベルシフト回
路の信号伝達遅延時間を増大させないまま消費電流を小
さくするという課題があった。

【００２４】この課題を解決するために本発明の目的
は、信号伝達時間を増大させることなく消費電流を減少
したレベルシフト回路を提供することにある。

【００２５】

【課題を解決するための手段】本発明では上記課題を解
決するために以下のような構成の半導体集積回路を採用
する。

【００２６】本発明の負の電圧の電源で動作するレベル
シフト回路は、ＰチャネルＭＩＳＦＥＴと、Ｎチャネル
ＭＩＳＦＥＴと、ダイオードと、入力インピーダンスの
非常に高い遅延回路と、バッファ回路と、コンデンサ
と、インバータ回路とを有し、レベルシフト回路の入力
端子はＰチャネルＭＩＳＦＥＴのゲート端子とＮチャネ
ルＭＩＳＦＥＴのゲート端子に接続し、ＮチャネルＭＩ
ＳＦＥＴのソース端子はダイオードのアノード端子に接
続し、ＮチャネルＭＩＳＦＥＴのバルク端子はダイオー
ドのアノード端子に接続し電源には接続しないものと
し、ダイオードのカソード端子は負の電圧をもつ第一の
電源に接続し、ＰチャネルＭＩＳＦＥＴのソース端子は
電源の基準電位に接続し、ＰチャネルＭＩＳＦＥＴのバ
ルク端子は電源の基準電位に接続し、ＮチャネルＭＩＳ
ＦＥＴのドレイン端子はＰチャネルＭＩＳＦＥＴのドレ
イン端子と遅延回路の入力端子とコンデンサの一方の端
子とインバータ回路の入力端子とに接続し、遅延回路の
出力端子はバッファ回路の入力端子に接続し、バッファ
回路の出力端子はコンデンサの他方の端子に接続し、イ
ンバータ回路の出力端子はレベルシフト回路の出力端子
であり、遅延回路とバッファー回路は第一の電源電圧に
より動作するものとし、インバータ回路は第一の電源電
圧よりも低い電位を持つ第二の電源電圧により動作する
事を特徴とする。

【００２７】本発明の正の電圧の電源で動作するレベル
シフト回路は、ＰチャネルＭＩＳＦＥＴと、Ｎチャネル
ＭＩＳＦＥＴと、ダイオードと、入力インピーダンスの
非常に高い遅延回路と、バッファ回路と、コンデンサ
と、インバータ回路とを有し、レベルシフト回路の入力
端子はＰチャネルＭＩＳＦＥＴのゲート端子とＮチャネ
ルＭＩＳＦＥＴのゲート端子に接続し、ＰチャネルＭＩ
ＳＦＥＴのソース端子はダイオードのカソード端子に接
続し、ＰチャネルＭＩＳＦＥＴのバルク端子はダイオー
ドのカソード端子に接続し電源には接続しないものと
し、ダイオードのアノード端子は正の電圧をもつ第一の
電源に接続し、ＮチャネルＭＩＳＦＥＴのソース端子は
電源の基準電位に接続し、ＮチャネルＭＩＳＦＥＴのバ
ルク端子は電源の基準電位に接続し、ＮチャネルＭＩＳ
ＦＥＴのドレイン端子はＰチャネルＭＩＳＦＥＴのドレ
イン端子と遅延回路の入力端子とコンデンサの一方の端
子とインバータ回路の入力端子とに接続し、遅延回路の
出力端子はバッファ回路の入力端子に接続し、バッファ
回路の出力端子はコンデンサの他方の端子に接続し、イ
ンバータ回路の出力端子はレベルシフト回路の出力端子
であり、遅延回路とバッファー回路は第一の電源電圧に
より動作するものとし、インバータ回路は第一の電源電
圧よりも高い電位を持つ第二の電源電圧により動作する
事を特徴とする。

【００２８】本発明の負の電圧の電源で動作するレベル
シフト回路は、ＰチャネルＭＩＳＦＥＴと、Ｎチャネル
ＭＩＳＦＥＴと、ダイオードと、入力インピーダンスの
非常に高い遅延回路と、バッファ回路と、コンデンサ
と、インバータ回路とを有し、レベルシフト回路の入力
端子はＰチャネルＭＩＳＦＥＴのゲート端子とＮチャネ
ルＭＩＳＦＥＴのゲート端子に接続し、ＮチャネルＭＩ
ＳＦＥＴのソース端子はダイオードのアノード端子に接
続し、ＮチャネルＭＩＳＦＥＴのバルク端子はダイオー
ドのアノード端子に接続し電源には接続しないものと
し、ダイオードのカソード端子は負の電圧をもつ第一の
電源に接続し、ＰチャネルＭＩＳＦＥＴのソース端子は
電源の基準電位に接続し、ＰチャネルＭＩＳＦＥＴのバ
ルク端子は電源の基準電位に接続し、ＮチャネルＭＩＳ
ＦＥＴのドレイン端子はＰチャネルＭＩＳＦＥＴのドレ
イン端子と遅延回路の入力端子とコンデンサの一方の端
子とインバータ回路の入力端子とに接続し、遅延回路の
出力端子はバッファ回路の入力端子に接続し、バッファ
回路の出力端子はコンデンサの他方の端子に接続し、イ
ンバータ回路の出力端子はレベルシフト回路の出力端子
であり、また、ＰチャネルＭＩＳＦＥＴのドレインの持
つ容量成分とＮチャネルＭＩＳＦＥＴのソースおよびバ
ルクの持つ容量成分とダイオードの持つ容量成分を足し
合わせた容量が、コンデンサの容量よりも小さい事と
し、遅延回路とバッファー回路は第一の電源電圧により
動作するものとし、インバータ回路は第一の電源電圧よ
りも低い電位を持つ第二の電源電圧により動作する事を
特徴とする。

【００２９】本発明の正の電圧の電源で動作するレベル
シフト回路は、ＰチャネルＭＩＳＦＥＴと、Ｎチャネル
ＭＩＳＦＥＴと、ダイオードと、入力インピーダンスの
非常に高い遅延回路と、バッファ回路と、コンデンサ
と、インバータ回路とを有し、レベルシフト回路の入力
端子はＰチャネルＭＩＳＦＥＴのゲート端子とＮチャネ
ルＭＩＳＦＥＴのゲート端子に接続し、ＰチャネルＭＩ
ＳＦＥＴのソース端子はダイオードのカソード端子に接
続し、ＰチャネルＭＩＳＦＥＴのバルク端子はダイオー
ドのカソード端子に接続し電源には接続しないものと
し、ダイオードのアノード端子は正の電圧をもつ第一の
電源に接続し、ＮチャネルＭＩＳＦＥＴのソース端子は
電源の基準電位に接続し、ＮチャネルＭＩＳＦＥＴのバ
ルク端子は電源の基準電位に接続し、ＮチャネルＭＩＳ
ＦＥＴのドレイン端子はＰチャネルＭＩＳＦＥＴのドレ
イン端子と遅延回路の入力端子とコンデンサの一方の端
子とインバータ回路の入力端子とに接続し、遅延回路の
出力端子はバッファ回路の入力端子に接続し、バッファ
回路の出力端子はコンデンサの他方の端子に接続し、イ
ンバータ回路の出力端子はレベルシフト回路の出力端子
であり、また、Ｎチャネルトランジスタのドレインの持
つ容量成分とＰチャネルＭＩＳＦＥＴのソースおよびバ
ルクの持つ容量成分とダイオードの持つ容量成分を足し
合わせた容量が、コンデンサの容量よりも小さい事と
し、遅延回路とバッファー回路は第一の電源電圧により
動作するものとし、インバータ回路は第一の電源電圧よ
りも高い電位を持つ第二の電源電圧により動作する事を
特徴とする。

【００３０】以下に本発明であるレベルシフト回路につ
いて負の電圧の電源での動作を図１をもちいて説明す
る。図１は本発明の負の電圧の電源で動作するレベルシ
フト回路の構成を示す概略図である。

【００３１】本発明の負の電圧の電源で動作するレベル
シフト回路は図１に示すように、ＰチャネルＭＩＳＦＥ
Ｔ１と、ＮチャネルＭＩＳＦＥＴ２と、ダイオード３
と、入力インピーダンスの非常に高い遅延回路４と、バ
ッファ回路５と、コンデンサ６と、インバータ回路７と
を有し、レベルシフト回路の入力端子１０はＰチャネル
ＭＩＳＦＥＴ１のゲート端子とＮチャネルＭＩＳＦＥＴ
２のゲート端子に接続し、ＮチャネルＭＩＳＦＥＴ２の
ソース端子はダイオード３のアノード端子に接続し、Ｎ
チャネルＭＩＳＦＥＴ２のバルク端子はダイオード３の
アノード端子に接続し電源には接続しないものとし、ダ
イオード３のカソード端子は、負の電圧をもちレベルシ
フト回路の入力端子に入力される論理信号の低い方の電
位と等しい第一の電源９に接続し、ＰチャネルＭＩＳＦ
ＥＴ１のソース端子は電源の基準電位８に接続し、Ｐチ
ャネルＭＩＳＦＥＴ１のバルク端子は電源の基準電位８
に接続し、ＮチャネルＭＩＳＦＥＴ２のドレイン端子は
ＰチャネルＭＩＳＦＥＴ１のドレイン端子と遅延回路４
の入力端子とコンデンサ６の一方の端子とインバータ回
路７の入力端子とに接続し、遅延回路４の出力端子はバ
ッファ回路５の入力端子に接続し、バッファ回路５の出
力端子はコンデンサ６の他方の端子に接続し、インバー
タ回路７の出力端子はレベルシフト回路の出力端子１１
であり、遅延回路とバッファー回路は第一の電源電圧に
より動作するものとし、インバータ回路は第一の電源電
圧よりも低い電位を持つ第二の電源電圧により動作す
る。

【００３２】レベルシフト回路の第一の電源端子９に０
Ｖを基準電位とする負の電位Ｖｓｓの電源電圧を接続
し、インバータ回路７の電源端子１２をＶｓｓよりも低
い電位ＶＰＰを持つ負の電源電圧に接続すると回路中の
各構成要素の接続点は０ＶからＶｓｓまでの間の一定電
位になる。なお、ダイオード３のスレッショルド電圧を
Ｖｄとすると、ＮチャネルＭＩＳＦＥＴ２のバルクの電
位はＶｓｓ＋Ｖｄ程度になる。

【００３３】ここでレベルシフト回路の入力端子１０に
Ｖｓｓ電位の信号を入力すると、入力を受けたＰチャネ
ルＭＩＳＦＥＴ１はオンし、ＮチャネルＭＩＳＦＥＴ２
はオフするためにＰチャネルＭＩＳＦＥＴ１のドレイン
端子とＮチャネルＭＩＳＦＥＴ２のドレイン端子の電位
は０Ｖになり、両ＭＩＳＦＥＴのドレイン端子と接続し
たインバータ回路７の入力端子は０Ｖになる。

【００３４】これによりインバータ回路７の出力端子、
すなわちレベルシフタ回路の出力端子１１の電位がＶｓ
ｓになる。また、遅延回路４の遅延時間をｔとすると、
電源端子に電源電圧を与えてからｔ以上の時間が経過す
ればバッファー回路５の入力端子の電位７が０Ｖに確定
し、バッファー回路５の出力端子に接続しているコンデ
ンサ６の一方の端子の電位も０Ｖになる。

【００３５】次にレベルシフト回路の入力端子１０の電
位をＶｓｓに変化させる。

【００３６】レベルシフト回路の入力端子１０に接続さ
れているＰチャネルＭＩＳＦＥＴ１はオフし、Ｎチャネ
ルＭＩＳＦＥＴ２はオンする。

【００３７】この瞬間のＮチャネルＭＩＳＦＥＴ２のド
レイン端子の電位は０Ｖであり、オン状態のＮチャネル
ＭＩＳＦＥＴ２のソース端子と負の電源電位に接続され
ているダイオード３には順方向電流が流れる。

【００３８】この結果、ＰチャネルＭＩＳＦＥＴ１のド
レイン端子とＮチャネルＭＩＳＦＥＴ２のドレイン端子
の電位はＶｓｓよりもダイオード３のスレッショルド電
圧Ｖｄだけ高いＶｓｓ＋Ｖｄに変化し、同時に遅延回路
４の入力端子とコンデンサ６の一方の端子とインバータ
回路７の入力端子の電位もＶｓｓ＋Ｖｄになる。また、
この状態においてコンデンサ６の他方の端子の電位は０
Ｖである。

【００３９】遅延回路４の入力電位が０ＶからＶｓｓ＋
Ｖｄに変化してから遅延時間ｔの後に遅延回路４の出力
はＶｓｓに変化し、バッファ回路５の出力もまた０Ｖか
らＶｓｓへと変化する。

【００４０】するとバッファ回路５の出力に接続された
コンデンサ６の電極の電位も０ＶからＶｓｓへと変化す
るために、既にＶｓｓ＋Ｖｄの電位になっていたコンデ
ンサ６の他方の電極の電位はＶｓｓ＋Ｖｄから２Ｖｓｓ
＋Ｖｄへと変化する。

【００４１】ただし、２Ｖｓｓ＋Ｖｄの電位にあるコン
デンサの電荷はＰチャネルＭＩＳＦＥＴのドレイン端子
とＮチャネルＭＩＳＦＥＴのドレイン端子とＮチャネル
ＭＩＳＦＥＴのバルク端子とダイオードがそれぞれ持つ
容量成分に再分配されるために、最終的にコンデンサの
端子電位は２Ｖｓｓ＋Ｖｄよりもわずかに低い電位に収
束する。この事から、ＰチャネルＭＩＳＦＥＴのドレイ
ン端子とＮチャネルＭＩＳＦＥＴのドレイン端子とＮチ
ャネルＭＩＳＦＥＴのバルク端子とダイオードが持つ容
量成分の合計はコンデンサの容量に比べて小さいことが
必要である。

【００４２】以上から、負の電圧を電源とする本発明の
レベルシフト回路は、レベルシフト回路を構成するイン
バータ回路と、レベルシフト回路の出力端子に接続する
他の回路の電源の電位をＶＰＰとすると、ＶＰＰよりも
２Ｖｓｓ＋Ｖｄが低い電位である場合にレベルシフト回
路として完全に動作する。

【００４３】

【発明の実施の形態】以下に、本発明の実施の最良の形
態を説明する。

【００４４】図１は本発明の実施の形態を示すものであ
り、図２は図１に示すレベルシフト回路を構成する遅延
回路内部の構成の一例を示す回路図である。図１と図２
を用いて本発明のレベルシフト回路の実施の最良の形態
を説明する。

【００４５】図１に示す本発明の負の電圧の電源で動作
するレベルシフト回路は、ＰチャネルＭＩＳＦＥＴ１
と、ＮチャネルＭＩＳＦＥＴ２と、ダイオード３と、遅
延回路４と、バッファ回路５と、コンデンサ６と、イン
バータ回路７とからなる。また、遅延回路４は図２に示
すように出力インピーダンスが比較的高い偶数個のＣ−
ＭＩＳインバータ回路を縦列に接続したもので構成す
る。

【００４６】コンデンサ６はＭＩＳＦＥＴのゲート容量
を用いて容量値を２ｐＦとする。ダイオード３は本発明
の実施の形態であるレベルシフト回路の動作時に電流の
逆流を防止するために設けるものであり、通常ＭＩＳＦ
ＥＴを作成する際に形成しうるＰＮ接合ダイオードを用
い、スレッショルド電圧Ｖｄは０．６Ｖである。遅延回
路４は図２に示すように出力インピーダンスが比較的高
い偶数個のインバータ回路を縦列に接続したものからな
り、入力と出力との間にｔｄ＝５ｎｓの時間遅れを生じ
させるための回路である。

【００４７】次に、レベルシフト回路の各構成要素の接
続状況を図１と図２を用いて説明する。レベルシフト回
路の入力端子１０はＰチャネルＭＩＳＦＥＴ１のゲート
端子とＮチャネルＭＩＳＦＥＴ２のゲート端子に接続
し、ＮチャネルＭＩＳＦＥＴ２のソース端子はダイオー
ド３のアノード端子に接続し、ＮチャネルＭＩＳＦＥＴ
２のバルク端子はダイオード３のアノード端子に接続し
電源には接続しないものとする。ダイオード３のカソー
ド端子は、レベルシフト回路の入力端子に入力される論
理信号の低い方の電位と等しい−３．３Ｖの第一の電源
９、すなわちＶｓｓに接続する。ＰチャネルＭＩＳＦＥ
Ｔ１のソース端子とバルク端子は電源の基準電位である
０Ｖの端子８、すなわちＶＤＤに接続する。Ｎチャネル
ＭＩＳＦＥＴ２のドレイン端子はＰチャネルＭＩＳＦＥ
Ｔ１のドレイン端子と遅延回路４の入力端子とコンデン
サ６の一方の端子とインバータ回路７の入力端子とに接
続し、遅延回路４の出力端子はバッファ回路５の入力端
子に接続し、バッファ回路５の出力端子はコンデンサ６
の他方の端子に接続する。インバータ回路７の出力端子
はレベルシフト回路の出力端子１１である。

【００４８】遅延回路とバッファー回路は−３．３Ｖの
第一の電源電圧により動作するものとし、インバータ回
路はレベルシフト回路の出力に接続する外部の論理回路
の電源と同一の−５Ｖの第二の電源電圧、すなわちＶＰ
Ｐにより動作する。

【００４９】次に、本発明の実施の形態を表すレベルシ
フト回路の動作を図１と図２と図５とを用いて説明す
る。図５は本発明の実施の形態を表すレベルシフト回路
の入力および出力端子の電位変化を模式的に表す図であ
る。図１に示すａ、ｂの各接続点の電位もまた図５に示
す。

【００５０】図５に示すように、はじめにレベルシフト
回路の入力Ｖｓｓ、すなわち−３．３Ｖが入力されてい
る。このときの出力端子の電位は図５に示すようにＶＰ
Ｐ、すなわち−５Ｖである。

【００５１】入力端子１０の電位は時刻ｔ０においてＶ
ＤＤに変化する。入力電位がＶＤＤに変化したためにＰ
チャネルＭＩＳＦＥＴ１がオフするとともにＮチャネル
ＭＩＳＦＥＴ２がオンする。この後ダイオード３にはａ
点とＶｓｓの電位の差に応じて順方向電流が流れるため
にａ点の電位はＶｓｓ＋Ｖｄ、すなわち−２．７Ｖを飽
和点として下がっていく。

【００５２】ＰチャネルＭＩＳＦＥＴ１のオン抵抗が１
ＫΩ程度、ＮチャネルＭＩＳＦＥＴ２のオン抵抗とダイ
オード３の順方向抵抗の合計が平均して１ＫΩ程度にな
るように設計を行うと、ｔ０からａ点の電位が飽和する
までの時間は４ｎｓ程度になる。

【００５３】これは遅延回路４の遅延時間ｔｄ＝５ｎｓ
よりも短いために、ａ点の電位が約−２．７Ｖに飽和す
るまでの間はバッファー回路５の入力端子の電位は遅延
回路４のために変化を起こさず、バッファー回路５の出
力端子とバッファー回路５の出力端子に接続したコンデ
ンサ６の端子の電位は０Ｖのままで変化しない。

【００５４】次に、ｔ０からｔｄ＝５ｎｓが経過すると
ａ点の電位は−２．７Ｖで飽和した状態で、遅延回路４
の出力電位がＶｓｓに変化する。

【００５５】遅延回路４の出力電位がＶｓｓに変化した
ためにバッファー回路５の出力がＶｓｓすなわち−３．
３Ｖに変化し、バッファー回路５の出力端子に接続した
コンデンサ６の一方の端子の電位は０Ｖから−３．３Ｖ
へと変化する。

【００５６】このときバッファ回路５の出力に接続され
たコンデンサ６の電極の電位も０ＶからＶｓｓへと変化
するために、既にＶｓｓ＋Ｖｄの電位になっていたコン
デンサ６の他方の電極の電位はＶｓｓ＋Ｖｄから２Ｖｓ
ｓ＋Ｖｄ、すなわち約−６Ｖへと変化する。

【００５７】この電位は電源電位のＶｓｓよりも低い電
位であるが、電流経路であるＮチャネルＭＩＳＦＥＴ２
およびダイオード３には、ダイオード３に対して逆バイ
アスがかかるために電流は流れない。このためにａ点す
なわちインバータ回路の入力端子に接続したコンデンサ
の端子電位は２Ｖｓｓ＋Ｖｄに保たれ、インバータの出
力端子の電圧はＶＤＤとなり目的とする動作が行われ
る。

【００５８】ただし２Ｖｓｓ＋Ｖｄの電位にあるコンデ
ンサの電荷は、電極に接続されている配線容量やＮチャ
ネルＭＩＳＦＥＴのバルクの接合容量等に分配されるた
め、それらの容量に比べてコンデンサの容量が十分に大
きくなくてはならない。上記の実施の形態においてはコ
ンデンサの容量が電荷は、電極に接続されている配線容
量やＮチャネルＭＩＳＦＥＴのバルクの接合容量等に比
べて大きいために時刻ｔｅにおけるａ点の電位は−６Ｖ
近い電位まで下がることが出来る。

【００５９】動作時の本発明の実施形態のレベルシフト
回路の消費電流を、従来のレベルシフト回路の消費電流
と本発明のレベルシフタの消費電流を模式的に表した図
６を用いて説明する。

【００６０】本発明のレベルシフト回路の消費電流波形
の概略図を図６（ｂ）に、回路構成を図３（ｂ）示した
従来のレベルシフト回路の消費電流波形の概略図を図６
（ｃ）にしめす。図６（ａ）は各レベルシフト回路に入
力する電圧信号波形である。

【００６１】従来のレベルシフト回路では図３（ｂ）の
回路構成を見ても明らかなようにＮチャネルＭＩＳＦＥ
Ｔがオンしている間は定常的にＭＩＳＦＥＴのオン抵抗
と抵抗器の抵抗値で決まる貫通電流が流れる。

【００６２】一方、本発明のレベルシフト回路では入力
信号が変化する際に、コンデンサ６の充放電電流と各回
路構成要素の過渡的な貫通電流が流れるのみである。こ
のために消費電流の積算値は従来のレベルシフト回路に
比べて非常に低い。

【００６３】次に本発明のレベルシフト回路について、
入力が変化してから出力が変化するまでの伝達遅延時間
について図１を用いて説明する。

【００６４】本発明のレベルシフト回路の伝達遅延時間
ｔは、入力端子の信号が変化してからＰチャネルＭＩＳ
ＦＥＴ１またはＮチャネルＭＩＳＦＥＴ２がコンデンサ
６の一方の端子などを充電するのに要する時間ｔｉと、
遅延回路４の遅延時間ｔｄと、遅延回路４の出力が変化
してからバッファー回路５がコンデンサ６の他方の端子
を充電するのに要する時間ｔｂで決まる。

【００６５】回路要素の各パラメータをｔｉ＝ｔｄにな
るように設計するとレベルシフト回路の伝達遅延時間ｔ
は最小となり、ｔ＝ｔｉ＋ｔｂである。

【００６６】すなわち、本発明のレベルシフト回路の伝
達遅延時間ｔはコンデンサ６の容量値とＰチャネルＭＩ
ＳＦＥＴ１のオン抵抗またはＮチャネルＭＩＳＦＥＴ２
のオン抵抗とダイオード３の順方向抵抗の合計した抵抗
値、およびバッファー回路５の出力インピーダンスで決
まる。

【００６７】コンデンサ６の容量値はＮチャネルＭＩＳ
ＦＥＴ１のバルク容量および配線容量などに比べて十分
に大きい必要があるために１ｐＦ以上は必要であり極端
には小さくできないが、ＰチャネルＭＩＳＦＥＴ１とＮ
チャネルＭＩＳＦＥＴ２のオン抵抗、ダイオード３の順
方向抵抗、およびバッファー回路５の出力インピーダン
スは下げることが可能なため、伝達遅延時間の短いレベ
ルシフト回路を設計することが可能である。

【００６８】また、伝達遅延時間を短くするためにＰチ
ャネルＭＩＳＦＥＴとＮチャネルＭＩＳＦＥＴのオン抵
抗やバッファー回路の出力インピーダンスを下げても従
来のレベルシフト回路の様に急激に消費電流が増加する
こともない。

【００６９】以上の事から、本発明のレベルシフト回路
は一定期間内に入力信号が変化する回路、例えば各種シ
ステムクロックの源振回路からの信号の電位を変換した
い際等に低い消費電力で動作できるために有用である。
時計回路、発振回路、液晶表示回路、各種サンプリング
回路内での使用に適する。

【００７０】

【発明の効果】上記記載の本発明の半導体集積回路によ
れば、一定時間内に変化するデジタル信号の電圧振幅を
入力電圧振幅の２倍未満の電圧振幅に変換し容量性の負
荷を駆動するレベルシフト回路は、従来のレベルシフト
回路と比較して信号伝達時間を短く保ったままで消費電
流を小さくすることが出来る。また、逆に従来のレベル
シフト回路と比較して消費電流を増大することなく信号
伝達時間を短くすることが出来る。

【図面の簡単な説明】

【図１】本発明のレベルシフト回路の構成を示す図であ
る。

【図２】図１に示す本発明のレベルシフト回路に用いる
遅延回路の例である。

【図３】図３（ａ）はレベルシフト回路を必要とする回
路の構成を表す図であり、図３（ｂ）は従来のレベルシ
フト回路を含む構成図である。

【図４】図４は図３（ｂ）に示す従来のレベルシフト回
路の動作時の電圧波形および消費電流波形を表す概略図
である。図４（ａ）は入力する電圧波形であり、図４
（ｂ）は出力電圧波形であり、図４（ｃ）は消費電流波
形である。

【図５】図５は図１に示す本発明のレベルシフト回路の
動作時の電圧波形を表す概略図である。図５（ａ）は入
力する電圧波形であり、図５（ｂ）は出力電圧波形であ
り、図５（ｃ）は図１内のｂ点の電位変化を表す図であ
り、図５（ｄ）は図１内のａ点の電位変化を表す図であ
る。

【図６】図６は従来のレベルシフト回路の消費電流波形
と本発明のレベルシフト回路の消費電流波形を比較した
概略図である。図６（ａ）は各レベルシフト回路に入力
する電圧波形であり、図６（ｂ）は本発明のレベルシフ
ト回路の消費電流波形であり、図６（ｃ）は従来のレベ
ルシフト回路の消費電流波形である。

【符号の説明】

３ 逆流防止用ダイオード ４ 遅延回路 ６ 昇圧コンデンサ ９ 第１の電源 １０ 第２の電源 ３８ 電流枝

Claims (4)

【特許請求の範囲】
1. 【請求項１】 一定時間内に変化するデジタル信号の電
   圧振幅を入力電圧振幅の２倍未満の電圧振幅に変換して
   容量性の負荷を駆動する、負の電圧を電源とするレベル
   シフト回路は、ＰチャネルＭＩＳＦＥＴと、Ｎチャネル
   ＭＩＳＦＥＴと、ダイオードと、入力インピーダンスの
   非常に高い遅延回路と、バッファ回路と、コンデンサ
   と、インバータ回路とを有し、レベルシフト回路の入力
   端子はＰチャネルＭＩＳＦＥＴのゲート端子とＮチャネ
   ルＭＩＳＦＥＴのゲート端子に接続し、ＮチャネルＭＩ
   ＳＦＥＴのソース端子はダイオードのアノード端子に接
   続し、ＮチャネルＭＩＳＦＥＴのバルク端子はダイオー
   ドのアノード端子に接続し電源には接続せず、ダイオー
   ドのカソード端子は負の電圧をもつ第一の電源に接続
   し、ＰチャネルＭＩＳＦＥＴのソース端子は電源の基準
   電位に接続し、ＰチャネルＭＩＳＦＥＴのバルク端子は
   電源の基準電位に接続し、ＮチャネルＭＩＳＦＥＴのド
   レイン端子はＰチャネルＭＩＳＦＥＴのドレイン端子と
   遅延回路の入力端子とコンデンサの一方の端子とインバ
   ータ回路の入力端子とに接続し、遅延回路の出力端子は
   バッファ回路の入力端子に接続し、バッファ回路の出力
   端子はコンデンサの他方の端子に接続し、インバータ回
   路の出力端子はレベルシフト回路の出力端子であり、遅
   延回路とバッファー回路は第一の電源電圧により動作す
   るものとし、インバータ回路は第一の電源電圧よりも低
   い電位を持つ第二の電源電圧により動作する事を特徴と
   する半導体集積回路。
2. 【請求項２】 一定時間内に変化するデジタル信号の電
   圧振幅を入力電圧振幅の２倍未満の電圧振幅に変換して
   容量性の負荷を駆動する、正の電圧を電源とするレベル
   シフト回路は、ＰチャネルＭＩＳＦＥＴと、Ｎチャネル
   ＭＩＳＦＥＴと、ダイオードと、入力インピーダンスの
   非常に高い遅延回路と、バッファ回路と、コンデンサ
   と、インバータ回路とを有し、レベルシフト回路の入力
   端子はＰチャネルＭＩＳＦＥＴのゲート端子とＮチャネ
   ルＭＩＳＦＥＴのゲート端子に接続し、ＰチャネルＭＩ
   ＳＦＥＴのソース端子はダイオードのカソード端子に接
   続し、ＰチャネルＭＩＳＦＥＴのバルク端子はダイオー
   ドのカソード端子に接続し電源には接続せず、ダイオー
   ドのアノード端子は正の電圧をもつ第一の電源に接続
   し、ＮチャネルＭＩＳＦＥＴのソース端子は電源の基準
   電位に接続し、ＮチャネルＭＩＳＦＥＴのバルク端子は
   電源の基準電位に接続し、ＮチャネルＭＩＳＦＥＴのド
   レイン端子はＰチャネルＭＩＳＦＥＴのドレイン端子と
   遅延回路の入力端子とコンデンサの一方の端子とインバ
   ータ回路の入力端子とに接続し、遅延回路の出力端子は
   バッファ回路の入力端子に接続し、バッファ回路の出力
   端子はコンデンサの他方の端子に接続し、インバータ回
   路の出力端子はレベルシフト回路の出力端子であり、遅
   延回路とバッファー回路は第一の電源電圧により動作す
   るものとし、インバータ回路は第一の電源電圧よりも高
   い電位を持つ第二の電源電圧により動作する事を特徴と
   する半導体集積回路。
3. 【請求項３】 請求項１の半導体集積回路において、Ｐ
   チャネルＭＩＳＦＥＴのドレインの持つ容量成分とＮチ
   ャネルＭＩＳＦＥＴのソースおよびバルクの持つ容量成
   分とダイオードの持つ容量成分を足し合わせた容量が、
   コンデンサの容量よりも小さい事を特徴とする半導体集
   積回路。
4. 【請求項４】 請求項２の半導体集積回路において、Ｎ
   チャネルＭＩＳＦＥＴのドレインの持つ容量成分とＰチ
   ャネルＭＩＳＦＥＴのソースおよびバルクの持つ容量成
   分とダイオードの持つ容量成分を足し合わせた容量が、
   コンデンサの容量よりも小さい事を特徴とする半導体集
   積回路。