JPH0677805A - 出力バッファ回路 - Google Patents
出力バッファ回路Info
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- JPH0677805A JPH0677805A JP4247203A JP24720392A JPH0677805A JP H0677805 A JPH0677805 A JP H0677805A JP 4247203 A JP4247203 A JP 4247203A JP 24720392 A JP24720392 A JP 24720392A JP H0677805 A JPH0677805 A JP H0677805A
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Abstract
(57)【要約】
【目的】 素子の遅延時間が小さくなっても、確実にＰ
チャネル及びＮチャネルＭＯＳトランジスタが同時にＯ
ＦＦとなる時間を設定でき、貫通電流を低減させた出力
バッファ回路を提供する。 【構成】 入力端子１に接続したインバータ回路２と、
該インバータ回路２の出力端に接続され入力信号の立ち
上がり遅延時間及び立ち下がり遅延時間に遅延差を発生
させる第１の遅延差発生器３と、インバータ回路２の出
力端に接続され入力信号の立ち上がり遅延時間及び立ち
下がり遅延時間に前記第１の遅延差発生器３と異なる遅
延差を発生させる第２の遅延差発生器４と、ゲート電極
を第１の遅延差発生器３の出力端に接続したＰチャネル
ＭＯＳトランジスタ５と、ゲート電極を第２の遅延差発
生器４の出力端に接続したＮチャネルＭＯＳトランジス
タ６とで出力バッファ回路を構成する。
チャネル及びＮチャネルＭＯＳトランジスタが同時にＯ
ＦＦとなる時間を設定でき、貫通電流を低減させた出力
バッファ回路を提供する。 【構成】 入力端子１に接続したインバータ回路２と、
該インバータ回路２の出力端に接続され入力信号の立ち
上がり遅延時間及び立ち下がり遅延時間に遅延差を発生
させる第１の遅延差発生器３と、インバータ回路２の出
力端に接続され入力信号の立ち上がり遅延時間及び立ち
下がり遅延時間に前記第１の遅延差発生器３と異なる遅
延差を発生させる第２の遅延差発生器４と、ゲート電極
を第１の遅延差発生器３の出力端に接続したＰチャネル
ＭＯＳトランジスタ５と、ゲート電極を第２の遅延差発
生器４の出力端に接続したＮチャネルＭＯＳトランジス
タ６とで出力バッファ回路を構成する。
Description
【０００１】
【産業上の利用分野】この発明は、半導体集積回路用の
出力バッファ回路に関し、特にノイズを低減させた出力
バッファ回路に関する。
出力バッファ回路に関し、特にノイズを低減させた出力
バッファ回路に関する。
【０００２】
【従来の技術】従来、入力端子に入力された信号を駆動
能力を大きくして外部へ出力するようにした半導体集積
回路用の出力バッファ回路において、ノイズ低減を図っ
た出力バッファ回路は、例えば特開平１−２８４０１７
号公報に開示がなされている。図７は、前記公報開示の
出力バッファ回路の構成例を示す図である。図におい
て、101 は内部回路からの入力信号ＩＮを入力する入力
端子で、該入力端子101 には、２入力ＮＡＮＤ回路102
及び２入力ＮＯＲ回路103 の、それぞれの一方の入力端
子が接続されている。また２入力ＮＯＲ回路103 の他方
の入力端子はグランド（ＶSSレベル）に接続され、２入
力ＮＡＮＤ回路102 の他方の入力端子はグランドレベル
からインバータ回路104 を介して接続されている。
能力を大きくして外部へ出力するようにした半導体集積
回路用の出力バッファ回路において、ノイズ低減を図っ
た出力バッファ回路は、例えば特開平１−２８４０１７
号公報に開示がなされている。図７は、前記公報開示の
出力バッファ回路の構成例を示す図である。図におい
て、101 は内部回路からの入力信号ＩＮを入力する入力
端子で、該入力端子101 には、２入力ＮＡＮＤ回路102
及び２入力ＮＯＲ回路103 の、それぞれの一方の入力端
子が接続されている。また２入力ＮＯＲ回路103 の他方
の入力端子はグランド（ＶSSレベル）に接続され、２入
力ＮＡＮＤ回路102 の他方の入力端子はグランドレベル
からインバータ回路104 を介して接続されている。
【０００３】そして２入力ＮＡＮＤ回路102 の出力は、
ソース電極が電源に接続されているＰチャネルＭＯＳト
ランジスタ105 のゲート電極に接続され、２入力ＮＯＲ
回路103 の出力は、ソース電極がグランドに接続されて
いるＮチャネルＭＯＳトランジスタ106 のゲート電極と
接続され、そしてＰチャネルＭＯＳトランジスタ105と
ＮチャネルＭＯＳトランジスタ106 の各ドレイン電極は
共通に出力端子107 に接続された構成となっている。
ソース電極が電源に接続されているＰチャネルＭＯＳト
ランジスタ105 のゲート電極に接続され、２入力ＮＯＲ
回路103 の出力は、ソース電極がグランドに接続されて
いるＮチャネルＭＯＳトランジスタ106 のゲート電極と
接続され、そしてＰチャネルＭＯＳトランジスタ105と
ＮチャネルＭＯＳトランジスタ106 の各ドレイン電極は
共通に出力端子107 に接続された構成となっている。
【０００４】次にこのように構成された従来のノイズ低
減出力バッファ回路の動作を、図８に示すタイミングチ
ャートを参照しながら説明する。入力端子101 への入力
信号ＩＮが、緩やかに“Ｌ”→“Ｈ”→“Ｌ”へと変化
した場合、２入力ＮＡＮＤ回路102 の論理スレッシュ電
圧ＶTNAND と２入力ＮＯＲ回路103 の論理スレッシュ電
圧ＶTNORとでは、ＶTNAND ＞ＶTNORと異なるため、出力
駆動能力の大きなＭＯＳトランジスタ105 ，106 の各ゲ
ート電極を駆動するタイミングが、各ＭＯＳトランジス
タのゲート電位（ｊ），（ｋ）で示すようにずれてく
る。
減出力バッファ回路の動作を、図８に示すタイミングチ
ャートを参照しながら説明する。入力端子101 への入力
信号ＩＮが、緩やかに“Ｌ”→“Ｈ”→“Ｌ”へと変化
した場合、２入力ＮＡＮＤ回路102 の論理スレッシュ電
圧ＶTNAND と２入力ＮＯＲ回路103 の論理スレッシュ電
圧ＶTNORとでは、ＶTNAND ＞ＶTNORと異なるため、出力
駆動能力の大きなＭＯＳトランジスタ105 ，106 の各ゲ
ート電極を駆動するタイミングが、各ＭＯＳトランジス
タのゲート電位（ｊ），（ｋ）で示すようにずれてく
る。
【０００５】Ｐチャネル及びＮチャネルＭＯＳトランジ
スタが同時にＯＮすることにより、電源からグランドへ
瞬間的に過大な貫通電流が流れ、寄生インダクタンスに
よりグランドレベルや電源レベルを変動させる。そして
この貫通電流は論理スレッシュ電圧を見かけ上変化させ
てしまうもので、誤動作につながる。したがって特に大
駆動能力の出力バッファ回路の場合、この貫通電流を極
力抑えることが重要である。
スタが同時にＯＮすることにより、電源からグランドへ
瞬間的に過大な貫通電流が流れ、寄生インダクタンスに
よりグランドレベルや電源レベルを変動させる。そして
この貫通電流は論理スレッシュ電圧を見かけ上変化させ
てしまうもので、誤動作につながる。したがって特に大
駆動能力の出力バッファ回路の場合、この貫通電流を極
力抑えることが重要である。
【０００６】上記従来の出力バッファ回路の場合、ゲー
ト電位（ｊ）が“Ｌ”の場合、ＰチャネルＭＯＳトラン
ジスタ105 がＯＮし、ゲート電位（ｋ）が“Ｈ”の場
合、ＮチャネルＭＯＳトランジスタ106 がＯＮするの
で、入力信号ＩＮの切り換わり目には、両トランジスタ
がＯＦＦとなる時間τOFF が存在する。したがって、こ
の従来の出力バッファ回路における貫通電流ＩDDは、図
９に示すような、ＰチャネルＭＯＳトランジスタ112 と
ＮチャネルＭＯＳトランジスタ113 の各ゲートを共通に
接続してインバータ111 の出力側に接続して構成した一
般的な出力バッファ回路に比べ、低く抑えることが可能
である。
ト電位（ｊ）が“Ｌ”の場合、ＰチャネルＭＯＳトラン
ジスタ105 がＯＮし、ゲート電位（ｋ）が“Ｈ”の場
合、ＮチャネルＭＯＳトランジスタ106 がＯＮするの
で、入力信号ＩＮの切り換わり目には、両トランジスタ
がＯＦＦとなる時間τOFF が存在する。したがって、こ
の従来の出力バッファ回路における貫通電流ＩDDは、図
９に示すような、ＰチャネルＭＯＳトランジスタ112 と
ＮチャネルＭＯＳトランジスタ113 の各ゲートを共通に
接続してインバータ111 の出力側に接続して構成した一
般的な出力バッファ回路に比べ、低く抑えることが可能
である。
【０００７】
【発明が解決しようとする課題】しかしながら、前記図
７に示した構成の従来のノイズ低減出力バッファ回路で
は、近年、素子の遅延時間が小さくなってきており、そ
れにつれて出力バッファ回路への入力信号ＩＮの傾きが
急峻となるため、Ｐチャネル及びＮチャネルの両ＭＯＳ
トランジスタが両方ともＯＦＦとなる時間τOFF が短く
なってきた。このため貫通電流が大きくなり、誤動作の
原因となっている。
７に示した構成の従来のノイズ低減出力バッファ回路で
は、近年、素子の遅延時間が小さくなってきており、そ
れにつれて出力バッファ回路への入力信号ＩＮの傾きが
急峻となるため、Ｐチャネル及びＮチャネルの両ＭＯＳ
トランジスタが両方ともＯＦＦとなる時間τOFF が短く
なってきた。このため貫通電流が大きくなり、誤動作の
原因となっている。
【０００８】本発明は、従来の出力バッファ回路におけ
る上記問題点を解消するためになされたもので、素子の
遅延時間が小さくなっても、確実にＰチャネル及びＮチ
ャネルの両ＭＯＳトランジスタがＯＦＦとなる時間を設
定でき、貫通電流を低減させた出力バッファ回路を提供
することを目的とする。
る上記問題点を解消するためになされたもので、素子の
遅延時間が小さくなっても、確実にＰチャネル及びＮチ
ャネルの両ＭＯＳトランジスタがＯＦＦとなる時間を設
定でき、貫通電流を低減させた出力バッファ回路を提供
することを目的とする。
【０００９】
【課題を解決するための手段及び作用】上記問題点を解
決するため、本発明は、図１の概念図に示すように、入
力端子１に接続された論理回路（インバータ回路）２
と、該論理回路２の出力端に接続され入力信号の立ち上
がり遅延時間及び立ち下がり遅延時間に遅延差を発生さ
せるための第１の遅延差発生器３と、同じく前記論理回
路２の出力端に接続され入力信号の立ち上がり遅延時間
及び立ち下がり遅延時間に前記第１の遅延差発生器３と
異なる遅延差を発生させるための第２の遅延差発生器４
と、ゲート電極を前記第１の遅延差発生器３の出力端
に、ソース電極を第１の電源に、ドレイン電極を出力端
子７にそれぞれ接続した第１の一導電型ＭＯＳトランジ
スタ（ＰチャネルＭＯＳトランジスタ）５と、ゲート電
極を前記第２の遅延差発生器４の出力端に、ソース電極
を第２の電源に、ドレイン電極を前記出力端子７にそれ
ぞれ接続した第１の反対導電型ＭＯＳトランジスタ（Ｎ
チャネルＭＯＳトランジスタ）６とで出力バッファ回路
を構成するものである。
決するため、本発明は、図１の概念図に示すように、入
力端子１に接続された論理回路（インバータ回路）２
と、該論理回路２の出力端に接続され入力信号の立ち上
がり遅延時間及び立ち下がり遅延時間に遅延差を発生さ
せるための第１の遅延差発生器３と、同じく前記論理回
路２の出力端に接続され入力信号の立ち上がり遅延時間
及び立ち下がり遅延時間に前記第１の遅延差発生器３と
異なる遅延差を発生させるための第２の遅延差発生器４
と、ゲート電極を前記第１の遅延差発生器３の出力端
に、ソース電極を第１の電源に、ドレイン電極を出力端
子７にそれぞれ接続した第１の一導電型ＭＯＳトランジ
スタ（ＰチャネルＭＯＳトランジスタ）５と、ゲート電
極を前記第２の遅延差発生器４の出力端に、ソース電極
を第２の電源に、ドレイン電極を前記出力端子７にそれ
ぞれ接続した第１の反対導電型ＭＯＳトランジスタ（Ｎ
チャネルＭＯＳトランジスタ）６とで出力バッファ回路
を構成するものである。
【００１０】このように構成した出力バッファ回路にお
いて、例えば第１の遅延差発生器３では立ち下がり遅延
時間ｔPHL1を立ち上がり遅延時間ｔPLH1より大となるよ
うに遅延差を発生させ、第２の遅延差発生器４では立ち
下がり遅延時間ｔPHL2を立ち上がり遅延時間ｔPLH2より
小さくなるように遅延差を発生させる。これにより、図
２のタイミングチャートに示すように、入力端子１に入
力された入力信号ＩＮがインバータ回路２で反転され、
その反転出力信号（ａ）は、第１の遅延差発生器３によ
って、その出力であるゲート電位（ｂ）は立ち上がりの
方が早くなり、一方第２の遅延差発生器４によって、そ
の出力であるゲート電位（ｃ）は立ち下がりの方が早く
なる。
いて、例えば第１の遅延差発生器３では立ち下がり遅延
時間ｔPHL1を立ち上がり遅延時間ｔPLH1より大となるよ
うに遅延差を発生させ、第２の遅延差発生器４では立ち
下がり遅延時間ｔPHL2を立ち上がり遅延時間ｔPLH2より
小さくなるように遅延差を発生させる。これにより、図
２のタイミングチャートに示すように、入力端子１に入
力された入力信号ＩＮがインバータ回路２で反転され、
その反転出力信号（ａ）は、第１の遅延差発生器３によ
って、その出力であるゲート電位（ｂ）は立ち上がりの
方が早くなり、一方第２の遅延差発生器４によって、そ
の出力であるゲート電位（ｃ）は立ち下がりの方が早く
なる。
【００１１】そして、ＭＯＳトランジスタはゲート電圧
が｜ＶGS−Ｖth｜≧０（ＶGSはゲート・ソース間電圧、
Ｖthは単体トランジスタのスレッショルド電圧）の時に
ＯＮするので、通常ＰチャネルＭＯＳトランジスタで
は、入力が“Ｌ”レベルの時にＯＮし、ＮチャネルＭＯ
Ｓトランジスタでは、入力が“Ｈ”レベルの時にＯＮす
る。したがって、入力信号ＩＮの切り換わり目に、前記
第１及び第２の遅延差発生器３，４により、Ｐチャネル
及びＮチャネルの両ＭＯＳトランジスタ５，６が同時に
ＯＮするタイミングをなくし、Ｐチャネル及びＮチャネ
ルの両ＭＯＳトランジスタ５，６が同時にＯＦＦとなる
時間（図２では、ｔPHL1−ｔPHL2とｔPLH2−ｔPLH1の期
間）を存在させるので、瞬間的な貫通電流ＩDDは減少す
る。なお、図２において、ＯＵＴは出力端子７へ出力さ
れる出力信号である。
が｜ＶGS−Ｖth｜≧０（ＶGSはゲート・ソース間電圧、
Ｖthは単体トランジスタのスレッショルド電圧）の時に
ＯＮするので、通常ＰチャネルＭＯＳトランジスタで
は、入力が“Ｌ”レベルの時にＯＮし、ＮチャネルＭＯ
Ｓトランジスタでは、入力が“Ｈ”レベルの時にＯＮす
る。したがって、入力信号ＩＮの切り換わり目に、前記
第１及び第２の遅延差発生器３，４により、Ｐチャネル
及びＮチャネルの両ＭＯＳトランジスタ５，６が同時に
ＯＮするタイミングをなくし、Ｐチャネル及びＮチャネ
ルの両ＭＯＳトランジスタ５，６が同時にＯＦＦとなる
時間（図２では、ｔPHL1−ｔPHL2とｔPLH2−ｔPLH1の期
間）を存在させるので、瞬間的な貫通電流ＩDDは減少す
る。なお、図２において、ＯＵＴは出力端子７へ出力さ
れる出力信号である。
【００１２】
【実施例】次に実施例について説明する。図３は、本発
明に係る出力バッファ回路の第１の実施例を示す回路構
成図であり、図１に示した概念図と同一又は対応する部
材には同一符号を付して示している。この実施例は、図
１の本発明の概念図で示した第１の遅延差発生器３をＰ
チャネルＭＯＳトランジスタ11で構成し、また第２の遅
延差発生器４をＮチャネルＭＯＳトランジスタ12で構成
したものである。具体的には、入力端子１にインバータ
回路２を介して第１の遅延差発生器を構成する第２のＰ
チャネルＭＯＳトランジスタ11のソース電極と、第２の
遅延差発生器４を構成する第２のＮチャネルＭＯＳトラ
ンジスタ12のソース電極を接続し、第２のＰチャネルＭ
ＯＳトランジスタ11のドレイン電極は第１のＰチャネル
ＭＯＳトランジスタ５のゲート電極に、また前記第２の
ＮチャネルＭＯＳトランジスタ12のドレイン電極は第１
のＮチャネルＭＯＳトランジスタ６のゲート電極にそれ
ぞれ接続されている。そして前記第２のＰチャネルＭＯ
Ｓトランジスタ11のゲート電極と、第１のＮチャネルＭ
ＯＳトランジスタ６のソース電極はグランドに接続し、
また前記第１のＰチャネルＭＯＳトランジスタ５のソー
ス電極と、第２のＮチャネルＭＯＳトランジスタ12のゲ
ート電極は電源ＶDDに接続し、第１のＰチャネルＭＯＳ
トランジスタ５のドレイン電極と第１のＮチャネルＭＯ
Ｓトランジスタ６のドレイン電極は共通に出力端子７と
接続した構成となっている。
明に係る出力バッファ回路の第１の実施例を示す回路構
成図であり、図１に示した概念図と同一又は対応する部
材には同一符号を付して示している。この実施例は、図
１の本発明の概念図で示した第１の遅延差発生器３をＰ
チャネルＭＯＳトランジスタ11で構成し、また第２の遅
延差発生器４をＮチャネルＭＯＳトランジスタ12で構成
したものである。具体的には、入力端子１にインバータ
回路２を介して第１の遅延差発生器を構成する第２のＰ
チャネルＭＯＳトランジスタ11のソース電極と、第２の
遅延差発生器４を構成する第２のＮチャネルＭＯＳトラ
ンジスタ12のソース電極を接続し、第２のＰチャネルＭ
ＯＳトランジスタ11のドレイン電極は第１のＰチャネル
ＭＯＳトランジスタ５のゲート電極に、また前記第２の
ＮチャネルＭＯＳトランジスタ12のドレイン電極は第１
のＮチャネルＭＯＳトランジスタ６のゲート電極にそれ
ぞれ接続されている。そして前記第２のＰチャネルＭＯ
Ｓトランジスタ11のゲート電極と、第１のＮチャネルＭ
ＯＳトランジスタ６のソース電極はグランドに接続し、
また前記第１のＰチャネルＭＯＳトランジスタ５のソー
ス電極と、第２のＮチャネルＭＯＳトランジスタ12のゲ
ート電極は電源ＶDDに接続し、第１のＰチャネルＭＯＳ
トランジスタ５のドレイン電極と第１のＮチャネルＭＯ
Ｓトランジスタ６のドレイン電極は共通に出力端子７と
接続した構成となっている。
【００１３】次に、このように構成した出力バッファ回
路の動作を、図４に示したタイミングチャートに基づい
て説明する。第１のＰチャネルＭＯＳトランジスタ５の
ゲート電極の電位（ｄ）は、図４のタイミングチャート
に示すように、“Ｌ”レベルが完全にグランドレベルま
で下降せず、ＰチャネルＭＯＳトランジスタのスレッシ
ョルド電圧ＶtPだけ上昇したところで安定する。このた
め第２のＰチャネルＭＯＳトランジスタ11の立ち下がり
遅延時間ｔPHL11 と立ち上がり遅延時間ｔPLH11 とは、
ｔPHL11 ＞ｔPLH11 となる。一方、第１のＮチャネルＭ
ＯＳトランジスタ６のゲート電極の電位（ｅ）は、
“Ｈ”レベルが完全に電源電圧ＶDDまで上昇せず、Ｎチ
ャネルＭＯＳトランジスタのスレッショルド電圧ＶtNだ
け下降したところで安定する。このため第２のＮチャネ
ルＭＯＳトランジスタ12の立ち下がり遅延時間ｔPHL12
と立ち上がり遅延時間ｔPLH12 とは、ｔPHL12 ＜ｔ
PLH12 となる。
路の動作を、図４に示したタイミングチャートに基づい
て説明する。第１のＰチャネルＭＯＳトランジスタ５の
ゲート電極の電位（ｄ）は、図４のタイミングチャート
に示すように、“Ｌ”レベルが完全にグランドレベルま
で下降せず、ＰチャネルＭＯＳトランジスタのスレッシ
ョルド電圧ＶtPだけ上昇したところで安定する。このた
め第２のＰチャネルＭＯＳトランジスタ11の立ち下がり
遅延時間ｔPHL11 と立ち上がり遅延時間ｔPLH11 とは、
ｔPHL11 ＞ｔPLH11 となる。一方、第１のＮチャネルＭ
ＯＳトランジスタ６のゲート電極の電位（ｅ）は、
“Ｈ”レベルが完全に電源電圧ＶDDまで上昇せず、Ｎチ
ャネルＭＯＳトランジスタのスレッショルド電圧ＶtNだ
け下降したところで安定する。このため第２のＮチャネ
ルＭＯＳトランジスタ12の立ち下がり遅延時間ｔPHL12
と立ち上がり遅延時間ｔPLH12 とは、ｔPHL12 ＜ｔ
PLH12 となる。
【００１４】したがって最終段のＰチャネルＭＯＳトラ
ンジスタ５とＮチャネルＭＯＳトランジスタ６とからな
る出力バッファにおいては、 ｔPHL11 −ｔPHL12 ＝τA ｔPLH12 −ｔPLH11 ＝τB で表される時間τA ，τB だけ、信号の切り換わり時
に、両ＭＯＳトランジスタ５，６ともＯＦＦ状態とな
り、貫通電流ＩDDを低減させることができる。
ンジスタ５とＮチャネルＭＯＳトランジスタ６とからな
る出力バッファにおいては、 ｔPHL11 −ｔPHL12 ＝τA ｔPLH12 −ｔPLH11 ＝τB で表される時間τA ，τB だけ、信号の切り換わり時
に、両ＭＯＳトランジスタ５，６ともＯＦＦ状態とな
り、貫通電流ＩDDを低減させることができる。
【００１５】次に、第２実施例を図５に示す回路構成図
に基づいて説明する。なお図５において、図３に示した
第１実施例と同一又は対応する部材には同一符号を付し
て示している。この実施例は、図３に示した第１実施例
における第２のＰチャネルＭＯＳトランジスタ11のゲー
ト電極と、第２のＮチャネルＭＯＳトランジスタ12のゲ
ート電極とを、それぞれ外部から制御電圧ＣＮＴＰ，Ｃ
ＮＴＮを印加するコントロール端子21，22に、それぞれ
接続した構成となっており、外部から印加する制御電圧
ＣＮＴＰ，ＣＮＴＮを自由に設定できるようにしたもの
である。
に基づいて説明する。なお図５において、図３に示した
第１実施例と同一又は対応する部材には同一符号を付し
て示している。この実施例は、図３に示した第１実施例
における第２のＰチャネルＭＯＳトランジスタ11のゲー
ト電極と、第２のＮチャネルＭＯＳトランジスタ12のゲ
ート電極とを、それぞれ外部から制御電圧ＣＮＴＰ，Ｃ
ＮＴＮを印加するコントロール端子21，22に、それぞれ
接続した構成となっており、外部から印加する制御電圧
ＣＮＴＰ，ＣＮＴＮを自由に設定できるようにしたもの
である。
【００１６】次に、このように構成した第２実施例の動
作を、図６に示したタイミングチャートに基づいて説明
する。この動作説明においては、第２のＰチャネルＭＯ
Ｓトランジスタ11及び第２のＮチャネルＭＯＳトランジ
スタ12の各ゲート電極に印加する制御電圧ＣＮＴＰ，Ｃ
ＮＴＮを、次のように設定した３種類の場合について説
明する。 （１）ＣＮＴＰ＝０Ｖ，ＣＮＴＮ＝５Ｖ（実線） （２）ＣＮＴＰ＝0.５Ｖ，ＣＮＴＮ＝4.５Ｖ（波線） （３）ＣＮＴＰ＝１Ｖ，ＣＮＴＮ＝４Ｖ（１点鎖線）
作を、図６に示したタイミングチャートに基づいて説明
する。この動作説明においては、第２のＰチャネルＭＯ
Ｓトランジスタ11及び第２のＮチャネルＭＯＳトランジ
スタ12の各ゲート電極に印加する制御電圧ＣＮＴＰ，Ｃ
ＮＴＮを、次のように設定した３種類の場合について説
明する。 （１）ＣＮＴＰ＝０Ｖ，ＣＮＴＮ＝５Ｖ（実線） （２）ＣＮＴＰ＝0.５Ｖ，ＣＮＴＮ＝4.５Ｖ（波線） （３）ＣＮＴＰ＝１Ｖ，ＣＮＴＮ＝４Ｖ（１点鎖線）
【００１７】まず、図５における第１のＰチャネルＭＯ
Ｓトランジスタ５のゲート電位（ｆ）は、“Ｌ”レベル
が完全にグランドレベルまで下降せず、ＣＮＴＰ＋ＶtP
だけ上昇した電位のところで安定する。このため、第２
のＰチャネルＭＯＳトランジスタ11の、上記３種類
（１），（２），（３）の場合の立ち下がり遅延時間ｔ
PHL11(1)，ｔPHL11(2)，ｔPHL11(3)と、立ち上がり遅延
時間ｔPLH11(1)，ｔPLH11(2)，ｔPLH11(3)の大きさは、
次式で示される。 ｔPHL11(3)＞ｔPHL11(2)＞ｔPHL11(1)＞ｔPLH11(1)＞ｔPLH11(2) ＞ｔPLH11(3) ・・・・・
Ｓトランジスタ５のゲート電位（ｆ）は、“Ｌ”レベル
が完全にグランドレベルまで下降せず、ＣＮＴＰ＋ＶtP
だけ上昇した電位のところで安定する。このため、第２
のＰチャネルＭＯＳトランジスタ11の、上記３種類
（１），（２），（３）の場合の立ち下がり遅延時間ｔ
PHL11(1)，ｔPHL11(2)，ｔPHL11(3)と、立ち上がり遅延
時間ｔPLH11(1)，ｔPLH11(2)，ｔPLH11(3)の大きさは、
次式で示される。 ｔPHL11(3)＞ｔPHL11(2)＞ｔPHL11(1)＞ｔPLH11(1)＞ｔPLH11(2) ＞ｔPLH11(3) ・・・・・
【００１８】一方、第１のＮチャネルＭＯＳトランジス
タ６のゲート電位（ｇ）は、“Ｈ”レベルが完全にＶDD
レベルまで上昇せず、ＣＮＴＮ−ＶtNだけ下降した電位
のところで安定する。このため、第２のＰチャネルＭＯ
Ｓトランジスタ12の、上記３種類（１），（２），
（３）の場合の立ち下がり遅延時間ｔPHL12(1)，ｔ
PHL12(2)，ｔPHL12(3)と、立ち上がり遅延時間ｔ
PLH12(1)，ｔPLH12(2)，ｔPLH12(3)の大きさは、次式
で表される順になる。 ｔPHL12(3)＜ｔPHL12(2)＜ｔPHL12(1)＜ｔPLH12(1)＜ｔPLH12(2) ＜ｔPLH12(3) ・・・・・
タ６のゲート電位（ｇ）は、“Ｈ”レベルが完全にＶDD
レベルまで上昇せず、ＣＮＴＮ−ＶtNだけ下降した電位
のところで安定する。このため、第２のＰチャネルＭＯ
Ｓトランジスタ12の、上記３種類（１），（２），
（３）の場合の立ち下がり遅延時間ｔPHL12(1)，ｔ
PHL12(2)，ｔPHL12(3)と、立ち上がり遅延時間ｔ
PLH12(1)，ｔPLH12(2)，ｔPLH12(3)の大きさは、次式
で表される順になる。 ｔPHL12(3)＜ｔPHL12(2)＜ｔPHL12(1)＜ｔPLH12(1)＜ｔPLH12(2) ＜ｔPLH12(3) ・・・・・
【００１９】今、 ｔPHL11(1)−ｔPHL12(1)＝τA(1) ｔPHL11(2)−ｔPHL12(2)＝τA(2) ｔPHL11(3)−ｔPHL12(3)＝τA(3) ｔPLH12(1)−ｔPLH11(1)＝τB(1) ｔPLH12(2)−ｔPLH11(2)＝τB(2) ｔPLH12(3)−ｔPLH11(3)＝τB(3) ・・・・・ とすると、，，式より、 τA(3)＞τA(2)＞τA(1) τB(3)＞τB(2)＞τB(1) ・・・・・ となり、最終段の第１のＰチャネルＭＯＳトランジスタ
５と第１のＮチャネルＭＯＳトランジスタ６とからなる
出力バッファにおいて、信号の切り換わり時に、両ＭＯ
Ｓトランジスタ５，６ともにＯＦＦ状態とする時間が長
くなるのは、３種類（１），（２），（３）において、
（３）＞（２）＞（１）の順となる。このため、貫通電
流の値も（３）＜（２）＜（１）の順となる。したがっ
て出力バッファとしての遅延時間が設計上許容できる場
合には、この実施例は非常に有効な手段となる。
５と第１のＮチャネルＭＯＳトランジスタ６とからなる
出力バッファにおいて、信号の切り換わり時に、両ＭＯ
Ｓトランジスタ５，６ともにＯＦＦ状態とする時間が長
くなるのは、３種類（１），（２），（３）において、
（３）＞（２）＞（１）の順となる。このため、貫通電
流の値も（３）＜（２）＜（１）の順となる。したがっ
て出力バッファとしての遅延時間が設計上許容できる場
合には、この実施例は非常に有効な手段となる。
【００２０】上記各実施例で示した出力バッファ回路で
は、ゲート数が僅か1.５Ｂ．Ｃ．（Ｂ．Ｃ．＝ベーシッ
クセル； Ｐ，ＮチャネルＭＯＳトランジスタ各２個で
１Ｂ．Ｃ．と換算）で構成できるので、図７に示した従
来例（＝３Ｂ．Ｃ．）の半分で実現できることになる。
は、ゲート数が僅か1.５Ｂ．Ｃ．（Ｂ．Ｃ．＝ベーシッ
クセル； Ｐ，ＮチャネルＭＯＳトランジスタ各２個で
１Ｂ．Ｃ．と換算）で構成できるので、図７に示した従
来例（＝３Ｂ．Ｃ．）の半分で実現できることになる。
【００２１】
【発明の効果】以上実施例に基づいて説明したように、
本発明によれば、素子の遅延時間が小さくなっても、僅
かな回路構成で、確実に最終段のＰ，ＮチャネルＭＯＳ
トランジスタを共にＯＦＦとする期間を設定することが
でき、これにより貫通電流を低減させ、ノイズの低減、
更には誤動作を有効に防止できる出力バッファ回路を実
現することができる。
本発明によれば、素子の遅延時間が小さくなっても、僅
かな回路構成で、確実に最終段のＰ，ＮチャネルＭＯＳ
トランジスタを共にＯＦＦとする期間を設定することが
でき、これにより貫通電流を低減させ、ノイズの低減、
更には誤動作を有効に防止できる出力バッファ回路を実
現することができる。
【図１】本発明に係る出力バッファ回路を説明するため
の概念図である。
の概念図である。
【図２】図１に示した出力バッファ回路の動作を説明す
るためのタイミングチャートである。
るためのタイミングチャートである。
【図３】本発明の第１実施例を示す回路構成図である。
【図４】図３に示した第１実施例の動作を説明するため
のタイミングチャートである。
のタイミングチャートである。
【図５】第２実施例を示す回路構成図である。
【図６】第２実施例の動作を説明するためのタイミング
チャートである。
チャートである。
【図７】従来のノイズ低減出力バッファ回路の構成例を
示す回路構成図である。
示す回路構成図である。
【図８】図７に示した出力バッファ回路の動作を説明す
るためのタイミングチャートである。
るためのタイミングチャートである。
【図９】従来の一般的な出力バッファ回路の一例を示す
回路構成図である。
回路構成図である。
１ 入力端子 ２ インバータ回路 ３ 第１の遅延差発生器 ４ 第２の遅延差発生器 ５ 第１のＰチャネルＭＯＳトランジスタ ６ 第１のＮチャネルＭＯＳトランジスタ ７ 出力端子 11 第２のＰチャネルＭＯＳトランジスタ 12 第２のＮチャネルＭＯＳトランジスタ
Claims (3)
- 【請求項１】 入力端子に接続された論理回路と、該論
理回路の出力端に接続され入力信号の立ち上がり遅延時
間及び立ち下がり遅延時間に遅延差を発生させるための
第１の遅延差発生器と、同じく前記論理回路の出力端に
接続され入力信号の立ち上がり遅延時間及び立ち下がり
遅延時間に前記第１の遅延差発生器と異なる遅延差を発
生させるための第２の遅延差発生器と、ゲート電極を前
記第１の遅延差発生器の出力端に、ソース電極を第１の
電源に、ドレイン電極を出力端子にそれぞれ接続した第
１の一導電型ＭＯＳトランジスタと、ゲート電極を前記
第２の遅延差発生器の出力端に、ソース電極を第２の電
源に、ドレイン電極を前記出力端子にそれぞれ接続した
第１の反対導電型ＭＯＳトランジスタとで構成した出力
バッファ回路。 - 【請求項２】 前記第１の遅延差発生器を、ソース電極
を前記論理回路の出力端に、ゲート電極を前記第２の電
源に、ドレイン電極を前記第１の一導電型ＭＯＳトラン
ジスタのゲート電極にそれぞれ接続した第２の一導電型
ＭＯＳトランジスタで構成し、前記第２の遅延差発生器
を、ソース電極を前記論理回路の出力端に、ゲート電極
を前記第１の電源に、ドレイン電極を前記第１の反対導
電型ＭＯＳトランジスタのゲート電極にそれぞれ接続し
た第２の反対導電型ＭＯＳトランジスタで構成したこと
を特徴とする請求項１記載の出力バッファ回路。 - 【請求項３】 前記第１の遅延差発生器を、ソース電極
を前記論理回路の出力端に、ゲート電極を第１のコント
ロール端子に、ドレイン電極を前記第１の一導電型ＭＯ
Ｓトランジスタのゲート電極にそれぞれ接続した第２の
一導電型ＭＯＳトランジスタで構成し、前記第２の遅延
差発生器を、ソース電極を前記論理回路の出力端に、ゲ
ート電極を第２のコントロール端子に、ドレイン電極を
前記第１の反対導電型ＭＯＳトランジスタのゲート電極
にそれぞれ接続した第２の反対導電型ＭＯＳトランジス
タで構成し、前記各遅延差発生器を外部よりコントロー
ルできるようにしたことを特徴とする請求項１記載の出
力バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4247203A JPH0677805A (ja) | 1992-08-25 | 1992-08-25 | 出力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4247203A JPH0677805A (ja) | 1992-08-25 | 1992-08-25 | 出力バッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0677805A true JPH0677805A (ja) | 1994-03-18 |
Family
ID=17159987
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4247203A Withdrawn JPH0677805A (ja) | 1992-08-25 | 1992-08-25 | 出力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0677805A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100475046B1 (ko) * | 1998-07-20 | 2005-05-27 | 삼성전자주식회사 | 출력버퍼 및 그의 버퍼링 방법 |
| JP2013211843A (ja) * | 2012-02-28 | 2013-10-10 | Mega Chips Corp | 出力装置 |
| US8922241B2 (en) | 2011-09-30 | 2014-12-30 | Renesas Electronics Corporation | Logic circuit and semiconductor integrated circuit |
| WO2015098017A1 (ja) * | 2013-12-27 | 2015-07-02 | パナソニックＩｐマネジメント株式会社 | 半導体集積回路、ラッチ回路およびフリップフロップ回路 |
-
1992
- 1992-08-25 JP JP4247203A patent/JPH0677805A/ja not_active Withdrawn
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100475046B1 (ko) * | 1998-07-20 | 2005-05-27 | 삼성전자주식회사 | 출력버퍼 및 그의 버퍼링 방법 |
| US8922241B2 (en) | 2011-09-30 | 2014-12-30 | Renesas Electronics Corporation | Logic circuit and semiconductor integrated circuit |
| JP2013211843A (ja) * | 2012-02-28 | 2013-10-10 | Mega Chips Corp | 出力装置 |
| WO2015098017A1 (ja) * | 2013-12-27 | 2015-07-02 | パナソニックＩｐマネジメント株式会社 | 半導体集積回路、ラッチ回路およびフリップフロップ回路 |
| JPWO2015098017A1 (ja) * | 2013-12-27 | 2017-03-23 | パナソニックＩｐマネジメント株式会社 | 半導体集積回路、ラッチ回路およびフリップフロップ回路 |
| US9755622B2 (en) | 2013-12-27 | 2017-09-05 | Panasonic Intellectual Property Management Co., Ltd. | Semiconductor integrated circuit, latch circuit, and flip-flop circuit |
| US9871503B2 (en) | 2013-12-27 | 2018-01-16 | Panasonic Intellectual Property Management Co., Ltd. | Semiconductor integrated circuit, latch circuit, and flip-flop circuit |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991102 |