JPH10173537A - 記録信号発生装置用直流バランス値計算回路 - Google Patents

Abstract

(57)【要約】 【課題】 回路規模を小さくすることができると共に計
算を高速に行うことができるようにした記録信号発生装
置用直流バランス値計算回路を提供する。 【解決手段】 セレクタ１１は、８／１７変調後の符号
語を、１クロック毎に先頭から順に２ビットずつの単位
データに区切って出力する。論理回路１２は、セレクタ
１１から出力される単位データと、直前の単位データ終
了時における出力波形がハイレベルかロウレベルかを示
す符号とを用いた論理演算によって、記録信号の直流バ
ランスのずれを表すＤＳＶを２だけ増加させるためのカ
ウントアップ信号Ｕｐ，ＤＳＶを２だけ減少させるため
のカウントダウン信号Ｄｏｗｎおよび符号を出力する。
１１ビットカウンタ１４は、論理回路１２から出力され
る信号Ｕｐ，Ｄｏｗｎに応じたカウント動作を行い、Ｄ
ＳＶの値を出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、原データに対して
ブロック符号化を行って符号語を生成し、この符号語に
基づいて記録信号を発生する記録信号発生装置に用いら
れ、記録信号の直流バランスのずれを表す直流バランス
値を計算する記録信号発生装置用直流バランス値計算回
路に関する。

【０００２】

【従来の技術】ディジタルデータを光ディスク等の記録
媒体に記録する場合、“１”，“０”をそのままピット
の有無として記録すると、長い時間、“０”の区間すな
わちピットの無い区間が発生する可能性があり、クロッ
クの再生等に不都合であることから、従来より、原デー
タをｘビット（ｘは２以上の整数）毎に区切り、このｘ
ビットのデータをｙビット（ｙ≧ｘ）のデータに変換す
るブロック符号化と呼ばれる変調が行われている。例え
ば、ＤＶＤ（ディジタル・ビデオ・ディスク）では、原
データを８ビット毎に区切り、８ビットのデータを１６
ビットのデータに対応させる８／１６変調を採用してい
る。なお、ブロック符号化において、変換前のｘビット
のデータはデータ・シンボル（Ｄａｔａ Ｓｙｍｂｏ
ｌ）と呼ばれ、変換後のｙビットのデータは符号語（Ｃ
ｏｄｅ Ｗｏｒｄ）と呼ばれる。

【０００３】図５は、ブロック符号化を行うシステムの
例として、ＤＶＤのマスタディスクを作製するＤＶＤマ
スタディスク作製システムの一例における概略の構成を
示したものである。このマスタディスク作製システム
は、原データを蓄積し再生する蓄積装置１０１と、この
蓄積装置１０１より再生されたデータを、マスタディス
クに記録する記録信号に変換する記録信号発生装置とし
てのデータ変換装置１０２と、このデータ変換装置１０
２の出力信号に従ってマスタディスクをカッティングす
るカッティング装置１０３とを備えている。蓄積装置１
０１は、スタジオ等で作られ、原データが記録されたテ
ープ等の蓄積メディアから、原データを再生する装置で
あり、テープストリーマやハードディスクドライブ等が
用いられる。データ変換装置１０２は、蓄積装置１０１
より再生されたデータに対してエラー訂正コードの付加
等の処理を行い、更に８／１６変調を行って、マスタデ
ィスクに記録する記録信号に変換する。

【０００４】図６は、図５におけるデータ変換装置１０
２の構成の一例を示すブロック図である。このデータ変
換装置１０２は、蓄積装置１０１からのデータをデータ
変換装置１０２内に取り込む通信インタフェース部１１
１と、この通信インタフェース部１１１によって取り込
まれたデータに対してエラー訂正コードの付加等の処理
を行うデータ処理部１１２と、このデータ処理部１１２
の出力データに対して８／１６変調を行う８／１６変調
回路を含む変調部１１３と、この変調部１１３の出力デ
ータに基づいて記録信号を発生し、外部に出力する出力
回路１１４と、通信インタフェース部１１１，データ処
理部１１２および変調部１１３を制御するＣＰＵ（中央
処理装置）１１５とを備えている。

【０００５】このデータ変換装置１０２では、蓄積装置
１０１からのデータは、通信インタフェース部１１１に
よってデータ変換装置１０２内に取り込まれ、データ処
理部１１２によってエラー訂正コードの付加等の処理が
行われ、変調部１１３によって８／１６変調が行われ、
変調後のデータに基づいて、出力回路１１４によって記
録信号が発生されて外部に出力され、図５におけるカッ
ティング装置１０３に供給される。ＣＰＵ１１５は、カ
ッティング装置１０３においてマスタディスクに記録さ
れる信号が出力回路１１４より連続して出力されるよう
に、通信インタフェース部１１１，データ処理部１１２
および変調部１１３を制御する。

【０００６】図７は、図６における変調部１１３内の８
／１６変調回路の構成を示すブロック図である。実際の
８／１６変調回路は複雑であるが、図７では本発明の説
明に影響を与えない範囲で簡略化して示している。この
８／１６変調回路は、それぞれ、８ビットのデータ・シ
ンボルを入力し、１６ビットの符号語に変換する２つの
８／１６変換テーブル１２１，１２２と、８／１６変換
テーブル１２１の出力符号語から、ディジタル・サム・
バリュ（Ｄｉｇｉｔａｌ Ｓｕｍ Ｖａｌｕｅ）または
ディジタル・サム・バリエイション（Ｄｉｇｉｔａｌ
Ｓｕｍ Ｖａｒｉａｔｉｏｎ）と呼ばれる記録信号の直
流バランスのずれを表す直流バランス値（以下、ＤＳＶ
と記す。）を計算するＤＳＶ計算回路１２３と、８／１
６変換テーブル１２２の出力符号語からＤＳＶを計算す
るＤＳＶ計算回路１２４と、８／１６変換テーブル１２
１の出力符号語と８／１６変換テーブル１２２の出力符
号語の一方を選択して出力するスイッチ１２５と、各Ｄ
ＳＶ計算回路１２３，１２４の計算結果を比較して、Ｄ
ＳＶの絶対値の小さな方の符号語が選択されるようにス
イッチ１２５を制御する比較回路１２６と、スイッチ１
２５の出力符号語をパラレル−シリアル変換（以下、Ｐ
／Ｓ変換と記す。）して出力するＰ／Ｓ変換回路１２６
とを備えている。８／１６変換テーブル１２１，１２２
は、例えばＲＯＭ（リード・オンリ・メモリ）によって
実現される。

【０００７】図８は、８／１６変換テーブル１２１，１
２２の内容の一例を示したものである。８／１６変調で
は、反転ビットである“１”と“１”の間に非反転ビッ
トである“０”が２個以上入る、すなわち非反転ビット
“０”が２以上連続するという条件が課せられており、
８／１６変換テーブル１２１，１２２の内容は、この条
件に従って作成されている。

【０００８】ここで、ＤＳＶについて説明する。ＤＳＶ
は、単位時間当たり、記録信号の波形がハイ（Ｈｉｇ
ｈ）レベルであれば＋１、ロウ（Ｌｏｗ）レベルであれ
ば−１として、これらの数値を加算した値である。従っ
て、ＤＳＶは、記録信号の直流バランスのずれを示すも
のであり、ディスクから信号を再生する装置におけるサ
ーボ回路に影響を与えることから、その絶対値はできる
だけ小さい方が望ましい。

【０００９】図９は、８／１６変調における符号語と、
それに対応する出力回路１１４の出力波形（記録信号）
と、ＤＳＶの値との関係の一例を示したものである。図
９（ａ）は、１ビットを単位とした単位時間の区切りと
１６ビットの符号語の区切りを示したものである。図９
（ｂ）は、符号語の一例を示したものである。図９
（ｃ）は、図９（ｂ）に示した符号語に対応する出力波
形を示したものである。出力波形は、符号語中の“１”
のときに反転する。また、この例では、前の符号語のパ
ターンの最後がロウレベルであると仮定している。図９
（ｄ）は、図９（ｂ）に示した符号語に対応するＤＳＶ
の値を示したものである。この例では、前の符号語のパ
ターンの最後でＤＳＶの値が“０”になったと仮定して
いる。

【００１０】図７において、２つの８／１６変換テーブ
ル１２１，１２２が設けられているのは、ＤＳＶの絶対
値ができるだけ小さくなるように符号語を選択するため
である。従って、２つの８／１６変換テーブル１２１，
１２２には、少なくとも一部のデータ・シンボルに対し
て互いに異なる符号語が規定されている。

【００１１】図７に示した８／１６変調回路では、入力
された８ビットのデータ・シンボルは、８／１６変換テ
ーブル１２１，１２２によって、それぞれ１６ビットの
符号語に変換され、この符号語はスイッチ１２５に入力
される。また、ＤＳＶ計算回路１２３，１２４によっ
て、８／１６変換テーブル１２１，１２２の出力符号語
からそれぞれＤＳＶが計算され、比較回路１２６によっ
て、各ＤＳＶ計算回路１２３，１２４の計算結果が比較
され、ＤＳＶの絶対値の小さな方の符号語が選択される
ようにスイッチ１２５が制御される。なお、比較回路１
２６は、各ＤＳＶ計算回路１２３，１２４の計算結果に
よるＤＳＶの絶対値が等しい場合には、例えば、８／１
６変換テーブル１２１，１２２のうち、予め決められた
方の出力、あるいは直前に選択されていた方の出力が選
択されるようにスイッチ１２５を制御する。スイッチ１
２５の出力符号語は、Ｐ／Ｓ変換回路１２６によってＰ
／Ｓ変換され、シリアルデータとして出力される。この
ようにして、図７に示した８／１６変調回路では、ＤＳ
Ｖの絶対値が小さくなるように８／１６変調が行われ
る。

【００１２】

【発明が解決しようとする課題】次に、ＤＳＶの計算方
法について考える。新しい符号語に対するＤＳＶの計算
には、それまでのＤＳＶの値と、直前の出力波形がハイ
レベルかロウレベルかの情報とが必要となる。直前の出
力波形がハイレベルかロウレベルかの情報は、新しい符
号語の先頭が“０”のときに＋１するのか−１するのか
を決定するために必要となる。ここで、ｎ番目の符号語
のみによって決定されるＤＳＶの変化量をΔＤＳＶ′
（ｎ）、ｎ−１番目の符号語によって決定され、直前の
出力波形がハイレベルかロウレベルかを表す符号をＳｉ
ｇｎ（ｎ−１）とすると、ｎ番目の符号語終了時のＤＳ
Ｖの値ＤＳＶ（ｎ）は、次の式（１）のように表され
る。

【００１３】 ＤＳＶ（ｎ）＝ＤＳＶ（ｎ−１） ＋（Ｓｉｇｎ（ｎ−１））・（ΔＤＳＶ′（ｎ））…（１）

【００１４】ここで、ＤＳＶの値の最大値を考える。Ｄ
ＳＶの値の最大値は、８／１６変調のアルゴリズムによ
り、±１０２４以下になるように制御される。従って、
ＤＳＶの計算回路をハードウェアで実現するには、符号
ビットも考えて１２ビット必要になる。このようなＤＳ
Ｖの計算をハードウェアで実現するＤＳＶ計算回路の一
例として、図１０に示すような構成が考えられる。

【００１５】図１０に示したＤＳＶ計算回路は、入力さ
れたｎ番目の符号語Ｃｏｄｅ Ｗｏｒｄ（ｎ）とｎ−１
番目の符号語によって決定される符号Ｓｉｇｎ（ｎ−
１）とを入力し、ｎ−１番目の符号語によって決定され
る符号Ｓｉｇｎ（ｎ−１）を考慮して決定されるｎ番目
の符号語によるＤＳＶの変化量ΔＤＳＶ（ｎ）と、ｎ番
目の符号語によって決定される符号Ｓｉｇｎ（ｎ）とを
出力する参照テーブル１３１を備えている。なお、ここ
で、ΔＤＳＶ（ｎ）は、式（１）における（Ｓｉｇｎ
（ｎ−１））・（ΔＤＳＶ′（ｎ））に相当する値であ
る。図１０に示したＤＳＶ計算回路は、更に、ｎ−１番
目の符号語終了時のＤＳＶの値ＤＳＶ（ｎ−１）とΔＤ
ＳＶ（ｎ）とを加算して、ｎ番目の符号語終了時のＤＳ
Ｖの値ＤＳＶ（ｎ）を算出する１２ビット加算器１３２
と、この１２ビット加算器１３２の出力値ＤＳＶ（ｎ）
を保持し、外部に出力すると共に次のＤＳＶの値を算出
する際に１２ビット加算器１３２に与えるラッチ１３３
と、参照テーブル１３１から出力される符号Ｓｉｇｎ
（ｎ）を保持し、次のＤＳＶの値を算出する際に参照テ
ーブル１３１に与えるラッチ１３４とを備えている。

【００１６】図１０に示したＤＳＶ計算回路では、入力
されたｎ番目の符号語Ｃｏｄｅ Ｗｏｒｄ（ｎ）は、ラ
ッチ１３４から出力される前回の符号Ｓｉｇｎ（ｎ−
１）と共に参照テーブル１３１に入力され、この参照テ
ーブル１３１によって、ｎ番目の符号語によるＤＳＶの
変化量ΔＤＳＶ（ｎ）（１２ビットの符号付き）と、次
回のための符号Ｓｉｇｎ（ｎ）とに変換される。ΔＤＳ
Ｖ（ｎ）は、１２ビット加算器１３２によって前回まで
のＤＳＶの値ＤＳＶ（ｎ−１）と加算され、ラッチ１３
３によって保持される。このラッチ１３３の出力が、求
めるＤＳＶの値になる。一方、符号Ｓｉｇｎ（ｎ）も、
次回のためにラッチ１３４に保持され、参照テーブル１
３１に与えられる。

【００１７】図１０に示したＤＳＶ計算回路では、参照
テーブル１３１が１７ビット入力の１３ビット出力と大
きく、また、加算器１３２も１２ビットであるため回路
規模（ゲート数）が大きくなってしまい、ＤＳＶ計算回
路全体の回路規模が大きくなってしまうという問題点が
ある。

【００１８】次に、加算器を使用せずに、符号語の１ビ
ットずつ、カウンタを用いてＤＳＶの値を計算していく
ＤＳＶ計算回路を考える。このようなＤＳＶ計算回路の
例を図１１に示す。このＤＳＶ計算回路は、入力された
ｎ番目の符号語Ｃｏｄｅ Ｗｏｒｄ（ｎ）を、クロック
ｃｌｋに従って、１クロック毎に先頭から順に１ビット
ずつコード・ビットｃｏｄｅ ｂｉｔ（ｍ）として出力
するセレクタ１４１を備えている。なお、ｍは先頭から
の順番を表している。コード・ビットｃｏｄｅｂｉｔ
（ｍ）は、“１”が出力波形の反転、“０”が非反転を
意味する。図１１に示したＤＳＶ計算回路は、更に、セ
レクタ１４１から出力されるコード・ビットｃｏｄｅ
ｂｉｔ（ｍ）と、直前のコード・ビットｃｏｄｅ ｂｉ
ｔ（ｍ−１）における出力波形がハイレベルかロウレベ
ルかを示す符号Ｓｉｇｎ（ｎ：ｍ−１）とを用いた論理
演算によって、カウントアップ信号Ｕｐ，カウントダウ
ン信号Ｄｏｗｎおよびコード・ビットｃｏｄｅ ｂｉｔ
（ｍ）における符号Ｓｉｇｎ（ｎ：ｍ）を出力する論理
回路１４２と、クロックｃｌｋに従って動作し、論理回
路１４２から出力される符号Ｓｉｇｎ（ｎ：ｍ）を保持
し、次のコード・ビットｃｏｄｅ ｂｉｔ（ｍ＋１）の
入力時に論理回路１４２に与えるラッチ１４３と、クロ
ックｃｌｋに従ってカウント動作を行い、論理回路１４
２から出力されるカウントアップ信号Ｕｐが“１”のと
きにはカウントアップし、カウントダウン信号Ｄｏｗｎ
が“１”のときにはカウントダウンして、ｎ番目の符号
語のコード・ビットｃｏｄｅ ｂｉｔ（ｍ）におけるＤ
ＳＶの値ＤＳＶ（ｎ：ｍ）を出力する１２ビットカウン
タ１４４とを備えている。

【００１９】図１１に示したＤＳＶ計算回路では、入力
されたｎ番目の符号語Ｃｏｄｅ Ｗｏｒｄ（ｎ）は、セ
レクタ１４１によって、クロックｃｌｋに従って、１ク
ロック毎に先頭から順に１ビットずつコード・ビットｃ
ｏｄｅ ｂｉｔ（ｍ）として出力され、論理回路１４２
に入力される。論理回路１４２は、セレクタ１４１から
出力されるコード・ビットｃｏｄｅ ｂｉｔ（ｍ）と、
符号Ｓｉｇｎ（ｎ：ｍ−１）とを用いた論理演算によっ
て、カウントアップ信号Ｕｐ，カウントダウン信号Ｄｏ
ｗｎおよび符号Ｓｉｇｎ（ｎ：ｍ）を出力する。論理回
路１４２から出力される符号Ｓｉｇｎ（ｎ：ｍ）は、ラ
ッチ１４３によって保持され、次のコード・ビットｃｏ
ｄｅ ｂｉｔ（ｍ＋１）の入力時に論理回路１４２に与
えられる。論理回路１４２から出力されるカウントアッ
プ信号Ｕｐ，カウントダウン信号Ｄｏｗｎは、１２ビッ
トカウンタ１４４に入力される。１２ビットカウンタ１
４４は、クロックｃｌｋに従ってカウント動作を行い、
論理回路１４２から出力されるカウントアップ信号Ｕｐ
が“１”のときにはカウントアップし、カウントダウン
信号Ｄｏｗｎが“１”のときにはカウントダウンして、
ｎ番目の符号語のコード・ビットｃｏｄｅ ｂｉｔ
（ｍ）におけるＤＳＶの値ＤＳＶ（ｎ：ｍ）を出力す
る。

【００２０】図１１に示したＤＳＶ計算回路では、図１
０に示したＤＳＶ計算回路に比べると回路規模は小さい
が、１符号語分のＤＳＶの計算に１６クロック分という
長い時間がかかるため、図７に示したような８／１６変
調回路では、ＤＳＶの計算結果に基づいて行う比較回路
１２６等の処理時間が少なくなってしまうという問題点
がある。

【００２１】本発明はかかる問題点に鑑みてなされたも
ので、その目的は、原データに対してブロック符号化を
行って符号語を生成し、この符号語に基づいて記録信号
を発生する記録信号発生装置に用いられ、記録信号の直
流バランスのずれを表す直流バランス値を計算する回路
であって、回路規模を小さくすることができると共に計
算を高速に行うことができるようにした記録信号発生装
置用直流バランス値計算回路を提供することにある。

【００２２】

【課題を解決するための手段】本発明の記録信号発生装
置用直流バランス値計算回路は、原データに対してブロ
ック符号化を行って、非反転ビットが２以上連続する符
号語を生成し、この符号語に基づいて記録信号を発生す
る記録信号発生装置に用いられ、記録信号の直流バラン
スのずれを表す直流バランス値を計算する記録信号発生
装置用直流バランス値計算回路であって、ブロック符号
化後の符号語を複数ビットずつの単位データに区切って
選択的に出力する選択手段と、この選択手段より出力さ
れる単位データに基づいて、単位データ毎に、直流バラ
ンス値の変化量を判定する判定手段と、この判定手段の
判定結果に従って直流バランス値を算出する直流バラン
ス値算出手段とを備えたものである。

【００２３】この記録信号発生装置用直流バランス値計
算回路では、選択手段によって、ブロック符号化後の符
号語が複数ビットずつの単位データに区切られて選択的
に出力され、この選択手段より出力される単位データに
基づいて、単位データ毎に、判定手段によって、直流バ
ランス値の変化量が判定され、この判定手段の判定結果
に従って、直流バランス値算出手段によって、直流バラ
ンス値が算出される。本発明の記録信号発生装置用直流
バランス値計算回路が適用される記録信号発生装置は、
原データに対してブロック符号化を行って、非反転ビッ
トが２以上連続する符号語を生成するものであることか
ら、符号語を複数ビットずつに区切った単位データ当た
りの直流バランス値の変化量の種類は、符号語において
非反転ビットが２以上連続するという条件がないと仮定
した場合における単位データ当たりの直流バランス値の
変化量の種類よりも少なくなる。本発明では、この特徴
を利用して、回路規模の縮小化と計算の高速化を図って
いる。

【００２４】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。図１は、本発明の第
１の実施の形態に係る記録信号発生装置用直流バランス
値計算回路としてのＤＳＶ計算回路の構成を示すブロッ
ク図である。始めに、本実施の形態に係るＤＳＶ計算回
路が適用される回路，装置およびシステムについて説明
する。本実施の形態に係るＤＳＶ計算回路は、図７に示
した８／１６変調回路におけるＤＳＶ計算回路１２３，
１２４として使用されるものである。図７に示した８／
１６変調回路は、図６に示したデータ変換装置１０２に
おける変調部１１３に適用されるものである。更に、図
６に示したデータ変換装置１０２は、図５に示したＤＶ
Ｄマスタディスク作製システムに適用されるものであ
る。図５ないし図７に示した回路，装置およびシステム
の構成および動作については、既に説明したので、ここ
では省略する。

【００２５】本実施の形態に係るＤＳＶ計算回路には、
図７における８／１６変換テーブル１２１または８／１
６変換テーブル１２２から出力される１６ビットの符号
語が入力される。本実施の形態に係るＤＳＶ計算回路
は、入力されたｎ番目の符号語Ｃｏｄｅ Ｗｏｒｄ
（ｎ）を、クロックｃｌｋに従って、１クロック毎に先
頭から順に、２ビットずつの単位データであるコード・
ビッツｃｏｄｅ ｂｉｔｓ（ｍ）に区切って選択的に出
力する選択手段としてのセレクタ１１を備えている。な
お、ｍは先頭からの順番を表している。コード・ビッツ
ｃｏｄｅ ｂｉｔｓ（ｍ）中の各ビットは、“１”が出
力波形の反転、“０”が非反転を意味する。

【００２６】本実施の形態に係るＤＳＶ計算回路は、更
に、セレクタ１１から出力されるコード・ビッツｃｏｄ
ｅ ｂｉｔｓ（ｍ）と、直前のコード・ビッツｃｏｄｅ
ｂｉｔｓ（ｍ−１）終了時における出力波形がハイレ
ベルかロウレベルかを示す符号Ｓｉｇｎ（ｎ：ｍ−１）
とを用いた論理演算によって、記録信号の直流バランス
のずれを表す直流バランス値としてのＤＳＶを所定値だ
け増加させるためのカウントアップ信号Ｕｐ，ＤＳＶを
所定値だけ減少させるためのカウントダウン信号Ｄｏｗ
ｎおよびコード・ビッツｃｏｄｅ ｂｉｔｓ（ｍ）にお
ける符号Ｓｉｇｎ（ｎ：ｍ）を出力する判定手段として
の論理回路１２と、クロックｃｌｋに従って動作し、論
理回路１２から出力される符号Ｓｉｇｎ（ｎ：ｍ）を保
持し、次のコード・ビッツｃｏｄｅ ｂｉｔｓ（ｍ＋
１）の入力時に論理回路１２に与えるラッチ１３とを備
えている。

【００２７】本実施の形態に係るＤＳＶ計算回路は、更
に、クロックｃｌｋに従ってカウント動作を行い、論理
回路１２から出力されるカウントアップ信号Ｕｐが
“１”のときにはカウントアップし、カウントダウン信
号Ｄｏｗｎが“１”のときにはカウントダウンし、カウ
ントアップ信号Ｕｐとカウントダウン信号Ｄｏｗｎが共
に“０”のときはカウント値を変化させないように動作
して、ｎ番目の符号語のコード・ビッツｃｏｄｅ ｂｉ
ｔｓ（ｍ）終了時におけるＤＳＶの値ＤＳＶ（ｎ：ｍ）
を出力する直流バランス値算出手段としての１１ビット
カウンタ１４を備えている。なお、論理回路１２は、カ
ウントアップ信号Ｕｐとカウントダウン信号Ｄｏｗｎと
して共に“１”を出力することはないようになってい
る。

【００２８】次に、本実施の形態に係るＤＳＶ計算回路
の動作について説明する。このＤＳＶ計算回路では、ま
ず、入力されたｎ番目の符号語Ｃｏｄｅ Ｗｏｒｄ
（ｎ）は、セレクタ１１によって、クロックｃｌｋに従
って、１クロック毎に先頭から順に、２ビットずつの単
位データであるコード・ビッツｃｏｄｅ ｂｉｔｓ
（ｍ）に区切られて選択的に出力され、論理回路１２に
入力される。

【００２９】ここで、コード・ビッツｃｏｄｅ ｂｉｔ
ｓ（ｍ）のパターンと、それに対応するＤＳＶの変化量
について考える。８／１６変調では、符号語において、
反転ビットである“１”と“１”の間に非反転ビットで
ある“０”が２個以上入る、すなわち非反転ビット
“０”が２以上連続するという条件が課せられているの
で、コード・ビッツｃｏｄｅ ｂｉｔｓ（ｍ）のパター
ンは、“００”，“０１”，“１０”の３パターンしか
ない。各パターンに対応する出力波形の変化のパターン
は、“００”のときはハイレベル，ハイレベルまたはロ
ウレベル，ロウレベル、“０１”のときはハイレベル，
ロウレベルまたはロウレベル，ハイレベル、“１０”の
ときはハイレベル，ハイレベルまたはロウレベル，ロウ
レベルとなる。従って、コード・ビッツｃｏｄｅ ｂｉ
ｔｓ（ｍ）当たりのＤＳＶの変化量の種類は、±２，０
の３種類だけとなる。これは、符号語において非反転ビ
ット“０”が２以上連続するという条件がないと仮定し
た場合における２ビットの単位データ当たりのＤＳＶの
変化量の種類（±２，±１，０の５種類）よりも少な
い。従って、本実施の形態では、２ビットのコード・ビ
ッツｃｏｄｅ ｂｉｔｓ（ｍ）当たりのＤＳＶの変化量
を３種類の情報で表すことができる。本実施の形態で
は、この特徴を利用して、回路規模の縮小化と計算の高
速化を図っている。

【００３０】論理回路１２は、セレクタ１１から出力さ
れるコード・ビッツｃｏｄｅ ｂｉｔｓ（ｍ）と、符号
Ｓｉｇｎ（ｎ：ｍ−１）とを用いた論理演算によって、
カウントアップ信号Ｕｐ，カウントダウン信号Ｄｏｗｎ
および符号Ｓｉｇｎ（ｎ：ｍ）を出力する。

【００３１】図２は、論理回路１２における論理演算の
内容を示したものである。前述のように、コード・ビッ
ツｃｏｄｅ ｂｉｔｓ（ｍ）のパターンは“００”，
“０１”，“１０”の３パターンであり、これと符号Ｓ
ｉｇｎ（ｎ：ｍ−１）の“０”，“１”の２パターンと
を組み合わせる６パターンとなるが、コード・ビッツｃ
ｏｄｅ ｂｉｔｓ（ｍ）当たりのＤＳＶの変化量は±
２，０の３種類だけである。論理回路１２は、ＤＳＶの
変化量が＋２となる場合にはカウントアップ信号Ｕｐを
“１”，カウントダウン信号Ｄｏｗｎを“０”とし、Ｄ
ＳＶの変化量が０となる場合にはカウントアップ信号Ｕ
ｐを“０”，カウントダウン信号Ｄｏｗｎを“０”と
し、ＤＳＶの変化量が−２となる場合にはカウントアッ
プ信号Ｕｐを“０”，カウントダウン信号Ｄｏｗｎを
“１”とする。なお、符号Ｓｉｇｎ（）は、“０”がカ
ウントアップ方向、“１”がカウントダウン方向を示
す。論理回路１２は、コード・ビッツｃｏｄｅ ｂｉｔ
ｓ（ｍ）終了時に出力波形がハイレべルのときは符号Ｓ
ｉｇｎ（ｎ：ｍ）を“０”とし、ロウレべルのときは符
号Ｓｉｇｎ（ｎ：ｍ）を“１”とする。

【００３２】論理回路１２から出力される符号Ｓｉｇｎ
（ｎ：ｍ）は、ラッチ１３によって保持され、次のコー
ド・ビッツｃｏｄｅ ｂｉｔｓ（ｍ＋１）の入力時に論
理回路１２に与えられる。論理回路１２から出力される
カウントアップ信号Ｕｐ，カウントダウン信号Ｄｏｗｎ
は、１１ビットカウンタ１４に入力される。１１ビット
カウンタ１４は、クロックｃｌｋに従ってカウント動作
を行い、論理回路１２から出力されるカウントアップ信
号Ｕｐが“１”のときにはカウントアップし、カウント
ダウン信号Ｄｏｗｎが“１”のときにはカウントダウン
して、ｎ番目の符号語のコード・ビッツｃｏｄｅ ｂｉ
ｔｓ（ｍ）におけるＤＳＶの値ＤＳＶ（ｎ：ｍ）を出力
する。なお、１１ビットカウンタ１４における１カウン
トアップはＤＳＶの値の２増加を意味し、１カウントダ
ウンはＤＳＶの値の２減少を意味する。

【００３３】このように本実施の形態に係るＤＳＶ計算
回路によれば、１クロック当たり２ビット単位でＤＳＶ
の計算処理を行うので、１符号語分のＤＳＶの計算を８
クロック分の時間で行うことができ、図１１に示したＤ
ＳＶ計算回路に比べて２倍の速さでＤＳＶの計算処理を
行うことができる。

【００３４】また、本実施の形態に係るＤＳＶ計算回路
によれば、ＤＳＶの変化量は±２，０の３種類となり、
奇数がないため、カウンタとしては、図１１に示したＤ
ＳＶ計算回路における１２ビットカウンタ１４４に比べ
て１ビット少ない１１ビットカウンタ１４で済み、図１
１に示したＤＳＶ計算回路に比べて回路規模を小さくす
ることができる。

【００３５】その結果、本実施の形態に係るＤＳＶ計算
回路によれば、記録信号発生装置のコストダウンと、デ
ィスクのカッティングの高速化も可能となる。

【００３６】図３は、本発明の第２の実施の形態に係る
ＤＳＶ計算回路の構成を示すブロック図である。本実施
の形態に係るＤＳＶ計算回路は、入力されたｎ番目の符
号語Ｃｏｄｅ Ｗｏｒｄ（ｎ）を、クロックｃｌｋに従
って、１クロック毎に先頭から順に、４ビットずつのコ
ード・ビッツｃｏｄｅ ｂｉｔｓ（ｍ）に区切って選択
的に出力するセレクタ２１と、このセレクタ２１から出
力されるコード・ビッツｃｏｄｅ ｂｉｔｓ（ｍ）と、
直前のコード・ビッツｃｏｄｅ ｂｉｔｓ（ｍ−１）終
了時における出力波形がハイレベルかロウレベルかを示
す符号Ｓｉｇｎ（ｎ：ｍ−１）とを用いた論理演算によ
って、２カウントアップ信号２Ｕｐ，１カウントアップ
信号１Ｕｐ，２カウントダウン信号２Ｄｏｗｎ，１カウ
ントダウン信号１Ｄｏｗｎおよび符号Ｓｉｇｎ（ｎ：
ｍ）を出力する論理回路２２と、クロックｃｌｋに従っ
て動作し、論理回路２２から出力される符号Ｓｉｇｎ
（ｎ：ｍ）を保持し、次のコード・ビッツｃｏｄｅ ｂ
ｉｔｓ（ｍ＋１）の入力時に論理回路２２に与えるラッ
チ２３と、クロックｃｌｋに従って、論理回路２２から
出力される信号２Ｕｐ，１Ｕｐ，２Ｄｏｗｎ，１Ｄｏｗ
ｎに応じたカウント動作を行う１１ビットカウンタ２４
とを備えている。

【００３７】次に、本実施の形態に係るＤＳＶ計算回路
の動作について説明する。このＤＳＶ計算回路では、ま
ず、入力されたｎ番目の符号語Ｃｏｄｅ Ｗｏｒｄ
（ｎ）は、セレクタ２１によって、クロックｃｌｋに従
って、１クロック毎に先頭から順に、４ビットずつのコ
ード・ビッツｃｏｄｅ ｂｉｔｓ（ｍ）に区切られて選
択的に出力され、論理回路２２に入力される。

【００３８】ここで、コード・ビッツｃｏｄｅ ｂｉｔ
ｓ（ｍ）のパターンと、それに対応するＤＳＶの変化量
について考える。前述のように、８／１６変調では、符
号語において非反転ビット“０”が２以上連続するとい
う条件が課せられているので、コード・ビッツｃｏｄｅ
ｂｉｔｓ（ｍ）のパターンは、“００００”，“００
０１”，“００１０”，“０１００”，“１０００”，
“１００１”の６パターンしかない。その結果、各パタ
ーンに対応するＤＳＶの変化量の種類は、±４，±２，
０の５種類だけとなる。これは、符号語において非反転
ビット“０”が２以上連続するという条件がないと仮定
した場合における４ビットの単位データ当たりのＤＳＶ
の変化量の種類（±４，±３，±２，±１，０の９種
類）よりも少ない。従って、本実施の形態では、４ビッ
トのコード・ビッツｃｏｄｅ ｂｉｔｓ（ｍ）当たりの
ＤＳＶの変化量を５種類の情報で表すことができる。本
実施の形態では、この特徴を利用して、回路規模の縮小
化と計算の高速化を図っている。

【００３９】論理回路２２は、セレクタ２１から出力さ
れるコード・ビッツｃｏｄｅ ｂｉｔｓ（ｍ）と、符号
Ｓｉｇｎ（ｎ：ｍ−１）とを用いた論理演算によって、
２カウントアップ信号２Ｕｐ，１カウントアップ信号１
Ｕｐ，２カウントダウン信号２Ｄｏｗｎ，１カウントダ
ウン信号１Ｄｏｗｎおよび符号Ｓｉｇｎ（ｎ：ｍ）を出
力する。

【００４０】図４は、論理回路２２における論理演算の
内容を示したものである。前述のように、コード・ビッ
ツｃｏｄｅ ｂｉｔｓ（ｍ）のパターンは６パターンで
あり、これと符号Ｓｉｇｎ（ｎ：ｍ−１）の“０”，
“１”の２パターンとを組み合わせる１２パターンとな
るが、コード・ビッツｃｏｄｅ ｂｉｔｓ（ｍ）当たり
のＤＳＶの変化量は±４，±２，０の５種類だけであ
る。論理回路２２は、信号２Ｕｐ，１Ｕｐ，２Ｄｏｗ
ｎ，１Ｄｏｗｎに関して、ＤＳＶの変化量が＋４となる
場合には２カウントアップ信号２Ｕｐを“１”，他の信
号を“０”とし、ＤＳＶの変化量が＋２となる場合には
１カウントアップ信号１Ｕｐを“１”，他の信号を
“０”とし、ＤＳＶの変化量が−４となる場合には２カ
ウントダウン信号２Ｄｏｗｎを“１”，他の信号を
“０”とし、ＤＳＶの変化量が−２となる場合には１カ
ウントダウン信号１Ｄｏｗｎを“１”，他の信号を
“０”とし、ＤＳＶの変化量が０となる場合には全ての
信号を“０”とする。また、論理回路２２は、コード・
ビッツｃｏｄｅ ｂｉｔｓ（ｍ）終了時に出力波形がハ
イレべルのときは符号Ｓｉｇｎ（ｎ：ｍ）を“０”と
し、ロウレべルのときは符号Ｓｉｇｎ（ｎ：ｍ）を
“１”とする。

【００４１】論理回路２２から出力される符号Ｓｉｇｎ
（ｎ：ｍ）は、ラッチ２３によって保持され、次のコー
ド・ビッツｃｏｄｅ ｂｉｔｓ（ｍ＋１）の入力時に論
理回路２２に与えられる。論理回路２２から出力される
信号２Ｕｐ，１Ｕｐ，２Ｄｏｗｎ，１Ｄｏｗｎは、１１
ビットカウンタ２４に入力される。１１ビットカウンタ
２４は、クロックｃｌｋに従ってカウント動作を行い、
２カウントアップ信号２Ｕｐが“１”のときには２カウ
ントアップし、１カウントアップ信号１Ｕｐが“１”の
ときには１カウントアップし、２カウントダウン信号２
Ｄｏｗｎが“１”のときには２カウントダウンし、１カ
ウントダウン信号１Ｄｏｗｎが“１”のときには１カウ
ントダウンし、これら全ての信号が“０”のときはカウ
ント値を変化させないように動作して、ｎ番目の符号語
のコード・ビッツｃｏｄｅ ｂｉｔｓ（ｍ）におけるＤ
ＳＶの値ＤＳＶ（ｎ：ｍ）を出力する。なお、１１ビッ
トカウンタ２４における２カウントアップはＤＳＶの値
の４増加を意味し、１カウントアップはＤＳＶの値の２
増加を意味し、２カウントダウンはＤＳＶの値の４減少
を意味し、１カウントダウンはＤＳＶの値の２減少を意
味する。

【００４２】このように本実施の形態に係るＤＳＶ計算
回路によれば、１クロック当たり４ビット単位でＤＳＶ
の計算処理を行うので、１符号語分のＤＳＶの計算を４
クロック分の時間で行うことができ、図１１に示したＤ
ＳＶ計算回路に比べて４倍の速さでＤＳＶの計算処理を
行うことができる。

【００４３】また、本実施の形態に係るＤＳＶ計算回路
によれば、ＤＳＶの変化量は±４，±２，０の５種類と
なり、奇数がないため、カウンタとしては、図１１に示
したＤＳＶ計算回路における１２ビットカウンタ１４４
に比べて１ビット少ない１１ビットカウンタ２４で済
み、図１１に示したＤＳＶ計算回路に比べて回路規模を
小さくすることができる。本実施の形態に係るＤＳＶ計
算回路では、１１ビットカウンタ２４を、通常のアップ
ダウンカウンタではなく、一度に±２もできるカウンタ
とする必要があるが、それでも加算器に比べると回路規
模は小さく、実用レベルである。なお、符号語を、４ビ
ットよりも多くのビット数の単位データに区切って、よ
り計算処理の高速化を図ることも考えられるが、カウン
タが複雑となり回路規模が大きくなる点に留意する必要
がある。

【００４４】本実施の形態におけるその他の構成，動作
および効果は第１の実施の形態と同様である。

【００４５】なお、本発明は上記各実施の形態に限定さ
れず、例えば、上記各実施の形態では、８／１６変調を
行ってＤＶＤ用の記録信号を発生する記録信号発生装置
に適用した例を挙げたが、本発明は、これに限らず、原
データに対してブロック符号化を行って、非反転ビット
が２以上連続する符号語を生成し、この符号語に基づい
て記録信号を発生する記録信号発生装置全般に適用可能
であり、例えば、ＣＤ（コンパクト・ディスク）用のＥ
ＦＭ（Ｅｉｇｈｔ ｔｏ ＦｏｕｒｔｅｅｎＭｏｄｕｌ
ａｔｉｏｎ）と呼ばれる変調方式を採用する記録信号発
生装置にも適用することができる。

【００４６】

【発明の効果】以上説明したように本発明の記録信号発
生装置用直流バランス値計算回路によれば、選択手段に
よって、ブロック符号化後の符号語を複数ビットずつの
単位データに区切って選択的に出力し、この選択手段よ
り出力される単位データに基づいて、判定手段によっ
て、単位データ毎に、直流バランス値の変化量を判定
し、この判定手段の判定結果に従って、直流バランス値
算出手段によって、直流バランス値を算出するようにし
たので、非反転ビットが２以上連続するという符号語の
特徴より、単位データ毎の直流バランス値の変化量の種
類が限定されることから、回路規模を小さくすることが
可能になると共に、複数ビット毎に処理を行うことから
計算を高速に行うことが可能になるという効果を奏す
る。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態に係るＤＳＶ計算回
路の構成を示すブロック図である。

【図２】図１中の論理回路における論理演算の内容を示
す説明図である。

【図３】本発明の第２の実施の形態に係るＤＳＶ計算回
路の構成を示すブロック図である。

【図４】図３中の論理回路における論理演算の内容を示
す説明図である。

【図５】ＤＶＤのマスタディスクを作製するＤＶＤマス
タディスク作製システムの一例における概略の構成を示
すブロック図である。

【図６】図５におけるデータ変換装置の構成の一例を示
すブロック図である。

【図７】図６における変調部内の８／１６変調回路の構
成を示すブロック図である。

【図８】図７における８／１６変換テーブルの内容の一
例を示す説明図である。

【図９】８／１６変調における符号語と出力波形とＤＳ
Ｖの値との関係の一例を示す説明図である。

【図１０】ＤＳＶ計算回路の一例を示すブロック図であ
る。

【図１１】ＤＳＶ計算回路の他の例を示すブロック図で
ある。

【符号の説明】

１１…セレクタ、１２…論理回路、１３…ラッチ、１４
…１１ビットカウンタ、１２１，１２２…８／１６変換
テーブル、１２３，１２４…ＤＳＶ計算回路、１２５…
スイッチ、１２６…比較回路

Claims (3)

【特許請求の範囲】
1. 【請求項１】 原データに対してブロック符号化を行っ
   て、非反転ビットが２以上連続する符号語を生成し、こ
   の符号語に基づいて記録信号を発生する記録信号発生装
   置に用いられ、記録信号の直流バランスのずれを表す直
   流バランス値を計算する記録信号発生装置用直流バラン
   ス値計算回路であって、 ブロック符号化後の符号語を複数ビットずつの単位デー
   タに区切って選択的に出力する選択手段と、 この選択手段より出力される単位データに基づいて、単
   位データ毎に、直流バランス値の変化量を判定する判定
   手段と、 この判定手段の判定結果に従って直流バランス値を算出
   する直流バランス値算出手段とを備えたことを特徴とす
   る記録信号発生装置用直流バランス値計算回路。
2. 【請求項２】 前記判定手段は、前記選択手段より出力
   される単位データと直前の単位データ終了時における記
   録信号の状態とに基づく論理演算を行って、直流バラン
   ス値の変化量を示す信号を出力する論理回路を含むこと
   を特徴とする請求項１記載の記録信号発生装置用直流バ
   ランス値計算回路。
3. 【請求項３】 前記直流バランス値算出手段は、前記論
   理回路より出力される信号に応じたカウント動作を行う
   カウンタを含むことを特徴とする請求項２記載の記録信
   号発生装置用直流バランス値計算回路。