JPH10177659A - 改良されたバス通信用の共通データ・ラインを用いてマルチ論理バスを実行する３次元グラフィック・アクセレータ - Google Patents

Abstract

(57)【要約】 【課題】 バス負荷要件およびボード・スペース要件の
少ない改善されたデバイス通信を実施する改善された３
次元グラフィックス・アクセラレータ・アーキテクチャ
を提供する。 【解決手段】 ３次元グラフィックス・アクセラレータ
は、コマンド・プリプロセッサを複数の各浮動小数点プ
ロセッサに接続する集合的にＣＦバスと呼ばれる複数の
直接データ・チャネルまたは２地点間バスを含んでい
る。また、複数の浮動小数点プロセッサを各ドロー・プ
ロセッサに接続する集合的にＦＤバスと呼ばれる複数の
直接データ・チャネルまたは２地点間バスを含んでい
る。本発明のシステムは、上記の直接データ・チャネル
の一部を使用するＣＤバスと呼ばれるコマンド・プリプ
ロセッサから直接ドロー・プロセッサへのバス動作を実
施する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、３次元グラフィッ
クス・アクセラレータに関し、さらに詳細には、性能を
改善し、かつ電気的要件を少なくするために他のバスか
らのデータ線を使用して論理バス動作を実行し、かつオ
ンチップ・バイパス・バスを使用する３次元グラフィッ
クス・アクセラレータ用の改善されたアーキテクチャに
関する。

【０００２】

【従来の技術】３次元（３Ｄ）グラフィックス・アクセ
ラレータは、ホストプロセッサから３次元レンダリング
機能をアンロードし、それによりシステム性能が改善さ
れるように設計されたコンピュータ・システム用の特殊
グラフィックス・レンダリング・サブシステムである。
３次元グラフィックス・アクセラレータを有するシステ
ムでは、コンピュータ・システムのホスト・プロセッサ
上で実施されているアプリケーション・プログラムは、
ディスプレイ装置上に表示するために３次元グラフィッ
クス・エレメントを規定する３次元形状データを生成す
る。アプリケーション・プログラムは、ホスト・プロセ
ッサに形状データをグラフィックス・アクセラレータに
転送させる。グラフィックス・アクセラレータは、形状
データを受け取り、対応するグラフィックス・エレメン
トをディスプレイ装置上にレンダリングする。

【０００３】高性能３次元グラフィックス・システムの
設計アーキテクチャは、事実上、システム性能の向上と
システム・コストの最小化との釣り合いを実現する。し
かしながら、従来のグラフィックス・システムには、通
常、様々なシステム上の制約のために性能が制限される
か、またはコストが高いという問題がある。

【０００４】３次元グラフィックスを表示するアプリケ
ーションは、ものすごい量の処理能力を必要とする。例
えば、コンピュータ・システムが滑らかな３次元動画を
生成する場合、コンピュータ・システムは、毎秒２０〜
３０個フレームというフレーム速度または更新速度を維
持する必要がある。このため、毎秒百万個以上の三角形
を処理することができる３次元コンピュータ・グラフィ
ックス・アクセラレータが必要となる。

【０００５】一般に、３次元コンピュータ・グラフィッ
クス・アクセラレータには、性能を制限する主要な３つ
の欠点があった。第１の欠点は、形状レンダリング・プ
リミティブ、例えば、線および三角形をホスト・コンピ
ュータ上の主システム・メモリからグラフィックス・ア
クセラレータに転送する要件である。ホスト・プロセッ
サ・メモリ・システムの動作とデータが転送されるシス
テム・バスの動作は、これらの形状レンダリング・プリ
ミティブのホスト・メモリから３次元アクセラレータへ
の転送速度を制限する。第２の欠点は、アクセラレータ
内での変換、ライティング、セットアップなどを含む頂
点処理要件である。第３の欠点は、プリミティブからの
ピクセルがフレーム・バッファ内に充填される速度であ
る。

【０００６】より高性能の３次元グラフィックス・アー
キテクチャを構築するためには、上記３つの領域すべて
のスループットが向上しなければならない。上述のよう
に、３次元グラフィックス・アーキテクチャの主要な欠
点の１つは、事実上、プリミティブからのピクセルがフ
レーム・バッファ・メモリ内に充填される速度であっ
た。システムは、事実上、より高いスループットを達成
しようとして、デュアル・ポート・ビデオＲＡＭ（ＶＲ
ＡＭ）またはインタリーブＤＲＡＭを使用していた。３
ＤＲＡＭと呼ばれる新しいタイプのビデオ・メモリによ
れば、ピクセル・スループット・レートが一桁上がる。
グラフィックス・アクセラレータ・システム内で３ＤＲ
ＡＭを使用すれば、プリミティブからのピクセルがフレ
ーム・バッファ内に充填される充填速度は３次元レンダ
リングの欠点ではなくなる。３ＤＲＡＭを使用した場
合、性能の欠点は、一般に、頂点の処理を含めて、３次
元グラフィックス・アクセラレータ処理を含んでいる。
したがって、高い３次元レンダリング処理性能が得られ
る新しい３次元グラフィックス・アクセラレータ・アー
キテクチャが必要である。

【０００７】Ｓｕｎ Ｍｉｃｒｏｓｙｓｔｅｍｓ社に譲
渡されたＤｅｅｒｉｎｇの米国特許第５３９２３９３号
には、従来技術による３次元グラフィックス・アーキテ
クチャが開示されている。図示のように、この従来技術
の３次元グラフィックス・アーキテクチャは、コマンド
・バス構成または共用バス構成を介して１つまたは複数
の浮動小数点プロセッサに結合されたコマンド・プリプ
ロセッサを含んでいる。各浮動小数点プロセッサは、コ
マンド・バスまたは共用バスを介して複数のドロー・プ
ロセッサに結合される。浮動小数点プロセッサと１つま
たは複数のドロー・プロセッサとの間に結合されたコマ
ンド・バスはまたコマンド・プリプロセッサに戻る。

【０００８】従来技術の実施形態では、グラフィックス
・アクセラレータは、コマンド・プリプロセッサとドロ
ー・プロセッサとの間の直接通信をサポートする外部バ
スを含んでいた。これにより、コマンド・プリプロセッ
サがピクセル・データをフレーム・バッファに直接書き
込んだり、ピクセル・データをフレーム・バッファから
直接読み出すことができる。また、これにより、デバイ
ス間の状態情報の通過が可能になる。しかしながら、こ
の直接通信用の別個のバスを使用すると、電気負荷の問
題が生じるだけでなく、追加のバス用のボード・スペー
スが増大する。また、コマンド・プリプロセッサとドロ
ー・プロセッサとの間に直接バスを使用すると、コマン
ド・プリプロセッサと浮動小数点ブロックとの間の直接
データ・チャネルや、浮動小数点ブロックとドロー・プ
ロセッサとの間の直接データ・チャネルなど、他のバス
構成を使用した場合に実施することがより困難になる。

【０００９】

【発明が解決しようとする課題】したがって、バス負荷
要件およびボード・スペース要件の少ない改善されたデ
バイス通信を実施する改善された３次元グラフィックス
・アクセラレータ・アーキテクチャが必要である。

【００１０】

【課題を解決するための手段】本発明は、コマンド・ブ
ロックまたはプリプロセッサ、複数の浮動小数点プロセ
ッサまたはブロック、および１つまたは複数のドロー・
プロセッサまたはブロックを含む３次元グラフィックス
・アクセラレータを含む。３次元グラフィックス・アク
セラレータは、コマンド・プリプロセッサを複数の各浮
動小数点プロセッサに接続する集合的にＣＦバスと呼ば
れる複数の直接データ・チャネルまたは２地点間バスを
含んでいる。３次元グラフィックス・アクセラレータは
また、複数の浮動小数点プロセッサを各ドロー・プロセ
ッサに接続する集合的にＦＤバスと呼ばれる複数の直接
データ・チャネルまたは２地点間バスを含んでいる。

【００１１】本発明のシステムはまた、上記の直接デー
タ・チャネルの一部を使用するＣＤＣバスと呼ばれるコ
マンド・プリプロセッサから直接ドロー・プロセッサへ
のバスを用いる。この直接バスは、別個のバス用の追加
の線を必要とせずに改善されたデータ転送スループット
をもたらす。ＣＤＣバスは、データをコマンド・プリプ
ロセッサからドロー・プロセッサへ搬送するＣＤバスと
呼ばれる第１の単一方向バス、およびデータをドロー・
プロセッサからコマンド・プリプロセッサへ搬送する第
２の単一方向バスを含んでいる。本発明によれば、ＣＤ
バスは、ＣＦバスおよびＦＤバスからのデータ線を共用
または「借用」し、浮動小数点プロセッサをバッファ・
チップとして使用する。これにより、既存のバス線を使
用して「論理」バスを実現することができる。

【００１２】グラフィックス・アクセラレータは、６つ
の浮動小数点ブロックおよび６つの直接データ・チャネ
ルを含んでいることが好ましく、またＣＦバス直接デー
タ・チャネルは８ビット・バスが好ましい。ＦＤバス直
接データ・チャネルは１１ビット・バスが好ましい。好
ましい実施形態では、ＣＤバス転送中に３つのＣＦバス
直接チャネルを使用する。ＣＦバスは、３つの８ビット
・バスと結合してＣＤバスと呼ばれる３３ビット・バス
を形成する追加の９つのビットを含んでいる。浮動小数
点プロセッサからドロー・プロセッサへの１１ビット・
データ・バスに一致するように、追加の３つの線が最初
の３つの各コマンド対フロート（ＣＦ）データ・パスに
追加される。これにより、６つの浮動小数点プロセッサ
のうちの３つを使用して３２ビット・ワードを転送する
ことができる３３ビットが得られる。

【００１３】したがって、ＣＤバスは、ＣＦバスからサ
イクルおよびデータ線を「借用」して、３つの浮動小数
点ブロック内のデータ・パスをコンジットとして使用し
て、３２ビット・データをコマンド・ブロックからドロ
ー・ブロックへ迅速に送る。３つの浮動小数点プロセッ
サはそれぞれ、浮動小数点論理回路、浮動小数点論理回
路との間でデータを供給するデータ・パス、およびコマ
ンド・プロセッサからドロー・プロセッサへデータを直
接供給する直接データ・パスまたはバイパス・データ・
パスを含んでいる。グラフィックス・アクセラレータ
は、３つの浮動小数点プロセッサ・チップ内のこの直接
データ・パスまたはバイパス・データ・パスを使用して
ＣＤバス転送を実施する。これら３つの各浮動小数点プ
ロセッサ・チップ内のマルチプレクサを使用して、浮動
小数点論理データ・パスとバイパス・データ・パスのい
ずれかを選択する。

【００１４】ＣＤバスを介して転送されたデータは、コ
マンド・プロセッサ出力の最後の段の後ろに挿入され、
処理段の前にデータ・ストリームから浮動小数点プロセ
ッサ１５２内に引き戻される。ＣＦバス・データ転送が
唯一中断するのは、データを転送するのに借用した１サ
イクルである。好ましい実施形態では、６つの浮動小数
点プロセッサはすべて、それらのうちの３つが特別なデ
ータを含んでいなくても、この１サイクルが「しゃっく
り（hiccup）」する。

【００１５】添付の図面を見ながら好ましい実施形態の
以下の詳細な説明を読めば、本発明をよりよく理解する
ことができよう。

【００１６】

【発明の実施の形態】

図１ コンピュータ・システム 次に、図１を参照すると、本発明による３次元（３Ｄ）
グラフィックス・アクセラレータを含むコンピュータ・
システム８０が示されている。図示のように、コンピュ
ータ・システム８０は、システム・ユニット８２および
システム・ユニット８２に結合されたビデオ・モニタま
たはディスプレイ装置８４を含んでいる。ディスプレイ
装置８４は、様々なタイプのディスプレイ・モニタまた
はディスプレイ装置のいずれでもよい。キーボード８６
およびマウス８８または他の入力装置を含めて、様々な
入力デバイスがコンピュータ・システムに接続される。
コンピュータ・システム８０は、フロッピ・ディスク９
０によって示されるアプリケーション・ソフトウェアを
実施して、３次元グラフィカル・オブジェクトをビデオ
・モニタ８４上に表示させる。以下で詳細に説明するよ
うに、コンピュータ・システム８０内の３次元グラフィ
ックス・アクセラレータは、改善された性能を有する３
次元グラフィカル・オブジェクトの表示を可能にする。

【００１７】図２ コンピュータ・システムのブロック
図 次に、図２を参照すると、図１のコンピュータ・システ
ムを示す簡単化されたブロック図が示されている。本発
明を理解するために必要でないコンピュータ・システム
の要素は便宜上示されていない。図示のように、コンピ
ュータ・システム８０は、高速バスまたはシステム・バ
ス１０４に結合された中央演算処理装置（ＣＰＵ）１０
２を含んでいる。また、システム・メモリ１０６が高速
バス１０４に結合されることが好ましい。

【００１８】ホスト・プロセッサ１０２は、様々なタイ
プのコンピュータ・プロセッサ、マルチプロセッサおよ
びＣＰＵのいずれでもよい。システム・メモリ１０６
は、ランダム・アクセス・メモリおよび大容量記憶装置
を含めて、様々なタイプのメモリ・サブシステムのいず
れでもよい。システム・バスまたはホスト・バス１０４
は、ホスト・プロセッサ、ＣＰＵ、およびメモリ・サブ
システム、ならびに特殊サブシステム間の通信を行う様
々なタイプの通信バスまたはホスト・コンピュータ・バ
スのいずれでもよい。好ましい実施形態では、ホスト・
バス１０４は、８３ＭＨｚにおいて動作する６４ビット
・バスであるＵＰＡバスである。

【００１９】本発明による３次元グラフィックス・アク
セラレータ１１２は、高速メモリ・バス１０４に結合さ
れる。３次元グラフィックス・アクセラレータ１１２
は、例えばクロス・バー・スイッチまたは他のバス接続
論理回路によってバス１０４に結合される。当技術分野
において周知のように、他の様々な周辺装置または他の
バスを高速メモリ・バス１０４に接続することができる
と仮定してある。図示のように、ビデオ・メモリまたは
ディスプレイ装置８４は、３次元グラフィックス・アク
セラレータ１１２に接続される。

【００２０】ホスト・プロセッサ１０２は、ホスト・バ
ス１０４を介してプログラム入出力（Ｉ／Ｏ）プロトコ
ルに従ってグラフィックス・アクセラレータ１１２との
間で情報を転送する。好ましい実施形態では、ＣＰＵコ
ピー（ｂコピー）コマンドを使用して、システム・メモ
リ１０６からグラフィックス・アクセラレータ１１２へ
データを転送する。他の実施形態では、グラフィックス
・アクセラレータ１１２は、直接メモリ・アクセス（Ｄ
ＭＡ）プロトコルに従ってメモリ・サブシステム１０６
にアクセスする。

【００２１】ホスト・プロセッサ１０２上で動作してい
るグラフィックス・アプリケーション・プログラムは、
ディスプレイ装置８４上に表示べき画像を規定する３次
元形状情報を含む形状データ・アレイを生成する。ホス
ト・プロセッサ１０２は、形状データ・アレイをメモリ
・サブシステム１０６に転送する。その後、ホスト・プ
ロセッサ１０２は、好ましくはｂコピー・コマンドを使
用して、ホスト・バス１０４を介してデータをグラフィ
ックス・アクセラレータ１１２に転送する。あるいは、
グラフィックス・アクセラレータ１１２は、ＤＭＡアク
セス・サイクルを使用して、ホスト・バス１０４を介し
て形状データ・アレイの読取りを行う。他の実施形態で
は、グラフィックス・アクセラレータ１１２は、Ｉｎｔ
ｅｌ社が普及させたアドバンス・グラフィックス・ポー
ト（ＡＧＰ）など、直接ポートを介してメモリ・サブシ
ステム１０６に結合される。

【００２２】形状データ・アレイ内の３次元形状情報
は、頂点座標（頂点）、頂点位置、および通常モデル空
間と呼ばれる３次元空間内で三角形、ベクトルおよび点
を定義する他の情報を含む入力頂点パケットのストリー
ムを含んでいる。各入力頂点パケットは、頂点位置、頂
点法線、頂点カラー、ファセット法線、ファセット・カ
ラー、テクスチャ・マップ座標、ピックＩＤ、ヘッダ、
および他の情報を含めて、３次元頂点情報の任意の組合
せを含んでいる。

【００２３】図３ グラフィックス・アクセラレータ 次に、図３を参照すると、本発明の好ましい実施形態に
よる３次元グラフィックス・アクセラレータ１１２を示
すブロック図が示されている。図４は、３次元グラフィ
ックス・アクセラレータ１１２の一部を示すより詳細な
図である。図示のように、３次元グラフィックス・アク
セラレータ１１２は、主として、コマンド・プリプロセ
ッサまたはコマンド・ブロック１４２、一組の浮動小数
点プロセッサまたは浮動小数点ブロック１５２Ａないし
１５２Ｆ、一組のドロー・プロセッサまたはドロー・ブ
ロック１７２Ａおよび１７２Ｂ、３ＤＲＡＭから構成さ
れたフレーム・バッファ、およびランダム・アクセス・
メモリ／デジタルアナログ変換器（ＲＡＭＤＡＣ）１９
６から構成される。

【００２４】図示のように、３次元グラフィックス・ア
クセラレータ１１２は、ホスト・バス１０４にインタフ
ェースするコマンド・ブロック１４２を含んでいる。コ
マンド・ブロック１４２は、グラフィックス・アクセラ
レータ１１２をホスト・バス１０４にインタフェース
し、グラフィックス・アクセラレータ１１２内で他のブ
ロックまたはチップ間のデータの転送を制御する。コマ
ンド・ブロック１４２はまた、以下で詳細に説明するよ
うに、三角形およびベクトル・データを事前処理し、形
状データ圧縮解除を実施する。

【００２５】コマンド・ブロック１４２は、複数の浮動
小数点ブロック１５２にインタフェースする。３次元グ
ラフィックス・アクセラレータ１１２は、図示のように
最大６つの浮動小数点ブロック１５２Ａないし１５２Ｆ
を含んでいることが好ましい。浮動小数点ブロック１５
２Ａないし１５２Ｆは、ハイ・レベル・ドロー・コマン
ドを受け取り、３次元オブジェクトをスクリーン上にレ
ンダリングすべき三角形や線などグラフィックス・プリ
ミティブを生成する。浮動小数点ブロック１５２Ａない
し１５２Ｆは、受け取った形状データに対して、変換、
クリッピング、ライティングおよびセットアップなどの
諸操作を実施する。各浮動小数点ブロック１５２Ａない
し１５２Ｆは、それぞれのメモリ１５３Ａないし１５３
Ｆに接続される。メモリ１５３Ａないし１５３Ｆは、３
２ｋ×３６ビットＳＲＡＭが好ましく、マイクロコード
およびデータ記憶に使用される。

【００２６】コマンド・ブロック１４２は、複数の２地
点間バスまたは直接データ・チャネル１５４Ａないし１
５４Ｆを介して浮動小数点ブロック１５２Ａないし１５
２Ｆにインタフェースする。したがって、コマンド・ブ
ロック１４２は、各浮動小数点ブロック１５２Ａないし
１５２Ｆへの直接チャネルを含んでいる。複数の２地点
間バスまたは直接データ・チャネル１５４Ａないし１５
４Ｆは、それぞれ１００ＭＨｚにおいて動作する単一方
向８ビット・バスが好ましい。直接データ・チャネル１
５４Ａないし１５４Ｆは、集合的に４８ビットを含んで
おり、また直接データ・チャネル１５４Ａないし１５４
Ｆは、集合的にＣＦバス（コマンド／フロート・バス）
と呼ばれる。ＣＦバス間のデータ転送は、６サイクルに
わたって実施される４８ビット転送を含んでおり、転送
の開始は、別々の６つのバス間で同期している。

【００２７】以下で詳細に説明するように、ＣＦバス
は、また、３つの８ビット・バスと結合して、ＣＤバス
と呼ばれる３３ビット・バスを形成する追加の９つのビ
ットを含んでいる（図８ないし図１０）。図３および図
４に示すように、バス１５４Ａ、１５４Ｂおよび１５４
Ｃは、集合的にＣＤバスを含んでおり、それぞれ８ビッ
ト・バスに加えて追加の３ビットを含む１１ビット・バ
スである。ＣＤバスは、コマンド・ブロック１４２から
ドロー・ブロック１７２Ａおよび１７２Ｂへの直接単一
方向バスである。ＣＤバスは、ＣＦバス１５４からサイ
クルおよびデータ線を「借用」して、３つの浮動小数点
ブロック１５２Ａないし１５２Ｃ内のデータ・パスをコ
ンジットとして使用して、３２ビット・データをコマン
ド・ブロック１４２からドロー・ブロック１７２Ａおよ
び１７２Ｂへ迅速に送る。

【００２８】図示のように、コマンド・ブロック１４２
は、各チャネル１５４Ａないし１５４Ｆに対応する別個
のＦＩＦＯバッファ１４４Ａないし１４４Ｆを含んでい
る。これらのＦＩＦＯバッファ１４４を使用して、デー
タを記憶またはバッファし、その後データをそれぞれの
チャネル１５４Ａないし１５４Ｆ上でそれぞれの浮動小
数点ブロック１５２Ａないし１５２Ｆに転送する。図示
のように、各浮動小数点ブロック１５２Ａないし１５２
Ｆは、それぞれのチャネル１５４Ａないし１５４Ｆから
データを受け取るために結合されたそれぞれの入力ＦＩ
ＦＯバッファ１５５Ａないし１５５Ｆを含んでいる。

【００２９】各浮動小数点ブロック１５２Ａないし１５
２Ｆは、２つのドロー・ブロック１７２Ａおよび１７２
Ｂにそれぞれ接続される。３次元グラフィックス・アク
セラレータ１１２は、２つのドロー・ブロック１７２Ａ
および１７２Ｂを含んでいることが好ましいが、それよ
りも多いまたは少ない数も使用できる。ドロー・ブロッ
クまたはレンダリング・ブロック１７２Ａおよび１７２
Ｂは、様々なグラフィックス・プリミティブのスクリー
ン・スペース・レンダリングを実施し、複雑なピクセル
を３ＤＲＡＭアレイ内に配列または充填するように動作
する。ドロー・ブロックまたはレンダリング・ブロック
１７２Ａおよび１７２Ｂはまた、フレーム・バッファ用
の３ＤＲＡＭ制御チップの働きをする。ドロー・プロセ
ッサ１７２Ａおよび１７２Ｂは、浮動小数点プロセッサ
１５２Ａないし１５２Ｆの１つから受け取ったドロー・
パケットに従ってまたはコマンド・プリプロセッサ１４
２から受け取った直接ポート・パケットに従って画像を
フレーム・バッファ１００内に同時にレンダリングす
る。

【００３０】各浮動小数点ブロック１５２Ａないし１５
２Ｆは、それぞれの２地点間バスまたは直接データ・チ
ャネル１６２Ａないし１６２Ｆおよび１６４Ａないし１
６４Ｆを介して２つのドロー・ブロック１７２Ａおよび
１７２Ｂに接続される。図示のように、各浮動小数点ブ
ロック１５２Ａないし１５２Ｆは、ドロー・ブロック１
７２Ａへのそれぞれの第１の直接チャネル１６２Ａない
し１６２Ｆを含んでおり、各浮動小数点ブロック１５２
Ａないし１５２Ｆは、他のドロー・ブロック１７２Ｂへ
のそれぞれの第２の直接チャネル１６４Ａないし１６４
Ｆを含んでいる。したがって、各浮動小数点ブロック１
５２Ａないし１５２Ｆは、各ドロー・ブロック１７２Ａ
および１７２Ｂへの直接チャネルを含んでいる。複数の
２地点間バスまたは直接データ・チャネル１６２Ａない
し１６２Ｆおよび１６４Ａないし１６４Ｆは、それぞれ
１００ＭＨｚにおいて動作する単一方向１１ビット・バ
スである。

【００３１】したがって、グラフィックス・アクセラレ
ータ１１２は、各浮動小数点ブロック１５２Ａないし１
５２Ｆから各ドロー・プロセッサ１７２Ａおよび１７２
Ｂへの独立のパスを形成する二組の６つの１１ビット・
バスを含んでいる。直接データ・チャネル１５４Ａない
し１５４Ｆは、集合的に４８ビットを含んでおり、また
直接データ・チャネル１６２Ａないし１６２Ｆおよび１
６４Ａないし１６４Ｆは、集合的にＦＤバス（フロート
／ドロー・バス）と呼ばれる。

【００３２】各浮動小数点ブロック１５２Ａないし１５
２Ｆは、同じデータを２つのドロー・ブロック１７２Ａ
および１７２Ｂに同報通信するように動作することが好
ましい。言い換えれば、同じデータが常に、各浮動小数
点ブロック１５２から来るデータ線の両方の組上にあ
る。したがって、浮動小数点ブロック１５２Ａがデータ
を転送する場合、浮動小数点ブロック１５２Ａは、同じ
データを両方のチャネル１６２Ａおよび１６４Ａを介し
てドロー・プロセッサ１７２Ａおよび１７２Ｂに転送す
る。

【００３３】データは、３つのサイクルを使用してＦＤ
バス上で一度に３２ビット転送され、別個の６つのバス
間は同期していない。各転送の３３番目のビットは、制
御ビットであり、転送されているプリミティブの最後の
ワードを示す１にセットされる。場合によっては、上述
のように、３つの浮動小数点ブロック１５２Ａないし１
５２Ｃからの出力は、３３ビット（３２データ、１制
御）ＣＤバス・サイクル用に「借用」される。

【００３４】図４に示すように、各浮動小数点ブロック
１５２Ａないし１５２Ｆは、それぞれチャネル１６２Ａ
ないし１６２Ｆおよび１６４Ａないし１６４Ｆに結合さ
れた出力ＦＩＦＯバッファ１５８Ａないし１５８Ｆを含
んでいる。同様に、各ドロー・ブロック１７２Ａおよび
１７２Ｂも、それぞれ入力ＦＩＦＯバッファ１８２ない
し１８４を含んでいる。図９に示すように、ドロー・ブ
ロック１７２Ａは、それぞれのチャネル１６２Ａないし
１６２Ｆへの結合を行う入力ＦＩＦＯバッファ１８２Ａ
ないし１８２Ｆを含んでいる。同様に、ドロー・ブロッ
ク１７２Ｂも、それぞれのチャネル１６４Ａないし１６
４Ｆへの結合を行うそれぞれのＦＩＦＯバッファ１８４
Ａないし１８４Ｆ（図示せず）を含んでいる。

【００３５】グラフィックス・アクセラレータ１１２
は、ＣＤバス（図１０）と呼ばれる２つの単一方向バ
ス、およびコマンド・プロセッサ１４２とドロー・プロ
セッサ１７２Ａおよび１７２Ｂとの間のデータ転送を行
うＤＣバス１７３を含んでいる。ＣＤバスは、コマンド
・プロセッサ１４２からドロー・プロセッサ１７２Ａお
よび１７２Ｂへの転送を行う単一方向バスである。上述
のように、ＣＤバスは、一部がそれぞれ３つの浮動小数
点ブロック１５２Ａないし１５２Ｃ内に含まれる。ＣＤ
バスは、ＣＦバス、３つの浮動小数点ブロック１５２Ａ
ないし１５２Ｃ、およびＦＤバスからのサイクルおよび
ワイヤを利用または「借用」する。ＤＣバス１７３は、
図３および図４に示すように、ドロー・プロセッサ１７
２Ａおよび１７２Ｂからコマンド・プロセッサ１４２へ
の転送を行う単一方向バスである。ＣＤバスおよびＤＣ
バスは、図１０により明確に示されている。

【００３６】各ドロー・ブロック１７２Ａおよび１７２
Ｂは、フレーム・バッファに結合され、フレーム・バッ
ファは、３ＤＲＡＭメモリ１９２Ａおよび１９２Ｂおよ
び１９４Ａおよび１９４Ｂの４つのバンクを含んでい
る。ドロー・ブロック１７２Ａは、２つの３ＤＲＡＭバ
ンク１９２Ａおよび１９２Ｂにそれぞれ結合され、ドロ
ー・ブロック１７２Ｂは、それぞれ２つの３ＤＲＡＭバ
ンク１９４Ａおよび１９４Ｂにそれぞれ結合される。各
バンクは、図示のように、３つの３ＤＲＡＭチップを含
んでいる。３ＤＲＡＭメモリまたはバンク１９２Ａおよ
び１９２Ｂおよび１９４Ａおよび１９４Ｂは、集合的に
１２８０×１０２４、深さ９６ビットのフレーム・バッ
ファを形成する。フレーム・バッファは、ドロー・ブロ
ック１７２Ａおよび１７２Ｂによってレンダリングされ
る３次元オブジェクトに対応するピクセルを記憶する。

【００３７】各３ＤＲＡＭメモリ１９２Ａ、Ｂおよび１
９４Ａ、Ｂは、ＲＡＭＤＡＣ（ランダム・アクセス・メ
モリ・デジタルアナログ変換器）１９６に結合される。
ＲＡＭＤＡＣ１９６は、クロス・バー機能とともに、プ
ログラマブル・ビデオ・タイミング発生器およびプログ
ラマブル・ピクセル・クロック合成器、ならびに従来の
カラー・ルックアップ・テーブルおよびトリプル・ビデ
オＤＡＣ回路を含んでいる。ＲＡＭＤＡＣは、ビデオ・
モニタ８４に結合される。

【００３８】グラフィックス・アクセラレータ１１２
は、コマンド・ブロック１４２およびＲＡＭＤＡＣ１９
６を接続するＣＭバスと呼ばれる双方向バス１９５をさ
らに含んでいる。図示のように、ブートＰＲＯＭ１９７
およびオーディオ・ブロック１９８がＣＭバス１９５に
結合される。ＣＭバス１９５は、２５ＭＨｚにおいて動
作することが好ましい。

【００３９】コマンド・ブロックは、単一のチップとし
て実施することが好ましい。各「浮動小数点ブロック」
１５２は、別個のチップとして実施することが好まし
い。好ましい実施形態では、最大６つの浮動小数点ブロ
ックまたはチップ１５２Ａないし１５２Ｆが含まれる。
また、各ドロー・ブロックまたはプロセッサ１７２Ａお
よび１７２Ｂは、別個のチップを含んでいることが好ま
しい。

【００４０】直接データ・チャネル 上述のように、本発明の３次元グラフィックス・アクセ
ラレータ・アーキテクチャは、コマンド・ブロック１４
２と各浮動小数点ブロック１５２Ａないし１５２Ｆとの
間の複数の直接チャネル、ならびに各浮動小数点ブロッ
ク１５２Ａないし１５２Ｆとそれぞれのドロー・ブロッ
ク１７２Ａおよび１７２Ｂとの間の複数の直接チャネル
を含んでいる。

【００４１】従来の技術のセクションで説明したよう
に、従来技術のアーキテクチャは、これらの要素を接続
する共通バスを含んでいた。したがって、コマンド・ブ
ロック１４２は、一般に、個別のデータをラウンド・ロ
ビン方式で各浮動小数点ブロック１５２Ａないし１５２
Ｆに送るように動作する。言い換えれば、コマンド論理
１４２は、一般に、浮動小数点ブロック１５２Ａなどた
だ１つの浮動小数点ブロック１５２へのデータのバース
ト転送を実施し、次いで浮動小数点ブロック１５２Ｂな
ど他の浮動小数点ブロックへのバースト・データ転送を
実施する。このデータ転送のバースト性質はまた、各浮
動小数点ブロック１５２Ａないし１５２Ｆと２つのドロ
ー・ブロック１７２Ａおよび１７２Ｂとの間に現れる。
言い換えれば、各浮動小数点ブロック１５２Ａないし１
５２Ｆは、一般に、各ドロー・ブロック１７２Ａおよび
１７２Ｂへの個別のバースト・データ転送をそれぞれ実
施する。

【００４２】複数の直接データ・チャネルまたは２地点
間バスは、コマンド・ブロック１４２と各浮動小数点ブ
ロック１５２Ａないし１５２Ｆとの間のバースト・デー
タ転送を実施する。複数の直接データ・チャネルまたは
２地点間バスはまた、各浮動小数点ブロック１５２Ａな
いし１５２Ｆとドロー・プロセッサ１７２Ａおよび１７
２Ｂとの間のバースト・データ転送を実施する。共用バ
スの代わりに直接データ・パスを使用することにより、
多数のより小さいデータ・パス、例えば８ビット・デー
タ・パスが使用できるようになり、同時に従来技術の設
計と同じ帯域幅が得られる。また、これらのより小さい
直接データ・パスを使用することにより、グラフィカル
・アーキテクチャの電気特性が改善される。まず、コマ
ンド・チップ上の直接データ・チャネルの出力ピンは、
共用バス・アーキテクチャにおける複数のデバイスを駆
動する場合と異なり、単一のデバイスを駆動するために
のみ必要である。また、各浮動小数点プロセッサ１５２
Ａないし１５２Ｆのピンは、それぞれ８ビット・バスに
接続されるだけであるので、数が少なくなっている。さ
らに、直接データ・パスによれば、複数のボード間の接
続性が改善される。また、電気的特性が改善されるため
に、クロック速度がより速くなり、したがって広い転送
帯域幅が得られる。

【００４３】場合によっては、コマンド・ブロック１４
２は、同じデータを各浮動小数点ブロック１５２Ａない
し１５２Ｆに送る必要がある。例えば、コマンド・ブロ
ック１４２がマトリックス・データを送り、その後複数
の三角形データを送る必要があり、かつ後続の各三角形
がマトリックス・データを使用する必要がある場合、マ
トリックス・データをまず各浮動小数点ブロック１５２
Ａないし１５２Ｆに転送し、その後、後続のいずれかの
三角形をそれぞれの浮動小数点ユニットのいずれかに送
る。言い換えれば、浮動小数点ブロック１５２は、三角
形を処理する必要があるそれぞれのマトリックスがすで
に受け取られるまで、これらの後続の１つの三角形を受
け取ることを許されない。

【００４４】コマンド・ブロック１４２が各浮動小数点
ブロック１５２Ａないし１５２Ｆに同じデータを送る必
要がある場合、コマンド・ブロック１４２は、すべての
ＦＩＦＯ１４４Ａないし１４４Ｆが空になるのを待つ
か、またはこの共通転送が行われるためにそれぞれのＦ
ＩＦＯ内に十分な空きができるまで待つ必要がある。し
たがって、コマンド・ブロック１４２が各浮動小数点ブ
ロック１５２Ａないし１５２Ｆに同じデータを送る必要
がある場合、すなわちデータを並列に同報通信する必要
がある場合、コマンド・ブロック１４２は、各ＦＩＦＯ
１４４Ａないし１４４ＦがそれらのＦＩＦＯ内に十分な
空きができるまで待つ必要があり、ＦＩＦＯ１４４Ａな
いし１４４Ｆのそれぞれに同じデータを転送する必要が
ある。この同報通信転送は、共通バスを使用する従来技
術のシステムよりも低い転送速度において行われること
に留意されたい。しかしながら、これらの共通転送は、
一般にまれであり、システムの性能に悪影響を及ぼすこ
とはない。

【００４５】浮動小数点ブロック１５２Ａないし１５２
Ｆは、必ずしも三角形をコマンド・ブロック１４２によ
って受け取られた正確な順序で出力するわけではない。
一般に、受け取った三角形の正確な順序を維持する必要
はないことに留意されたい。好ましい実施形態では、３
次元グラフィックス・アクセラレータ・アーキテクチャ
は、受け取った三角形の正確な順序が維持されない第１
のモードを含んでいる。このシステムはまた、浮動小数
点ブロック１５２Ａないし１５２Ｆが正確な順序でレン
ダリングされた三角形をコマンド・ブロック１４２によ
って受け取られた正確な順序で出力するように構成され
た第２のモードを含んでいる。

【００４６】したがって、本発明のシステムおよび方法
は、コマンド・ブロック１４２と各浮動小数点ブロック
１５２Ａないし１５２Ｆとの間の複数の直接データ・チ
ャネルまたは２地点間バスを提供する。本発明のシステ
ムおよび方法はまた、浮動小数点ブロック１５２Ａない
し１５２Ｆと各ドロー・ブロック１７２Ａおよび１７２
Ｂとの間の複数の直接データ・チャネルまたは２地点間
バスを提供する。言い換えれば、本発明は、コマンド・
ブロック１４２を各浮動小数点ブロック１５２Ａないし
１５２Ｆに接続する複数の専用の狭いバス、好ましくは
８ビット・データ・バス、ならびに各浮動小数点ブロッ
ク１５２Ａないし１５２Ｆと各ドロー・ブロック１７２
Ａおよび１７２Ｂに接続する狭いバス、好ましくは８ビ
ット・データ・バスを提供する。本発明は、接続用の共
通バスまたは共用バス・アーキテクチャを含んでおら
ず、各論理要素間の直接相互接続を含んでいる。これに
より、電気的特性が改善され、ピン要件が少なくなり、
またクロック速度がより速くなり、したがって従来技術
の設計に勝る改善された性能が得られる。

【００４７】図５ コマンド・ブロック 上述のように、コマンド・プリプロセッサすなわちコマ
ンド・ブロック１４２は、ホスト・バス１０４を介して
通信を行うために結合される。コマンド・プリプロセッ
サ１４２は、ホスト・プロセッサ１０２によってメモリ
・サブシステム１０６からホスト・バス２８を介して転
送された形状データ・アレイを受け取る。好ましい実施
形態では、コマンド・プリプロセッサ１４２は、圧縮さ
れた形状データならびに圧縮されていない形状データを
含めて、メモリ・サブシステム１０６から転送されたデ
ータを受け取る。コマンド・プリプロセッサ１４２は、
圧縮された形状データを受け取ったときに形状データを
圧縮解除するように動作する。

【００４８】コマンド・プリプロセッサ１４２は、３次
元形状パイプラインおよび直接ポート・パイプラインの
２つのデータ・パイプラインで実施することが好まし
い。直接ポート・パイプラインでは、コマンド・プリプ
ロセッサ１４２は、ホスト・バス１０４を介して直接ポ
ート・データを受け取り、コマンドドロー（ＣＤ）バス
を介して直接ポート・データをドロー・プロセッサ１７
２Ａおよび１７２Ｂに転送する。上述のように、ＣＤバ
スは、他のバスの一部を使用または「借用」して、コマ
ンド・プリプロセッサ１４２からドロー・プロセッサ１
７２Ａおよび１７２Ｂに直接データ・パスを形成する。
直接ポート・データは任意選択で、ドロー・プロセッサ
１７２Ａおよび１７２Ｂと協働して、文字書込み、スク
リーン・スクロールおよびブロック移動などＸ１１機能
を実施するコマンド・プリプロセッサ１４２によって処
理される。直接ポート・データはまた、ドロー・プロセ
ッサ１７２Ａおよび１７２Ｂへのレジスタ書込み、およ
びフレーム・バッファ３ＤＲＡＭ１９２および１９４へ
の個々のピクセル書込みを含んでいる。

【００４９】３次元形状パイプラインでは、コマンド・
プリプロセッサ１４２は、形状データ・アレイからの入
力頂点パケットのストリームにアクセスし、入力頂点パ
ケット内に含まれる情報を並べ替え、また任意選択で入
力頂点パケット内の情報を削除する。コマンド・プリプ
ロセッサ１４２は、受け取ったデータを標準のフォーマ
ットに変換することが好ましい。コマンド・プリプロセ
ッサ１４２は、各入力頂点パケット内の情報を、異数フ
ォーマットから３２ビットＩＥＥＥ浮動小数点数フォー
マットに変換する。コマンド・プリプロセッサ１４２
は、８ビット固定少数点数、１６ビット固定少数点数、
および３２または６４ビットＩＥＥＥ浮動小数点数を変
換する。通常のカラー値の場合、コマンド・プリプロセ
ッサ１４２は、データを固定少数点値に変換する。

【００５０】コマンド・プリプロセッサ１４２はまた、
プリミティブ全体が受け取られるまで、入力頂点情報を
累積するように動作する。次いで、コマンド・プリプロ
セッサ１４２は、コマンド浮動小数点（ＣＦ）バスを介
して出力形状パケットまたはプリミティブ・データを浮
動小数点プロセッサ１５２Ａないし１５２Ｆの１つに転
送する。出力形状パケットは、任意選択の修正およびデ
ータ交換を行った再フォーマットされた頂点パケットを
含んでいる。

【００５１】次に、図５を参照すると、コマンド・プロ
セッサまたはコマンド・ブロック１４２を示すブロック
図が示されている。図示のように、コマンド・ブロック
１４２は、ホスト・バス１０４にインタフェースする入
力バッファ３０２および出力バッファ３０４を含んでい
る。入力バッファ３０２は、グローバル・データ発生器
３０６およびアドレス・デコード論理回路３０８に結合
される。グローバル・データ発生器３０６は、出力バッ
ファ３０４およびＣＭバスに接続され、データ転送を実
施する。アドレス・デコード論理回路３０８は、図示の
ようにＤＣバスから入力を受け取る。アドレス・デコー
ド論理回路３０８はまた、出力を供給するために入力Ｆ
ＩＦＯバッファ３１２に結合される。

【００５２】一般に、フレーム・バッファは、赤平面、
緑平面および青平面用の８ビット・モード、個々のピク
セル・アクセス用の３２ビット・モード、およびＺバッ
ファ値とともにピクセル・カラーにアクセスする６４ビ
ット・モードを含めて、複数のマッピングを有する。ブ
ートＰＲＯＭ１９７、オーディオ・チップ１９８および
ＲＡＭＤＡＣ１９６も、フレーム・バッファ内にアドレ
ス空間を有する。フレーム・バッファはまた、特にコマ
ンド・ブロック・レジスタおよびドロー・プロセッサ・
レジスタ用のレジスタ・アドレス空間を含んでいる。ア
ドレス・デコード論理回路３０８は、データを受け取る
べき論理ユニットおよびデータをどのように変換すべき
かを指定する入力ＦＩＦＯ３１２用のタグを生成するよ
うに動作する。入力ＦＩＦＯバッファ３１２は、１２８
個の６４ビット・ワードに加えて、データの宛先および
データをどのように処理すべきかを指定する１２ビット
・タグを保持する。

【００５３】入力ＦＩＦＯ３１２は、６４ビット・バス
を介してマルチプレクサ３１４に結合される。入力ＦＩ
ＦＯ３１２はまた、形状圧縮解除ユニット３１６に出力
を供給する。上述のように、コマンド・ブロック１４２
は、圧縮された形状データを受け取る。圧縮解除ユニッ
ト３１６は、この圧縮された形状データを圧縮解除する
ように動作する。圧縮解除ユニット３１６は、３２ビッ
ト・ワードのストリームを受け取り、圧縮されていない
形状データまたはプリミティブ・データを供給する。次
いで、圧縮解除ユニット３１６からの圧縮解除された形
状データ出力は、マルチプレクサ３１４の入力に供給さ
れる。マルチプレクサ３１４の出力は、フォーマット変
換器３２２、収集バッファ３２４およびレジスタ論理回
路３２６に供給される。一般に、また、圧縮解除ユニッ
トからの圧縮された形状データ出力は、フォーマット変
換器３２２または収集バッファ３２４に供給される。

【００５４】実質上、形状圧縮解除ユニット３１６は、
入力ＦＩＦＯ３１２と、フォーマット変換器３２２また
は収集バッファ３２４である次の処理段との間のデータ
・パス上の迂回路と考えられる。コマンド・プロセッサ
１４２によって受け取られたデータが圧縮された形状デ
ータでない場合、このデータは、入力ＦＩＦＯ３１２か
ら直接マルチプレクサ３１４を介してフォーマット変換
器３２２、収集バッファ３２４、またはレジスタ論理回
路３２６のいずれかに供給される。コマンド・プロセッ
サ１４２が圧縮された形状データを受け取った場合、こ
のデータは、まず圧縮解除されるように入力ＦＩＦＯ３
１２から形状圧縮解除ユニット３１６に供給され、その
後他の論理回路に供給される。

【００５５】フォーマット変換器３２２は、整数データ
および浮動小数点データを受け取り、浮動小数点データ
または固定小数点データを出力する。フォーマット変換
器３２２は、コマンド・プロセッサ１４２には異なる複
数のデータ・タイプを受け取るフレキシビリティを与
え、同時に各浮動小数点ブロック・ユニット１５２Ａな
いし１５２Ｆには特定のワード用の単一のデータ・タイ
プのみを与える。

【００５６】フォーマット変換器３２２は、頂点累積バ
ッファ３３２に４８ビット出力を供給する。頂点累積バ
ッファ３３２は、頂点バッファ３３４に出力を供給す
る。頂点累積バッファ３３２および頂点バッファ３３４
は収集バッファ３２４に出力を供給し、収集バッファ３
２４は出力バッファ３０４に出力を戻す。

【００５７】頂点累積バッファ３３２は、フォーマット
変換器３２２から受け取ったプリミティブに必要な頂点
データを記憶または累積するために使用される。頂点累
積バッファ３３２は、実際二組のレジスタを含んでい
る、すなわち二重にバッファされる。第１の組のレジス
タは、直点を構成するのに使用され、第２の組のレジス
タは、データを１つの頂点バッファ３３４内にコピーす
るのに使用される。以下で詳細に説明するように、これ
ら二組のレジスタはより効率的な動作を可能にする。デ
ータ・ワードは、頂点累積バッファ３３２の第１のバッ
ファまたは上部バッファ内に一度に１つ書き込まれ、こ
れらの値は、新しい値がそれぞれのワードに上書きされ
るまで不変である。データは、発射状態が生じるまで、
１サイクル内で第１の組のレジスタから第２の組のレジ
スタへ転送される。

【００５８】頂点バッファ３３４は、線や三角形など形
状プリミティブを構成または「作成」するために使用さ
れる。線および三角形は、プリミティブを完成するため
に、それぞれ２つおよび３つの頂点を必要とする。本発
明の一実施形態によれば、新しいプリミティブは、生成
しているプリミティブが１つまたは複数の頂点を前に生
成したプリミティブと共用する場合、既存のプリミティ
ブの頂点を交換することによって生成される。言い換え
れば、頂点バッファ３３４は、前の直点の値を記憶また
は維持し、プリミティブまたは三角形が１つまたは複数
の頂点または他の情報を隣接するプリミティブまたは三
角形と共用する場合、これらの頂点の値を知的に再使用
する。これにより、処理要件が少なくなり、またオープ
ンＧＬフォーマット動作がより効率的になる。好ましい
実施形態では、頂点バッファ３３４最大７個の頂点を保
持することができる。これにより、最悪の場合のプリミ
ティブ、すなわち独立した三角形のスループットが最大
になる。頂点バッファ３３４はまた、点、線および三角
形に対して最適速度において動作し、実質上クワッド・
プリミティブに対して最適である。

【００５９】頂点累積バッファ３３２および頂点バッフ
ァ３３４はそれぞれ、収集バッファ３２４に結合され
る。収集バッファ３２４は、図示のように出力バッファ
３０４にそれぞれの出力を供給する。頂点バッファ３３
４は、ＣＦバス出力ＦＩＦＯ１４４に出力を供給するよ
うに結合される。また、収集バッファ３２４も、ＣＦバ
ス出力ＦＩＦＯ１４４に出力を供給するように結合され
る。収集バッファ３２４は、浮動小数点ブロック１５２
Ａないし１５２Ｆにすべての非形状データを送るために
使用される。収集バッファ３２４は、最大３２個の３２
ビット・ワードを保持することができる。ＣＦバス出力
ＦＩＦＯ１４４にデータをコピーする動作は、最適スル
ープットを得るために収集バッファ３２４内に新しいデ
ータをコピーする動作と重複することに留意されたい。

【００６０】上述のように、コマンド・ブロック１４２
は、マルチプレクサ３１４の出力に結合された複数のレ
ジスタ３２６を含んでいる。レジスタ３２６はまた、Ｕ
ＰＡ出力バッファ３０４に出力を供給する。レジスタ・
ブロック３２６は、それぞれの浮動小数点ブロック１５
２Ａないし１５２Ｆに送られるデータのフォーマットお
よびフローを制御する１６個の制御レジスタおよび状態
レジスタを含んでいる。

【００６１】頂点バッファ３３４および収集バッファ３
２４はそれぞれ、ＣＦバス出力ＦＩＦＯ１４４に４８ビ
ット出力を供給する。ＣＦバス出力ＦＩＦＯ１４４によ
り、コマンド・ブロック１４２は、前のプリミティブの
最後のプリミティブがまだＣＦバスを介して転送されて
いる間、プリミティブを頂点バッファ３３４から出力Ｆ
ＩＦＯ１４４内に迅速にコピーすることができる。これ
により、グラフィックス・アクセラレータ１１２は、各
２地点間バスを介してデータの一定のフローを維持する
ことができる。好ましい実施形態では、ＣＦバス出力Ｆ
ＩＦＯ１４４は、１つの完全なプリミティブ、ならびに
データ・フローを平滑にする追加の記憶容量を保持する
のに十分な空きを有する。ＣＦバス出力ＦＩＦＯ１４４
は、それぞれの８ビット出力をバス・インタフェース・
ブロック３３６に供給する。バス・インタフェース・ブ
ロック３３６は、コマンド・プロセッサ１４２の最後の
段であり、図示のようにＣＦバスに結合される。さら
に、ＣＦ／ＣＤバス・インタフェース３３６は、上述の
ようにＣＦバス上で多重化されるＣＤＣバスへの「直接
ポート」アクセスを実施する。

【００６２】コマンド・ブロック１４２はまた、ラウン
ド・ロビン・アービトレーション論理回路３３４を含ん
でいる。このラウンド・ロビン・アービトレーション論
理回路３３４は、次のプリミティブを受け取るべき各浮
動小数点プロセッサ１５２Ａないし１５２Ｆを決定する
回路を含んでいる。上述のように、本発明のグラフィッ
クス・アクセラレータ１１２は、各浮動小数点プロセッ
サ１５２Ａないし１５２Ｆ内ならびに外に別個の２地点
間バスを含んでいる。したがって、ラウンド・ロビン・
アービトレーション論理回路３３４は、プリミティブを
チップ間で均一に分配し、それによりすべての２地点間
バス上で同時に均一なデータのフローを維持するために
含まれている。好ましい実施形態では、ラウンド・ロビ
ン・アービトレーション論理回路３３４は、バックアッ
プされた、すなわちいっぱいのサブバスを飛び越す「次
の使用可能なラウンド・ロビン」アービトレーション方
式を使用する。

【００６３】コマンド・プロセッサ１４２の他の実施形
態に関する情報については、参照することによりその全
体が本明細書の一部となる米国特許第５４０８６０５号
「Ｃｏｍｍａｎｄ Ｐｒｅｐｒｏｃｅｓｓｏｒ ｆｏｒ
ａ Ｈｉｇｈ Ｐｅｒｆｏｒｍａｎｃｅ Ｔｈｒｅｅ
Ｄｉｍｅｎｓｉｏｎａｌ Ｇｒａｐｈｉｃｓ Ａｃｃ
ｅｌｅｒａｔｏｒ」を参照されたい。

【００６４】図６ 浮動小数点プロセッサのブロック図 次に、図６を参照すると、本発明の好ましい実施形態に
よる１つの浮動小数点ブロックまたはプロセッサ１５２
を示すブロック図が示されている。各浮動小数点プロセ
ッサ１５２Ａないし１５２Ｆは同じものであり、したが
って本明細書では便宜上１つだけ記載する。図示のよう
に、各浮動小数点ブロック１５２は、Ｆコア３５２、Ｌ
コア３５４およびＳコア３５６の３つの主要な機能ユニ
ットまたはコア・プロセッサを含んでいる。Ｆコア・ブ
ロック３５２は、コマンド・ブロック１４２から転送さ
れたＣＦバスからのデータを受け取るように結合され
る。Ｆコア・ブロック３５２は、それぞれＬコア・ブロ
ック３５４およびＳコア・ブロック３５６に出力データ
を供給する。また、Ｌコア・ブロック３５４は、Ｓコア
・ブロック３５６にデータを供給する。Ｓコア・ブロッ
ク３５６は、ＦＤバスに出力データを供給する。

【００６５】Ｆコア・ブロック３５２は、形状変換、ク
リップ・テスト、面決定、透視分割、およびスクリーン
空間変換を含むすべての浮動小数点集中演算を実施す
る。Ｆコア・ブロック３５２はまた、必要な場合にクリ
ッピングを実施する。好ましい実施形態では、Ｆコア・
ブロック３５２は、３２ｋワードＳＲＡＭ内に記憶され
た３６ビット・マイクロ命令ワードを使用して完全にプ
ログラムできる。

【００６６】Ｌコア・ブロック３５４は、オンチップＲ
ＡＭベースのマイクロコードを使用して実質上すべての
ライティング計算を実施する。ライティング計算は、頂
点フォーマットに対するカラーに対して調整される。Ｌ
コア・ブロック３５４はまた、より効率的なライティン
グ計算のために効率的なトリプルワード設計を含んでい
る。このトリプルワード設計は、１６ビット固定小数点
値を含む４８ビット・データ・ワードによって動作す
る。したがって、１つの命令で、３つのカラー成分（Ｒ
ＧＢ）すべておよび１つのサイクル内にある法線（Ｎ
ｘ、Ｎｙ、Ｎｚ）の３つの成分すべてに対して同じ機能
を実施することができる。Ｌコア・ブロック３５４内に
含まれるマス・ユニットは、自動的に値を許される範囲
に固定し、したがって追加の分岐は許されない。

【００６７】Ｓコア・ブロックは、すべてのプリミティ
ブに対してセットアップ計算を実施する。これらのセッ
トアップ計算は、ある頂点から他の頂点までの複数の寸
法の距離を計算すること、およびその縁部に沿って傾斜
を計算することを含む。三角形の場合、Ｚ深さの傾斜、
カラー、およびＵＶ（テクスチャの場合）も、走査線の
方向において計算される。

【００６８】図示のように、各浮動小数点ブロック１５
２は、ＣＦバスに結合されるＣＦバス・インタフェース
論理回路３６２を含んでいる。各浮動小数点ブロック１
５２は、ＦＤバスに結合されるＦＤバス・インタフェー
ス論理回路３６６を含んでいる。各浮動小数点ブロック
１５２は、ＣＤバス用の各浮動小数点ブロック１５２へ
のデータ転送パスの働きをするバイパス・バスまたはデ
ータ・パス３６４を含んでいる。ＣＤバスを介して送ら
れたデータ、すなわちＦＤバスに直接送られたデータ
は、データ転送バス３６４上を進み、したがって浮動小
数点ブロック１５２内に含まれる浮動小数点論理回路を
バイパスする。このバイパス・バス３６４の動作は、図
１０により明確に示されており、図１０に関して論じ
る。

【００６９】一般に、浮動小数点ブロック１５２に供給
されたデータは、Ｆコア・ブロック３５２、Ｌコア・ブ
ロック３５４、またはＦＤバスに直接出る、すなわちＣ
Ｄバス転送の３つの宛先の１つを有する。好ましい実施
形態では、Ｆコア・ブロック３５２に宛てられたデータ
は、３２ビットＩＥＥＥ浮動小数点数および他の３２ビ
ット・データを含む３２ビット・ワードを含んでいる。
Ｌコア・ブロック３５４に宛てられたデータは、１６固
定小数点数を含む４８ビット・ワードを含んでいる。

【００７０】図６に示すように、浮動小数点ブロック１
５２は、６つの組み合わされた入力バッファおよび出力
バッファ、ならびにＦコア・ブロック３５２とＬコア・
ブロック３５４との間の通信を実施する２つの特殊バッ
ファを含んでいる。

【００７１】図示のように、浮動小数点ブロック１５２
は、コマンド・ブロック１４２によって供給されたＣＦ
バスからのデータを受け取るフロート入力バッファ（Ｆ
Ｉバッファ）３７２を含んでいる。ＦＩバッファ３７２
は、二重にバッファされ、各バッファ内に３２個の３２
ビット・エントリを保持する。ＦＩバッファ３７２内に
記憶された第１のワード、ワード０は、受け取った形状
プリミティブへ送るべきマイクロコード・ルーチンをＦ
コア・ブロック３５２に知らせる命令コードを含んでい
る。ヘッダおよびＸ座標、Ｙ座標、Ｚ座標のみがこのバ
ッファに供給される。

【００７２】浮動小数点ブロック１５２はまた、Ｆコア
対Ｌコア・バッファ（ＦＬバッファ）３７４を含んでい
る。ＦＬバッファ３７４は、二重にバッファされ、各バ
ッファ内に１６個の１６ビット・エントリを保持する。
Ｆコア・ブロック３５２は、３つのＦコア・ワードをＬ
Ｆバッファ３７４に供給された１つのＬコア・ワードに
書き込むまたは結合する。Ｌコアから見ると、ＦＬバッ
ファ３７４内の各バッファは、５つの４８ビット・エン
トリのように見える。ライティング動作中、３つのＸ座
標、Ｙ座標、Ｚ座標は、Ｆコア・ブロック３５２からＦ
Ｌバッファ３７４を介してＬコア・ブロック３５４に送
られる。これら３つのＸ座標、Ｙ座標、Ｚ座標は、ライ
ティング方向を計算するために使用される。しかしなが
ら、ライティング属性が書き込まれたとき、５つの別個
の値がＦコア・ブロック３５２からＦＬバッファ３７４
を介してＬコア・ブロック３５４に送られる。これら５
つの値は、射出変数、環境変数、拡散変数、鏡面変数お
よび鏡面指数変数の値である。

【００７３】浮動小数点ブロック１５２は、コマンド・
ブロック１４２から供給されたＣＦバスを介して送られ
たデータを受け取り、このデータをＬコア・ブロック３
５４に供給するＬコア入力バッファ（ＬＩバッファ）３
７６を含んでいる。ＬＩバッファ３７６は、それぞれ７
つの４８ビット・エントリを保持する５つのバッファを
含んでいる。これら７つの４８ビット・エントリは、３
つの頂点法線、３つの頂点カラー、および３つのアルフ
ァ値を有する１つのワードを含んでいる。ＦＩバッファ
３７２およびＬＩバッファ３７６は、集合的に浮動小数
点ブロック入力バッファ１５５（図４）を含んでいる。

【００７４】浮動小数点ブロック１５２はまた、Ｆコア
・ブロック３５２とＬコア・ブロック３５４とを接続す
るＦＬＬバッファ３７８を含んでいる。ＦＬＬバッファ
３７８は、ライティング・ファクタおよび減衰ファクタ
をＦコア・ブロック３５２からＬコア・ブロック３５４
に送るのに使用されるＦＩＦＯである。これらの減衰フ
ァクタは、３つのＸ、Ｙ、Ｚの位置の値、３つの減衰
値、および３つのパックされた値を含む１つの減衰シフ
ト・ワードを含んでいる。また、ＦＬＦバッファ３８０
がＦコア・ブロック３５２とＬコア・ブロック３５４の
間に備えられる。ＦＬＦバッファは、Ｆコアの制御下で
Ｆコア・ブロック３５２とＬコア・ブロック３５４の間
でデータを伝送するのに使用される双方向バッファであ
る。

【００７５】Ｌコア対Ｓコア・バッファ（ＬＳバッフ
ァ）３８６がＬコア・ブロック３５４とＳコア・ブロッ
ク３５６の間に結合される。ＬＳバッファ３８６は、各
バッファが４８ビット・ワードを保持している二重バッ
ファである。

【００７６】浮動小数点ブロック１５２はまた、Ｆコア
・ブロック３５２からＳコア・ブロック３５６にデータ
を転送するのに使用されるＦコア対Ｓコアバッファ（Ｆ
Ｓバッファ）３８４を含んでいる。ＦＳバッファは、そ
れぞれ３２個の３２ビット値を保持する５つのバッファ
を含んでいる。これら５つのバッファは、２つのＦＬバ
ッファ、２つのＬＳバッファ、およびＬコア・ブロック
３５４内に記憶される１つのプリミティブであるＬコア
・ブロック３５４のパイプライン段に一致するように設
計されている。Ｆコア・ブロック３５２からこのバッフ
ァを介してＳコア・ブロック３５６に転送されたデータ
は、Ｓコア・ブロック３５６内で動作すべきマイクロコ
ード手順を示すディスパッチ・コードを含んでいる。

【００７７】最後に、浮動小数点ブロック１５２は、Ｓ
コア・ブロック３５６とＦＤバス・インタフェース３６
６との間に結合されたＳコア出力バッファ（ＳＯバッフ
ァ）１５８を含んでいる。ＳＯバッファ１５８は、ＦＤ
バスを介してそれぞれのドロー・プロセッサ１７２Ａお
よび１７２Ｂに送るべきデータを収集する。ＳＯバッフ
ァ１５８は、二重にバッファされ、各バッファ内に３２
個の３２ビット・ワードを保持する。ＳＯバッファ１５
８は、それぞれのドロー・プロセッサ１７２Ａおよび１
７２Ｂによって必要とされる順序で固定小数点データを
含む最大２つのプリミティブを保持する。ＳＯバッファ
１５８は、最小数のサイクルを使用してデータをバスを
介して転送するためにどのくらいワードが有効であるか
を示す別個の状態レジスタを含んでいる。ＳＯバッファ
１５８は、浮動小数点ブロック出力バッファ１５８を含
んでいる。

【００７８】浮動小数点ブロック１５２の他の実施形態
に関する情報については、参照することによりその全体
が本明細書の一部となる米国特許第５５１７６１１号
「Ｆｌｏａｔｉｎｇ Ｐｏｉｎｔ Ｐｒｏｃｅｓｓｏｒ
ｆｏｒ ａ Ｈｉｇｈ Ｐｅｒｆｏｒｍａｎｃｅ Ｔ
ｈｒｅｅ Ｄｉｍｅｎｓｉｏｎａｌ Ｇｒａｐｈｉｃｓ
Ａｃｃｅｌｅｒａｔｏｒ」を参照されたい。

【００７９】図７ ドロー・プロセッサのブロック図 次に、図７を参照すると、それぞれのドロー・プロセッ
サ１７２の１つを示すブロック図が示されている。各ド
ロー・プロセッサ１７２Ａおよび１７２Ｂは、同じもの
であり、したがって本明細書では便宜上１つだけ記載す
る。ドロー・プロセッサ１７２は、３ＤＲＡＭチップの
シーケンシングを管理する。各ドロー・プロセッサ１７
２は、内部ピクセル・キャッシュ用ならびにビデオ出力
リフレッシュ用の３ＤＲＡＭスケジューリング論理回路
を含んでいる。これらの資源は、レンダリングされたピ
クセルをそれらが３ＤＲＡＭに到達する前に待ち行列化
し、３ＤＲＡＭキャッシュ誤りを予測するためにこの待
ち行列内のピクセル・アドレスを検索することによって
制御される。

【００８０】図示のように、各ドロー・プロセッサ１７
２は、ＦＤバスにインタフェースするＦＤバス・インタ
フェース・ブロック４０２を含んでいる。ＦＤバス・イ
ンタフェース・ブロック４０２は、ＣＤＣバス・インタ
フェース論理回路４１２に結合される。ＣＤＣバス・イ
ンタフェース論理回路４１２は、スクラッチ・バッファ
４１４および直接ポート・ユニット４１６に結合され
る。直接ポート・ユニット４１６は、フレーム・バッフ
ァ・インタフェース論理回路４３６から入力を受け取
り、ピクセル・データ・マルチプレクサ論理回路４３２
に出力を供給する。ＣＤＣバス・インタフェース論理回
路４１２はまた、ＤＣバスに出力データを供給するよう
に結合される。ＦＤバス・インタフェース４０２は、プ
リミティブ累積バッファ４０４に出力を供給する。

【００８１】上述のように、ＦＤバスは、ワード単位で
のみ同期した６つの独立したバスを含んでいる。ＦＤバ
ス・インタフェース４０２は、２つの役目を果たす。第
１に、ＦＤバス・インタフェース４０２は、ＦＤバスを
介して転送された各組の３つの１１ビット・データを３
２ビット・ワードおよび制御ビットに戻す。第２に、Ｆ
Ｄバス・インタフェース４０２は、ＦＤバスから受け取
ったデータをプリミティブ累積バッファ４０４またはＣ
Ｄバス・インタフェース論理回路４１２に向ける。

【００８２】ＣＤＣバス・インタフェース論理回路４１
２は、３２ビット・データ・ワードによって動作する。
上述のように、ＣＤＣバスは、ＣＦバスおよびＦＤバス
を含む他のバスの一部を含んでおり、コマンド・ブロッ
ク１４２がピクセルを３ＤＲＡＭチップ１９２および１
９４内に転送することができるようにするのに使用され
る。ＤＣバスは、ドロー・プロセッサ１７２からのレジ
スタの読取り、ならびに３ＤＲＡＭからのピクセルの読
取りを可能にする。ＣＤバス上のドロー・プロセッサ１
７２の１つに供給されたデータは、第１のワードとして
ヘッダを必要とする。ＤＣバス上に戻されるデータは、
コマンド・ブロック１４２が常に要求されたことを知っ
ているのでヘッダを有しない。

【００８３】ドロー・プロセッサ１７２はまた、コマン
ド・プロセッサ１４２によって指定されたプリミティブ
の順序を追跡するスコアボード４１８を含んでいる。図
示のように、スコアボード論理回路は、Ｆ＿Ｎｕｍ入力
を受け取り、プリミティブ累積バッファ４０４に出力を
供給する。コマンド・ブロック１４２は、（ユニキャス
ト）プリミティブが１つのＣＦバス出力ＦＩＦＯ内にコ
ピーされるたびにドロー・プロセッサ１７２に３ビット
・コードを供給する。このコードは、６つの浮動小数点
ブロック・プロセッサ１５２Ａないし１５２Ｆのうちプ
リミティブを受け取るプロセッサを指定する。このコー
ドはまた、プリミティブに順序付けするかまたは順序付
けしないかを示すビットを含んでいる。順序付けされた
すべてのプリミティブは、入力された順序で出てくる必
要がある。順序付けされないプリミティブは、使用でき
るようになったときはいつでもプリミティブ累積バッフ
ァ４０４から取ることができる。テキストやマーカなど
いくつかのプリミティブは、各プリミティブ入力ごとに
複数のプリミティブを出力し、またこれらのプリミティ
ブは、効率のために順序付けしないモードで配置するこ
とが好ましい。しかしながら、ドロー・プロセッサ１７
２に送られたすべての属性は、それらが修正するプリミ
ティブに対して順序付けされたままでなければならな
い。さらに、線および三角形の場合、厳密な順序付けも
維持しなければならない。スコアボード論理回路４１８
は、少なくとも６４個のプリミティブを追跡する。スコ
アボード論理回路４１８は、スコアボード論理回路４１
８がいっぱいに近い場合、スコアボード・バッファ４１
８のオーバフローを防ぐためにコマンド・ブロック１４
２に信号を戻す。

【００８４】上述のように、プリミティブ累積バッファ
４０４は、ＦＤバス・インタフェース４０２およびスコ
アボード論理回路４１８から出力を受け取る。プリミテ
ィブ累積バッファ４０４はエッジ・ウォーカ論理回路４
２２に出力を供給し、エッジ・ウォーカ論理回路４２２
はスパン充填論理回路４２４に出力を供給する。スパン
充填論理回路４２４はテクスチャ・ピクセル・プロセッ
サ４２６に出力を供給する。スパン充填論理回路４２４
はまた直接ポート・ユニット４１６に出力を供給する。
また、プリミティブ累積バッファ４０４もテクスチャ・
エキスパンダ論理回路４２８に出力を供給する。テクス
チャ・エキスパンダ論理回路４２８はテクスチャ・メモ
リ４３０に結合される。テクスチャ・メモリ４３０はテ
クスチャ・ピクセル・プロセッサ４２６にデータを供給
する。テクスチャ・メモリ４３０はまた直接ポート・ユ
ニット４１６にデータを供給する。テクスチャ・ピクセ
ル・プロセッサ４２６および直接ポート・ユニット４１
６はそれぞれ、ピクセル・データ・マルチプレクサ４３
２にデータを供給する。ピクセル・データ・マルチプレ
クサ４３２はその出力をピクセル・プロセッサ４３４に
供給する。ピクセル・プロセッサ４３４は、その出力を
フレーム・バッファ・インタフェース論理回路４３６に
供給し、また直接ポート・ユニット４１６に出力を供給
する。

【００８５】プリミティブ累積バッファ４０４は、完全
なプリミティブが受け取られるまでプリミティブ・デー
タを累積するのに使用される。したがって、データが６
つの浮動小数点プロセッサ１５２Ａないし１５２Ｆから
収集されるにつれて、データは、最終的に完全なプリミ
ティブを形成する。プリミティブ累積バッファ４０４
は、１つの完全なプリミティブを保持するのに十分な空
きを含んでおり、さらに滑らかなパイプラインの流れを
維持する第２のプリミティブの部分を保持するのに十分
な記憶容量を含んでいる。６つのプリミティブ累積バッ
ファ４０４は、６つの各浮動小数点プロセッサ１５２Ａ
ないし１５２Ｆからデータが入ってくるにつれていっぱ
いになる。プリミティブが完全に受け取られるとすぐ
に、一般に、次のプリミティブが後ろから来る。したが
って、プリミティブ累積バッファ４０４は、次のプリミ
ティブから入って来るデータからデータがいっぱいにな
るまで、プリミティブ累積バッファ４０４からの完全な
プリミティブをエッジ・ウォーカ論理回路４２２に転送
するのに十分な余分のバッファを含んでいる。好ましい
実施形態では、プリミティブ累積バッファ４０４は、処
理される最大のプリミティブ（三角形）よりも大きい複
数のワードである。プリミティブ累積バッファ４０４
は、エッジ・ウォーカ論理回路４２２に６４ビット出力
を供給する。プリミティブは、スコアボード論理回路４
１８の概念に基づいてプリミティブ累積バッファ４０４
から一度に１つ取り出される。

【００８６】エッジ・ウォーカ論理回路４２２は、プリ
ミティブをスパン充填ユニット４２４が容易に処理する
ことができるいくつかの部分に分割する。三角形の場
合、エッジ・ウォーカ論理回路４２２は、２つの現在エ
ッジに沿って歩き、最も近いピクセル・サンプル点に調
整された一対の垂直スパンを生成し、次いでそれをスパ
ン充填ユニット４２４に送る。エッジ・ウォーカ・ユニ
ット４２２はまた、線用の同じ調整を実施し、三角形ス
パンに非常に似た線記述をスパン充填ユニット４２４に
送る。エッジ・ウォーカ論理回路４２２は、これらの調
整を実施するために使用される２つの１６×２４マルチ
プレクサを含んでいる。エッジ・ウォーカ論理回路４２
２はさらに、他の計算を行うために使用されるカウント
を追跡する複数の加算器を含んでいる。三角形および線
以外のプリミティブは、資源の最も効率的な用途に応じ
て分割される。ギザギザのドットもアンチエイリアシン
グされたドットも、ギザギザのドットに０．５を加える
など、調整が最小の論理回路を介してまっすぐに送られ
る。大きなドットは、個々のピクセルとしてエッジ・ウ
ォーカ論理回路４２２を介して供給される。エッジ・ウ
ォーカ論理回路４２２は、多角形および長方形を水平ス
パンに変換する。エッジ・ウォーカ論理回路４２２は、
スパン充填ユニット４２４上に送られる前にブレゼンハ
ム（Ｂｒｅｓｅnｈａｍ）線をいかなる形でも修正しな
い。

【００８７】スパン充填ユニット４２４は、通常三角形
および線に対して、任意に配向したスパン間で値の補間
を実施し、またアンチエイリアシングされた線に対して
フィルタ・ウェイト・テーブル・ルックアップを実施す
る。三角形スパン対、長方形スパンおよび多角形スパン
を含む最適化されたプリミティブ、およびアンチエイリ
アシングされた線および点の場合、１サイクルにつき２
つのピクセルが発生する。他のすべてのプリミティブ
は、１サイクルにつき１つのピクセルを発生する。ま
た、スパン充填ユニット４２４の最後の段は、ディザリ
ングを実施し、４×４スクリーン空間ディザ・パターン
を使用して１２ビット・カラーを８ビット値に変換す
る。スパン充填論理回路４２４は、テクスチャ・ピクセ
ル・プロセッサ４２６に出力を供給する。

【００８８】テクスチャ・ピクセル・プロセッサ４２６
は、テクスチャ計算を実施し、テクスチャ・メモリ４３
０内のテクセルのルックアップを制御する。テクスチャ
・ピクセル・プロセッサ４２６は、ピクセル・プロセッ
サ４３４によってピクセルにマージすべきカラーをもた
らす。テクスチャ・ピクセル・プロセッサ４２６は、テ
クスチャ三角形を除いて他のすべてのプリミティブに対
してピクセル・データ・マルチプレクサ４３２上にデー
タを送る。

【００８９】上述のように、プリミティブ累積バッファ
４０４はテクスチャ・エキスパンダ４２８に出力を供給
する。テクスチャ・エキスパンダ４２８は、受け取った
テクスチャをテクスチャ・メモリ４３０内に記憶するた
めに拡大するように動作する。このようにして、テクス
チャ・メモリ４３０は、プリミティブ累積バッファ４０
４から直接ロードされ、テクセル・ルックアップのため
にテクスチャ・ピクセル・プロセッサに接続される。テ
クスチャ・メモリ４３０は、すべてのより小さいミップ
マップを含む１６×１６テクセル領域をテクスチャ・マ
ップするのに十分なデータを保持するように設計されて
いる。テクスチャ・メモリ４３０は、現在のバッファを
使用している間に１つのバッファがロードできるように
二重にバッファされることが好ましい。１６×１６テク
セル領域は、実際には補間が正確に動作できるように１
７×１７アレイとして記憶されることに留意されたい。

【００９０】上述のように、ピクセル・データ・マルチ
プレクサ４３２は、テクスチャ・ピクセル・プロセッサ
４２６および直接ポート・ユニット４１６から入力デー
タを受け取る。ピクセル・データ・マルチプレクサ論理
回路４３２は、スパン充填ユニット４２４から来るピク
セルと、ＣＤバスから来るピクセルの間を調停する。Ｃ
Ｄバスからのピクセルには常に優先度が与えられる。ピ
クセル・データ・マルチプレクサ４３２はその出力をピ
クセル・プロセッサ４３４に供給する。

【００９１】ピクセル・プロセッサ４３４は、３ＤＲＡ
Ｍ１９２および１９４内の論理動作のためにブレンディ
ング、アンチエイリアシング、深さキューイングおよび
セットアップを実施する。ピクセル・プロセッサ４３４
はまた、線パターニング、ステンシル・パターニング、
Ｖポート・クリッピングなどの動作のためにピクセル書
込みを防ぐように動作できる論理回路を含んでいる。ピ
クセル・プロセッサ４３４は、フレーム・バッファ・イ
ンタフェース４３６に出力を供給する。

【００９２】フレーム・バッファ・インタフェース４３
６は、３ＤＲＡＭメモリ１９２および１９４からのピク
セルの読取りおよび書込みを行うために必要な論理回路
を含んでいる。フレーム・バッファ・インタフェース４
３６は、３ＤＲＡＭチップ内のレベル１（Ｌ１）キャッ
シュおよびレベル２（Ｌ２）キャッシュを管理する。こ
れは、書き込むべきピクセルを予見し、他のピクセル・
アクセスが行われている間に必要なキャッシュ内でペー
ジングを行うことによって実施される。また、フレーム
・バッファ・インタフェース４３６は、図示のように各
３ＤＲＡＭメモリ１９２および１９４に結合される。

【００９３】図８ ＣＦバスのブロック図次に、図８を
参照すると、ＣＦバスならびにコマンド・ブロック１４
２内の関連するバッファおよびそれぞれの浮動小数点プ
ロセッサ１５２Ａないし１５２Ｆを示すブロック図が示
されている。上述のように、コマンド・ブロック１４２
は、それぞれの浮動小数点ブロック１５２Ａないし１５
２Ｆに結合される。図８に示すように、データがコマン
ド・ブロック１４２（図５）内の頂点バッファ３４４を
離れると、データは、６つの別個のＣＦバス出力ＦＩＦ
Ｏ１４４Ａないし１４４Ｆに分離される。ＣＦバス出力
ＦＩＦＯ１４４Ａないし１４４Ｆは、図５ではＦＩＦＯ
１４４と総称してある。各ＣＦバス出力ＦＩＦＯ１４４
Ａないし１４４Ｆは、それぞれの浮動小数点ブロック１
５２に接続され、各ＣＦバス出力ＦＩＦＯ１４４Ａない
し１４４Ｆは、それが接続される浮動小数点ブロック１
５２にデータを送る間、独立して動作する。ＣＦバス上
のすべてのデータ転送は、４８ビット・ワード＋６ビッ
ト・コードである。各ワードは、６つの８ビット部分、
まず最上位ビットとして送られ、コードは、６つの１ビ
ット部分として送られる。

【００９４】４８ビット・ワードは、６つの別個のパス
間で同期している。４８ビット・ワードの最初の８ビッ
ト部分は、６つのパスすべてについて同じサイクル上で
転送される。１つのパスが４８ビット転送の開始時に準
備ができていない場合、次の４８ビット・ワード転送サ
イクルまで待たなければならない。しかしながら、プリ
ミティブの開始に関しては同期していない。プリミティ
ブのワードは、転送に使用できるときはいつでも転送す
ることができる。

【００９５】データ部分は、それぞれの浮動小数点プロ
セッサ１５２によって受け取られると、４８ビット・ワ
ードに再アセンブルされる。また、６ビット・コード
は、アセンブルされ、データに対して行うべきことを浮
動小数点プロセッサ１５２に知らせる。パススルー・デ
ータなどの浮動小数点データは、下位３２ビットから引
き出され、Ｆコア３５２によって処理するためにＦＩバ
ッファ３７２内に記憶される。４８ビット・ワード内に
パックされた３つの１６ビット数として送られた法線
は、Ｌコア３５４によって処理するためにＬＩバッファ
３７６内に記憶される。結合したカラーおよび頂点は、
アンパックされ、１６ビットはＬＩバッファ３７６に進
み、３２ビットはＦＩバッファ３７２に進む。

【００９６】ＣＤバスはＣＦバス・データ線を借用する
図８に示すように、ＣＦバスは、ＣＤバスで示される余
分のワイヤを含んでいる。論理上、ＣＤバスは、ＣＦバ
スと無関係である。しかしながら、ＣＤバスは、ＣＦバ
スからのデータ線を共用または「借用」し、浮動小数点
プロセッサ１５２をバッファ・チップとして使用する。
図示のように、３つのＣＦバス出力ＦＩＦＯ１４４Ａな
いし１４４Ｃは、それぞれのマルチプレクサ５０２Ａな
いし５０２Ｃにデータを供給する。また、これらのマル
チプレクサは、ＣＤバスを含む８ビット・データを受け
取る。また、ＣＤバスの３ビット部分は、コマンド・ブ
ロック１４２の最後の出力段上に供給される。

【００９７】３２ビット・ワードをコマンド・ブロック
１４２からドロー・プロセッサ１７２に転送する場合、
１サイクルをＣＦバスから「借用」する。ＣＦバス出力
ＦＩＦＯ１４４からの転送は１サイクルの間停止し、Ｃ
Ｄバス・データはバス上に向けられる。浮動小数点プロ
セッサ１５２からドロー・プロセッサ１７２への１１ビ
ット・データ・パスを一致させるために、さらに３つの
線をフロート（ＣＦ）データ・パスへの各最初の３つの
コマンドに追加する。これにより、６つの浮動小数点プ
ロセッサ１５２のうちの３つを使用して、３２ビット・
ワードを転送する３３ビットが得られる。

【００９８】ＣＤバスを介して転送されたデータは、コ
マンド・プロセッサ出力の最後の段の後に挿入され、処
理段の前にデータ・ストリームから浮動小数点プロセッ
サ１５２内に引き戻される。ＣＦバス・データ転送が唯
一中断するのは、データを転送するのに借用した１サイ
クルである。好ましい実施形態では、６つの浮動小数点
プロセッサ１５２はすべて、それらのうちの３つが特別
なデータを含んでいなくても、この１サイクルが「しゃ
っくり」する。浮動小数点プロセッサ出力におけるＣＤ
バス転送についての詳細は以下で述べる。

【００９９】図９ ＦＤバス 図９に、浮動小数点プロセッサ１５２からドロー・プロ
セッサ１７２へのバスであるＦＤバスを示す。図９は、
それぞれの浮動小数点プロセッサ１５２およびドロー・
プロセッサ１７２内の関連するバッファを示すＦＤバス
のブロック図である。図９には一方のドロー・プロセッ
サ１７２へのワイヤのみが示されているが、図３および
図４に示すように、物理的には、各浮動小数点プロセッ
サ１５２から２つの各ドロー・プロセッサ１７２への別
個のワイヤがあることに留意されたい。論理的には、ワ
イヤは、それらの上に常に同じデータを有しているの
で、両方のドロー・プロセッサ１７２に進む同じワイヤ
である。

【０１００】データは、セットアップ・ユニット（Ｓコ
ア）によってつくり出されると、ＳＯバッファ１５８に
書き込まれる。このバッファ内の各ワードは３２ビット
である。各ワードは、ＳＯバッファ１５８から３つの１
１ビット部分、まず最上位ビット内に取られ、一度にＦ
Ｂバス１１ビットを介して送られる。次いで、データ・
ワードは、再アセンブルされ、ドロー・プロセッサ１７
２内で３２ビット・ワードに戻される。３３番目のビッ
トは、プリミティブの最後のワードに対して「１」にセ
ットされる。これにより、バスを介して送られたワード
・カウントが不要になる。

【０１０１】図示のように、各ＳＯバッファ１５８は、
その出力をマルチプレクサ５２２に供給する。マルチプ
レクサ５２２はまた、ＣＤバスから１１ビット入力を受
け取る。ＣＦバスの場合と同様に、ＦＤバスもそのデー
タ線のいくつかをＣＤバス用に貸し出す。論理的には、
ＣＤバスはＦＤバスと無関係であるが、ＣＤバスは３２
ビット・データ・ワードを転送するためにいつでも１サ
イクルを借用することができる。ＣＤバス転送が行われ
るとき、ＦＤバスは１サイクルの間停止し、ＣＤバス・
データがバス上に向けられる。３２ビット・データ転送
では、浮動小数点プロセッサ１５２Ａないし１５２Ｃか
らの３組の１１データ線を使用する。浮動小数点プロセ
ッサ１５２Ａないし１５２Ｆからのデータ線は、この転
送の間無視される。データは、ドロー・プロセッサ１７
２に入ると、他のすべてのデータのようにプリミティブ
累積バッファ４０４に進む代わりに、直ちに内部ＣＤバ
スにリダイレクトされる。

【０１０２】図１０ ＣＤＣバス 図１０は、上述したＣＤＣバスを示す。論理的には、Ｃ
ＤＣバスは、コマンド・ブロック１４２とドロー・プロ
セッサ１７２との間の３２ビット幅双方向データ・バス
と考えられる。実際に、ＣＤバスは、コマンド・ブロッ
ク１４２から各ドロー・プロセッサ１７２Ａおよび１７
２Ｂに進むＣＤバスと、各ドロー・プロセッサ１７２Ａ
および１７２Ｂからコマンド・プロセッサ１４２へ進む
ＤＣバスの２つの双方向バスから構成される。

【０１０３】ＣＤＣバスは、コマンド・プロセッサ１４
２からフレーム・バッファ、すなわち３ＤＲＡＭメモリ
１９２および１９４への「直接ポート」パスである。Ｃ
ＤＣバスは、ピクセルをフレーム・バッファ内に書き込
むために使用される。ＣＤＣバスはまた、レジスタおよ
びピクセルを読み返すため、ならびに浮動小数点ブロッ
クＳＲＡＭの内容を読み返すために使用される。以下で
説明するように、ＣＤバスは、ＣＦバスおよびＦＤバス
からいくつかのワイヤを借用し、浮動小数点プロセッサ
１５２Ａないし１５２Ｆを２段バッファとして使用す
る。サイクルは、要求に応じてこれら２つのバスから一
度に１つのワードが借用される。

【０１０４】図１０に示すように、ＣＤバスは、ＣＦバ
ス上で担持され、３つの各浮動小数点ブロック・チップ
１５２Ａないし１５２Ｃの入力バッファ３６２に供給さ
れる。データ転送がＣＦバス転送である場合、データ
は、図示のようにフロート論理回路に供給される。しか
しながら、データ転送がＣＤバス転送である場合、デー
タは、それぞれのＦＩＦＯまたはバス・インタフェース
からそれぞれの浮動小数点プロセッサ１５２Ａないし１
５２Ｃ内のそれぞれのマルチプレクサ５３２Ａないし５
３２Ｃに直接供給される。各マルチプレクサ５３２Ａな
いし５３２Ｃからの出力は、それぞれの出力バッファ３
６６を介してＦＤバスへ供給され、次いでそれぞれのド
ロー・プロセッサ１７２Ａおよび１７２Ｂに供給され
る。

【０１０５】ＣＤバスまたはバイパス・バスを介して転
送されたデータは、通常のＣＦバス転送サイクルを妨害
し、それぞれの浮動小数点ブロック１５２からできるだ
け速く返送される。浮動小数点ブロック１５２中の転送
待ち時間は、このバイパス・バス上で２サイクルであ
る。バイパス・バス・データ・パス３４６は、幅１１ビ
ットである。上述のように、３つの各浮動小数点プロセ
ッサ、好ましくはプロセッサ１５２Ａ、１５２Ｂおよび
１５２Ｃを集合的に使用して、３２ビット・ワードを転
送する。また上述のように、これら３つの１１ビット・
バス３３番目のビットは、転送状態の終了を示すために
使用される。図示のように、バイパス・バス３４６は、
ＣＦバス・インタフェース３６２からデータを受け取
り、ＦＤバス・インタフェース３６６にデータを供給す
るように結合される。したがって、ＣＤバスは、ＣＦバ
スの一部、ＦＤバスの一部、および３つの浮動小数点ブ
ロック１５２Ａないし１５２Ｃへの内部データ・パスを
使用する。

【０１０６】ほとんどの場合、コマンド・ブロック１４
２は、浮動小数点ブロック１５２Ａないし１５２Ｆ内の
浮動小数点論理回路を介して供給されたデータを各ドロ
ー・ブロック１７２Ａおよび１７２Ｂに供給する。しか
しながら、場合によっては、コマンド・ブロック１４２
は、浮動小数点論理回路を通過する必要なしにデータを
直接ドロー・ブロック１７２Ａおよび１７２Ｂに迅速に
供給することを望む。ＣＤバスは、主として、コマンド
・ブロック１４２がデータを直接フレーム・バッファに
供給することができるようにし、浮動小数点プロセッサ
１５２内の浮動小数点論理回路をバイパスするために使
用される。上述のように、ＣＤバスのほとんどの部分
は、３つの浮動小数点ブロック１５２Ａないし１５２Ｃ
内に「チップ上に」供給される。これにより所要のボー
ド・スペースが減少する。

【０１０７】一実施形態では、ＣＤバスまたはバイパス
・チャネル３６４を使用して、データを直接コマンド・
ブロック１４２からドロー・ブロック１７２Ａおよび１
７２Ｂに送っている間、各浮動小数点プロセッサ１５２
は、この間に他のデータを処理していてもよい。したが
って、これにより同時動作が可能になり、より大きいシ
ステム効率が得られる。

【０１０８】また、図１０に示すように、各ドロー・プ
ロセッサ１７２Ａおよび１７２Ｂは、コマンド・ブロッ
ク１４２に結合されたＤＣバス１７３と呼ばれる直接デ
ータ・パスを含んでいる。ＤＣバスは、各ドロー・プロ
セッサ１７２Ａおよび１７２Ｂからコマンド・ブロック
１４２に戻るデータ・パスである。ＤＣバスは、２つの
１６ビット双方向２地点間バスを含んでいる。ＤＣバス
を介して送られたデータは、常にコマンド・ブロック１
４２内で収集されて３２ビット・ワードになる１６ビッ
ト・ワードの対を含んでいる。ピクセルが読み返されて
いるとき、データは、２つのドロー・プロセッサ１７２
と異なる。コマンド・プロセッサ１４２は、このデータ
をホストＣＰＵ１０２が必要とするシーケンスに戻す。
単一のピクセルがドロー・プロセッサ１７２Ａおよび１
７２Ｂから読み出されるとき、ただ１つのドロー・プロ
セッサ１７２がデータを返送し、合計幅３２ビットのデ
ータ・パスの半分は空いたままである。

【０１０９】ＤＣバスは、ピクセルを各ドロー・ブロッ
ク１７２Ａおよび１７２Ｂからコマンド・ブロック１４
２へ戻すための戻りパスになる。したがって、コマンド
・ブロック１４２がドロー・ブロック１７２Ａおよび１
７２Ｂ内のピクセルを読み出すように要求すると、ドロ
ー・ブロック１７２Ａおよび１７２Ｂは、ＤＣバス上の
このピクセル・データをコマンド・ブロック１４２に供
給する。図示のように、コマンド・ブロック１４２は、
ＤＣバスからデータを受け取るバッファを含んでいる。
ＤＣバスは、コマンド・ブロック１４２がそれぞれのフ
レーム・バッファからピクセルを読み取ることを可能に
する。ＤＣバスはまた、ドロー・ブロック１７２Ａおよ
び１７２Ｂが内容スイッチ中など状態をコマンド・ブロ
ック１４２に戻すことを可能にする。

【０１１０】ＤＣバスは、主として、コマンド・ブロッ
ク１４２が各３ＤＲＡＭメモリ１９２および１９４から
ピクセルを読み返すことを可能にするために使用され
る。例えば、ピクセル・データのウィンドウがメモリ１
９２および１９４内に記憶されており、かつこのウィン
ドウが一部または全部が他のウィンドウによって遮断さ
れている場合、ＣＰＵ１０２は、このウィンドウが遮断
されなくなったときに遮断されたデータを後で再使用す
ることができるようにこのデータを記憶装置から読み取
ることを望む。この場合、ＣＰＵ１０２は、ピクセル・
データを読み取る要求をコマンド・ブロック１４２に送
り、コマンド・ブロック１４２からの要求に応答して、
各ドロー・ブロック１７２Ａおよび１７２Ｂは、メモリ
１９２および１９４からピクセル・データを読み取り、
このデータをＤＣバス戻りパス上でコマンド・ブロック
１４２に戻す。次いで、コマンド・ブロック１４２は、
このデータを記憶のためにＣＰＵ１０２に戻す。

【０１１１】コマンド・ブロックの動作 コマンド・ブロック１４２は、上述のように、それぞれ
の浮動小数点ブロック１５２Ａないし１５２Ｆへの転送
のシーケンシングを制御する。コマンド・ブロック１４
２はまた、グラフィックス・アクセラレータ・システム
内のすべての動作を制御するように動作する。各浮動小
数点ブロック１５２Ａないし１５２Ｆは、ドロー・ブロ
ック１７２Ａおよび１７２Ｂへのそれぞれの転送の前に
コマンド・ブロック１４２から許可を求め、それを受け
取る必要がある。図面には示されていないが、それぞれ
の浮動小数点ブロック１５２Ａないし１５２Ｆ内の各出
力ＦＩＦＯバッファ１５８Ａないし１５８Ｂは、コマン
ド・ブロック１４２に戻される制御線を含んでいる。そ
れぞれの出力ＦＩＦＯバッファ１５８Ａないし１５８Ｆ
は、これらの制御線を使用して、それぞれのドロー・ブ
ロック１７２Ａおよび１７２Ｂへの転送についてコマン
ド・ブロック１４２の許可を求める。それぞれの浮動小
数点ブロック１５２Ａないし１５２Ｆ内の各入力ＦＩＦ
Ｏバッファ１５５Ａないし１５５Ｆはまた、それぞれの
１２ビット・チャネル１５４Ａないし１５４Ｆ上のそれ
ぞれの制御線を使用して、バッファがいっぱいであるか
またはデータを必要とするなどを含む信号を含む状態情
報をコマンド・ブロック１４２に供給する。

【０１１２】それぞれの出力ＦＩＦＯバッファ１５８Ａ
ないし１５８Ｆがコマンド・ブロック１４２から許可を
求め、受け取ると、それぞれの出力ＦＩＦＯバッファ１
５８は、各ドロー・ブロック１７２Ａおよび１７２Ｂに
プリミティブを送る。コマンド・ブロック１４２は、各
入力待ち行列１５５Ａないし１５５Ｆおよび各出力待ち
行列１５８Ａないし１５８Ｆのカウンタを含んでおり、
それぞれのバッファがデータを受け取った際またはそれ
ぞれのバッファからデータが送られた際にそれぞれのカ
ウンタを増分するように動作することが好ましい。コマ
ンド・ブロック１４２はまた、各ドロー・ブロック１７
２Ａおよび１７２Ｂにそれらの受け取ったプリミティブ
ごとに実施の順序を示す制御線を供給する。

【０１１３】以上、本発明のシステムおよび方法につい
て、記載の実施形態に関して説明したが、本発明は、本
明細書に記載の特定の形態に限定されるものではなく、
首記の請求の範囲によって規定される本発明の精神およ
び範囲内に当然含まれるそのような代替物、修正物およ
び同等物を含むものである。

【図面の簡単な説明】

【図１】本発明による３次元（３Ｄ）グラフィックス・
アクセラレータを含むコンピュータ・システムを示す図
である。

【図２】図１のコンピュータ・システムの簡単化された
ブロック図である。

【図３】本発明の好ましい実施形態による３次元グラフ
ィックス・アクセラレータを示すブロック図である。

【図４】図３の３次元グラフィックス・アクセラレータ
の一部を示すブロック図である。

【図５】本発明の好ましい実施形態による３次元グラフ
ィックス・アクセラレータ内のコマンド・プリプロセッ
サを示すブロック図である。

【図６】本発明の好ましい実施形態による３次元グラフ
ィックス・アクセラレータ内の１つの浮動小数点プロセ
ッサを示すブロック図である。

【図７】本発明の好ましい実施形態による３次元グラフ
ィックス・アクセラレータ内の１つのドロー・プロセッ
サを示すブロック図である。

【図８】コマンド・プリプロセッサを各浮動小数点プロ
セッサに接続するＣＦバスを示すブロック図である。

【図９】各浮動小数点プロセッサを各ドロー・プロセッ
サに接続するＦＤバスを示すブロック図である。

【図１０】コマンド・プリプロセッサを各ドロー・プロ
セッサに接続するＣＤＣバスを示すブロック図である。

【符号の説明】

８０ コンピュータ・システム ８２ システム・ユニット ８４ ビデオ・モニタまたはディスプレイ装置 ８６ キーボード ８８ マウス ９０ フロッピ・ディスク １００ フレーム・バッファ １０２ 中央演算処理装置（ＣＰＵ） １０４ 高速バスまたはシステム・バス １０６ システム・メモリ １１２ ３次元グラフィックス・アクセラレータ

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成９年１２月１９日

【手続補正１】

【補正対象書類名】図面

【補正対象項目名】全図

【補正方法】変更

【補正内容】

【図１】

【図２】

【図３】

【図４】

【図５】

【図６】

【図７】

【図８】

【図９】

【図１０】

───────────────────────────────────────────────────── フロントページの続き (71)出願人 591064003 901 ＳＡＮ ＡＮＴＯＮＩＯ ＲＯＡＤ ＰＡＬＯ ＡＬＴＯ，ＣＡ 94303，Ｕ. Ｓ．Ａ. (72)発明者 ショーン・エフ・ストーム アメリカ合衆国・94026・カリフォルニア 州・メンロ パーク・ピイオー ボックス 2344・番地なし

Claims (12)

【特許請求の範囲】
1. 【請求項１】 形状入力データを受け取り、形状プリミ
   ティブ・データを出力するコマンド・プロセッサと、 受け取った形状プリミティブ・データに対して浮動小数
   点演算を実施する１つまたは複数の浮動小数点プロセッ
   サと、 前記コマンド・プロセッサを前記１つまたは複数の浮動
   小数点プロセッサに接続する１つまたは複数のコマンド
   ／フロート・バスと、 フレーム・バッファ・メモリと、 形状プリミティブ・データを受け取り、ピクセル・デー
   タをフレーム・バッファ・メモリ内にレンダリングする
   １つまたは複数のドロー・プロセッサと、 前記１つまたは複数の浮動小数点プロセッサを前記１つ
   または複数のドロー・プロセッサに接続する１つまたは
   複数のフロート／データ・バスとを含み、 前記１つまたは複数のコマンド／フロート・バスの少な
   くとも一部および１つまたは複数のフロート／ドロー・
   バスの少なくとも一部を使用して、前記コマンド・プロ
   セッサと前記１つまたは複数のドロー・プロセッサとの
   間でデータを転送する１つまたは複数の論理コマンド／
   ドロー・バスをさらに含み、 前記１つまたは複数の浮動小数点プロセッサの少なくと
   もサブセットが、 浮動小数点論理回路と、 前記１つまたは複数の各コマンド／フロート・バスに結
   合され、かつ前記浮動小数点論理回路に結合され、コマ
   ンド・プロセッサからデータを受け取り、前記データを
   浮動小数点論理回路に供給する第１のデータ・パスと、 前記浮動小数点論理回路に結合され、かつ前記１つまた
   は複数の各フロート／ドロー・バスに結合され、浮動小
   数点論理回路からデータを受け取り、前記データを前記
   １つまたは複数のドロー・プロセッサに供給する第２の
   データ・パスと、 前記１つまたは複数の前記各コマンド／フロート・バス
   および前記１つまたは複数の前記各フロート／ドロー・
   バスに結合され、前記コマンド・プロセッサから前記１
   つまたは複数のドロー・プロセッサに直接データを供給
   する直接データ・パスとを含むバス通信が改善されたグ
   ラフィックス・アクセラレータ。
2. 【請求項２】 前記１つまたは複数の浮動小数点プロセ
   ッサの前記サブセットがそれぞれ、前記第２のデータ・
   パスおよび前記直接データ・パスから入力を受け取り、
   前記１つまたは複数の前記各フロート／ドロー・バスに
   出力を供給するマルチプレクサをさらに含み、 前記マルチプレクサが、前記浮動小数点プロセッサから
   前記１つまたは複数のドロー・プロセッサへの転送中に
   前記第２のデータ・パスを選択し、 前記マルチプレクサが、前記１つまたは複数の論理コマ
   ンド／ドロー・バスを使用して、前記コマンド・プロセ
   ッサから前記１つまたは複数のドロー・プロセッサへの
   転送中に前記直接データ・パスを選択する請求項１に記
   載のグラフィックス・アクセラレータ。
3. 【請求項３】 前記１つまたは複数の各浮動小数点プロ
   セッサが、前記１つまたは複数の前記各コマンド／フロ
   ート・バスからデータを受け取るように結合され、前記
   直接データ・パスおよび前記浮動小数点論理回路に出力
   を供給する入力バッファをさらに含む請求項２に記載の
   グラフィックス・アクセラレータ。
4. 【請求項４】 前記コマンド・プロセッサが、 前記１つまたは複数のコマンド／フロート・バスに出力
   データを供給する１つまたは複数のコマンド・プロセッ
   サ出力バッファと、 前記１つまたは複数の論理コマンド／ドロー・バスの一
   部を含み、データを転送する第１のデータ・パスと、 前記１つまたは複数のコマンド・プロセッサ出力バッフ
   ァから出力を受け取り、前記第１のデータ・パスからデ
   ータを受け取るように結合されたマルチプレクサとを含
   み、 前記マルチプレクサが、前記コマンド・プロセッサから
   前記１つまたは複数の浮動小数点プロセッサへの転送中
   に前記１つまたは複数のコマンド・プロセッサ出力バッ
   ファからの前記出力を選択し、前記マルチプレクサが、
   前記１つまたは複数の論理コマンド／ドロー・バスを使
   用して、前記コマンド・プロセッサから前記１つまたは
   複数のドロー・プロセッサへの転送中に前記第１のデー
   タ・パスからの前記出力を選択する請求項１に記載のグ
   ラフィックス・アクセラレータ。
5. 【請求項５】 前記１つまたは複数の浮動小数点プロセ
   ッサが第１の複数の前記浮動小数点プロセッサを含み、 前記１つまたは複数のコマンド／フロート・バスが第１
   の複数の前記コマンド／フロート・バスを含み、 前記第１の複数の各コマンド／フロート・バスが、前記
   コマンド・プロセッサと前記第１の複数の各前記浮動小
   数点プロセッサとの間に直接データ・チャネルを含む請
   求項１に記載のグラフィックス・アクセラレータ。
6. 【請求項６】 前記コマンド／フロート・バスの少なく
   ともサブセットが前記１つまたは複数のコマンド／ドロ
   ー論理バス内で使用される請求項５に記載のグラフィッ
   クス・アクセラレータ。
7. 【請求項７】 各前記コマンド／フロート・バスが第１
   のバス・サイズを有し、 各前記フロート／ドロー・バスが前記第１のバス・サイ
   ズよりも大きい第２のバス・サイズを有し、 前記１つまたは複数のコマンド／ドロー論理バス内で使
   用される前記コマンド／フロート・バスの各前記サブセ
   ットごとに、前記コマンド／ドロー論理バス上のデータ
   転送用に独占的に使用される追加のデータ線を含み、 前記追加のデータ線が、前記コマンド／フロート・バス
   の前記サブセットとともに使用され、前記コマンド／フ
   ロート・バスの各前記サブセットごとに前記第２のバス
   ・サイズを有する結合データ・パスを形成する請求項６
   に記載のグラフィックス・アクセラレータ。
8. 【請求項８】 前記第１の複数の前記浮動小数点プロセ
   ッサの少なくともサブセットが、前記１つまたは複数の
   コマンド／ドロー論理バス上での転送中に演算を実施す
   る請求項１に記載のグラフィックス・アクセラレータ。
9. 【請求項９】 フレーム・バッファ・メモリと、 ３次元オブジェクトをドローするハイ・レベル・ドロー
   ・コマンドを受け取るコマンド・ブロックと、 浮動小数点演算を実施し、コマンド・ブロックからハイ
   ・レベル・コマンドを受け取り、前記ハイ・レベル・コ
   マンドに応答して形状浮動小数点演算を実施し、それぞ
   れ形状プリミティブ・データをもたらす複数の浮動小数
   点ブロックと、 前記コマンド・ブロックと前記複数の浮動小数点ブロッ
   クとの間に結合され、前記コマンド・ブロックが前記直
   接データ・チャネルを介して各前記浮動小数点ブロック
   に結合され、各前記直接データ・チャネルが前記コマン
   ド・ブロックと前記複数の浮動小数点ブロックの１つと
   の間に２地点間接続を含む複数の直接データ・チャネル
   と、 フレーム・バッファ・メモリに結合され、３次元オブジ
   ェクト・ピクセル・データをフレーム・バッファ・メモ
   リ内にレンダリングする１つまたは複数のドロー・ブロ
   ックと、 前記複数の各浮動小数点ブロックが各前記１つまたは複
   数のドロー・ブロックへの直接チャネルを含み、各前記
   １つまたは複数の浮動小数点ブロックが前記１つまたは
   複数のドロー・ブロックにグラフィカル・プリミティブ
   を供給し、前記ドロー・ブロックが、前記複数の浮動小
   数点ユニットから受け取ったプリミティブを使用して３
   次元オブジェクト・ピクセル・データをフレーム・バッ
   ファ・メモリ内にレンダリングする前記複数の各浮動小
   数点ブロックと前記１つまたは複数のドロー・ブロック
   との間の複数の直接データ・チャネルと、 前記フレーム・バッファ・メモリに結合され、前記フレ
   ーム・バッファ・メモリからピクセル・データを受け取
   り、アナログ出力をビデオ・モニタに供給するデジタル
   アナログ変換器とを含み、 前記コマンド・ブロックと前記複数の浮動小数点ブロッ
   クとの間に結合された前記複数の直接データ・チャネル
   の少なくとも一部を使用し、前記複数の各浮動小数点ブ
   ロックと前記１つまたは複数のドロー・ブロックとの間
   の前記複数の直接データ・チャネルの少なくとも一部を
   使用し、前記コマンド・プロセッサと前記１つまたは複
   数のドロー・ブロックとの間のデータ転送用に使用され
   る１つまたは複数の論理コマンド／ドロー・バスをさら
   に含む３次元グラフィックス・アクセラレーション機能
   を実施する３次元グラフィックス・アクセラレータ。
10. 【請求項１０】 前記１つまたは複数の浮動小数点プロ
    セッサの少なくともサブセットが、 浮動小数点論理回路と、 前記コマンド・ブロックと前記複数の浮動小数点ブロッ
    クとの間に結合された前記複数の直接データ・チャネル
    の各直接データ・チャネルおよび前記複数の各浮動小数
    点ブロックと前記１つまたは複数のドロー・ブロックと
    の間に結合された前記複数の直接データ・チャネルの各
    直接データ・チャネルに結合され、前記コマンド・プロ
    セッサから前記１つまたは複数のドロー・プロセッサに
    直接データを供給し、前記１つまたは複数の論理コマン
    ド／ドロー・バス上での転送中に使用される直接データ
    ・パスとを含む請求項９に記載の３次元グラフィックス
    ・アクセラレータ。
11. 【請求項１１】 前記直接データ・パスが前記浮動小数
    点論理回路をバイパスする請求項１０に記載の３次元グ
    ラフィックス・アクセラレータ。
12. 【請求項１２】 フレーム・バッファ・メモリと、 ３次元オブジェクトをドローするハイ・レベル・ドロー
    ・コマンドを受け取るコマンド・ブロックと、 浮動小数点演算を実施し、コマンド・ブロックからハイ
    ・レベル・コマンドを受け取り、前記ハイ・レベル・コ
    マンドに応答して形状浮動小数点演算を実施し、それぞ
    れ形状プリミティブ・データをもたらす複数の浮動小数
    点ブロックと、 前記コマンド・ブロックと前記複数の浮動小数点ブロッ
    クとの間に結合され、前記コマンド・ブロックが前記直
    接データ・チャネルを介して各前記複数の浮動小数点ブ
    ロックに結合され、各前記直接データ・チャネルが前記
    コマンド・ブロックと前記複数の浮動小数点ブロックの
    １つとの間に２地点間接続を含む複数の直接データ・チ
    ャネルと、 フレーム・バッファ・メモリに結合され、３次元オブジ
    ェクト・ピクセル・データをフレーム・バッファ・メモ
    リ内にレンダリングする１つまたは複数のドロー・ブロ
    ックと、 前記複数の各浮動小数点ブロックが各前記１つまたは複
    数のドロー・ブロックへの直接チャネルを含み、各前記
    １つまたは複数の浮動小数点ブロックが前記１つまたは
    複数のドロー・ブロックにグラフィカル・プリミティブ
    を供給し、前記ドロー・ブロックが、前記複数の浮動小
    数点ユニットから受け取ったプリミティブを使用して３
    次元オブジェクト・ピクセル・データをフレーム・バッ
    ファ・メモリ内にレンダリングする前記複数の各浮動小
    数点ブロックと前記１つまたは複数のドロー・ブロック
    との間の複数の直接データ・チャネルと、 前記フレーム・バッファ・メモリに結合され、前記フレ
    ーム・バッファ・メモリからピクセル・データを受け取
    り、アナログ出力をビデオ・モニタに供給するデジタル
    アナログ変換器とを含み、 前記コマンド・ブロックと前記複数の浮動小数点ブロッ
    クとの間に結合された前記複数の直接データ・チャネル
    の少なくとも一部を使用し、前記複数の各浮動小数点ブ
    ロックと前記１つまたは複数のドロー・ブロックとの間
    の前記複数の直接データ・チャネルの少なくとも一部を
    使用し、前記コマンド・プロセッサと前記１つまたは複
    数のドロー・プロセッサとの間のデータ転送用に使用さ
    れる１つまたは複数の論理コマンド／ドロー・バスをさ
    らに含み、 前記１つまたは複数の浮動小数点プロセッサの少なくと
    もサブセットが、 浮動小数点論理回路と、 前記コマンド・ブロックと前記複数の浮動小数点ブロッ
    クとの間に結合された前記複数の直接データ・チャネル
    の各直接データ・チャネルおよび前記複数の各浮動小数
    点ブロックと前記１つまたは複数のドロー・ブロックと
    の間に結合された前記複数の直接データ・チャネルの各
    直接データ・チャネルに結合され、前記コマンド・プロ
    セッサから前記１つまたは複数のドロー・プロセッサに
    直接データを供給し、前記１つまたは複数の論理コマン
    ド／ドロー・バス上での転送中に使用される直接データ
    ・パスとを含み、前記直接データ・パスが前記浮動小数
    点論理回路をバイパスする３次元グラフィックス・アク
    セラレーション機能を実施する３次元グラフィックス・
    アクセラレータ。