JPH10178155A

JPH10178155A - Semiconductor memory cell and method of manufacturing the same, and transistor element for peripheral circuit and method of manufacturing the same

Info

Publication number: JPH10178155A
Application number: JP9205796A
Authority: JP
Inventors: Akihiko Ochiai; 昭彦落合
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1996-10-18
Filing date: 1997-07-31
Publication date: 1998-06-30

Abstract

(57)【要約】【課題】コンタクトプラグを形成することなく上部電極
とプレート線とが接続された構造を有する半導体メモリ
セルを提供する。【解決手段】半導体メモリセルは、（イ）ＭＯＳ型トラ
ンジスタ素子と、（ロ）ＭＯＳ型トランジスタ素子上に
形成された層間絶縁層２０の上に設けられ、ＭＯＳ型ト
ランジスタ素子のソース・ドレイン領域１５と電気的に
接続された下部電極２１と、（ハ）下部電極２１上に形
成された、強誘電体薄膜から成るキャパシタ絶縁膜２２
と、（ニ）キャパシタ絶縁膜２２上に形成された上部電
極２３と、（ホ）上部電極２３を覆う絶縁層２４と、
（ヘ）絶縁層２４上に形成された配線（プレート線）２
５から成り、配線（プレート線）２５は、絶縁層２４か
ら露出した上部電極２３の上部２３Ａに接続されてい
る。 (57) Abstract: A semiconductor memory cell having a structure in which an upper electrode and a plate line are connected without forming a contact plug is provided. A semiconductor memory cell is provided on (a) a MOS transistor element and (b) an interlayer insulating layer 20 formed on the MOS transistor element, and has a source / drain region 15 of the MOS transistor element. (C) a capacitor insulating film 22 formed of a ferroelectric thin film and formed on the lower electrode 21.
(D) an upper electrode 23 formed on the capacitor insulating film 22, (e) an insulating layer 24 covering the upper electrode 23,
(F) Wiring (plate line) 2 formed on insulating layer 24
The wiring (plate line) 25 is connected to the upper portion 23A of the upper electrode 23 exposed from the insulating layer 24.

Description

DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、強誘電体薄膜を用
いた半導体メモリセル及びその作製方法、更に詳しく
は、強誘電体薄膜を用いた不揮発性メモリセル（所謂Ｆ
ＥＲＡＭ）若しくはＤＲＡＭから成る半導体メモリセル
及びその作製方法に関する。本発明は、更に、かかる半
導体メモリセルを駆動するための周辺回路用トランジス
タ素子及びその作製方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory cell using a ferroelectric thin film and a method of manufacturing the same, and more particularly, to a nonvolatile memory cell using a ferroelectric thin film (so-called F
The present invention relates to a semiconductor memory cell composed of an ERAM or a DRAM and a method for manufacturing the same. The present invention further relates to a transistor element for a peripheral circuit for driving such a semiconductor memory cell and a method for manufacturing the same.

【０００２】[0002]

【従来の技術】近年、成膜技術の進歩に伴い強誘電体薄
膜を用いた不揮発性メモリの応用研究が盛んに進められ
ている。この不揮発性メモリは、強誘電体薄膜の高速分
極反転とその残留分極を利用する、高速書き換えが可能
な不揮発性メモリである。現在研究されている強誘電体
薄膜を備えた不揮発性メモリは、強誘電体キャパシタの
蓄積電荷量の変化を検出する方式と、強誘電体の自発分
極による半導体の抵抗変化を検出する方式の２つに分類
することができる。本発明における半導体メモリセルは
前者に属する。2. Description of the Related Art In recent years, with the progress of film forming technology, application studies of nonvolatile memories using ferroelectric thin films have been actively pursued. This non-volatile memory is a non-volatile memory capable of high-speed rewriting, utilizing high-speed polarization inversion of a ferroelectric thin film and its remanent polarization. Non-volatile memories provided with ferroelectric thin films that are currently being studied are of two types: a method that detects a change in the amount of charge stored in a ferroelectric capacitor and a method that detects a change in the resistance of a semiconductor due to spontaneous polarization of the ferroelectric. Can be classified into one. The semiconductor memory cell in the present invention belongs to the former.

【０００３】強誘電体キャパシタの蓄積電荷量の変化を
検出する方式の不揮発性半導体メモリセルは、基本的に
は、強誘電体キャパシタと選択トランジスタとから構成
されている。強誘電体キャパシタは、例えば、下部電極
と上部電極、及びそれらの間に挟まれた強誘電体薄膜か
ら構成されている。このタイプの不揮発性メモリセルに
おけるデータの書き込みや読み出しは、図９に示す強誘
電体のＰ−Ｅヒステリシスループを応用して行われる。
強誘電体薄膜に外部電界を加えた後、外部電界を除いた
とき、強誘電体薄膜は自発分極を示す。そして、強誘電
体薄膜の残留分極は、プラス方向の外部電界が印加され
たとき＋Ｐ_r、マイナス方向の外部電界が印加されたと
き−Ｐ_rとなる。ここで、残留分極が＋Ｐ_rの状態（図９
の「Ｄ」参照）の場合を「０」とし、残留分極が−Ｐ_r
の状態（図９の「Ａ」参照）の場合を「１」とする。A non-volatile semiconductor memory cell of the type that detects a change in the amount of charge stored in a ferroelectric capacitor basically includes a ferroelectric capacitor and a selection transistor. The ferroelectric capacitor is composed of, for example, a lower electrode and an upper electrode, and a ferroelectric thin film sandwiched therebetween. Writing and reading of data in this type of non-volatile memory cell is performed by applying a ferroelectric PE hysteresis loop shown in FIG.
When an external electric field is applied to the ferroelectric thin film and then the external electric field is removed, the ferroelectric thin film exhibits spontaneous polarization. Then, the residual polarization of the ferroelectric thin film is a -P _r when when positive direction of the external electric field is applied + P _r, the negative direction of the external electric field is applied. Here, the state where the remanent polarization is + P _r (FIG. 9)
Is “0” when the remanent polarization is −P _r
(See “A” in FIG. 9) is “1”.

【０００４】「１」あるいは「０」の状態を判別するた
めに、強誘電体薄膜に例えばプラス方向の外部電界を印
加する。これによって、強誘電体薄膜の分極は図９の
「Ｃ」の状態となる。このとき、データが「０」であれ
ば、強誘電体薄膜の分極状態は、「Ｄ」から「Ｃ」の状
態に変化する。一方、データが「１」であれば、強誘電
体薄膜の分極状態は、「Ａ」から「Ｂ」を経由して
「Ｃ」の状態に変化する。データが「０」の場合には、
強誘電体薄膜の分極反転は生じない。一方、データが
「１」の場合には、強誘電体薄膜に分極反転が生じる。
その結果、強誘電体キャパシタの蓄積電荷量に差が生じ
る。選択されたメモリセルの選択トランジスタをオンに
することで、この蓄積電荷をビット線電位として検出す
る。データの読み出し後、外部電界を０にすると、デー
タが「０」のときでも「１」のときでも、強誘電体薄膜
の分極状態は図９の「Ｄ」の状態となってしまう。それ
故、データが「１」の場合、マイナス方向の外部電界を
印加して、「Ｄ」、［Ｅ」という経路で「Ａ」の状態と
し、データ「１」を書き込む。In order to determine the state of “1” or “0”, for example, an external positive electric field is applied to the ferroelectric thin film. Thereby, the polarization of the ferroelectric thin film is in the state of “C” in FIG. At this time, if the data is “0”, the polarization state of the ferroelectric thin film changes from “D” to “C”. On the other hand, if the data is “1”, the polarization state of the ferroelectric thin film changes from “A” to “C” via “B”. If the data is "0",
No polarization inversion of the ferroelectric thin film occurs. On the other hand, when the data is “1”, polarization inversion occurs in the ferroelectric thin film.
As a result, a difference occurs in the amount of charge stored in the ferroelectric capacitor. By turning on the selection transistor of the selected memory cell, this accumulated charge is detected as a bit line potential. If the external electric field is set to 0 after reading the data, the polarization state of the ferroelectric thin film becomes the state of “D” in FIG. 9 regardless of whether the data is “0” or “1”. Therefore, when the data is “1”, an external electric field in the negative direction is applied to change the state to “A” along the paths “D” and “E”, and the data “1” is written.

【０００５】このような不揮発性メモリの一種（スタッ
ク型不揮発性半導体メモリセル）が、文献 "A Half-Mic
ron Ferroelectric Memory Cell Technology with Stac
kedCapacitor Structure", S.Onishi, et al., IEDM 94
-843 から公知である。この文献に開示された不揮発性
メモリセルの模式的な一部断面図を図１０に示す。この
不揮発性半導体メモリセルは、選択トランジスタである
ＭＯＳ型トランジスタ素子と、下部電極と、下部電極上
に形成された強誘電体薄膜と、強誘電体薄膜上に形成さ
れた上部電極と、プレート線から構成されている。下部
電極は、ＭＯＳ型トランジスタ素子上に形成された層間
絶縁層の上に設けられており、ＭＯＳ型トランジスタ素
子のソース・ドレイン領域と接続孔を介して電気的に接
続されている。絶縁層によって強誘電体薄膜は覆われて
おり、強誘電体薄膜の上方の絶縁層に設けられた開口部
の底部に上部電極が形成されている。上部電極から一体
的に延びるプレート線は白金（Ｐｔ）から構成されてい
る。One type of such a nonvolatile memory (stack type nonvolatile semiconductor memory cell) is disclosed in the document “A Half-Mic”.
ron Ferroelectric Memory Cell Technology with Stac
kedCapacitor Structure ", S.Onishi, et al., IEDM 94
-843. FIG. 10 is a schematic partial cross-sectional view of a nonvolatile memory cell disclosed in this document. This nonvolatile semiconductor memory cell includes a MOS transistor element as a selection transistor, a lower electrode, a ferroelectric thin film formed on the lower electrode, an upper electrode formed on the ferroelectric thin film, and a plate line. It is composed of The lower electrode is provided on an interlayer insulating layer formed on the MOS transistor element, and is electrically connected to the source / drain region of the MOS transistor element via a connection hole. The ferroelectric thin film is covered with the insulating layer, and an upper electrode is formed at the bottom of the opening provided in the insulating layer above the ferroelectric thin film. The plate line extending integrally from the upper electrode is made of platinum (Pt).

【０００６】[0006]

【発明が解決しようとする課題】このような図１０に示
した従来の不揮発性半導体メモリセルにおいては、上部
電極と一体的に形成されたプレート線は白金（Ｐｔ）か
ら構成されている。ところで、白金の抵抗値が高いため
に、１本のプレート線に接続される半導体メモリセルの
数が制限され、チップ面積が大きくなってしまうといっ
た問題を有する。このような問題を解決するためには、
上部電極とプレート線とを別々に形成し、プレート線を
低抵抗の金属配線材料から形成し、絶縁層に設けられた
開口部内を金属配線材料で埋め込むことでコンタクトプ
ラグを設け、上部電極とプレート線とをコンタクトプラ
グによって接続する形態とすればよい。しかしながら、
このような形態とした場合、上部電極のそれぞれに対し
て開口部を設ける必要があり、半導体メモリセルの製造
歩留りが低下する虞がある。In such a conventional nonvolatile semiconductor memory cell as shown in FIG. 10, the plate line formed integrally with the upper electrode is made of platinum (Pt). By the way, since the resistance value of platinum is high, the number of semiconductor memory cells connected to one plate line is limited, and there is a problem that the chip area becomes large. To solve such a problem,
The upper electrode and the plate line are formed separately, the plate line is formed from a low-resistance metal wiring material, and the opening provided in the insulating layer is buried with the metal wiring material to provide a contact plug. What is necessary is just to make the form which connects a line with a contact plug. However,
In such a case, it is necessary to provide an opening for each of the upper electrodes, and there is a possibility that the manufacturing yield of the semiconductor memory cell may be reduced.

【０００７】また、半導体メモリセルを駆動するための
周辺回路用トランジスタ素子を作製する必要があるが、
この周辺回路用トランジスタ素子の作製を、半導体メモ
リセルの作製と同時に、且つ半導体メモリセルの作製工
程と同じ工程で作製できれば、効率良く周辺回路用トラ
ンジスタ素子を作製することができる。Further, it is necessary to manufacture a transistor element for a peripheral circuit for driving a semiconductor memory cell.
If the fabrication of the transistor element for the peripheral circuit can be performed simultaneously with the fabrication of the semiconductor memory cell and in the same process as the fabrication process of the semiconductor memory cell, the transistor element for the peripheral circuit can be fabricated efficiently.

【０００８】従って、本発明の第１の目的は、コンタク
トプラグを形成することなく上部電極とプレート線とが
接続された構造を有する半導体メモリセル及びその作製
方法を提供することにある。更に、本発明の第２の目的
は、半導体メモリセルの作製と同時に、且つ半導体メモ
リセルの作製工程と概ね同じ工程で作製し得る周辺回路
用トランジスタ素子及びその作製方法を提供することに
ある。Accordingly, it is a first object of the present invention to provide a semiconductor memory cell having a structure in which an upper electrode and a plate line are connected without forming a contact plug, and a method of manufacturing the same. It is a second object of the present invention to provide a transistor element for a peripheral circuit which can be manufactured simultaneously with the manufacture of a semiconductor memory cell and in substantially the same step as the semiconductor memory cell, and a method of manufacturing the same.

【０００９】[0009]

【課題を解決するための手段】上記の第１の目的を達成
するための本発明の半導体メモリセルは、（イ）ＭＯＳ
型トランジスタ素子と、（ロ）ＭＯＳ型トランジスタ素
子上に形成された層間絶縁層の上に設けられ、ＭＯＳ型
トランジスタ素子のソース・ドレイン領域と電気的に接
続された下部電極と、（ハ）下部電極上に形成された、
強誘電体薄膜から成るキャパシタ絶縁膜と、（ニ）キャ
パシタ絶縁膜上に形成された上部電極と、（ホ）上部電
極を覆う絶縁層と、（ヘ）絶縁層上に形成された配線、
から成り、配線は、絶縁層から露出した上部電極の上部
に接続されていることを特徴とする。In order to achieve the first object, a semiconductor memory cell according to the present invention comprises:
A transistor transistor element; (b) a lower electrode provided on an interlayer insulating layer formed on the MOS transistor element and electrically connected to a source / drain region of the MOS transistor element; Formed on the electrode,
A capacitor insulating film made of a ferroelectric thin film, (d) an upper electrode formed on the capacitor insulating film, (e) an insulating layer covering the upper electrode, (f) a wiring formed on the insulating layer,
And the wiring is connected to an upper portion of the upper electrode exposed from the insulating layer.

【００１０】本発明の半導体メモリセルにあっては、配
線（プレート線）が、絶縁層から露出した上部電極の上
部に接続されており、コンタクトプラグを介して配線
（プレート線）が上部電極と接続されている構造ではな
いので、半導体メモリセルの製造歩留りが低下すること
を効果的に防止し得る。In the semiconductor memory cell of the present invention, the wiring (plate line) is connected to the upper part of the upper electrode exposed from the insulating layer, and the wiring (plate line) is connected to the upper electrode via a contact plug. Since it is not a connected structure, it is possible to effectively prevent a reduction in the manufacturing yield of semiconductor memory cells.

【００１１】本発明の半導体メモリセルにおいては、下
部電極は柱状形状を有し、キャパシタ絶縁膜は、柱状の
下部電極の側面及び頂面を被覆している構造（所謂、ペ
デステル型半導体メモリセル）とすることができる。下
部電極の柱状形状として、下部電極を水平面で切断した
とき、円形、楕円形、丸みを帯びた角柱等を挙げること
ができる。また、下部電極が設けられた層間絶縁層の部
分の頂面が、下部電極近傍の下部電極が設けられていな
い層間絶縁層の部分の頂面よりも上方に位置し、キャパ
シタ絶縁膜は、下部電極近傍の下部電極が設けられてい
ない層間絶縁層の部分の一部まで延在している構造とす
ることもできる。このような構造にすることで、キャパ
シタ実効面積を一層増加させることができ、その結果、
蓄積電荷量を一層増大させることができる。In the semiconductor memory cell of the present invention, the lower electrode has a columnar shape, and the capacitor insulating film covers the side and top surfaces of the columnar lower electrode (so-called pedestal type semiconductor memory cell). It can be. As the columnar shape of the lower electrode, when the lower electrode is cut along a horizontal plane, a circular, elliptical, rounded prism, or the like can be given. Further, the top surface of the portion of the interlayer insulating layer provided with the lower electrode is located above the top surface of the portion of the interlayer insulating layer where the lower electrode is not provided near the lower electrode, and the capacitor insulating film has a lower portion. A structure in which the lower electrode in the vicinity of the electrode extends to a part of the portion of the interlayer insulating layer where the lower electrode is not provided can also be employed. With such a structure, the effective area of the capacitor can be further increased, and as a result,
The accumulated charge amount can be further increased.

【００１２】上記の第１の目的を達成するための本発明
の第１の態様に係る半導体メモリセルの作製方法は、
（イ）ＭＯＳ型トランジスタ素子を形成する工程と、
（ロ）ＭＯＳ型トランジスタ素子上に層間絶縁層を形成
し、ＭＯＳ型トランジスタ素子のソース・ドレイン領域
の上方の層間絶縁層に接続孔を形成する工程と、（ハ）
層間絶縁層の上に、接続孔と接続された下部電極を形成
する工程と、（ニ）全面に強誘電体薄膜を成膜し、次い
で、強誘電体薄膜上に電極薄膜を成膜した後、電極薄膜
及び強誘電体薄膜をパターニングし、以て、下部電極上
に形成された強誘電体薄膜から成るキャパシタ絶縁膜、
及び電極薄膜から成る上部電極を形成する工程と、
（ホ）全面に絶縁層を形成した後、絶縁層を部分的に除
去し、上部電極の上部を露出させる工程と、（ヘ）絶縁
層から露出した上部電極の上部に接続された配線を絶縁
層上に形成する工程、から成ることを特徴とする。A method for manufacturing a semiconductor memory cell according to a first aspect of the present invention for achieving the first object is as follows.
(A) forming a MOS transistor element;
(B) forming an interlayer insulating layer on the MOS transistor element and forming a connection hole in the interlayer insulating layer above the source / drain region of the MOS transistor element;
Forming a lower electrode connected to the connection hole on the interlayer insulating layer, and (d) forming a ferroelectric thin film on the entire surface, and then forming an electrode thin film on the ferroelectric thin film. Patterning the electrode thin film and the ferroelectric thin film, whereby a capacitor insulating film composed of a ferroelectric thin film formed on the lower electrode,
And forming an upper electrode comprising an electrode thin film;
(E) forming an insulating layer on the entire surface, partially removing the insulating layer to expose the upper part of the upper electrode, and (f) insulating the wiring connected to the upper part of the upper electrode exposed from the insulating layer. Forming on a layer.

【００１３】上記の第１の目的を達成するための本発明
の第２の態様に係る半導体メモリセルの作製方法は、
（イ）ＭＯＳ型トランジスタ素子を形成する工程と、
（ロ）ＭＯＳ型トランジスタ素子上に層間絶縁層を形成
し、ＭＯＳ型トランジスタ素子のソース・ドレイン領域
の上方の層間絶縁層に接続孔を形成する工程と、（ハ）
層間絶縁層の上に、接続孔と接続された下部電極を形成
する工程と、（ニ）全面に強誘電体薄膜を成膜した後、
電極薄膜をパターニングする工程と、（ホ）全面に電極
薄膜を成膜した後、電極薄膜をパターニングし、以て、
下部電極上に形成された強誘電体薄膜から成るキャパシ
タ絶縁膜、及び電極薄膜から成る上部電極を形成する工
程と、（ヘ）全面に絶縁層を形成した後、絶縁層を部分
的に除去し、上部電極の上部を露出させる工程と、
（ト）絶縁層から露出した上部電極の上部に接続された
配線を絶縁層上に形成する工程、から成ることを特徴と
する。A method for manufacturing a semiconductor memory cell according to a second aspect of the present invention for achieving the above first object is as follows.
(A) forming a MOS transistor element;
(B) forming an interlayer insulating layer on the MOS transistor element and forming a connection hole in the interlayer insulating layer above the source / drain region of the MOS transistor element;
Forming a lower electrode connected to the connection hole on the interlayer insulating layer, and (d) forming a ferroelectric thin film on the entire surface,
Patterning the electrode thin film, and (e) forming the electrode thin film on the entire surface, and then patterning the electrode thin film.
Forming a capacitor insulating film composed of a ferroelectric thin film formed on the lower electrode and an upper electrode composed of the electrode thin film; and (f) forming an insulating layer on the entire surface and partially removing the insulating layer. Exposing the top of the upper electrode;
(G) forming on the insulating layer a wiring connected to the upper part of the upper electrode exposed from the insulating layer.

【００１４】本発明の第１あるいは第２の態様に係る半
導体メモリセルの作製方法においては、下部電極が柱状
形状を有し、前記キャパシタ絶縁膜は、柱状の下部電極
の側面及び頂面を被覆している構造とすることができ
る。また、前記工程（ハ）において、下部電極の形成
時、下部電極に覆われていない層間絶縁層の上部を除去
する態様とすることもできる。In the method of manufacturing a semiconductor memory cell according to the first or second aspect of the present invention, the lower electrode has a columnar shape, and the capacitor insulating film covers the side and top surfaces of the columnar lower electrode. Structure. Further, in the step (c), when the lower electrode is formed, an upper part of the interlayer insulating layer that is not covered with the lower electrode may be removed.

【００１５】本発明の半導体メモリセルにおけるキャパ
シタ絶縁膜を構成する強誘電体薄膜は、ＰｂＴｉＯ₃、
ＰＺＴ系化合物、又は層状構造を有するＢｉ系化合物か
ら成ることが好ましい。ＰＺＴ系化合物として、ペロブ
スカイト型構造を有するＰｂＺｒＯ₃とＰｂＴｉＯ₃の固
溶体であるチタン酸ジルコン酸鉛（ＰＺＴ）、ＰＺＴに
Ｌａを添加した金属酸化物であるＰＬＺＴ、あるいはＰ
ＺＴにＮｂを添加した金属酸化物であるＰＮＺＴを挙げ
ることができる。また、層状構造を有するＢｉ系化合物
として、ペロブスカイト型構造を有する、ＳｒＢｉ₂Ｔ
ａ₂Ｏ₉、ＳｒＢｉ₂Ｎｂ₂Ｏ₉、ＢａＢｉ₂Ｔａ₂Ｏ₉、Ｓｒ
Ｂｉ₄Ｔｉ₄Ｏ₁₅、Ｂｉ₄Ｔｉ₃Ｏ₁₂、ＳｒＢｉ₂ＴａＮｂ
Ｏ₉、ＰｂＢｉ₂Ｔａ₂Ｏ₉等を例示することができる。強
誘電体薄膜は、例えば、ＭＯＣＶＤ法、パルスレーザア
ブレーション法、スパッタ法によって成膜することがで
きる。また、強誘電体薄膜のパターニングやエッチバッ
クは、例えばＲＩＥ法にて行うことができる。The ferroelectric thin film constituting the capacitor insulating film in the semiconductor memory cell of the present invention is made of PbTiO ₃ ,
It is preferable to be composed of a PZT-based compound or a Bi-based compound having a layered structure. PZT-based compounds include lead zirconate titanate (PZT), which is a solid solution of PbZrO ₃ and PbTiO ₃ having a perovskite structure, PLZT, which is a metal oxide obtained by adding La to PZT, or PZT.
PNZT, which is a metal oxide obtained by adding Nb to ZT, can be given. Further, as a Bi-based compound having a layered structure, SrBi ₂ T having a perovskite structure is used.
a ₂ O ₉ , SrBi ₂ Nb ₂ O ₉ , BaBi ₂ Ta ₂ O ₉ , Sr
Bi ₄ Ti ₄ O ₁₅ , Bi ₄ Ti ₃ O ₁₂ , SrBi ₂ TaNb
O ₉ and PbBi ₂ Ta ₂ O ₉ can be exemplified. The ferroelectric thin film can be formed by, for example, MOCVD, pulse laser ablation, or sputtering. The patterning and etch-back of the ferroelectric thin film can be performed by, for example, the RIE method.

【００１６】本発明の半導体メモリセルにおける下部電
極あるいは上部電極（電極薄膜）は、例えば、Ｒｕ
Ｏ₂、ＩｒＯ₂、Ｐｔ、Ｐｄ、Ｐｔ／Ｔｉの積層構造、Ｐ
ｔ／Ｔａの積層構造、Ｐｔ／Ｔｉ／Ｔａの積層構造、Ｌ
ａ_0.5Ｓｒ_0.5ＣｏＯ₃（ＬＳＣＯ）、Ｐｔ／ＬＳＣＯの
積層構造、ＹＢａ₂Ｃｕ₃Ｏ₇から作製することができ
る。尚、積層構造においては、「／」の前に記載された
材料が上層を構成し、「／」の後ろに記載された材料が
下層を構成する。下部電極の形成あるいは電極薄膜の成
膜は、スパッタ法やパルスレーザアブレーション法にて
行うことができる。また、下部電極あるいは電極薄膜の
パターニング、あるいは電極薄膜のエッチバックは、例
えばイオンミーリング法やＲＩＥ法にて行うことができ
る。The lower electrode or upper electrode (electrode thin film) in the semiconductor memory cell of the present invention is, for example, Ru.
O ₂ , IrO ₂ , Pt, Pd, Pt / Ti laminated structure, P
t / Ta laminated structure, Pt / Ti / Ta laminated structure, L
a _0.5 Sr _0.5 CoO ₃ (LSCO), a laminated structure of Pt / LSCO, and YBa ₂ Cu ₃ O ₇ . In the laminated structure, the material described before "/" forms the upper layer, and the material described after "/" forms the lower layer. The formation of the lower electrode or the formation of the electrode thin film can be performed by a sputtering method or a pulse laser ablation method. The patterning of the lower electrode or the electrode thin film or the etch back of the electrode thin film can be performed by, for example, an ion milling method or an RIE method.

【００１７】本発明の半導体メモリセルの形態として、
不揮発性メモリセル（所謂ＦＥＲＡＭ）若しくはＤＲＡ
Ｍを挙げることができる。As a form of the semiconductor memory cell of the present invention,
Non-volatile memory cell (so-called FERAM) or DRA
M can be mentioned.

【００１８】上記の第２の目的は、（イ）ＭＯＳ型トラ
ンジスタ素子と、（ロ）ＭＯＳ型トランジスタ素子上に
形成された層間絶縁層の上に設けられ、ＭＯＳ型トラン
ジスタ素子のソース・ドレイン領域と電気的に接続され
た下部電極と、（ハ）下部電極を覆う絶縁層と、（ニ）
絶縁層上に形成され、絶縁層に形成されたコンタクトプ
ラグを介して下部電極と接続された配線、から成ること
を特徴とする半導体メモリセルを駆動するための本発明
の周辺回路用トランジスタ素子によって達成することが
できる。The second object of the present invention is to provide (a) a MOS transistor element and (b) a source / drain region provided on an interlayer insulating layer formed on the MOS transistor element. A lower electrode electrically connected to the lower electrode; (c) an insulating layer covering the lower electrode;
A peripheral circuit transistor element for driving a semiconductor memory cell according to the present invention, comprising a wiring formed on an insulating layer and connected to a lower electrode via a contact plug formed in the insulating layer. Can be achieved.

【００１９】上記の第２の目的は、（イ）ＭＯＳ型トラ
ンジスタ素子を形成する工程と、（ロ）ＭＯＳ型トラン
ジスタ素子上に層間絶縁層を形成し、ＭＯＳ型トランジ
スタ素子のソース・ドレイン領域の上方の層間絶縁層に
接続孔を形成する工程と、（ハ）層間絶縁層の上に、接
続孔と接続された下部電極を形成する工程と、（ニ）全
面に強誘電体薄膜を成膜し、次いで、強誘電体薄膜上に
電極薄膜を成膜した後、電極薄膜及び強誘電体薄膜をエ
ッチバックし、下部電極の上部を層間絶縁層から露出さ
せる工程と、（ホ）全面に絶縁層を形成した後、下部電
極の上方の絶縁層に開口部を形成する工程と、（ヘ）開
口部に配線材料を埋め込み、コンタクトプラグを形成
し、且つ、絶縁層上に配線を形成する工程、から成るこ
とを特徴とする半導体メモリセルを駆動するための本発
明の第１の態様に係る周辺回路用トランジスタ素子の作
製方法によって達成することができる。The second object is to (a) form a MOS transistor element and (b) form an interlayer insulating layer on the MOS transistor element to form a source / drain region of the MOS transistor element. Forming a connection hole in the upper interlayer insulating layer, (c) forming a lower electrode connected to the connection hole on the interlayer insulating layer, and (d) forming a ferroelectric thin film on the entire surface. Then, after the electrode thin film is formed on the ferroelectric thin film, the electrode thin film and the ferroelectric thin film are etched back to expose the upper portion of the lower electrode from the interlayer insulating layer. After forming the layer, a step of forming an opening in the insulating layer above the lower electrode, and (f) a step of embedding a wiring material in the opening, forming a contact plug, and forming a wiring on the insulating layer , Consisting of It can be achieved by a method for manufacturing a peripheral circuit transistor element according to the first aspect of the present invention for driving the memory cell.

【００２０】あるいは又、上記の第２の目的は、（イ）
ＭＯＳ型トランジスタ素子を形成する工程と、（ロ）Ｍ
ＯＳ型トランジスタ素子上に層間絶縁層を形成し、ＭＯ
Ｓ型トランジスタ素子のソース・ドレイン領域の上方の
層間絶縁層に接続孔を形成する工程と、（ハ）層間絶縁
層の上に、接続孔と接続された下部電極を形成する工程
と、（ニ）全面に強誘電体薄膜を成膜した後、電極薄膜
をパターニングする工程と、（ホ）全面に電極薄膜を成
膜した後、電極薄膜及び強誘電体薄膜をエッチバック
し、下部電極の上部を層間絶縁層から露出させる工程
と、（ヘ）全面に絶縁層を形成した後、下部電極の上方
の絶縁層に開口部を形成する工程と、（ト）開口部に配
線材料を埋め込み、コンタクトプラグを形成し、且つ、
絶縁層上に配線を形成する工程、から成ることを特徴と
する半導体メモリセルを駆動するための本発明の第２の
態様に係る周辺回路用トランジスタ素子の作製方法によ
って達成することができる。Alternatively, the second object is (a)
Forming a MOS transistor element;
An interlayer insulating layer is formed on the OS transistor element,
(C) forming a connection hole in the interlayer insulating layer above the source / drain region of the S-type transistor element; (c) forming a lower electrode connected to the connection hole on the interlayer insulating layer; A) a step of patterning the electrode thin film after forming a ferroelectric thin film on the entire surface; and (e) etching the electrode thin film and the ferroelectric thin film after forming the electrode thin film on the entire surface to form an upper portion of the lower electrode. (F) forming an insulating layer over the entire surface and then forming an opening in the insulating layer above the lower electrode; and (g) embedding a wiring material in the opening to form a contact. Forming a plug, and
Forming a wiring on an insulating layer, which can be achieved by a method for manufacturing a transistor element for a peripheral circuit according to a second aspect of the present invention for driving a semiconductor memory cell.

【００２１】本発明の周辺回路用トランジスタ素子及び
その作製方法においては、半導体メモリセルの作製工程
における電極薄膜及び強誘電体薄膜のパターニングの
際、あるいは電極薄膜のパターニングの際、同時に電極
薄膜及び強誘電体薄膜をエッチバックして、下部電極の
上部を層間絶縁層から露出させればよいので、下部電極
の上部を層間絶縁層から露出させるために特に工程が増
えるわけではない。半導体メモリセルの作製工程と比較
して、周辺回路用トランジスタ素子の作製工程において
は、下部電極の上方の絶縁層に開口部を形成する１工程
が増えるだけである。従って、半導体メモリセルを駆動
するための周辺回路用トランジスタ素子を、効率良く、
且つ、工程が大幅に増加することなく作製することがで
きる。In the transistor element for a peripheral circuit and the method of manufacturing the same according to the present invention, when the electrode thin film and the ferroelectric thin film are patterned or the electrode thin film is patterned in the manufacturing process of the semiconductor memory cell, the electrode thin film and the ferroelectric thin film are simultaneously formed. Since the dielectric thin film may be etched back to expose the upper part of the lower electrode from the interlayer insulating layer, the number of steps is not particularly increased to expose the upper part of the lower electrode from the interlayer insulating layer. As compared with the manufacturing process of the semiconductor memory cell, in the manufacturing process of the transistor element for the peripheral circuit, only one step of forming an opening in the insulating layer above the lower electrode is added. Therefore, a transistor element for a peripheral circuit for driving a semiconductor memory cell can be efficiently provided.
In addition, it can be manufactured without significantly increasing the number of steps.

【００２２】[0022]

【発明の実施の形態】以下、図面を参照して、発明の実
施の形態（以下、実施の形態と略称する）に基づき本発
明を説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be described below with reference to the drawings based on embodiments of the invention (hereinafter abbreviated as embodiments).

【００２３】（実施の形態１）実施の形態１の半導体メ
モリセルの模式的な一部断面図を、図１に示す。この半
導体メモリセルは、選択トランジスタとして機能するＭ
ＯＳ型トランジスタ素子と、このＭＯＳ型トランジスタ
素子上に形成された層間絶縁層２０の上に設けられた下
部電極２１と、下部電極２１上に形成された強誘電体薄
膜から成るキャパシタ絶縁膜２２と、キャパシタ絶縁膜
２２上に形成された上部電極２３と、上部電極２３を覆
う絶縁層２４と、絶縁層２４上に形成された配線（プレ
ート線）２５から構成されている。そして、配線（プレ
ート線）２５は、絶縁層２４から露出した上部電極２３
の上部２３Ａ（実施の形態１においては上部電極の頂
面）に接続されている。実施の形態１においては、半導
体メモリセルの構造を、所謂ペデステル型とした。即
ち、下部電極２１は柱状形状を有し、キャパシタ絶縁膜
２２は、柱状の下部電極２１の側面及び頂面を被覆して
いる構造とした。(Embodiment 1) FIG. 1 is a schematic partial sectional view of a semiconductor memory cell according to Embodiment 1. This semiconductor memory cell has an M functioning as a selection transistor.
An OS type transistor element, a lower electrode 21 provided on an interlayer insulating layer 20 formed on the MOS type transistor element, and a capacitor insulating film 22 made of a ferroelectric thin film formed on the lower electrode 21; And an upper electrode 23 formed on the capacitor insulating film 22, an insulating layer 24 covering the upper electrode 23, and a wiring (plate line) 25 formed on the insulating layer 24. The wiring (plate line) 25 is connected to the upper electrode 23 exposed from the insulating layer 24.
(In the first embodiment, the top surface of the upper electrode). In the first embodiment, the structure of the semiconductor memory cell is a so-called pedestal type. That is, the lower electrode 21 has a columnar shape, and the capacitor insulating film 22 covers the side and top surfaces of the columnar lower electrode 21.

【００２４】ＭＯＳ型トランジスタ素子は、半導体基板
１０に形成された素子分離領域１１の間に形成されてお
り、半導体基板１０の表面に形成されたゲート酸化膜１
２、ゲート電極１３及びソース・ドレイン領域１５から
構成されている。ソース・ドレイン領域１５の一方は、
接続孔１９を介して下部電極２１に接続されている。ソ
ース・ドレイン領域１５の他方はビット線１７に接続さ
れている。ビット線１７には、例えばＶ_cc（Ｖ）若しく
はＶ_ssが印加される。尚、ビット線１７は、図１の左右
方向に、接続孔１９と接触することなく延びているが、
この状態のビット線の図示は省略した。ゲート電極１３
はワード線を兼ねている。配線（プレート線）２５にＶ
_ss（Ｖ）を印加し、且つ、ビット線１７にＶ_cc（Ｖ）を
印加することによって、あるいは又、配線（プレート
線）２５にＶ_cc（Ｖ）を印加し、且つ、ビット線１７に
Ｖ_ss（Ｖ）を印加することによって、強誘電体薄膜から
成るキャパシタ絶縁膜２２に「０」又は「１」の情報を
書き込むことができる。The MOS transistor element is formed between element isolation regions 11 formed on a semiconductor substrate 10 and has a gate oxide film 1 formed on the surface of the semiconductor substrate 10.
2, the gate electrode 13 and the source / drain region 15. One of the source / drain regions 15
It is connected to the lower electrode 21 via the connection hole 19. The other of the source / drain regions 15 is connected to a bit line 17. For example, V _cc (V) or V _ss is applied to the bit line 17. Although the bit line 17 extends in the left-right direction of FIG. 1 without contacting the connection hole 19,
The illustration of the bit line in this state is omitted. Gate electrode 13
Also serves as a word line. V for wiring (plate line) 25
applying a _ss (V), and, by applying a V _cc (V) to the bit line 17, or alternatively, wiring (plate line) 25 to V _cc (V) is applied, and the bit line 17 By applying V _ss (V), information “0” or “1” can be written in the capacitor insulating film 22 made of a ferroelectric thin film.

【００２５】半導体メモリセルを駆動するための本発明
の周辺回路用トランジスタ素子の模式的な一部断面図
を、図２に示す。この周辺回路用トランジスタ素子は、
ＭＯＳ型トランジスタ素子と、ＭＯＳ型トランジスタ素
子上に形成された層間絶縁層２０の上に設けられ、ＭＯ
Ｓ型トランジスタ素子のソース・ドレイン領域１５と電
気的に接続された下部電極２１と、下部電極２１を覆う
絶縁層２４と、絶縁層２４上に形成され、絶縁層２４に
形成されたコンタクトプラグ３１を介して下部電極２１
と接続された配線３２から構成されている。ＭＯＳ型ト
ランジスタ素子の構造は、半導体メモリセルにおけるＭ
ＯＳ型トランジスタ素子の構造と同一とすることができ
る。配線３２は、例えば配線（プレート線）２５やビッ
ト線１７に接続されている。また、配線３２は、下部電
極２１及び接続孔１９を介して、ＭＯＳ型トランジスタ
素子のソース・ドレイン領域と接続されている。FIG. 2 is a schematic partial sectional view of a transistor element for a peripheral circuit of the present invention for driving a semiconductor memory cell. This peripheral circuit transistor element
A MOS transistor element and an interlayer insulating layer 20 formed on the MOS transistor element;
A lower electrode 21 electrically connected to the source / drain region 15 of the S-type transistor element; an insulating layer 24 covering the lower electrode 21; a contact plug 31 formed on the insulating layer 24 and formed on the insulating layer 24 Through the lower electrode 21
And a wiring 32 connected to the wiring. The structure of the MOS transistor element is M
The structure can be the same as that of the OS transistor element. The wiring 32 is connected to, for example, the wiring (plate line) 25 and the bit line 17. The wiring 32 is connected to the source / drain region of the MOS transistor element via the lower electrode 21 and the connection hole 19.

【００２６】以下、図３〜図６の半導体基板等の模式的
な一部断面図を参照して、本発明の第１の態様に係る半
導体メモリセルの作製方法を説明する。尚、以下の半導
体メモリセルの作製方法においては、周辺回路用トラン
ジスタ素子も同時に作製することができるので、かかる
周辺回路用トランジスタ素子の作製方法についても説明
する。Hereinafter, a method for manufacturing a semiconductor memory cell according to the first embodiment of the present invention will be described with reference to schematic partial cross-sectional views of the semiconductor substrate and the like in FIGS. In the following method for manufacturing a semiconductor memory cell, a transistor element for a peripheral circuit can be manufactured at the same time. Therefore, a method for manufacturing the transistor element for a peripheral circuit will be described.

【００２７】［工程−１００］先ず、選択トランジスタ
として機能するＭＯＳ型トランジスタ素子を半導体基板
１０に形成する。同時に、周辺回路用トランジスタ素子
を構成するＭＯＳ型トランジスタ素子を半導体基板１０
に形成する。そのために、例えばＬＯＣＯＳ構造を有す
る素子分離領域１１を公知の方法に基づき形成する。
尚、素子分離領域は、トレンチ構造を有していてもよ
い。その後、半導体基板１０の表面を例えばパイロジェ
ニック法により酸化し、ゲート酸化膜１２を形成する。
次いで、不純物がドーピングされた多結晶シリコン層を
ＣＶＤ法にて全面に成膜した後、多結晶シリコン層をパ
ターニングし、ゲート電極１３を形成する。このゲート
電極１３はワード線を兼ねている。次に、半導体基板１
０にイオン注入を行い、ＬＤＤ構造を形成する。その
後、全面にＣＶＤ法にてＳｉＯ₂層を成膜した後、この
ＳｉＯ₂層をエッチバックすることによって、ゲート電
極１３の側面にゲートサイドウオール１４を形成する。
次いで、半導体基板１０にイオン注入を施した後、イオ
ン注入された不純物の活性化アニール処理を行うことに
よって、ソース・ドレイン領域１５を形成する。[Step-100] First, a MOS transistor element functioning as a selection transistor is formed on the semiconductor substrate 10. At the same time, the MOS type transistor element constituting the transistor element for the peripheral circuit is
Formed. For that purpose, for example, the element isolation region 11 having a LOCOS structure is formed based on a known method.
Note that the element isolation region may have a trench structure. Thereafter, the surface of the semiconductor substrate 10 is oxidized by, for example, a pyrogenic method to form a gate oxide film 12.
Next, after a polycrystalline silicon layer doped with impurities is formed on the entire surface by a CVD method, the polycrystalline silicon layer is patterned to form a gate electrode 13. This gate electrode 13 also serves as a word line. Next, the semiconductor substrate 1
Then, ion implantation is performed to form an LDD structure. Thereafter, a SiO ₂ layer is formed on the entire surface by CVD, and the SiO ₂ layer is etched back to form a gate sidewall 14 on the side surface of the gate electrode 13.
Next, after the semiconductor substrate 10 is subjected to ion implantation, the source / drain region 15 is formed by performing an activation annealing treatment of the ion-implanted impurity.

【００２８】その後、ＳｉＯ₂から成る第１の層間絶縁
層をＣＶＤ法にて形成した後、他方のソース・ドレイン
領域１５の上方の第１の層間絶縁層に開口部１６をＲＩ
Ｅ法にて形成する。そして、かかる開口部１６内を含む
第１の層間絶縁層上に不純物がドーピングされた多結晶
シリコン層をＣＶＤ法にて成膜する。次に、第１の層間
絶縁層上の多結晶シリコン層をパターニングすることに
よって、ビット線１７を形成する。その後、ＢＰＳＧか
ら成る第２の層間絶縁層を以下に例示するＣＶＤ法にて
全面に形成する。尚、ＢＰＳＧから成る第２の層間絶縁
層の成膜後、窒素ガス雰囲気中で例えば９００゜Ｃ×２
０分間、第２の層間絶縁層をリフローさせることが好ま
しい。更には、必要に応じて、例えば化学的機械的研磨
法（ＣＭＰ法）にて第２の層間絶縁層の頂面を化学的及
び機械的に研磨し、第２の層間絶縁層を平坦化すること
が望ましい。尚、第１の層間絶縁層と第２の層間絶縁層
を纏めて、以下、単に層間絶縁層２０と呼ぶ。次に、一
方のソース・ドレイン領域１５の上方の層間絶縁層に開
口部１８をＲＩＥ法にて形成した後、かかる開口部１８
内を、不純物をドーピングした多結晶シリコンで埋め込
み、接続孔１９を完成させる。こうして、図３の（Ａ）
に模式的な一部断面図を示す構造を得ることができる。
尚、図においては、第１の層間絶縁層と第２の層間絶縁
層を纏めて、層間絶縁層２０で表した。また、ビット線
１７は第１の層間絶縁層上を、図の左右方向に接続孔１
９と接触しないように延びているが、かかるビット線の
図示は省略した。使用ガス：ＳｉＨ₄／ＰＨ₃／Ｂ₂Ｈ₆ 成膜温度：４００゜Ｃ反応圧力：常圧After that, a first interlayer insulating layer made of SiO _{2 is} formed by the CVD method, and an opening 16 is formed in the first interlayer insulating layer above the other source / drain region 15 by RI.
It is formed by the E method. Then, a polycrystalline silicon layer doped with impurities is formed by a CVD method on the first interlayer insulating layer including the inside of the opening 16. Next, the bit line 17 is formed by patterning the polycrystalline silicon layer on the first interlayer insulating layer. Thereafter, a second interlayer insulating layer made of BPSG is formed on the entire surface by a CVD method exemplified below. After the formation of the second interlayer insulating layer made of BPSG, for example, 900 ° C. × 2 in a nitrogen gas atmosphere.
It is preferable to reflow the second interlayer insulating layer for 0 minutes. Further, if necessary, the top surface of the second interlayer insulating layer is polished chemically and mechanically by, for example, a chemical mechanical polishing method (CMP method) to flatten the second interlayer insulating layer. It is desirable. The first interlayer insulating layer and the second interlayer insulating layer are collectively referred to as an interlayer insulating layer 20 hereinafter. Next, an opening 18 is formed in the interlayer insulating layer above one of the source / drain regions 15 by RIE.
The inside is filled with polycrystalline silicon doped with impurities to complete the connection hole 19. Thus, FIG.
The structure shown in FIG.
In the drawing, the first interlayer insulating layer and the second interlayer insulating layer are collectively represented by an interlayer insulating layer 20. Further, the bit line 17 is formed on the first interlayer insulating layer in the left-right direction in FIG.
Although they extend so as not to come into contact with 9, the illustration of such bit lines is omitted. Gas used: SiH ₄ / PH ₃ / B ₂ H ₆ Film formation temperature: 400 ° C Reaction pressure: normal pressure

【００２９】［工程−１１０］次に、層間絶縁層２０上
に下部電極を形成する。そのために、先ず、ターゲット
としてＲｕ（ルテニウム）を用い、プロセスガスとして
Ｏ₂／Ａｒを用いたＤＣスパッタ法にて、層間絶縁層２
０上にＲｕＯ₂から成る下部電極層を成膜する。その
後、全面にレジスト材料を塗布し、露光、現像を行い、
レジスト材料をパターニングする。このパターニングさ
れたレジスト材料をエッチング用マスクとして、Ｏ₂／
Ｃｌ₂の混合ガスを用いたＲＩＥ法により、下部電極層
をドライエッチングする。これによって、下部電極２１
が形成される。こうして、図３の（Ｂ）に模式的な一部
断面図を示す構造を得ることができる。尚、下部電極２
１の形状を、水平面で切断したときの下部電極２１の形
状が略楕円形状である柱状形状とした。最小エッチング
加工寸法（線幅）をＦとし、例えば１つの半導体メモリ
の大きさを４．８Ｆ×２．４Ｆ（＝１２Ｆ²）としたと
き、かかる略楕円形状の長軸の長さを３．８Ｆ、短軸の
長さを１．４Ｆとすればよい。[Step-110] Next, a lower electrode is formed on the interlayer insulating layer 20. For this purpose, first, Ru (ruthenium) is used as a target, and the interlayer insulating layer 2 is formed by a DC sputtering method using O ₂ / Ar as a process gas.
A lower electrode layer made of RuO _{2 is formed} on the substrate 0. After that, apply resist material to the whole surface, perform exposure and development,
Pattern the resist material. Using this patterned resist material as an etching mask, O ₂ /
The lower electrode layer is dry-etched by the RIE method using a mixed gas of Cl ₂ . Thereby, the lower electrode 21
Is formed. Thus, the structure shown in the schematic partial cross-sectional view of FIG. 3B can be obtained. The lower electrode 2
The shape of No. 1 was a columnar shape in which the shape of the lower electrode 21 when cut on a horizontal plane was substantially elliptical. When the minimum etching processing dimension (line width) is F and, for example, the size of one semiconductor memory is 4.8F × 2.4F (= 12F ² ), the length of the major axis of the substantially elliptical shape is 3. 8F and the length of the short axis may be 1.4F.

【００３０】［工程−１２０］その後、ＭＯＣＶＤ法に
よって、Ｂｉ系層状構造ペロブスカイト型の強誘電体材
料から成る強誘電体薄膜を全面に成膜する。例えばＳｒ
Ｂｉ₂Ｔａ₂Ｏ₉の成膜条件を以下に例示する。 [Step-120] Thereafter, a ferroelectric thin film made of a Bi-based layered structure perovskite type ferroelectric material is formed on the entire surface by MOCVD. For example, Sr
The conditions for forming Bi ₂ Ta ₂ O ₉ are described below.

【００３１】あるいは又、ＳｒＢｉ₂Ｔａ₂Ｏ₉から成る
強誘電体薄膜をパルスレーザアブレーション法にて全面
に形成することもできる。この場合の成膜条件を以下に
例示する。尚、ＳｒＢｉ₂Ｔａ₂Ｏ₉の成膜後、８００゜
Ｃ×１時間、酸素雰囲気中でポストベーキングを行う。
ターゲット：ＳｒＢｉ₂Ｔａ₂Ｏ₉ 使用レーザ：ＫｒＦエキシマレーザ（波長２４８ｎｍ、
パルス幅２５ｎ秒、５Ｈｚ）成膜温度：５００゜Ｃ酸素濃度：３ＰａAlternatively, a ferroelectric thin film made of SrBi ₂ Ta ₂ O ₉ can be formed on the entire surface by a pulse laser ablation method. The film forming conditions in this case are exemplified below. After the formation of SrBi ₂ Ta ₂ O ₉ , post baking is performed in an oxygen atmosphere at 800 ° C. for 1 hour.
Target: SrBi ₂ Ta ₂ O ₉ Laser: KrF excimer laser (wavelength 248 nm,
(Pulse width: 25 ns, 5 Hz) Film forming temperature: 500 ° C. Oxygen concentration: 3 Pa

【００３２】［工程−１３０］次いで、強誘電体薄膜上
に、［工程−１１０］と同様に、ＲｕＯ₂から成る電極
薄膜を成膜する（図４参照）。[Step-130] Next, an electrode thin film made of RuO ₂ is formed on the ferroelectric thin film in the same manner as in [Step-110] (see FIG. 4).

【００３３】以上の［工程−１００］〜［工程−１３
０］により、周辺回路用トランジスタ素子を構成するＭ
ＯＳ型トランジスタ素子が同時に作製され、更には、周
辺回路用トランジスタ素子を構成する下部電極２１も作
製される。［工程−１３０］が完了した時点における周
辺回路用トランジスタ素子の構造は、図４と同一であ
る。尚、周辺回路用トランジスタ素子を構成するＭＯＳ
型トランジスタ素子の構造は、半導体メモリセルの構造
と同一とすることができる。尚、周辺回路用トランジス
タ素子の大きさは、半導体メモリセルの大きさと同じで
あっても異なっていてもよい。The above [Step-100] to [Step-13]
0], the M constituting the transistor element for the peripheral circuit
The OS type transistor element is manufactured at the same time, and further, the lower electrode 21 constituting the transistor element for the peripheral circuit is also manufactured. The structure of the peripheral circuit transistor element at the time when [Step-130] is completed is the same as that in FIG. The MOS constituting the transistor element for the peripheral circuit
The structure of the type transistor element can be the same as the structure of the semiconductor memory cell. The size of the peripheral circuit transistor element may be the same as or different from the size of the semiconductor memory cell.

【００３４】［工程−１４０］その後、半導体メモリセ
ルを形成すべき領域にエッチング用マスクを形成し、電
極薄膜及び強誘電体薄膜をＲＩＥ法にてパターニングす
る。これによって、柱状の下部電極２１の側面及び頂面
を被覆した強誘電体薄膜から成るキャパシタ絶縁膜２
２、及びキャパシタ絶縁膜２２の上に形成されたＲｕＯ
₂から成る電極薄膜から構成された上部電極２３を形成
することができる。こうして、図５の（Ａ）に模式的な
一部断面図を示す構造を得ることができる。[Step-140] Thereafter, an etching mask is formed in a region where a semiconductor memory cell is to be formed, and the electrode thin film and the ferroelectric thin film are patterned by RIE. Thus, the capacitor insulating film 2 made of a ferroelectric thin film covering the side and top surfaces of the columnar lower electrode 21
2 and RuO formed on the capacitor insulating film 22
It is possible to form the upper electrode 23 composed of the electrode thin film composed of _two . Thus, the structure shown in the schematic partial cross-sectional view of FIG.

【００３５】周辺回路用トランジスタ素子を形成する領
域には、エッチング用マスクを形成せずに、［工程−１
４０］において、電極薄膜及び強誘電体薄膜のパターニ
ングと同時に、電極薄膜及び強誘電体薄膜をエッチバッ
クする。これによって、下部電極２１の上方の電極薄膜
及び強誘電体薄膜が除去され、下部電極２１の上部が露
出する（図５の（Ｂ）参照）。下部電極２１の頂面を露
出させてもよいし、場合によっては、下部電極２１の上
部をエッチングしてもよい。In a region where a transistor element for a peripheral circuit is to be formed, an etching mask is not formed, and [Step-1]
40], the electrode thin film and the ferroelectric thin film are etched back simultaneously with the patterning of the electrode thin film and the ferroelectric thin film. As a result, the electrode thin film and the ferroelectric thin film above the lower electrode 21 are removed, and the upper portion of the lower electrode 21 is exposed (see FIG. 5B). The top surface of the lower electrode 21 may be exposed, and in some cases, the upper portion of the lower electrode 21 may be etched.

【００３６】［工程−１５０］その後、例えばＳｉＯ₂
から成る絶縁層２４を全面に形成し、上部電極２３の頂
面を絶縁層２４で覆う。次に、エッチバック法あるいは
化学的機械的研磨法（ＣＭＰ法）にて、絶縁層２４を部
分的に除去し、上部電極２３の上部（場合によっては頂
面）２３Ａを露出させる（図６の（Ａ）参照）。ＣＭＰ
法による絶縁層２４の部分的な除去の条件を、以下に例
示する。研磨液としてフッ酸系溶液である希フッ酸を用
いた。研磨液中に砥粒として酸化セリウム（ＣｅＯ₂）
粒子が含まれている。研磨液：酸化セリウム粒子を含む希フッ酸研磨圧力：２００ｇｆ研磨時間：１０分相対速度：０．３７ｍ／分[Step-150] Thereafter, for example, SiO ₂
Is formed on the entire surface, and the top surface of the upper electrode 23 is covered with the insulating layer 24. Next, the insulating layer 24 is partially removed by an etch-back method or a chemical-mechanical polishing method (CMP method) to expose an upper portion (or a top surface) 23A of the upper electrode 23 (FIG. (A)). CMP
Conditions for the partial removal of the insulating layer 24 by the method are exemplified below. Dilute hydrofluoric acid, which is a hydrofluoric acid-based solution, was used as the polishing liquid. Cerium oxide (CeO ₂ ) as abrasive grains in polishing liquid
Contains particles. Polishing liquid: dilute hydrofluoric acid containing cerium oxide particles Polishing pressure: 200 gf Polishing time: 10 minutes Relative speed: 0.37 m / min

【００３７】［工程−１６０］周辺回路用トランジスタ
素子を形成する領域においては、下部電極２１の上方に
絶縁層２４が残る。従って、下部電極２１の上方の絶縁
層２４に、ＲＩＥ法にて開口部３０を形成する（図６の
（Ｂ）参照）。[Step-160] In the region where the peripheral circuit transistor element is to be formed, the insulating layer 24 remains above the lower electrode 21. Therefore, an opening 30 is formed in the insulating layer 24 above the lower electrode 21 by RIE (see FIG. 6B).

【００３８】［工程−１７０］次に、絶縁層２４から露
出した上部電極２３の上部２３Ａに接続された配線（プ
レート線）２５を絶縁層２４上に形成する。具体的に
は、絶縁層２４との濡れ性改善のためのＴｉ層をスパッ
タ法にて全面に成膜した後、例えばＡｌ−０．５％Ｃｕ
から成るアルミニウム系合金層をこのＴｉ層上にスパッ
タ法にて成膜し、次いで、アルミニウム系合金層及びＴ
ｉ層をパターニングすることによって配線（プレート線
２５）を形成する。こうして、図１に模式的な一部断面
図を示した構造を得ることができる。尚、配線（プレー
ト線）２５は、上部電極２３の上部２３Ａの全てを覆っ
ていてもよいし、上部電極２３の上部２３Ａを部分的に
覆っていてもよい。Ｔｉ層及びアルミニウム系合金層の
成膜条件を以下に例示する。Ｔｉ層の成膜条件ターゲット：Ｔｉプロセスガス：Ａｒ＝１００sccm ＤＣパワー：４ｋＷ圧力：０．４Ｐａ基板加熱温度：１５０゜Ｃ膜厚：３０ｎｍアルミニウム系合金層の成膜条件膜厚：６０ｎｍプロセスガス：Ａｒ＝１００sccm ＤＣパワー：１０ｋＷスパッタ圧力：０．４Ｐａ基板加熱温度：１５０゜Ｃ成膜速度：６００ｎｍ／分[Step-170] Next, a wiring (plate line) 25 connected to the upper portion 23A of the upper electrode 23 exposed from the insulating layer 24 is formed on the insulating layer 24. Specifically, after a Ti layer for improving the wettability with the insulating layer 24 is formed on the entire surface by a sputtering method, for example, an Al-0.5% Cu
An aluminum-based alloy layer consisting of: is formed on the Ti layer by sputtering, and then the aluminum-based alloy layer and T
A wiring (plate line 25) is formed by patterning the i-layer. Thus, the structure shown in FIG. 1 with a schematic partial cross-sectional view can be obtained. The wiring (plate line) 25 may cover the entire upper portion 23A of the upper electrode 23 or may partially cover the upper portion 23A of the upper electrode 23. The film forming conditions of the Ti layer and the aluminum-based alloy layer are exemplified below. Film forming conditions for Ti layer Target: Ti Process gas: Ar = 100 sccm DC power: 4 kW Pressure: 0.4 Pa Substrate heating temperature: 150 ° C. Film thickness: 30 nm Film forming conditions for aluminum-based alloy layer Film thickness: 60 nm Process gas: Ar = 100 sccm DC power: 10 kW Sputter pressure: 0.4 Pa Substrate heating temperature: 150 ° C. Film formation rate: 600 nm / min

【００３９】周辺回路用トランジスタ素子を形成する領
域においては、下部電極２１の上方の絶縁層２４に形成
された開口部３０内にアルミニウム系合金層が埋め込ま
れ、コンタクトプラグ３１が形成され、しかも、絶縁層
２４の上に配線３２が形成される（図２参照）。In a region where a transistor element for a peripheral circuit is to be formed, an aluminum-based alloy layer is buried in an opening 30 formed in the insulating layer 24 above the lower electrode 21 to form a contact plug 31. The wiring 32 is formed on the insulating layer 24 (see FIG. 2).

【００４０】従来技術のように上部電極の上方の絶縁層
に開口部を設け、上部電極とプレート線とをコンタクト
プラグによって接続する場合、プレート線を形成するた
めのフォトリソグラフィ技術におけるマスク合わせずれ
を考慮して、開口部の上に形成されるプレート線の部分
の幅を、開口部の直径と最小エッチング加工寸法（線
幅）の合計程度としている。尚、このようにプレート線
の幅を広げておくことを、プレート線に被り余裕を持た
せるという。本発明の半導体メモリセルにおいては、絶
縁層に開口部を形成する必要がないので、配線（プレー
ト線）に、必ずしも被り余裕を持たせる必要がなく、半
導体メモリセルの縮小化を図ることが可能となる。When an opening is provided in the insulating layer above the upper electrode and the upper electrode and the plate line are connected by a contact plug as in the prior art, the mask misalignment in the photolithography technique for forming the plate line is eliminated. In consideration of this, the width of the portion of the plate line formed above the opening is set to be approximately the sum of the diameter of the opening and the minimum etching dimension (line width). It should be noted that increasing the width of the plate line in this manner is referred to as providing a margin to the plate line. In the semiconductor memory cell of the present invention, since it is not necessary to form an opening in the insulating layer, the wiring (plate line) does not necessarily have a margin, and the semiconductor memory cell can be reduced in size. Becomes

【００４１】また、周辺回路用トランジスタ素子に関し
ては、下部電極２１の上方の絶縁層２４に開口部３０を
形成するという１工程が増えるだけで、半導体メモリセ
ルと同じ作製工程にて周辺回路用トランジスタ素子を作
製することができる。As for the transistor element for the peripheral circuit, only one step of forming the opening 30 in the insulating layer 24 above the lower electrode 21 is added, and the transistor for the peripheral circuit is manufactured in the same manufacturing process as the semiconductor memory cell. An element can be manufactured.

【００４２】（実施の形態２）実施の形態２は、実施の
形態１の変形である。実施の形態２の半導体メモリセル
においては、図７に模式的な一部断面図を示すように、
下部電極２１が設けられた層間絶縁層２０の部分２０Ａ
の頂面が、下部電極２１近傍の下部電極２１が設けられ
ていない層間絶縁層２０の部分２０Ｂの頂面よりも上方
に位置する。また、キャパシタ絶縁膜２２は、下部電極
２１近傍の下部電極２１が設けられていない層間絶縁層
２０の部分２０Ｂの一部まで延在している。(Embodiment 2) Embodiment 2 is a modification of Embodiment 1. In the semiconductor memory cell according to the second embodiment, as shown in FIG.
Portion 20A of interlayer insulating layer 20 provided with lower electrode 21
Is located above the top surface of the portion 20B of the interlayer insulating layer 20 near the lower electrode 21 where the lower electrode 21 is not provided. The capacitor insulating film 22 extends to a part of the portion 20B of the interlayer insulating layer 20 where the lower electrode 21 is not provided near the lower electrode 21.

【００４３】実施の形態２の半導体メモリセルは、実施
の形態１の［工程−１１０］におけるＲｕＯ₂から成る
下部電極層のドライエッチングの際、下部電極２１に覆
われていない層間絶縁層２０の上部を除去（エッチン
グ）することによって得ることができる。これによっ
て、下部電極２１と上部電極２３で挟まれた強誘電体薄
膜から構成されたキャパシタ絶縁膜２２の部分の面積を
大きくすることができ、その結果、蓄積電荷量の増大を
図ることができる。In the semiconductor memory cell of the second embodiment, when the lower electrode layer made of RuO ₂ is dry-etched in [Step-110] of the first embodiment, the interlayer insulating layer 20 not covered with the lower electrode 21 is formed. It can be obtained by removing (etching) the upper part. Thereby, the area of the portion of the capacitor insulating film 22 composed of the ferroelectric thin film sandwiched between the lower electrode 21 and the upper electrode 23 can be increased, and as a result, the accumulated charge amount can be increased. .

【００４４】（実施の形態３）実施の形態３は、本発明
の第２の態様に係る半導体メモリセルの作製方法に関す
る。実施の形態３が実施の形態１と相違する点は、下部
電極２１を形成した後、全面に強誘電体薄膜を成膜し、
次いで、電極薄膜をパターニングし、その後、全面に電
極薄膜を成膜した後、電極薄膜をパターニングする点に
ある。得られた半導体メモリセルの構造は、キャパシタ
絶縁膜２２の側面が上部電極２３で覆われている点を除
き、実施の形態１にて得られた半導体メモリセルと同一
である。Embodiment 3 Embodiment 3 relates to a method for manufacturing a semiconductor memory cell according to the second aspect of the present invention. The third embodiment is different from the first embodiment in that a ferroelectric thin film is formed on the entire surface after the lower electrode 21 is formed.
Next, the electrode thin film is patterned, and thereafter, the electrode thin film is formed on the entire surface, and then the electrode thin film is patterned. The structure of the obtained semiconductor memory cell is the same as that of the semiconductor memory cell obtained in the first embodiment, except that the side surface of the capacitor insulating film 22 is covered with the upper electrode 23.

【００４５】具体的には、実施の形態１の［工程−１２
０］と同様に、ＭＯＣＶＤ法やパルスレーザアブレーシ
ョン法にて、例えばＳｒＢｉ₂Ｔａ₂Ｏ₉から成るＢｉ系
層状構造ペロブスカイト型の強誘電体材料から構成され
た強誘電体薄膜を全面に成膜する。次いで、強誘電体薄
膜をＲＩＥ法にてパターニングする。その後、［工程−
１１０］と同様に、ＲｕＯ₂から成る電極薄膜を全面に
成膜した後、電極薄膜をＲＩＥ法にてパターニングす
る。これらの点を除く半導体メモリセルの作製方法の各
工程は、実施の形態１と同様とすることができるので、
詳細な説明は省略する。Specifically, [Step-12] of Embodiment 1
0], a ferroelectric thin film composed of a Bi-based layered structure perovskite ferroelectric material made of, for example, SrBi ₂ Ta ₂ O ₉ is formed by MOCVD or pulsed laser ablation. . Next, the ferroelectric thin film is patterned by the RIE method. Then, [Step-
110], an electrode thin film made of RuO ₂ is formed on the entire surface, and then the electrode thin film is patterned by the RIE method. Except for these points, the steps of the method for manufacturing a semiconductor memory cell can be the same as those in Embodiment 1, so that
Detailed description is omitted.

【００４６】尚、実施の形態３においても、実施の形態
２と同様に、下部電極２１が設けられた層間絶縁層２０
の部分２０Ａの頂面が、下部電極２１近傍の下部電極２
１が設けられていない層間絶縁層２０の部分２０Ｂの頂
面よりも上方に位置し、キャパシタ絶縁膜２２は、下部
電極２１近傍の下部電極２１が設けられていない層間絶
縁層２０の部分２０Ｂの一部まで延在している構造とす
ることもできる。この場合、実施の形態１の［工程−１
１０］におけるＲｕＯ₂から成る下部電極層のドライエ
ッチングの際、下部電極２１に覆われていない層間絶縁
層２０の上部を除去（エッチング）すればよい。In the third embodiment, as in the second embodiment, the interlayer insulating layer 20 provided with the lower electrode 21 is provided.
Of the lower electrode 2 near the lower electrode 21
1, the capacitor insulating film 22 is located above the top surface of the portion 20B of the interlayer insulating layer 20 where the lower electrode 21 is not provided. The structure may extend to a part. In this case, [Step-1] of Embodiment 1
In the dry etching of the lower electrode layer made of RuO ₂ in [10], the upper part of the interlayer insulating layer 20 that is not covered with the lower electrode 21 may be removed (etched).

【００４７】本発明の第２の態様に係る周辺回路用トラ
ンジスタ素子の作製に関しては、下部電極２１を形成し
た後、全面に強誘電体薄膜を成膜し、次いで、電極薄膜
をパターニングし、その後、全面に電極薄膜を成膜した
後、電極薄膜及び強誘電体薄膜をエッチバックすればよ
い。得られた周辺回路用トランジスタ素子の構造は、強
誘電体薄膜の側面が電極薄膜で覆われている点を除き、
実施の形態１にて得られた周辺回路用トランジスタ素子
と同一である。Regarding the fabrication of the transistor element for a peripheral circuit according to the second aspect of the present invention, after forming the lower electrode 21, a ferroelectric thin film is formed on the entire surface, and then the electrode thin film is patterned. After the electrode thin film is formed on the entire surface, the electrode thin film and the ferroelectric thin film may be etched back. The structure of the obtained transistor element for a peripheral circuit is similar to that of the ferroelectric thin film except that the side surface is covered with an electrode thin film.
This is the same as the peripheral circuit transistor element obtained in the first embodiment.

【００４８】具体的には、実施の形態１の［工程−１２
０］と同様に、ＭＯＣＶＤ法やパルスレーザアブレーシ
ョン法にて、例えばＳｒＢｉ₂Ｔａ₂Ｏ₉から成るＢｉ系
層状構造ペロブスカイト型の強誘電体材料から構成され
た強誘電体薄膜を全面に成膜する。次いで、強誘電体薄
膜をＲＩＥ法にてパターニングする。その後、［工程−
１１０］と同様に、ＲｕＯ₂から成る電極薄膜を全面に
成膜した後、電極薄膜及び強誘電体薄膜をエッチバック
する。これらの点を除く周辺回路用トランジスタ素子の
作製方法の各工程は、実施の形態１と同様とすることが
できるので、詳細な説明は省略する。Specifically, [Step-12] of the first embodiment
0], a ferroelectric thin film composed of a Bi-based layered structure perovskite ferroelectric material made of, for example, SrBi ₂ Ta ₂ O ₉ is formed by MOCVD or pulsed laser ablation. . Next, the ferroelectric thin film is patterned by the RIE method. Then, [Step-
110], an electrode thin film made of RuO ₂ is formed on the entire surface, and then the electrode thin film and the ferroelectric thin film are etched back. Except for these points, the steps of the method for manufacturing a transistor element for a peripheral circuit can be similar to those in Embodiment 1, and thus detailed description is omitted.

【００４９】以上、本発明を、発明の実施の形態に基づ
き説明したが、本発明はこれらに限定されるものではな
い。ゲート電極１３やビット線１７は、ポリシリコン層
から構成する代わりに、ポリサイドや金属シリサイドか
ら構成することもできる。層間絶縁層２０や絶縁層２４
として、ＢＰＳＧやＳｉＯ₂の代わりに、ＰＳＧ、ＢＳ
Ｇ、ＡｓＳＧ、ＰｂＳＧ、ＳｂＳＧ、ＳＯＧ、ＳｉＯＮ
あるいはＳｉＮ等の公知の絶縁材料、あるいはこれらの
絶縁材料を積層したものを挙げることができる。ビット
線１７の形成手順は任意であり、例えば配線（プレート
線）２５を形成した後にビット線を形成することも可能
である（図１０におけるビット線の構造を参照）。下部
電極２１と層間絶縁層２０との間の密着性を向上させる
ために、下部電極２１と層間絶縁層２０との間に、例え
ばＴｉＮ／Ｔｉ層から成るバッファ層を形成してもよ
い。Although the present invention has been described based on the embodiments of the present invention, the present invention is not limited to these embodiments. The gate electrode 13 and the bit line 17 can be made of polycide or metal silicide instead of being made of a polysilicon layer. Interlayer insulation layer 20 and insulation layer 24
PSG, BS instead of BPSG or SiO ₂
G, AsSG, PbSG, SbSG, SOG, SiON
Alternatively, a known insulating material such as SiN or a laminate of these insulating materials can be used. The procedure for forming the bit line 17 is arbitrary. For example, the bit line can be formed after forming the wiring (plate line) 25 (see the structure of the bit line in FIG. 10). In order to improve the adhesion between the lower electrode 21 and the interlayer insulating layer 20, a buffer layer made of, for example, a TiN / Ti layer may be formed between the lower electrode 21 and the interlayer insulating layer 20.

【００５０】強誘電体薄膜を、Ｂｉ系層状構造ペロブス
カイト型の強誘電体材料から構成する代わりに、ＰＺＴ
あるいはＰＺＬＴから構成することもできる。マグネト
ロンスパッタ法によるＰＺＴあるいはＰＺＬＴの成膜条
件を以下に例示する。ターゲット：ＰＺＴあるいはＰＺＬＴプロセスガス：Ａｒ／Ｏ₂＝９０体積％／１０体積％圧力：４Ｐａパワー：５０Ｗ成膜温度：５００゜ＣInstead of forming the ferroelectric thin film from a Bi-based layered structure perovskite ferroelectric material, PZT
Alternatively, it can be composed of PZLT. The film forming conditions of PZT or PZLT by magnetron sputtering are exemplified below. Target: PZT or PZLT Process gas: Ar / O ₂ = 90% by volume / 10% by volume Pressure: 4 Pa Power: 50 W Film forming temperature: 500 ° C.

【００５１】あるいは又、ＰＺＴやＰＬＺＴをパルスレ
ーザアブレーション法にて形成することもできる。この
場合の成膜条件を以下に例示する。ターゲット：ＰＺＴ又はＰＬＺＴ使用レーザ：ＫｒＦエキシマレーザ（波長２４８ｎｍ、
パルス幅２５ｎ秒、３Ｈｚ）出力エネルギー：４００ｍＪ（１．１Ｊ／ｃｍ²）成膜温度：５５０〜６００゜Ｃ酸素濃度：４０〜１２０ＰａAlternatively, PZT or PLZT can be formed by a pulse laser ablation method. The film forming conditions in this case are exemplified below. Target: PZT or PLZT Laser used: KrF excimer laser (wavelength 248 nm,
Pulse width 25 ns, 3 Hz) Output energy: 400 mJ (1.1 J / cm ² ) Film forming temperature: 550 to 600 ° C. Oxygen concentration: 40 to 120 Pa

【００５２】下部電極２１や上部電極２３を白金から構
成することもできる。ＲＦマグネトロンスパッタ法によ
るＰｔ膜の成膜条件を以下に例示する。アノード電圧：２．６ｋＶ入力電力：１．１〜１．６Ｗ／ｃｍ² プロセスガス：Ａｒ／Ｏ₂＝９０／１０sccm 圧力：０．７Ｐａ成膜温度：６００〜７５０゜Ｃ堆積速度：５〜１０ｎｍ／分The lower electrode 21 and the upper electrode 23 may be made of platinum. The conditions for forming the Pt film by the RF magnetron sputtering method are exemplified below. Anode voltage: 2.6 kV Input power: 1.1 to 1.6 W / cm ² Process gas: Ar / O ₂ = 90/10 sccm Pressure: 0.7 Pa Film formation temperature: 600 to 750 ° C. Deposition rate: 5 to 10 nm / Min

【００５３】あるいは又、下部電極２１や上部電極２３
を、例えばＬＳＣＯから構成することもできる。この場
合のパルスレーザアブレーション法による成膜条件を以
下に例示する。ターゲット：ＬＳＣＯ使用レーザ：ＫｒＦエキシマレーザ（波長２４８ｎｍ、
パルス幅２５ｎ秒、３Ｈｚ）出力エネルギー：４００ｍＪ（１．１Ｊ／ｃｍ²）成膜温度：５５０〜６００゜Ｃ酸素濃度：４０〜１２０ＰａAlternatively, the lower electrode 21 and the upper electrode 23
Can be composed of, for example, LSCO. The film forming conditions by the pulse laser ablation method in this case are exemplified below. Target: LSCO Laser used: KrF excimer laser (wavelength 248 nm,
Pulse width 25 ns, 3 Hz) Output energy: 400 mJ (1.1 J / cm ² ) Film forming temperature: 550 to 600 ° C. Oxygen concentration: 40 to 120 Pa

【００５４】接続孔１９は、層間絶縁層に形成された開
口部内に、例えば、タングステン、Ｔｉ、Ｐｔ、Ｐｄ、
Ｃｕ、ＴｉＷ、ＴｉＮＷ、ＷＳｉ₂、ＭｏＳｉ₂等の高融
点金属や金属シリサイドから成る金属配線材料を埋め込
むことによって形成することもできる。接続孔の頂面は
層間絶縁層２０の表面と略同じ平面に存在していてもよ
いし、接続孔の頂部が層間絶縁層２０の表面に延在して
いてもよい。場合によっては、層間絶縁層２０の表面に
延在した接続孔の頂部を、下部電極として用いることも
できる。The connection hole 19 is formed in an opening formed in the interlayer insulating layer, for example, by tungsten, Ti, Pt, Pd,
It can also be formed by embedding a metal wiring material made of a high melting point metal such as Cu, TiW, TiNW, WSi ₂ , MoSi ₂ or a metal silicide. The top surface of the connection hole may be present on substantially the same plane as the surface of the interlayer insulating layer 20, or the top portion of the connection hole may extend on the surface of the interlayer insulating layer 20. In some cases, the top of the connection hole extending on the surface of the interlayer insulating layer 20 can be used as the lower electrode.

【００５５】タングステンにて開口部１８を埋め込み、
接続孔１９を形成する条件を、以下に例示する。尚、タ
ングステンにて開口部１８を埋め込む前に、Ｔｉ層及び
ＴｉＮ層を順に例えばマグネトロンスパッタ法にて開口
部１８内を含む層間絶縁層２０の上に成膜する。尚、Ｔ
ｉ層及びＴｉＮ層を形成する理由は、オーミックな低コ
ンタクト抵抗を得ること、ブランケットタングステンＣ
ＶＤ法における半導体基板１０の損傷発生の防止、タン
グステンの密着性向上のためである。The opening 18 is buried with tungsten,
The conditions for forming the connection holes 19 are exemplified below. Before filling the opening 18 with tungsten, a Ti layer and a TiN layer are sequentially formed on the interlayer insulating layer 20 including the inside of the opening 18 by, for example, a magnetron sputtering method. Note that T
The reason for forming the i-layer and the TiN layer is to obtain an ohmic low contact resistance, a blanket tungsten C
This is to prevent the semiconductor substrate 10 from being damaged in the VD method and to improve the adhesion of tungsten.

【００５６】Ｔｉ層（厚さ：２０ｎｍ）のスパッタ条件プロセスガス：Ａｒ＝３５sccm 圧力：０．５２ＰａＲＦパワー：２ｋＷ基板の加熱：無しＴｉＮ層（厚さ：１００ｎｍ）のスパッタ条件プロセスガス：Ｎ₂／Ａｒ＝１００／３５sccm 圧力：１．０ＰａＲＦパワー：６ｋＷ基板の加熱：無しタングステンのＣＶＤ成膜条件使用ガス：ＷＦ₆／Ｈ₂／Ａｒ＝４０／４００／２２５０
sccm 圧力：１０．７ｋＰａ成膜温度：４５０゜ＣSputtering conditions for Ti layer (thickness: 20 nm) Process gas: Ar = 35 sccm Pressure: 0.52 Pa RF power: 2 kW Heating of substrate: none Sputtering condition for TiN layer (thickness: 100 nm) Process gas: N ₂ / Ar = 100/35 sccm Pressure: 1.0 Pa RF power: 6 kW Substrate heating: None Tungsten CVD film forming conditions Gas used: WF ₆ / H ₂ / Ar = 40/400/2250
sccm pressure: 10.7 kPa film formation temperature: 450 ° C

【００５７】タングステン層及びＴｉＮ層、Ｔｉ層のエ
ッチング条件第１段階のエッチング：タングステン層のエッチング使用ガス：ＳＦ₆／Ａｒ／Ｈｅ＝１１０：９０：５scc
m 圧力：４６ＰａＲＦパワー：２７５Ｗ第２段階のエッチング：ＴｉＮ層／Ｔｉ層のエッチング使用ガス：Ａｒ／Ｃｌ₂＝７５／５sccm 圧力：６．５ＰａＲＦパワー：２５０ＷEtching conditions for tungsten layer, TiN layer and Ti layer First stage etching: etching of tungsten layer Gas used: SF ₆ / Ar / He = 110: 90: 5 scc
m Pressure: 46 Pa RF power: 275 W Second stage etching: TiN layer / Ti layer etching Gas used: Ar / Cl ₂ = 75/5 sccm Pressure: 6.5 Pa RF power: 250 W

【００５８】本発明の半導体メモリセル及びその作製方
法を、強誘電体薄膜を用いた不揮発性メモリセル（所謂
ＦＥＲＡＭ）のみならず、ＤＲＡＭに適用することもで
きる。この場合には、強誘電体薄膜の分極のみを利用す
る。即ち、外部電極による最大（飽和）分極Ｐ_maxと外
部電極が０の場合の残留分極Ｐ_rとの差（Ｐ_max−Ｐ_r）
が、電源電圧に対して一定の比例関係を有する特性を利
用する。強誘電体薄膜の分極状態は、常に飽和分極（Ｐ
_max）と残留分極（Ｐ_r）の間にあり、反転しない。デー
タはリフレッシュによって保持される。The semiconductor memory cell and the method of manufacturing the same according to the present invention can be applied not only to a nonvolatile memory cell using a ferroelectric thin film (a so-called FERAM) but also to a DRAM. In this case, only the polarization of the ferroelectric thin film is used. That is, the maximum by external electrodes difference between the residual polarization P _r when (saturated) polarization P _max and the external electrodes is 0 (P _max -P _r)
Use a characteristic having a certain proportional relationship with the power supply voltage. The polarization state of a ferroelectric thin film is always a saturation polarization (P
_max ) and the remanent polarization (P _r ) and do not reverse. Data is held by refresh.

【００５９】下部電極２１の形状は、柱状に限定され
ず、図８の（Ａ）に示すように、ある程度厚みを有する
平板状とすることもできる。あるいは又、図８の（Ｂ）
に示すように、下部電極を半球状とすることができる。
ここで、半球状とは、球を任意の平面で切断したとき得
られる形状のみならず、回転楕円体や回転放物面体を任
意の平面で切断したとき得られる形状等を包含し、更に
広くは、半球状の下部電極を任意の垂直面で切断したと
き得られる外形形状を構成する曲線の微係数が有限の値
を有する（微係数が不定の値となることがない、あるい
は微係数の値が連続である）ような形状を包含する。下
部電極の形状をこのように半球状とすることによって、
電界集中を避けることができるだけでなく、キャパシタ
実効面積の増加を図ることができる。下部電極が基体と
接する部分の外形形状（平面形状）は、円、楕円、コー
ナー部が丸みを帯びた矩形等とすることができる。この
ように、下部電極を半球状とすることによって、強誘電
体薄膜と接する上部電極２３の面積を広くすることがで
き、蓄積電荷量の増大を図ることができる。しかも、下
部電極２１にコーナー部が存在しないので、下部電極の
コーナー部で電界集中が発生することがなく、図９に示
したＰ−Ｅヒステリシスループが歪んだり、リーク電流
が増加するといった問題を防止でき、下部電極のコーナ
ー部の存在がキャパシタ構造の劣化を招くといった問題
を回避することができる。The shape of the lower electrode 21 is not limited to a columnar shape, but may be a flat plate having a certain thickness as shown in FIG. Alternatively, FIG.
As shown in (1), the lower electrode can be made hemispherical.
Here, the hemisphere includes not only the shape obtained when the sphere is cut in any plane, but also the shape obtained when the spheroid or the paraboloid of revolution is cut in any plane, etc. Has a finite value of the derivative of the curve constituting the outer shape obtained when the hemispherical lower electrode is cut at an arbitrary vertical plane (the derivative does not become an indefinite value, or Values are continuous). By making the shape of the lower electrode semi-spherical in this way,
In addition to avoiding electric field concentration, the effective area of the capacitor can be increased. The outer shape (planar shape) of the portion where the lower electrode contacts the substrate may be a circle, an ellipse, a rectangle with rounded corners, or the like. Thus, by making the lower electrode semi-spherical, the area of the upper electrode 23 in contact with the ferroelectric thin film can be increased, and the amount of accumulated charge can be increased. Moreover, since there is no corner portion in the lower electrode 21, electric field concentration does not occur at the corner portion of the lower electrode, so that the PE hysteresis loop shown in FIG. 9 is distorted and the leakage current increases. Thus, the problem that the presence of the corner of the lower electrode causes deterioration of the capacitor structure can be avoided.

【００６０】[0060]

【発明の効果】本発明の半導体メモリセルにあっては、
配線が、絶縁層から露出した上部電極の上部に接続され
ており、コンタクトプラグを介して配線が上部電極と接
続されている構造ではないので、半導体メモリセルの製
造歩留りが低下することを効果的に防止でき、半導体メ
モリセルの量産に適している。According to the semiconductor memory cell of the present invention,
Since the wiring is connected to the upper part of the upper electrode exposed from the insulating layer, and the wiring is not connected to the upper electrode via a contact plug, the manufacturing yield of the semiconductor memory cell is effectively reduced. And is suitable for mass production of semiconductor memory cells.

【００６１】本発明の周辺回路用トランジスタ素子にあ
っては、半導体メモリセルの作製工程と比較して、周辺
回路用トランジスタ素子の作製工程において、下部電極
の上方の絶縁層に開口部を形成する１工程が増えるだけ
であり、半導体メモリセルを駆動するための周辺回路用
トランジスタ素子を、効率良く、且つ、工程が大幅に増
加することなく作製することができる。In the transistor device for a peripheral circuit according to the present invention, an opening is formed in an insulating layer above a lower electrode in a process for manufacturing a transistor device for a peripheral circuit as compared with a process for manufacturing a semiconductor memory cell. Only one step is added, and a transistor element for a peripheral circuit for driving a semiconductor memory cell can be manufactured efficiently and without greatly increasing the number of steps.

[Brief description of the drawings]

【図１】発明の実施の形態１の半導体メモリセルの模式
的な一部断面図である。FIG. 1 is a schematic partial sectional view of a semiconductor memory cell according to a first embodiment of the present invention;

【図２】半導体メモリセルを駆動するための本発明の周
辺回路用トランジスタ素子の模式的な一部断面図であ
る。FIG. 2 is a schematic partial cross-sectional view of a transistor element for a peripheral circuit of the present invention for driving a semiconductor memory cell.

【図３】発明の実施の形態１の半導体メモリセル及び周
辺回路用トランジスタ素子の作製方法を説明するための
半導体基板等の模式的な一部断面図である。FIG. 3 is a schematic partial cross-sectional view of a semiconductor substrate and the like for describing a method for manufacturing the semiconductor memory cell and the peripheral circuit transistor element according to Embodiment 1 of the present invention;

【図４】図３に引き続き、発明の実施の形態１の半導体
メモリセル及び周辺回路用トランジスタ素子の作製方法
を説明するための半導体基板等の模式的な一部断面図で
ある。FIG. 4 is a schematic partial cross-sectional view of a semiconductor substrate and the like for describing a method for manufacturing the semiconductor memory cell and the transistor element for a peripheral circuit according to the first embodiment of the invention, following FIG. 3;

【図５】図４に引き続き、発明の実施の形態１の半導体
メモリセル及び周辺回路用トランジスタ素子の作製方法
を説明するための半導体基板等の模式的な一部断面図で
ある。FIG. 5 is a schematic partial cross-sectional view of the semiconductor substrate and the like for explaining the method for manufacturing the semiconductor memory cell and the peripheral circuit transistor element according to the first embodiment of the invention, following FIG. 4;

【図６】図５に引き続き、発明の実施の形態１の半導体
メモリセル及び周辺回路用トランジスタ素子の作製方法
を説明するための半導体基板等の模式的な一部断面図で
ある。FIG. 6 is a schematic partial cross-sectional view of the semiconductor substrate and the like for describing the method for manufacturing the semiconductor memory cell and the transistor element for the peripheral circuit according to the first embodiment of the invention, following FIG. 5;

【図７】発明の実施の形態２の半導体メモリセルの模式
的な一部断面図である。FIG. 7 is a schematic partial sectional view of a semiconductor memory cell according to a second embodiment of the present invention;

【図８】発明の実施の形態１の半導体メモリセルにおけ
る下部電極の形状の変形例を示す模式的な一部断面図で
ある。FIG. 8 is a schematic partial cross-sectional view showing a modification of the shape of the lower electrode in the semiconductor memory cell according to the first embodiment of the invention;

【図９】強誘電体のＰ−Ｅヒステリシスループ図であ
る。FIG. 9 is a PE hysteresis loop diagram of a ferroelectric.

【図１０】従来の不揮発性メモリセルの模式的な一部断
面図である。FIG. 10 is a schematic partial cross-sectional view of a conventional nonvolatile memory cell.

[Explanation of symbols]

１０・・・半導体基板、１１・・・素子分離領域、１２
・・・ゲート酸化膜、１３・・・ゲート電極、１４・・
・ゲートサイドウオール、１５・・・ソース・ドレイン
領域、１６，１８，３０・・・開口部、１７・・・ビッ
ト線、１９・・・接続孔、２０・・・層間絶縁層、２１
・・・下部電極、２２・・・キャパシタ絶縁膜、２３・
・・上部電極、２４・・・絶縁層、２５・・・配線（プ
レート線）、３１・・・コンタクトプラグ、３２・・・
配線10: semiconductor substrate, 11: element isolation region, 12
... Gate oxide film, 13 ... Gate electrode, 14 ...
Gate side wall, 15 source / drain regions, 16, 18, 30 opening, 17 bit line, 19 connection hole, 20 interlayer insulating layer, 21
... lower electrode, 22 ... capacitor insulating film, 23
..Top electrode, 24 ... insulating layer, 25 ... wiring (plate wire), 31 ... contact plug, 32 ...
wiring

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号ＦＩＨ０１Ｌ 29/792 ──────────────────────────────────────────────────続き Continued on front page (51) Int.Cl. ⁶ Identification code FI H01L 29/792

Claims

[Claims]

1. A MOS transistor element, and (B) an interlayer insulating layer formed on the MOS transistor element and electrically connected to a source / drain region of the MOS transistor element. (C) a capacitor insulating film formed of a ferroelectric thin film formed on the lower electrode; (d) an upper electrode formed on the capacitor insulating film; and (e) an insulating covering the upper electrode. A semiconductor memory cell comprising: a layer; and (f) a wiring formed on the insulating layer, wherein the wiring is connected to an upper portion of the upper electrode exposed from the insulating layer.

2. The semiconductor memory cell according to claim 1, wherein said lower electrode has a columnar shape, and said capacitor insulating film covers a side surface and a top surface of said columnar lower electrode. .

A top surface of a portion of the interlayer insulating layer provided with the lower electrode is located above a top surface of a portion of the interlayer insulating layer not provided with the lower electrode near the lower electrode; 3. The semiconductor memory cell according to claim 2, wherein the film extends to a part of the interlayer insulating layer near the lower electrode where the lower electrode is not provided.

(A) forming a MOS transistor element; and (b) forming an interlayer insulating layer on the MOS transistor element and forming an interlayer insulating layer above the source / drain region of the MOS transistor element. Forming a connection hole, (c) forming a lower electrode connected to the connection hole on the interlayer insulating layer, and (d) forming a ferroelectric thin film over the entire surface, After forming the electrode thin film on the body thin film, the electrode thin film and the ferroelectric thin film are patterned, whereby the capacitor insulating film formed of the ferroelectric thin film formed on the lower electrode and the upper electrode formed of the electrode thin film (E) forming an insulating layer on the entire surface and then partially removing the insulating layer to expose the upper part of the upper electrode; and (f) forming an upper part of the upper electrode exposed from the insulating layer. Connected wiring on insulating layer The method for manufacturing a semiconductor memory cell, characterized by comprising the step of forming.

5. The semiconductor memory cell according to claim 4, wherein said lower electrode has a columnar shape, and said capacitor insulating film covers a side surface and a top surface of said columnar lower electrode. Method of manufacturing.

6. The method of manufacturing a semiconductor memory cell according to claim 5, wherein in the step (c), when forming the lower electrode, an upper portion of the interlayer insulating layer not covered by the lower electrode is removed. .

7. A step of forming a MOS transistor element; and (B) forming an interlayer insulating layer on the MOS transistor element, and forming an interlayer insulating layer above the source / drain region of the MOS transistor element. Forming a connection hole; (c) forming a lower electrode connected to the connection hole on the interlayer insulating layer; and (d) forming a ferroelectric thin film on the entire surface. And (e) patterning the electrode thin film after forming an electrode thin film on the entire surface, thereby forming a capacitor insulating film formed of a ferroelectric thin film formed on the lower electrode and an upper portion formed of the electrode thin film. (F) forming an insulating layer over the entire surface, partially removing the insulating layer to expose an upper portion of the upper electrode, and (g) upper portion of the upper electrode exposed from the insulating layer. Wiring connected to The method for manufacturing a semiconductor memory cell, characterized in that comprising the step, of forming on the edge layer.

8. The semiconductor memory cell according to claim 7, wherein said lower electrode has a columnar shape, and said capacitor insulating film covers a side surface and a top surface of said columnar lower electrode. Method of manufacturing.

9. The method according to claim 8, wherein, in the step (c), when forming the lower electrode, an upper portion of the interlayer insulating layer not covered by the lower electrode is removed. .

10. A MOS transistor element, and (b) provided on an interlayer insulating layer formed on the MOS transistor element and electrically connected to source / drain regions of the MOS transistor element. (C) an insulating layer covering the lower electrode; and (d) a wiring formed on the insulating layer and connected to the lower electrode via a contact plug formed in the insulating layer. A transistor element for a peripheral circuit for driving a semiconductor memory cell.

(A) forming a MOS transistor element; and (b) forming an interlayer insulating layer on the MOS transistor element, and forming an interlayer insulating layer above the source / drain region of the MOS transistor element. Forming a connection hole, (c) forming a lower electrode connected to the connection hole on the interlayer insulating layer, and (d) forming a ferroelectric thin film over the entire surface, After the electrode thin film is formed on the body thin film, the electrode thin film and the ferroelectric thin film are etched back to expose the upper portion of the lower electrode from the interlayer insulating layer. (E) After forming the insulating layer on the entire surface, Forming an opening in the insulating layer above the lower electrode; and (f) forming a wiring plug in the opening, forming a contact plug, and forming a wiring on the insulating layer. Semiconductor memory cell The method for manufacturing a peripheral circuit transistor element for driving.

(B) forming a MOS transistor element; and (b) forming an interlayer insulating layer on the MOS transistor element and forming an interlayer insulating layer above the source / drain region of the MOS transistor element. Forming a connection hole; (c) forming a lower electrode connected to the connection hole on the interlayer insulating layer; and (d) forming a ferroelectric thin film on the entire surface. Patterning; (e) forming an electrode thin film on the entire surface, etching back the electrode thin film and the ferroelectric thin film, exposing the upper portion of the lower electrode from the interlayer insulating layer; and (f) insulating the entire surface. Forming a layer and then forming an opening in the insulating layer above the lower electrode; (g) forming a wiring material in the opening, forming a contact plug, and forming a wiring on the insulating layer , Consisting of To a method for manufacturing a peripheral circuit transistor elements for driving the semiconductor memory cell.