JPH10178155A - 半導体メモリセル及びその作製方法、並びに周辺回路用トランジスタ素子及びその作製方法 - Google Patents

Abstract

(57)【要約】 【課題】コンタクトプラグを形成することなく上部電極
とプレート線とが接続された構造を有する半導体メモリ
セルを提供する。 【解決手段】半導体メモリセルは、（イ）ＭＯＳ型トラ
ンジスタ素子と、（ロ）ＭＯＳ型トランジスタ素子上に
形成された層間絶縁層２０の上に設けられ、ＭＯＳ型ト
ランジスタ素子のソース・ドレイン領域１５と電気的に
接続された下部電極２１と、（ハ）下部電極２１上に形
成された、強誘電体薄膜から成るキャパシタ絶縁膜２２
と、（ニ）キャパシタ絶縁膜２２上に形成された上部電
極２３と、（ホ）上部電極２３を覆う絶縁層２４と、
（ヘ）絶縁層２４上に形成された配線（プレート線）２
５から成り、配線（プレート線）２５は、絶縁層２４か
ら露出した上部電極２３の上部２３Ａに接続されてい
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、強誘電体薄膜を用
いた半導体メモリセル及びその作製方法、更に詳しく
は、強誘電体薄膜を用いた不揮発性メモリセル（所謂Ｆ
ＥＲＡＭ）若しくはＤＲＡＭから成る半導体メモリセル
及びその作製方法に関する。本発明は、更に、かかる半
導体メモリセルを駆動するための周辺回路用トランジス
タ素子及びその作製方法に関する。

【０００２】

【従来の技術】近年、成膜技術の進歩に伴い強誘電体薄
膜を用いた不揮発性メモリの応用研究が盛んに進められ
ている。この不揮発性メモリは、強誘電体薄膜の高速分
極反転とその残留分極を利用する、高速書き換えが可能
な不揮発性メモリである。現在研究されている強誘電体
薄膜を備えた不揮発性メモリは、強誘電体キャパシタの
蓄積電荷量の変化を検出する方式と、強誘電体の自発分
極による半導体の抵抗変化を検出する方式の２つに分類
することができる。本発明における半導体メモリセルは
前者に属する。

【０００３】強誘電体キャパシタの蓄積電荷量の変化を
検出する方式の不揮発性半導体メモリセルは、基本的に
は、強誘電体キャパシタと選択トランジスタとから構成
されている。強誘電体キャパシタは、例えば、下部電極
と上部電極、及びそれらの間に挟まれた強誘電体薄膜か
ら構成されている。このタイプの不揮発性メモリセルに
おけるデータの書き込みや読み出しは、図９に示す強誘
電体のＰ−Ｅヒステリシスループを応用して行われる。
強誘電体薄膜に外部電界を加えた後、外部電界を除いた
とき、強誘電体薄膜は自発分極を示す。そして、強誘電
体薄膜の残留分極は、プラス方向の外部電界が印加され
たとき＋Ｐ_r、マイナス方向の外部電界が印加されたと
き−Ｐ_rとなる。ここで、残留分極が＋Ｐ_rの状態（図９
の「Ｄ」参照）の場合を「０」とし、残留分極が−Ｐ_r
の状態（図９の「Ａ」参照）の場合を「１」とする。

【０００４】「１」あるいは「０」の状態を判別するた
めに、強誘電体薄膜に例えばプラス方向の外部電界を印
加する。これによって、強誘電体薄膜の分極は図９の
「Ｃ」の状態となる。このとき、データが「０」であれ
ば、強誘電体薄膜の分極状態は、「Ｄ」から「Ｃ」の状
態に変化する。一方、データが「１」であれば、強誘電
体薄膜の分極状態は、「Ａ」から「Ｂ」を経由して
「Ｃ」の状態に変化する。データが「０」の場合には、
強誘電体薄膜の分極反転は生じない。一方、データが
「１」の場合には、強誘電体薄膜に分極反転が生じる。
その結果、強誘電体キャパシタの蓄積電荷量に差が生じ
る。選択されたメモリセルの選択トランジスタをオンに
することで、この蓄積電荷をビット線電位として検出す
る。データの読み出し後、外部電界を０にすると、デー
タが「０」のときでも「１」のときでも、強誘電体薄膜
の分極状態は図９の「Ｄ」の状態となってしまう。それ
故、データが「１」の場合、マイナス方向の外部電界を
印加して、「Ｄ」、［Ｅ」という経路で「Ａ」の状態と
し、データ「１」を書き込む。

【０００５】このような不揮発性メモリの一種（スタッ
ク型不揮発性半導体メモリセル）が、文献 "A Half-Mic
ron Ferroelectric Memory Cell Technology with Stac
kedCapacitor Structure", S.Onishi, et al., IEDM 94
-843 から公知である。この文献に開示された不揮発性
メモリセルの模式的な一部断面図を図１０に示す。この
不揮発性半導体メモリセルは、選択トランジスタである
ＭＯＳ型トランジスタ素子と、下部電極と、下部電極上
に形成された強誘電体薄膜と、強誘電体薄膜上に形成さ
れた上部電極と、プレート線から構成されている。下部
電極は、ＭＯＳ型トランジスタ素子上に形成された層間
絶縁層の上に設けられており、ＭＯＳ型トランジスタ素
子のソース・ドレイン領域と接続孔を介して電気的に接
続されている。絶縁層によって強誘電体薄膜は覆われて
おり、強誘電体薄膜の上方の絶縁層に設けられた開口部
の底部に上部電極が形成されている。上部電極から一体
的に延びるプレート線は白金（Ｐｔ）から構成されてい
る。

【０００６】

【発明が解決しようとする課題】このような図１０に示
した従来の不揮発性半導体メモリセルにおいては、上部
電極と一体的に形成されたプレート線は白金（Ｐｔ）か
ら構成されている。ところで、白金の抵抗値が高いため
に、１本のプレート線に接続される半導体メモリセルの
数が制限され、チップ面積が大きくなってしまうといっ
た問題を有する。このような問題を解決するためには、
上部電極とプレート線とを別々に形成し、プレート線を
低抵抗の金属配線材料から形成し、絶縁層に設けられた
開口部内を金属配線材料で埋め込むことでコンタクトプ
ラグを設け、上部電極とプレート線とをコンタクトプラ
グによって接続する形態とすればよい。しかしながら、
このような形態とした場合、上部電極のそれぞれに対し
て開口部を設ける必要があり、半導体メモリセルの製造
歩留りが低下する虞がある。

【０００７】また、半導体メモリセルを駆動するための
周辺回路用トランジスタ素子を作製する必要があるが、
この周辺回路用トランジスタ素子の作製を、半導体メモ
リセルの作製と同時に、且つ半導体メモリセルの作製工
程と同じ工程で作製できれば、効率良く周辺回路用トラ
ンジスタ素子を作製することができる。

【０００８】従って、本発明の第１の目的は、コンタク
トプラグを形成することなく上部電極とプレート線とが
接続された構造を有する半導体メモリセル及びその作製
方法を提供することにある。更に、本発明の第２の目的
は、半導体メモリセルの作製と同時に、且つ半導体メモ
リセルの作製工程と概ね同じ工程で作製し得る周辺回路
用トランジスタ素子及びその作製方法を提供することに
ある。

【０００９】

【課題を解決するための手段】上記の第１の目的を達成
するための本発明の半導体メモリセルは、（イ）ＭＯＳ
型トランジスタ素子と、（ロ）ＭＯＳ型トランジスタ素
子上に形成された層間絶縁層の上に設けられ、ＭＯＳ型
トランジスタ素子のソース・ドレイン領域と電気的に接
続された下部電極と、（ハ）下部電極上に形成された、
強誘電体薄膜から成るキャパシタ絶縁膜と、（ニ）キャ
パシタ絶縁膜上に形成された上部電極と、（ホ）上部電
極を覆う絶縁層と、（ヘ）絶縁層上に形成された配線、
から成り、配線は、絶縁層から露出した上部電極の上部
に接続されていることを特徴とする。

【００１０】本発明の半導体メモリセルにあっては、配
線（プレート線）が、絶縁層から露出した上部電極の上
部に接続されており、コンタクトプラグを介して配線
（プレート線）が上部電極と接続されている構造ではな
いので、半導体メモリセルの製造歩留りが低下すること
を効果的に防止し得る。

【００１１】本発明の半導体メモリセルにおいては、下
部電極は柱状形状を有し、キャパシタ絶縁膜は、柱状の
下部電極の側面及び頂面を被覆している構造（所謂、ペ
デステル型半導体メモリセル）とすることができる。下
部電極の柱状形状として、下部電極を水平面で切断した
とき、円形、楕円形、丸みを帯びた角柱等を挙げること
ができる。また、下部電極が設けられた層間絶縁層の部
分の頂面が、下部電極近傍の下部電極が設けられていな
い層間絶縁層の部分の頂面よりも上方に位置し、キャパ
シタ絶縁膜は、下部電極近傍の下部電極が設けられてい
ない層間絶縁層の部分の一部まで延在している構造とす
ることもできる。このような構造にすることで、キャパ
シタ実効面積を一層増加させることができ、その結果、
蓄積電荷量を一層増大させることができる。

【００１２】上記の第１の目的を達成するための本発明
の第１の態様に係る半導体メモリセルの作製方法は、
（イ）ＭＯＳ型トランジスタ素子を形成する工程と、
（ロ）ＭＯＳ型トランジスタ素子上に層間絶縁層を形成
し、ＭＯＳ型トランジスタ素子のソース・ドレイン領域
の上方の層間絶縁層に接続孔を形成する工程と、（ハ）
層間絶縁層の上に、接続孔と接続された下部電極を形成
する工程と、（ニ）全面に強誘電体薄膜を成膜し、次い
で、強誘電体薄膜上に電極薄膜を成膜した後、電極薄膜
及び強誘電体薄膜をパターニングし、以て、下部電極上
に形成された強誘電体薄膜から成るキャパシタ絶縁膜、
及び電極薄膜から成る上部電極を形成する工程と、
（ホ）全面に絶縁層を形成した後、絶縁層を部分的に除
去し、上部電極の上部を露出させる工程と、（ヘ）絶縁
層から露出した上部電極の上部に接続された配線を絶縁
層上に形成する工程、から成ることを特徴とする。

【００１３】上記の第１の目的を達成するための本発明
の第２の態様に係る半導体メモリセルの作製方法は、
（イ）ＭＯＳ型トランジスタ素子を形成する工程と、
（ロ）ＭＯＳ型トランジスタ素子上に層間絶縁層を形成
し、ＭＯＳ型トランジスタ素子のソース・ドレイン領域
の上方の層間絶縁層に接続孔を形成する工程と、（ハ）
層間絶縁層の上に、接続孔と接続された下部電極を形成
する工程と、（ニ）全面に強誘電体薄膜を成膜した後、
電極薄膜をパターニングする工程と、（ホ）全面に電極
薄膜を成膜した後、電極薄膜をパターニングし、以て、
下部電極上に形成された強誘電体薄膜から成るキャパシ
タ絶縁膜、及び電極薄膜から成る上部電極を形成する工
程と、（ヘ）全面に絶縁層を形成した後、絶縁層を部分
的に除去し、上部電極の上部を露出させる工程と、
（ト）絶縁層から露出した上部電極の上部に接続された
配線を絶縁層上に形成する工程、から成ることを特徴と
する。

【００１４】本発明の第１あるいは第２の態様に係る半
導体メモリセルの作製方法においては、下部電極が柱状
形状を有し、前記キャパシタ絶縁膜は、柱状の下部電極
の側面及び頂面を被覆している構造とすることができ
る。また、前記工程（ハ）において、下部電極の形成
時、下部電極に覆われていない層間絶縁層の上部を除去
する態様とすることもできる。

【００１５】本発明の半導体メモリセルにおけるキャパ
シタ絶縁膜を構成する強誘電体薄膜は、ＰｂＴｉＯ₃、
ＰＺＴ系化合物、又は層状構造を有するＢｉ系化合物か
ら成ることが好ましい。ＰＺＴ系化合物として、ペロブ
スカイト型構造を有するＰｂＺｒＯ₃とＰｂＴｉＯ₃の固
溶体であるチタン酸ジルコン酸鉛（ＰＺＴ）、ＰＺＴに
Ｌａを添加した金属酸化物であるＰＬＺＴ、あるいはＰ
ＺＴにＮｂを添加した金属酸化物であるＰＮＺＴを挙げ
ることができる。また、層状構造を有するＢｉ系化合物
として、ペロブスカイト型構造を有する、ＳｒＢｉ₂Ｔ
ａ₂Ｏ₉、ＳｒＢｉ₂Ｎｂ₂Ｏ₉、ＢａＢｉ₂Ｔａ₂Ｏ₉、Ｓｒ
Ｂｉ₄Ｔｉ₄Ｏ₁₅、Ｂｉ₄Ｔｉ₃Ｏ₁₂、ＳｒＢｉ₂ＴａＮｂ
Ｏ₉、ＰｂＢｉ₂Ｔａ₂Ｏ₉等を例示することができる。強
誘電体薄膜は、例えば、ＭＯＣＶＤ法、パルスレーザア
ブレーション法、スパッタ法によって成膜することがで
きる。また、強誘電体薄膜のパターニングやエッチバッ
クは、例えばＲＩＥ法にて行うことができる。

【００１６】本発明の半導体メモリセルにおける下部電
極あるいは上部電極（電極薄膜）は、例えば、Ｒｕ
Ｏ₂、ＩｒＯ₂、Ｐｔ、Ｐｄ、Ｐｔ／Ｔｉの積層構造、Ｐ
ｔ／Ｔａの積層構造、Ｐｔ／Ｔｉ／Ｔａの積層構造、Ｌ
ａ_0.5Ｓｒ_0.5ＣｏＯ₃（ＬＳＣＯ）、Ｐｔ／ＬＳＣＯの
積層構造、ＹＢａ₂Ｃｕ₃Ｏ₇から作製することができ
る。尚、積層構造においては、「／」の前に記載された
材料が上層を構成し、「／」の後ろに記載された材料が
下層を構成する。下部電極の形成あるいは電極薄膜の成
膜は、スパッタ法やパルスレーザアブレーション法にて
行うことができる。また、下部電極あるいは電極薄膜の
パターニング、あるいは電極薄膜のエッチバックは、例
えばイオンミーリング法やＲＩＥ法にて行うことができ
る。

【００１７】本発明の半導体メモリセルの形態として、
不揮発性メモリセル（所謂ＦＥＲＡＭ）若しくはＤＲＡ
Ｍを挙げることができる。

【００１８】上記の第２の目的は、（イ）ＭＯＳ型トラ
ンジスタ素子と、（ロ）ＭＯＳ型トランジスタ素子上に
形成された層間絶縁層の上に設けられ、ＭＯＳ型トラン
ジスタ素子のソース・ドレイン領域と電気的に接続され
た下部電極と、（ハ）下部電極を覆う絶縁層と、（ニ）
絶縁層上に形成され、絶縁層に形成されたコンタクトプ
ラグを介して下部電極と接続された配線、から成ること
を特徴とする半導体メモリセルを駆動するための本発明
の周辺回路用トランジスタ素子によって達成することが
できる。

【００１９】上記の第２の目的は、（イ）ＭＯＳ型トラ
ンジスタ素子を形成する工程と、（ロ）ＭＯＳ型トラン
ジスタ素子上に層間絶縁層を形成し、ＭＯＳ型トランジ
スタ素子のソース・ドレイン領域の上方の層間絶縁層に
接続孔を形成する工程と、（ハ）層間絶縁層の上に、接
続孔と接続された下部電極を形成する工程と、（ニ）全
面に強誘電体薄膜を成膜し、次いで、強誘電体薄膜上に
電極薄膜を成膜した後、電極薄膜及び強誘電体薄膜をエ
ッチバックし、下部電極の上部を層間絶縁層から露出さ
せる工程と、（ホ）全面に絶縁層を形成した後、下部電
極の上方の絶縁層に開口部を形成する工程と、（ヘ）開
口部に配線材料を埋め込み、コンタクトプラグを形成
し、且つ、絶縁層上に配線を形成する工程、から成るこ
とを特徴とする半導体メモリセルを駆動するための本発
明の第１の態様に係る周辺回路用トランジスタ素子の作
製方法によって達成することができる。

【００２０】あるいは又、上記の第２の目的は、（イ）
ＭＯＳ型トランジスタ素子を形成する工程と、（ロ）Ｍ
ＯＳ型トランジスタ素子上に層間絶縁層を形成し、ＭＯ
Ｓ型トランジスタ素子のソース・ドレイン領域の上方の
層間絶縁層に接続孔を形成する工程と、（ハ）層間絶縁
層の上に、接続孔と接続された下部電極を形成する工程
と、（ニ）全面に強誘電体薄膜を成膜した後、電極薄膜
をパターニングする工程と、（ホ）全面に電極薄膜を成
膜した後、電極薄膜及び強誘電体薄膜をエッチバック
し、下部電極の上部を層間絶縁層から露出させる工程
と、（ヘ）全面に絶縁層を形成した後、下部電極の上方
の絶縁層に開口部を形成する工程と、（ト）開口部に配
線材料を埋め込み、コンタクトプラグを形成し、且つ、
絶縁層上に配線を形成する工程、から成ることを特徴と
する半導体メモリセルを駆動するための本発明の第２の
態様に係る周辺回路用トランジスタ素子の作製方法によ
って達成することができる。

【００２１】本発明の周辺回路用トランジスタ素子及び
その作製方法においては、半導体メモリセルの作製工程
における電極薄膜及び強誘電体薄膜のパターニングの
際、あるいは電極薄膜のパターニングの際、同時に電極
薄膜及び強誘電体薄膜をエッチバックして、下部電極の
上部を層間絶縁層から露出させればよいので、下部電極
の上部を層間絶縁層から露出させるために特に工程が増
えるわけではない。半導体メモリセルの作製工程と比較
して、周辺回路用トランジスタ素子の作製工程において
は、下部電極の上方の絶縁層に開口部を形成する１工程
が増えるだけである。従って、半導体メモリセルを駆動
するための周辺回路用トランジスタ素子を、効率良く、
且つ、工程が大幅に増加することなく作製することがで
きる。

【００２２】

【発明の実施の形態】以下、図面を参照して、発明の実
施の形態（以下、実施の形態と略称する）に基づき本発
明を説明する。

【００２３】（実施の形態１）実施の形態１の半導体メ
モリセルの模式的な一部断面図を、図１に示す。この半
導体メモリセルは、選択トランジスタとして機能するＭ
ＯＳ型トランジスタ素子と、このＭＯＳ型トランジスタ
素子上に形成された層間絶縁層２０の上に設けられた下
部電極２１と、下部電極２１上に形成された強誘電体薄
膜から成るキャパシタ絶縁膜２２と、キャパシタ絶縁膜
２２上に形成された上部電極２３と、上部電極２３を覆
う絶縁層２４と、絶縁層２４上に形成された配線（プレ
ート線）２５から構成されている。そして、配線（プレ
ート線）２５は、絶縁層２４から露出した上部電極２３
の上部２３Ａ（実施の形態１においては上部電極の頂
面）に接続されている。実施の形態１においては、半導
体メモリセルの構造を、所謂ペデステル型とした。即
ち、下部電極２１は柱状形状を有し、キャパシタ絶縁膜
２２は、柱状の下部電極２１の側面及び頂面を被覆して
いる構造とした。

【００２４】ＭＯＳ型トランジスタ素子は、半導体基板
１０に形成された素子分離領域１１の間に形成されてお
り、半導体基板１０の表面に形成されたゲート酸化膜１
２、ゲート電極１３及びソース・ドレイン領域１５から
構成されている。ソース・ドレイン領域１５の一方は、
接続孔１９を介して下部電極２１に接続されている。ソ
ース・ドレイン領域１５の他方はビット線１７に接続さ
れている。ビット線１７には、例えばＶ_cc（Ｖ）若しく
はＶ_ssが印加される。尚、ビット線１７は、図１の左右
方向に、接続孔１９と接触することなく延びているが、
この状態のビット線の図示は省略した。ゲート電極１３
はワード線を兼ねている。配線（プレート線）２５にＶ
_ss（Ｖ）を印加し、且つ、ビット線１７にＶ_cc（Ｖ）を
印加することによって、あるいは又、配線（プレート
線）２５にＶ_cc（Ｖ）を印加し、且つ、ビット線１７に
Ｖ_ss（Ｖ）を印加することによって、強誘電体薄膜から
成るキャパシタ絶縁膜２２に「０」又は「１」の情報を
書き込むことができる。

【００２５】半導体メモリセルを駆動するための本発明
の周辺回路用トランジスタ素子の模式的な一部断面図
を、図２に示す。この周辺回路用トランジスタ素子は、
ＭＯＳ型トランジスタ素子と、ＭＯＳ型トランジスタ素
子上に形成された層間絶縁層２０の上に設けられ、ＭＯ
Ｓ型トランジスタ素子のソース・ドレイン領域１５と電
気的に接続された下部電極２１と、下部電極２１を覆う
絶縁層２４と、絶縁層２４上に形成され、絶縁層２４に
形成されたコンタクトプラグ３１を介して下部電極２１
と接続された配線３２から構成されている。ＭＯＳ型ト
ランジスタ素子の構造は、半導体メモリセルにおけるＭ
ＯＳ型トランジスタ素子の構造と同一とすることができ
る。配線３２は、例えば配線（プレート線）２５やビッ
ト線１７に接続されている。また、配線３２は、下部電
極２１及び接続孔１９を介して、ＭＯＳ型トランジスタ
素子のソース・ドレイン領域と接続されている。

【００２６】以下、図３〜図６の半導体基板等の模式的
な一部断面図を参照して、本発明の第１の態様に係る半
導体メモリセルの作製方法を説明する。尚、以下の半導
体メモリセルの作製方法においては、周辺回路用トラン
ジスタ素子も同時に作製することができるので、かかる
周辺回路用トランジスタ素子の作製方法についても説明
する。

【００２７】［工程−１００］先ず、選択トランジスタ
として機能するＭＯＳ型トランジスタ素子を半導体基板
１０に形成する。同時に、周辺回路用トランジスタ素子
を構成するＭＯＳ型トランジスタ素子を半導体基板１０
に形成する。そのために、例えばＬＯＣＯＳ構造を有す
る素子分離領域１１を公知の方法に基づき形成する。
尚、素子分離領域は、トレンチ構造を有していてもよ
い。その後、半導体基板１０の表面を例えばパイロジェ
ニック法により酸化し、ゲート酸化膜１２を形成する。
次いで、不純物がドーピングされた多結晶シリコン層を
ＣＶＤ法にて全面に成膜した後、多結晶シリコン層をパ
ターニングし、ゲート電極１３を形成する。このゲート
電極１３はワード線を兼ねている。次に、半導体基板１
０にイオン注入を行い、ＬＤＤ構造を形成する。その
後、全面にＣＶＤ法にてＳｉＯ₂層を成膜した後、この
ＳｉＯ₂層をエッチバックすることによって、ゲート電
極１３の側面にゲートサイドウオール１４を形成する。
次いで、半導体基板１０にイオン注入を施した後、イオ
ン注入された不純物の活性化アニール処理を行うことに
よって、ソース・ドレイン領域１５を形成する。

【００２８】その後、ＳｉＯ₂から成る第１の層間絶縁
層をＣＶＤ法にて形成した後、他方のソース・ドレイン
領域１５の上方の第１の層間絶縁層に開口部１６をＲＩ
Ｅ法にて形成する。そして、かかる開口部１６内を含む
第１の層間絶縁層上に不純物がドーピングされた多結晶
シリコン層をＣＶＤ法にて成膜する。次に、第１の層間
絶縁層上の多結晶シリコン層をパターニングすることに
よって、ビット線１７を形成する。その後、ＢＰＳＧか
ら成る第２の層間絶縁層を以下に例示するＣＶＤ法にて
全面に形成する。尚、ＢＰＳＧから成る第２の層間絶縁
層の成膜後、窒素ガス雰囲気中で例えば９００゜Ｃ×２
０分間、第２の層間絶縁層をリフローさせることが好ま
しい。更には、必要に応じて、例えば化学的機械的研磨
法（ＣＭＰ法）にて第２の層間絶縁層の頂面を化学的及
び機械的に研磨し、第２の層間絶縁層を平坦化すること
が望ましい。尚、第１の層間絶縁層と第２の層間絶縁層
を纏めて、以下、単に層間絶縁層２０と呼ぶ。次に、一
方のソース・ドレイン領域１５の上方の層間絶縁層に開
口部１８をＲＩＥ法にて形成した後、かかる開口部１８
内を、不純物をドーピングした多結晶シリコンで埋め込
み、接続孔１９を完成させる。こうして、図３の（Ａ）
に模式的な一部断面図を示す構造を得ることができる。
尚、図においては、第１の層間絶縁層と第２の層間絶縁
層を纏めて、層間絶縁層２０で表した。また、ビット線
１７は第１の層間絶縁層上を、図の左右方向に接続孔１
９と接触しないように延びているが、かかるビット線の
図示は省略した。 使用ガス：ＳｉＨ₄／ＰＨ₃／Ｂ₂Ｈ₆ 成膜温度：４００゜Ｃ 反応圧力：常圧

【００２９】［工程−１１０］次に、層間絶縁層２０上
に下部電極を形成する。そのために、先ず、ターゲット
としてＲｕ（ルテニウム）を用い、プロセスガスとして
Ｏ₂／Ａｒを用いたＤＣスパッタ法にて、層間絶縁層２
０上にＲｕＯ₂から成る下部電極層を成膜する。その
後、全面にレジスト材料を塗布し、露光、現像を行い、
レジスト材料をパターニングする。このパターニングさ
れたレジスト材料をエッチング用マスクとして、Ｏ₂／
Ｃｌ₂の混合ガスを用いたＲＩＥ法により、下部電極層
をドライエッチングする。これによって、下部電極２１
が形成される。こうして、図３の（Ｂ）に模式的な一部
断面図を示す構造を得ることができる。尚、下部電極２
１の形状を、水平面で切断したときの下部電極２１の形
状が略楕円形状である柱状形状とした。最小エッチング
加工寸法（線幅）をＦとし、例えば１つの半導体メモリ
の大きさを４．８Ｆ×２．４Ｆ（＝１２Ｆ²）としたと
き、かかる略楕円形状の長軸の長さを３．８Ｆ、短軸の
長さを１．４Ｆとすればよい。

【００３０】［工程−１２０］その後、ＭＯＣＶＤ法に
よって、Ｂｉ系層状構造ペロブスカイト型の強誘電体材
料から成る強誘電体薄膜を全面に成膜する。例えばＳｒ
Ｂｉ₂Ｔａ₂Ｏ₉の成膜条件を以下に例示する。

【００３１】あるいは又、ＳｒＢｉ₂Ｔａ₂Ｏ₉から成る
強誘電体薄膜をパルスレーザアブレーション法にて全面
に形成することもできる。この場合の成膜条件を以下に
例示する。尚、ＳｒＢｉ₂Ｔａ₂Ｏ₉の成膜後、８００゜
Ｃ×１時間、酸素雰囲気中でポストベーキングを行う。
ターゲット：ＳｒＢｉ₂Ｔａ₂Ｏ₉ 使用レーザ：ＫｒＦエキシマレーザ（波長２４８ｎｍ、
パルス幅２５ｎ秒、５Ｈｚ） 成膜温度 ：５００゜Ｃ 酸素濃度 ：３Ｐａ

【００３２】［工程−１３０］次いで、強誘電体薄膜上
に、［工程−１１０］と同様に、ＲｕＯ₂から成る電極
薄膜を成膜する（図４参照）。

【００３３】以上の［工程−１００］〜［工程−１３
０］により、周辺回路用トランジスタ素子を構成するＭ
ＯＳ型トランジスタ素子が同時に作製され、更には、周
辺回路用トランジスタ素子を構成する下部電極２１も作
製される。［工程−１３０］が完了した時点における周
辺回路用トランジスタ素子の構造は、図４と同一であ
る。尚、周辺回路用トランジスタ素子を構成するＭＯＳ
型トランジスタ素子の構造は、半導体メモリセルの構造
と同一とすることができる。尚、周辺回路用トランジス
タ素子の大きさは、半導体メモリセルの大きさと同じで
あっても異なっていてもよい。

【００３４】［工程−１４０］その後、半導体メモリセ
ルを形成すべき領域にエッチング用マスクを形成し、電
極薄膜及び強誘電体薄膜をＲＩＥ法にてパターニングす
る。これによって、柱状の下部電極２１の側面及び頂面
を被覆した強誘電体薄膜から成るキャパシタ絶縁膜２
２、及びキャパシタ絶縁膜２２の上に形成されたＲｕＯ
₂から成る電極薄膜から構成された上部電極２３を形成
することができる。こうして、図５の（Ａ）に模式的な
一部断面図を示す構造を得ることができる。

【００３５】周辺回路用トランジスタ素子を形成する領
域には、エッチング用マスクを形成せずに、［工程−１
４０］において、電極薄膜及び強誘電体薄膜のパターニ
ングと同時に、電極薄膜及び強誘電体薄膜をエッチバッ
クする。これによって、下部電極２１の上方の電極薄膜
及び強誘電体薄膜が除去され、下部電極２１の上部が露
出する（図５の（Ｂ）参照）。下部電極２１の頂面を露
出させてもよいし、場合によっては、下部電極２１の上
部をエッチングしてもよい。

【００３６】［工程−１５０］その後、例えばＳｉＯ₂
から成る絶縁層２４を全面に形成し、上部電極２３の頂
面を絶縁層２４で覆う。次に、エッチバック法あるいは
化学的機械的研磨法（ＣＭＰ法）にて、絶縁層２４を部
分的に除去し、上部電極２３の上部（場合によっては頂
面）２３Ａを露出させる（図６の（Ａ）参照）。ＣＭＰ
法による絶縁層２４の部分的な除去の条件を、以下に例
示する。研磨液としてフッ酸系溶液である希フッ酸を用
いた。研磨液中に砥粒として酸化セリウム（ＣｅＯ₂）
粒子が含まれている。 研磨液 ：酸化セリウム粒子を含む希フッ酸 研磨圧力：２００ｇｆ 研磨時間：１０分 相対速度：０．３７ｍ／分

【００３７】［工程−１６０］周辺回路用トランジスタ
素子を形成する領域においては、下部電極２１の上方に
絶縁層２４が残る。従って、下部電極２１の上方の絶縁
層２４に、ＲＩＥ法にて開口部３０を形成する（図６の
（Ｂ）参照）。

【００３８】［工程−１７０］次に、絶縁層２４から露
出した上部電極２３の上部２３Ａに接続された配線（プ
レート線）２５を絶縁層２４上に形成する。具体的に
は、絶縁層２４との濡れ性改善のためのＴｉ層をスパッ
タ法にて全面に成膜した後、例えばＡｌ−０．５％Ｃｕ
から成るアルミニウム系合金層をこのＴｉ層上にスパッ
タ法にて成膜し、次いで、アルミニウム系合金層及びＴ
ｉ層をパターニングすることによって配線（プレート線
２５）を形成する。こうして、図１に模式的な一部断面
図を示した構造を得ることができる。尚、配線（プレー
ト線）２５は、上部電極２３の上部２３Ａの全てを覆っ
ていてもよいし、上部電極２３の上部２３Ａを部分的に
覆っていてもよい。Ｔｉ層及びアルミニウム系合金層の
成膜条件を以下に例示する。 Ｔｉ層の成膜条件 ターゲット ： Ｔｉ プロセスガス： Ａｒ＝１００sccm ＤＣパワー ： ４ｋＷ 圧力 ： ０．４Ｐａ 基板加熱温度： １５０゜Ｃ 膜厚 ： ３０ｎｍ アルミニウム系合金層の成膜条件 膜厚 ： ６０ｎｍ プロセスガス ： Ａｒ＝１００sccm ＤＣパワー ： １０ｋＷ スパッタ圧力 ： ０．４Ｐａ 基板加熱温度 ：１５０゜Ｃ 成膜速度 ： ６００ｎｍ／分

【００３９】周辺回路用トランジスタ素子を形成する領
域においては、下部電極２１の上方の絶縁層２４に形成
された開口部３０内にアルミニウム系合金層が埋め込ま
れ、コンタクトプラグ３１が形成され、しかも、絶縁層
２４の上に配線３２が形成される（図２参照）。

【００４０】従来技術のように上部電極の上方の絶縁層
に開口部を設け、上部電極とプレート線とをコンタクト
プラグによって接続する場合、プレート線を形成するた
めのフォトリソグラフィ技術におけるマスク合わせずれ
を考慮して、開口部の上に形成されるプレート線の部分
の幅を、開口部の直径と最小エッチング加工寸法（線
幅）の合計程度としている。尚、このようにプレート線
の幅を広げておくことを、プレート線に被り余裕を持た
せるという。本発明の半導体メモリセルにおいては、絶
縁層に開口部を形成する必要がないので、配線（プレー
ト線）に、必ずしも被り余裕を持たせる必要がなく、半
導体メモリセルの縮小化を図ることが可能となる。

【００４１】また、周辺回路用トランジスタ素子に関し
ては、下部電極２１の上方の絶縁層２４に開口部３０を
形成するという１工程が増えるだけで、半導体メモリセ
ルと同じ作製工程にて周辺回路用トランジスタ素子を作
製することができる。

【００４２】（実施の形態２）実施の形態２は、実施の
形態１の変形である。実施の形態２の半導体メモリセル
においては、図７に模式的な一部断面図を示すように、
下部電極２１が設けられた層間絶縁層２０の部分２０Ａ
の頂面が、下部電極２１近傍の下部電極２１が設けられ
ていない層間絶縁層２０の部分２０Ｂの頂面よりも上方
に位置する。また、キャパシタ絶縁膜２２は、下部電極
２１近傍の下部電極２１が設けられていない層間絶縁層
２０の部分２０Ｂの一部まで延在している。

【００４３】実施の形態２の半導体メモリセルは、実施
の形態１の［工程−１１０］におけるＲｕＯ₂から成る
下部電極層のドライエッチングの際、下部電極２１に覆
われていない層間絶縁層２０の上部を除去（エッチン
グ）することによって得ることができる。これによっ
て、下部電極２１と上部電極２３で挟まれた強誘電体薄
膜から構成されたキャパシタ絶縁膜２２の部分の面積を
大きくすることができ、その結果、蓄積電荷量の増大を
図ることができる。

【００４４】（実施の形態３）実施の形態３は、本発明
の第２の態様に係る半導体メモリセルの作製方法に関す
る。実施の形態３が実施の形態１と相違する点は、下部
電極２１を形成した後、全面に強誘電体薄膜を成膜し、
次いで、電極薄膜をパターニングし、その後、全面に電
極薄膜を成膜した後、電極薄膜をパターニングする点に
ある。得られた半導体メモリセルの構造は、キャパシタ
絶縁膜２２の側面が上部電極２３で覆われている点を除
き、実施の形態１にて得られた半導体メモリセルと同一
である。

【００４５】具体的には、実施の形態１の［工程−１２
０］と同様に、ＭＯＣＶＤ法やパルスレーザアブレーシ
ョン法にて、例えばＳｒＢｉ₂Ｔａ₂Ｏ₉から成るＢｉ系
層状構造ペロブスカイト型の強誘電体材料から構成され
た強誘電体薄膜を全面に成膜する。次いで、強誘電体薄
膜をＲＩＥ法にてパターニングする。その後、［工程−
１１０］と同様に、ＲｕＯ₂から成る電極薄膜を全面に
成膜した後、電極薄膜をＲＩＥ法にてパターニングす
る。これらの点を除く半導体メモリセルの作製方法の各
工程は、実施の形態１と同様とすることができるので、
詳細な説明は省略する。

【００４６】尚、実施の形態３においても、実施の形態
２と同様に、下部電極２１が設けられた層間絶縁層２０
の部分２０Ａの頂面が、下部電極２１近傍の下部電極２
１が設けられていない層間絶縁層２０の部分２０Ｂの頂
面よりも上方に位置し、キャパシタ絶縁膜２２は、下部
電極２１近傍の下部電極２１が設けられていない層間絶
縁層２０の部分２０Ｂの一部まで延在している構造とす
ることもできる。この場合、実施の形態１の［工程−１
１０］におけるＲｕＯ₂から成る下部電極層のドライエ
ッチングの際、下部電極２１に覆われていない層間絶縁
層２０の上部を除去（エッチング）すればよい。

【００４７】本発明の第２の態様に係る周辺回路用トラ
ンジスタ素子の作製に関しては、下部電極２１を形成し
た後、全面に強誘電体薄膜を成膜し、次いで、電極薄膜
をパターニングし、その後、全面に電極薄膜を成膜した
後、電極薄膜及び強誘電体薄膜をエッチバックすればよ
い。得られた周辺回路用トランジスタ素子の構造は、強
誘電体薄膜の側面が電極薄膜で覆われている点を除き、
実施の形態１にて得られた周辺回路用トランジスタ素子
と同一である。

【００４８】具体的には、実施の形態１の［工程−１２
０］と同様に、ＭＯＣＶＤ法やパルスレーザアブレーシ
ョン法にて、例えばＳｒＢｉ₂Ｔａ₂Ｏ₉から成るＢｉ系
層状構造ペロブスカイト型の強誘電体材料から構成され
た強誘電体薄膜を全面に成膜する。次いで、強誘電体薄
膜をＲＩＥ法にてパターニングする。その後、［工程−
１１０］と同様に、ＲｕＯ₂から成る電極薄膜を全面に
成膜した後、電極薄膜及び強誘電体薄膜をエッチバック
する。これらの点を除く周辺回路用トランジスタ素子の
作製方法の各工程は、実施の形態１と同様とすることが
できるので、詳細な説明は省略する。

【００４９】以上、本発明を、発明の実施の形態に基づ
き説明したが、本発明はこれらに限定されるものではな
い。ゲート電極１３やビット線１７は、ポリシリコン層
から構成する代わりに、ポリサイドや金属シリサイドか
ら構成することもできる。層間絶縁層２０や絶縁層２４
として、ＢＰＳＧやＳｉＯ₂の代わりに、ＰＳＧ、ＢＳ
Ｇ、ＡｓＳＧ、ＰｂＳＧ、ＳｂＳＧ、ＳＯＧ、ＳｉＯＮ
あるいはＳｉＮ等の公知の絶縁材料、あるいはこれらの
絶縁材料を積層したものを挙げることができる。ビット
線１７の形成手順は任意であり、例えば配線（プレート
線）２５を形成した後にビット線を形成することも可能
である（図１０におけるビット線の構造を参照）。下部
電極２１と層間絶縁層２０との間の密着性を向上させる
ために、下部電極２１と層間絶縁層２０との間に、例え
ばＴｉＮ／Ｔｉ層から成るバッファ層を形成してもよ
い。

【００５０】強誘電体薄膜を、Ｂｉ系層状構造ペロブス
カイト型の強誘電体材料から構成する代わりに、ＰＺＴ
あるいはＰＺＬＴから構成することもできる。マグネト
ロンスパッタ法によるＰＺＴあるいはＰＺＬＴの成膜条
件を以下に例示する。 ターゲット ：ＰＺＴあるいはＰＺＬＴ プロセスガス ：Ａｒ／Ｏ₂＝９０体積％／１０体積％ 圧力 ：４Ｐａ パワー ：５０Ｗ 成膜温度 ：５００゜Ｃ

【００５１】あるいは又、ＰＺＴやＰＬＺＴをパルスレ
ーザアブレーション法にて形成することもできる。この
場合の成膜条件を以下に例示する。 ターゲット：ＰＺＴ又はＰＬＺＴ 使用レーザ：ＫｒＦエキシマレーザ（波長２４８ｎｍ、
パルス幅２５ｎ秒、３Ｈｚ） 出力エネルギー：４００ｍＪ（１．１Ｊ／ｃｍ²） 成膜温度 ：５５０〜６００゜Ｃ 酸素濃度 ：４０〜１２０Ｐａ

【００５２】下部電極２１や上部電極２３を白金から構
成することもできる。ＲＦマグネトロンスパッタ法によ
るＰｔ膜の成膜条件を以下に例示する。 アノード電圧：２．６ｋＶ 入力電力 ：１．１〜１．６Ｗ／ｃｍ² プロセスガス：Ａｒ／Ｏ₂＝９０／１０sccm 圧力 ：０．７Ｐａ 成膜温度 ：６００〜７５０゜Ｃ 堆積速度 ：５〜１０ｎｍ／分

【００５３】あるいは又、下部電極２１や上部電極２３
を、例えばＬＳＣＯから構成することもできる。この場
合のパルスレーザアブレーション法による成膜条件を以
下に例示する。 ターゲット：ＬＳＣＯ 使用レーザ：ＫｒＦエキシマレーザ（波長２４８ｎｍ、
パルス幅２５ｎ秒、３Ｈｚ） 出力エネルギー：４００ｍＪ（１．１Ｊ／ｃｍ²） 成膜温度 ：５５０〜６００゜Ｃ 酸素濃度 ：４０〜１２０Ｐａ

【００５４】接続孔１９は、層間絶縁層に形成された開
口部内に、例えば、タングステン、Ｔｉ、Ｐｔ、Ｐｄ、
Ｃｕ、ＴｉＷ、ＴｉＮＷ、ＷＳｉ₂、ＭｏＳｉ₂等の高融
点金属や金属シリサイドから成る金属配線材料を埋め込
むことによって形成することもできる。接続孔の頂面は
層間絶縁層２０の表面と略同じ平面に存在していてもよ
いし、接続孔の頂部が層間絶縁層２０の表面に延在して
いてもよい。場合によっては、層間絶縁層２０の表面に
延在した接続孔の頂部を、下部電極として用いることも
できる。

【００５５】タングステンにて開口部１８を埋め込み、
接続孔１９を形成する条件を、以下に例示する。尚、タ
ングステンにて開口部１８を埋め込む前に、Ｔｉ層及び
ＴｉＮ層を順に例えばマグネトロンスパッタ法にて開口
部１８内を含む層間絶縁層２０の上に成膜する。尚、Ｔ
ｉ層及びＴｉＮ層を形成する理由は、オーミックな低コ
ンタクト抵抗を得ること、ブランケットタングステンＣ
ＶＤ法における半導体基板１０の損傷発生の防止、タン
グステンの密着性向上のためである。

【００５６】Ｔｉ層（厚さ：２０ｎｍ）のスパッタ条件 プロセスガス：Ａｒ＝３５sccm 圧力 ：０．５２Ｐａ ＲＦパワー ：２ｋＷ 基板の加熱 ：無し ＴｉＮ層（厚さ：１００ｎｍ）のスパッタ条件 プロセスガス：Ｎ₂／Ａｒ＝１００／３５sccm 圧力 ：１．０Ｐａ ＲＦパワー ：６ｋＷ 基板の加熱 ：無し タングステンのＣＶＤ成膜条件 使用ガス：ＷＦ₆／Ｈ₂／Ａｒ＝４０／４００／２２５０
sccm 圧力 ：１０．７ｋＰａ 成膜温度：４５０゜Ｃ

【００５７】タングステン層及びＴｉＮ層、Ｔｉ層のエ
ッチング条件 第１段階のエッチング：タングステン層のエッチング 使用ガス ：ＳＦ₆／Ａｒ／Ｈｅ＝１１０：９０：５scc
m 圧力 ：４６Ｐａ ＲＦパワー：２７５Ｗ 第２段階のエッチング：ＴｉＮ層／Ｔｉ層のエッチング 使用ガス ：Ａｒ／Ｃｌ₂＝７５／５sccm 圧力 ：６．５Ｐａ ＲＦパワー：２５０Ｗ

【００５８】本発明の半導体メモリセル及びその作製方
法を、強誘電体薄膜を用いた不揮発性メモリセル（所謂
ＦＥＲＡＭ）のみならず、ＤＲＡＭに適用することもで
きる。この場合には、強誘電体薄膜の分極のみを利用す
る。即ち、外部電極による最大（飽和）分極Ｐ_maxと外
部電極が０の場合の残留分極Ｐ_rとの差（Ｐ_max−Ｐ_r）
が、電源電圧に対して一定の比例関係を有する特性を利
用する。強誘電体薄膜の分極状態は、常に飽和分極（Ｐ
_max）と残留分極（Ｐ_r）の間にあり、反転しない。デー
タはリフレッシュによって保持される。

【００５９】下部電極２１の形状は、柱状に限定され
ず、図８の（Ａ）に示すように、ある程度厚みを有する
平板状とすることもできる。あるいは又、図８の（Ｂ）
に示すように、下部電極を半球状とすることができる。
ここで、半球状とは、球を任意の平面で切断したとき得
られる形状のみならず、回転楕円体や回転放物面体を任
意の平面で切断したとき得られる形状等を包含し、更に
広くは、半球状の下部電極を任意の垂直面で切断したと
き得られる外形形状を構成する曲線の微係数が有限の値
を有する（微係数が不定の値となることがない、あるい
は微係数の値が連続である）ような形状を包含する。下
部電極の形状をこのように半球状とすることによって、
電界集中を避けることができるだけでなく、キャパシタ
実効面積の増加を図ることができる。下部電極が基体と
接する部分の外形形状（平面形状）は、円、楕円、コー
ナー部が丸みを帯びた矩形等とすることができる。この
ように、下部電極を半球状とすることによって、強誘電
体薄膜と接する上部電極２３の面積を広くすることがで
き、蓄積電荷量の増大を図ることができる。しかも、下
部電極２１にコーナー部が存在しないので、下部電極の
コーナー部で電界集中が発生することがなく、図９に示
したＰ−Ｅヒステリシスループが歪んだり、リーク電流
が増加するといった問題を防止でき、下部電極のコーナ
ー部の存在がキャパシタ構造の劣化を招くといった問題
を回避することができる。

【００６０】

【発明の効果】本発明の半導体メモリセルにあっては、
配線が、絶縁層から露出した上部電極の上部に接続され
ており、コンタクトプラグを介して配線が上部電極と接
続されている構造ではないので、半導体メモリセルの製
造歩留りが低下することを効果的に防止でき、半導体メ
モリセルの量産に適している。

【００６１】本発明の周辺回路用トランジスタ素子にあ
っては、半導体メモリセルの作製工程と比較して、周辺
回路用トランジスタ素子の作製工程において、下部電極
の上方の絶縁層に開口部を形成する１工程が増えるだけ
であり、半導体メモリセルを駆動するための周辺回路用
トランジスタ素子を、効率良く、且つ、工程が大幅に増
加することなく作製することができる。

【図面の簡単な説明】

【図１】発明の実施の形態１の半導体メモリセルの模式
的な一部断面図である。

【図２】半導体メモリセルを駆動するための本発明の周
辺回路用トランジスタ素子の模式的な一部断面図であ
る。

【図３】発明の実施の形態１の半導体メモリセル及び周
辺回路用トランジスタ素子の作製方法を説明するための
半導体基板等の模式的な一部断面図である。

【図４】図３に引き続き、発明の実施の形態１の半導体
メモリセル及び周辺回路用トランジスタ素子の作製方法
を説明するための半導体基板等の模式的な一部断面図で
ある。

【図５】図４に引き続き、発明の実施の形態１の半導体
メモリセル及び周辺回路用トランジスタ素子の作製方法
を説明するための半導体基板等の模式的な一部断面図で
ある。

【図６】図５に引き続き、発明の実施の形態１の半導体
メモリセル及び周辺回路用トランジスタ素子の作製方法
を説明するための半導体基板等の模式的な一部断面図で
ある。

【図７】発明の実施の形態２の半導体メモリセルの模式
的な一部断面図である。

【図８】発明の実施の形態１の半導体メモリセルにおけ
る下部電極の形状の変形例を示す模式的な一部断面図で
ある。

【図９】強誘電体のＰ−Ｅヒステリシスループ図であ
る。

【図１０】従来の不揮発性メモリセルの模式的な一部断
面図である。

【符号の説明】

１０・・・半導体基板、１１・・・素子分離領域、１２
・・・ゲート酸化膜、１３・・・ゲート電極、１４・・
・ゲートサイドウオール、１５・・・ソース・ドレイン
領域、１６，１８，３０・・・開口部、１７・・・ビッ
ト線、１９・・・接続孔、２０・・・層間絶縁層、２１
・・・下部電極、２２・・・キャパシタ絶縁膜、２３・
・・上部電極、２４・・・絶縁層、２５・・・配線（プ
レート線）、３１・・・コンタクトプラグ、３２・・・
配線

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 ＦＩ Ｈ０１Ｌ 29/792

Claims (12)

【特許請求の範囲】
1. 【請求項１】（イ）ＭＯＳ型トランジスタ素子と、 （ロ）ＭＯＳ型トランジスタ素子上に形成された層間絶
   縁層の上に設けられ、ＭＯＳ型トランジスタ素子のソー
   ス・ドレイン領域と電気的に接続された下部電極と、 （ハ）下部電極上に形成された、強誘電体薄膜から成る
   キャパシタ絶縁膜と、 （ニ）キャパシタ絶縁膜上に形成された上部電極と、 （ホ）上部電極を覆う絶縁層と、 （ヘ）絶縁層上に形成された配線、から成り、 配線は、絶縁層から露出した上部電極の上部に接続され
   ていることを特徴とする半導体メモリセル。
2. 【請求項２】前記下部電極は柱状形状を有し、前記キャ
   パシタ絶縁膜は、該柱状の下部電極の側面及び頂面を被
   覆していることを特徴とする請求項１に記載の半導体メ
   モリセル。
3. 【請求項３】下部電極が設けられた層間絶縁層の部分の
   頂面は、下部電極近傍の下部電極が設けられていない層
   間絶縁層の部分の頂面よりも上方に位置し、 前記キャパシタ絶縁膜は、下部電極近傍の下部電極が設
   けられていない層間絶縁層の部分の一部まで延在してい
   ることを特徴とする請求項２に記載の半導体メモリセ
   ル。
4. 【請求項４】（イ）ＭＯＳ型トランジスタ素子を形成す
   る工程と、 （ロ）ＭＯＳ型トランジスタ素子上に層間絶縁層を形成
   し、ＭＯＳ型トランジスタ素子のソース・ドレイン領域
   の上方の層間絶縁層に接続孔を形成する工程と、 （ハ）層間絶縁層の上に、接続孔と接続された下部電極
   を形成する工程と、 （ニ）全面に強誘電体薄膜を成膜し、次いで、強誘電体
   薄膜上に電極薄膜を成膜した後、電極薄膜及び強誘電体
   薄膜をパターニングし、以て、下部電極上に形成された
   強誘電体薄膜から成るキャパシタ絶縁膜、及び電極薄膜
   から成る上部電極を形成する工程と、 （ホ）全面に絶縁層を形成した後、絶縁層を部分的に除
   去し、上部電極の上部を露出させる工程と、 （ヘ）絶縁層から露出した上部電極の上部に接続された
   配線を絶縁層上に形成する工程、から成ることを特徴と
   する半導体メモリセルの作製方法。
5. 【請求項５】前記下部電極は柱状形状を有し、前記キャ
   パシタ絶縁膜は、該柱状の下部電極の側面及び頂面を被
   覆していることを特徴とする請求項４に記載の半導体メ
   モリセルの作製方法。
6. 【請求項６】前記工程（ハ）において、下部電極の形成
   時、下部電極に覆われていない層間絶縁層の上部を除去
   することを特徴とする請求項５に記載の半導体メモリセ
   ルの作製方法。
7. 【請求項７】（イ）ＭＯＳ型トランジスタ素子を形成す
   る工程と、 （ロ）ＭＯＳ型トランジスタ素子上に層間絶縁層を形成
   し、ＭＯＳ型トランジスタ素子のソース・ドレイン領域
   の上方の層間絶縁層に接続孔を形成する工程と、 （ハ）層間絶縁層の上に、接続孔と接続された下部電極
   を形成する工程と、 （ニ）全面に強誘電体薄膜を成膜した後、電極薄膜をパ
   ターニングする工程と、 （ホ）全面に電極薄膜を成膜した後、電極薄膜をパター
   ニングし、以て、下部電極上に形成された強誘電体薄膜
   から成るキャパシタ絶縁膜、及び電極薄膜から成る上部
   電極を形成する工程と、 （ヘ）全面に絶縁層を形成した後、絶縁層を部分的に除
   去し、上部電極の上部を露出させる工程と、 （ト）絶縁層から露出した上部電極の上部に接続された
   配線を絶縁層上に形成する工程、から成ることを特徴と
   する半導体メモリセルの作製方法。
8. 【請求項８】前記下部電極は柱状形状を有し、前記キャ
   パシタ絶縁膜は、該柱状の下部電極の側面及び頂面を被
   覆していることを特徴とする請求項７に記載の半導体メ
   モリセルの作製方法。
9. 【請求項９】前記工程（ハ）において、下部電極の形成
   時、下部電極に覆われていない層間絶縁層の上部を除去
   することを特徴とする請求項８に記載の半導体メモリセ
   ルの作製方法。
10. 【請求項１０】（イ）ＭＯＳ型トランジスタ素子と、 （ロ）ＭＯＳ型トランジスタ素子上に形成された層間絶
    縁層の上に設けられ、ＭＯＳ型トランジスタ素子のソー
    ス・ドレイン領域と電気的に接続された下部電極と、 （ハ）下部電極を覆う絶縁層と、 （ニ）絶縁層上に形成され、絶縁層に形成されたコンタ
    クトプラグを介して下部電極と接続された配線、から成
    ることを特徴とする、半導体メモリセルを駆動するため
    の周辺回路用トランジスタ素子。
11. 【請求項１１】（イ）ＭＯＳ型トランジスタ素子を形成
    する工程と、 （ロ）ＭＯＳ型トランジスタ素子上に層間絶縁層を形成
    し、ＭＯＳ型トランジスタ素子のソース・ドレイン領域
    の上方の層間絶縁層に接続孔を形成する工程と、 （ハ）層間絶縁層の上に、接続孔と接続された下部電極
    を形成する工程と、 （ニ）全面に強誘電体薄膜を成膜し、次いで、強誘電体
    薄膜上に電極薄膜を成膜した後、電極薄膜及び強誘電体
    薄膜をエッチバックし、下部電極の上部を層間絶縁層か
    ら露出させる工程と、 （ホ）全面に絶縁層を形成した後、下部電極の上方の絶
    縁層に開口部を形成する工程と、 （ヘ）開口部に配線材料を埋め込み、コンタクトプラグ
    を形成し、且つ、絶縁層上に配線を形成する工程、から
    成ることを特徴とする、半導体メモリセルを駆動するた
    めの周辺回路用トランジスタ素子の作製方法。
12. 【請求項１２】（イ）ＭＯＳ型トランジスタ素子を形成
    する工程と、 （ロ）ＭＯＳ型トランジスタ素子上に層間絶縁層を形成
    し、ＭＯＳ型トランジスタ素子のソース・ドレイン領域
    の上方の層間絶縁層に接続孔を形成する工程と、 （ハ）層間絶縁層の上に、接続孔と接続された下部電極
    を形成する工程と、 （ニ）全面に強誘電体薄膜を成膜した後、電極薄膜をパ
    ターニングする工程と、 （ホ）全面に電極薄膜を成膜した後、電極薄膜及び強誘
    電体薄膜をエッチバックし、下部電極の上部を層間絶縁
    層から露出させる工程と、 （ヘ）全面に絶縁層を形成した後、下部電極の上方の絶
    縁層に開口部を形成する工程と、 （ト）開口部に配線材料を埋め込み、コンタクトプラグ
    を形成し、且つ、絶縁層上に配線を形成する工程、から
    成ることを特徴とする、半導体メモリセルを駆動するた
    めの周辺回路用トランジスタ素子の作製方法。