JPH10178477A - オフフック信号およびダイヤルパルス発生回路、および該回路の駆動方法 - Google Patents

オフフック信号およびダイヤルパルス発生回路、および該回路の駆動方法

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JPH10178477A
JPH10178477A JP9222246A JP22224697A JPH10178477A JP H10178477 A JPH10178477 A JP H10178477A JP 9222246 A JP9222246 A JP 9222246A JP 22224697 A JP22224697 A JP 22224697A JP H10178477 A JPH10178477 A JP H10178477A
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Abstract

(57)【要約】 【課題】 高い耐電流性をもつスイッチング素子の数と
サージ電圧とが従来より少ないオフフック信号発生およ
びダイヤルパルス発生回路を提供する。 【解決手段】 全波整流回路21の出力に、ダイヤルパル
ス回路23とスイッチブロック回路25とを並列に接続して
ある。回路23はインピーダンス回路23A と信号S1により
オン／オフされる第１のスイッチ回路23B とを含む。イ
ンピーダンス回路は信号S2に同期する信号S4がオフの場
合はインダクタンス成分を持つ状態でまた信号S4がオン
の場合は無インダクタンス性の状態で動作しかつそこを
流れる電流は第１のスイッチ回路によりオン／オフされ
る。回路25は第２および第３のスイッチ回路25a,25b か
らなる直列回路を含む。第２のスイッチ回路は信号S1に
同期する信号S3に応じオン／オフ動作する（ただし、信
号S2がオン状態ではオフ状態となる）。第３のスイッチ
回路は信号S2に応じオン／オフ動作する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、電話回線を用い
通信を行なう通信端末装置等に内蔵され、オフフック信
号や、ダイヤル数に応じたダイヤルパルスを発生する回
路（オフフック信号およびダイヤルパルス発生回路）に
関するものである。
【０００２】
【従来の技術】オフフック信号およびダイヤパルス発生
回路の従来例が、例えば文献（600 形電話機（昭和39年
７月15日）、社団法人電気通信協会、第129 頁）に開示
されている。図５３は、この従来のオフフック信号発生
およびダイヤパルス発生回路１３の基本的な構成を、電
話回線（以下、単に回線ともいう。）１１や通信端末ト
ランス（以下、単にトランスともいう。）Ｌと共に示し
たブロック図である。この回路１３は、全波整流回路１
３ａ、全波整流回路１３ａの出力に直列に接続された第
１のスイッチブロック１３ｂ、全波整流回路１３ａの出
力端子＋−間に接続された第２のスイッチブロック１３
ｃおよびループ電流形成用インダクタンス１３ｄを具え
る。なお、図５３においてＣは、トランスＬへの直流信
号をカットするコンデンサである。この回路１３からオ
フフック信号（回線接続要求信号）を局側に送る場合、
先ず、図示しない端末装置内の制御回路より第１の制御
信号Ｓ1 が第１のスイッチブロック１３ｂに送られて、
第１のスイッチブロック１３ｂが閉じられる。すると回
路１３の内部抵抗と回線抵抗とで制限される電流が回線
１１に流れ、これがオフフック信号として局側に伝わ
る。図示しない局側からは、オフフック信号受信応答が
送り返される。
【０００３】オフフック信号受信応答を確認後、上述し
た制御回路より第２のスイッチブロック１３ｃに第２の
制御信号Ｓ2 が送られて、第２のスイッチブロック１３
ｃが閉じられる。この第２のスイッチブロック１３ｃを
閉じることにより、大振幅信号となるダイヤルパルスが
ループ電流形成用インダクタンス１３ｄやトランスＬに
流れないようにして、これらを保護している。続いて、
上述した制御回路から第１のスイッチブロック１３ｂ
に、第１の制御信号として、今度はダイヤル番号に応じ
た回数だけＯＦＦ／ＯＮする信号が送られる。これに応
じ断続回線電流であるダイヤルパルスが図示しない局側
に送られる。ダイヤルパルス送信終了後、上述の制御回
路より今度は第２のスイッチブロック１３ｃに制御信号
Ｓ2 が送られて、第２のスイッチブロック１３ｃを開い
て、前記の保護状態を解除する。よって、回路１３が通
信可能状態となる。通信終了後、上述した制御回路から
第１のスイッチブロック１３ｂに、制御信号Ｓ1 が送ら
れて、この回路１３を開き状態すなわちに待機状態にす
る。
【０００４】
【発明が解決しようとする課題】上記のループ電流形成
用インダクタンス１３ｄは、周知の通り、２つの目的の
ために設けられたものである。すなわち、オフフック状
態を局側に認識させるために数十ｍＡの直流電流を流す
役目と、通話時に通話信号が該インダクタンスに流れて
通話ロスが生じることがないように交流信号（通話信
号）を流さない役目という２つの目的のために設けられ
たものである。
【０００５】このインダクタンス１３ｄにパルス電流
（具体的にはダイヤルパルス）を流すと、波形劣化やサ
ージ電圧の発生を招く。したがって、ダイヤルパルス発
生時には、このインダクタンス１３ｄの両端を第２のス
イッチブロック１３ｃで短絡して、ダイヤルパルスが第
２のスイッチブロック１３ｃに流れるような構成として
いた。そのためダイヤルパルス発生時には、第１のスイ
ッチブロック１３ｂおよび第２のスイッチブロック１３
ｃに同じ大きさの電流が流れることになる。しかも、ダ
イヤルパルス発生時に流れる電流は例えば８０ｍＡ程度
或はそれ以上にもなる場合がある。そのため、従来のオ
フフック信号およびダイヤルパルス発生回路では、第１
および第２のスイッチブロックのそれぞれに、この大電
流を流せるスイッチング素子（小電力素子ともいう）を
設けておく必要があるという第１の問題点があった。小
電力素子はモノリシックＩＣに内蔵させるには大型すぎ
る素子である。そのため、第１および第２のスイッチブ
ロックそれぞれに、スイッチング素子を外付けすること
が必要になってしまう。これは、例えば通信端末装置の
小型化や信頼性向上等を図るうえで、好ましくないの
で、改善が望まれる。
【０００６】また、従来回路ではスイッチブロックの配
置位置の関係から、第１スイッチブロックのオン／オフ
あるいは第２スイッチブロックのオン／オフにより通信
端末トランスと電話回線との接続／切断は短時間で行な
われてしまう。そのため、上記接続／切断の際に微分形
のサージ電圧が発生するおそれがあるという第２の問題
点もあった。このようなサージ電圧は例えば通信誤応答
等を発生させる原因となるので改善が望まれる。
【０００７】
【課題を解決するための手段】そこで、上述の第１およ
び第２の問題点を解決するために、この出願の第１の発
明によれば、電話回線と通信端末トランスとの間に設け
られ、オフフック信号またはダイヤルパルスを形成する
ための第１の制御信号が入力された場合はオフフック信
号またはダイヤルパルスを前記電話回線を介し局側に送
り、第２の制御信号が入力された場合は前記通信端末ト
ランスの入力保護の状態を形成する、オフフック信号お
よびダイヤルパルス発生回路において、以下の(A) 〜
(C) の回路を具えたことを特徴とする。
【０００８】(A).電話回線の回線電圧を全波整流する全
波整流回路。
【０００９】(B).全波整流回路の出力端子間に接続され
ていて、インピーダンス回路と第１の制御信号によりオ
ン／オフされる第１のスイッチ回路とを含むダイヤルパ
ルス回路。ただし、インピーダンス回路は、第２の制御
信号に同期するかつ当該ダイヤルパルス回路に即したレ
ベルに変換された第４の制御信号がオフ状態の場合は、
インダクタンス成分を持つ状態で動作し、かつ、該第４
の制御信号がオン状態の場合は、無インダクタンス性の
状態で動作する回路である。また、インピーダンス回路
に流れる電流は第１のスイッチ回路によりオン／オフさ
れる。
【００１０】(C) 前記全波整流回路の出力端子間に接続
されている第２のスイッチ回路および第３のスイッチ回
路からなる直列回路を含み、第２および第３のスイッチ
回路の接続点と全波整流回路の前記出力の一端との間に
通信端末トランスが接続されるスイッチブロック回路で
あって、第２のスイッチ回路は第１の制御信号に同期す
るかつ該スイッチブロック回路に即したレベルに変換さ
れた第３の制御信号に応じオン／オフ動作し（ただし、
第２の制御信号がオン状態の場合は優先的にオフ状態と
なる動作をし）、第３のスイッチ回路は第２の制御信号
に応じオン／オフ動作する構成の、スイッチブロック回
路。
【００１１】この発明のオフフック信号およびダイヤル
パルス発生回路によれば、第４の制御信号により動作状
態がインダクタンス成分を持つ状態または無インダクタ
ンス性の状態に切り換わるインピーダンス回路を具え
る。したがって、ダイヤルパルス自体を無インダクタン
ス性の状態のインピーダンス回路に流すことができるか
ら、波形劣化等を生じさせることなくダイヤルパルスを
局側に送ることができる。これは、大電流はダイヤルパ
ルス回路のみに流せることを意味するから、小電力素子
はダイヤルパルス回路側で１個用いれば（例えば図４の
回路例でいえばＱ5 １個用いれば）良いことになる。し
たがって、小電力素子の個数を従来より減らせる。
【００１２】また、第２のスイッチ回路は回線と通信端
末トランスとを必要に応じ切り離すことを可能にする。
そのため、ダイヤルパルス回路を先ずオンさせて回線抵
抗等に電圧降下を生じさせる。この電圧降下を利用して
端末側の回線間電圧を低下させた後に第２のスイッチ回
路をオンまたはオフさせる。このオンまたはオフ動作に
より、常に端末側の回線間電圧が低下している状態で通
信端末トランスと回線との接続／切断動作が可能にな
る。回線電圧を低くした状態で回線とトランスとの接続
／切断が出来ると、その分、通信端末トランスの入力へ
のサージ侵入を軽減することができる。
【００１３】また、第３のスイッチ回路は通信端末トラ
ンスの入力を必要に応じ短絡することを可能にする。通
常通信端末トランスには直流信号カットのためのキャパ
シタが設けられている。通信端末トランスと回線とを第
２のスイッチ回路により切断し、かつ、通信端末トラン
スの入力を第３のスイッチ回路により短絡すると、上記
キャパシタから過渡的に放電電流が生じる。しかし、こ
の放電電流は、この第３のスイッチ回路の電流制限抵抗
（一般に設けられる）を通して緩やかに放電されるの
で、通信系へのサージの発生を防止出来る。
【００１４】また、この第１の発明を実施するに当た
り、請求項１３〜１６で主張する構成とするのが好適で
ある。すなわち、スイッチブロック回路に設ける第１の
レベル変換回路における第２の制御信号によりオン／オ
フするスイッチ手段に、該スイッチ手段がオフした後も
電流を一時流せる手段（具体的には抵抗とキャパシタと
の直列回路等）を設ける構成とするのが好適である。詳
細は後述するが、こうすると、第２の制御信号がオフ状
態となっても、第２、第３のスイッチ回路は 瞬時に切
り換わらない。すなわち、第３のスイッチ回路はゆっく
りとオフし、一方、第２のスイッチ回路はゆっくりとオ
ンするので、通信端末トランスは第２および第３のスイ
ッチ回路の過渡時抵抗を介しゆっくり回線に接続され
る。すなわち、回線とトランスとの接続時のサージの発
生を防止出来る。
【００１５】なお、局側給電が定電圧定抵抗方式でかつ
電話回線が回線間電圧を一定値以上に確保できる回線距
離を有する場合には、ダイヤルパルス回路として、上述
したダイヤルパルス回路(B) を用いる代わりに、全波整
流回路の出力に並列に接続され、電圧を印加すると定電
流が流れる定電流回路ブロックおよび第１の制御信号に
よりオン／オフされる第１のスイッチ回路を含み、定電
流回路ブロックに流れる電流で第１のスイッチ回路をオ
ン／オフする構成のダイヤルパルス回路を用いて良い。
詳細は後述するが、給電方式と回線長が上記の前提条件
であると、ダイヤルパルス回路は、第１のスイッチ回路
によりＯＮ／ＯＦＦされる定電流回路動作をするため、
該ダイヤルパルス回路を、オフフック状態を示す直流電
流を流せ、波形良好なダイヤルパルス電流を送出出来、
然も、通話交流信号にして高インピーダンスな状態にさ
せることができるからである。
【００１６】また、この出願の駆動方法の発明（第２の
発明）によれば、オフフック信号およびダイヤルパルス
発生回路（例えば第１の発明の回路）を駆動するに当た
り、当該回路が待機状態にある時オフ状態である第１の
制御信号および第２の制御信号を、オフフック信号を発
生させるためには、前記第２の制御信号をオン状態とし
て所定時間を置く第１のステップと、次に前記第１の制
御信号をオン状態として所定時間を置く第２のステップ
と、次に、前記第２の制御信号をオフ状態とする第３の
ステップという３つのステップをとり、オフフック状態
においてダイヤルパルスを発生させるためには、前記第
２の制御信号をオン状態として所定時間を置く第１のス
テップと、次に前記第１の制御信号をダイヤルパルス数
に応じオフ／オンし最後にオン状態を残す第２のステッ
プと、次に前記第２の制御信号をオフ状態として一定時
間を置く第３のステップという３つのステップをとり、
待機状態へ復帰させるためには、前記第２の制御信号を
オン状態として所定時間を置く第１のステップと、次に
前記第１の制御信号をオフ状態にする第２のステップ
と、該第２のステップでの前記第１の制御信号をオフ状
態にした後の所定時間後に前記第２の制御信号をオフ状
態にする第３のステップという３つのステップをとるこ
とを特徴とする。
【００１７】この駆動方法によれば、回線と通信端末ト
ランスとを接続するときと、切断するときそれぞれで、
ダイヤルパルス回路に先ず電流が流されるので回線電圧
は回線抵抗の影響でその分低くなる。そして、このよう
に回線電圧が低くなった状態の回線に通信端末トランス
は接続され、または、このように回線電圧が低くなった
状態の回線から通信端末トランスは切り離される。した
がって、回線電圧が低くなった分、接続／切断時に発生
するサージを軽減できる。
【００１８】またこの出願の第３の発明のオフフック信
号およびダイヤルパルス発生回路によれば、通信端末ト
ランスおよびこれに直列に接続され直流をカットするキ
ャパシタを有したトランス部と、電話回線との間に設け
られ、オフフック信号またはダイヤルパルスを形成する
ための第１の制御信号が入力された場合はオフフック信
号またはダイヤルパルスを前記電話回線を介し局側に送
るオフフック信号およびダイヤルパルス発生回路におい
て、以下の(X) 〜(Z) の各回路を具えたことを特徴とす
る。
【００１９】(X).電話回線の回線電圧を全波整流する全
波整流回路。
【００２０】(Y).全波整流回路の出力端子間に接続され
ていて、インピーダンス回路と前記第１の制御信号によ
りオン／オフされる第１のスイッチ回路とを含むダイヤ
ルパルス回路。ただし、このインピーダンス回路は、第
５の制御信号に同期して与えられ、この第５の制御信号
の信号レベルを当該ダイヤルパルス回路に適合したレベ
ルに変換して得られた第６の制御信号がオン状態の場合
はインダクタンス成分を持つ状態で動作し、かつ、該第
６の制御信号がオフ状態の場合は無インダクタンス性の
状態で動作する回路である。また、インピーダンス回路
に流れる電流は第１のスイッチ回路によりオン／オフさ
れる。
【００２１】(Z).全波整流回路の出力端子間に接続され
ている第４のスイッチ回路および第５のスイッチ回路か
らなる直列回路を含むスイッチブロック回路。ただし、
該第５のスイッチ回路にトランス部が並列に接続され
る。また第４のスイッチ回路は該回路に第５の制御信号
が入力された場合にオンとなってトランス部と電話回線
とを接続する。また、第５のスイッチ回路は、該回路に
第７の制御信号が入力されかつ第４のスイッチ回路に第
５の制御信号が入力された場合に前記通信端末トランス
の交流動作を保証するバイアス電流を第４のスイッチ回
路に流し、第７の制御信号が入力されかつ第５の制御信
号が前記第４のスイッチ回路に入力されていない場合に
トランス部の入力端子間を短絡する。
【００２２】この第３の発明のオフフック信号およびダ
イヤルパルス発生回路によれば、まず、第１の発明のオ
フフック信号およびダイヤルパルス発生回路で得られる
作用・効果が同様に得られる。
【００２３】すなわち、この第３の発明では、第６制御
信号により動作状態がインダクタンス成分を持つ状態ま
たは無インダクタンス性の状態に切り換わるインピーダ
ンス回路を具える。したがって、ダイヤルパルス自体を
無インダクタンス性の状態のインピーダンス回路に流す
ことができるから、波形劣化等を生じさせることなくダ
イヤルパルスを局側に送ることができる。これは、大電
流はダイヤルパルス回路のみに流せることを意味するか
ら、小電力素子はダイヤルパルス回路側で１個用いれば
（例えば図６７や図６８の回路例でいえば、トランジス
タＱ5 １個を小電力素子とすれば）良い。したがって、
小電力素子の個数を従来より減らすことができる。
【００２４】さらに、第４のスイッチ回路は回線と通信
端末トランスとを必要に応じ切り離すことを可能にす
る。そのため、ダイヤルパルス回路を先ずオンさせて回
線抵抗等の電圧降下を利用して端末側の回線間電圧を低
下させた後に第４のスイッチ回路をオンまたはオフさせ
るという動作により、常に端末側の回線間電圧が低下し
ている状態で通信端末トランスと回線との接続／切断動
作が可能になる。回線電圧を低くした状態で回線とトラ
ンスとの接続／切断が出来ると、その分、通信端末トラ
ンスの入力へのサージ侵入を軽減することができる。
【００２５】さらに、第５のスイッチ回路は通信端末ト
ランスの入力を必要に応じ短絡することを可能にする。
通信端末トランスには直流信号カットのためのキャパシ
タが設けられている。通信端末トランスと回線とを第４
のスイッチ回路により切断し、かつ、通信端末トランス
の入力を第５のスイッチ回路により短絡すると、上記キ
ャパシタから過渡的に放電電流が生じる。しかし、この
放電電流は、この第５のスイッチ回路の定電流特性およ
び電流制限抵抗（一般に設けられる）を通して緩やかに
放電するので、通信系へのサージの発生を防止出来る。
【００２６】さらに、この第３の発明のオフフック信号
およびダイヤルパルス発生回路の場合、第１の発明の回
路に比べ、以下のような新たな作用効果が得られる。
【００２７】第１の発明の回路の場合は、制御信号（第
４の制御信号）がオフ状態でインピーダンス回路はイン
ダクタンス性を持つ状態であったのに対し、この第３の
発明の回路の場合は、制御信号（第６の制御信号）がオ
フ状態でインピーダンス回路は無インダクタンス性にな
る。すなわち、この第３の発明の回路の場合、通常常状
態では、インピーダンス回路は無インダクタンス性にな
っている。
【００２８】インピーダンス回路を無インダクタンス性
にする方法として、この出願の第１および第３の発明そ
れぞれの好適例では、詳細は後述するが、インピーダン
ス回路内にキャパシタＣF を内蔵させて、このキャパシ
タＣF のグランド側端子をグランドから浮かせた状態に
する。かかる状態を、この第３の発明の回路で実現する
には、ＮＯＴ回路の出力端子にキャパシタＣF のグラン
ド側端子を接続し、かつ、このＮＯＴ回路の入力端子を
制御信号（第６の制御信号）の入力用端子とすれば良
い。一方、第１の発明の回路の場合は、ＮＯＴ回路を２
段接続した回路（正論理回路）の出力端子にキャパシタ
ＣF のグランド側端子を接続し、かつ、この正論理回路
の入力端子を制御信号（第４の制御信号）の入力用端子
とする必要がある。両者を比較すると、第３の発明の回
路の方が、回路規模をＮＯＴ回路１段分小さくできる。
【００２９】さらに、この第３の発明の回路の場合は、
第４のスイッチ回路にバイアス電流を流す機能を第５の
スイッチ回路に持たせている。したがって、バイアス機
能をもつ回路を別途に設ける場合に比べて、回路規模を
小さくできる。
【００３０】なおこのバイアス電流が必要な理由は、次
のとおりである。
【００３１】オフフック信号およびダイヤルパルス発生
回路のＩＣ化や小型化を図るためには、スイッチブロッ
ク回路は半導体素子で構成するのが良い。ところが、半
導体素子は一方向しか電流を流せない。一方、通信端末
トランスには直流電流をカットするキャパシタが接続さ
れている。したがって、トランスには交流信号のみが流
れる。すると、半導体素子で構成した第４のスイッチ回
路は、何ら手当てをしないと、トランスを流れる交流信
号の一部を通さないので、該交流信号は歪む。これを回
避するには、第４のスイッチ回路に、上記交流電流の最
大振幅値より大きい直流バイアスを予め流しておけば良
い。上記のバイアス電流はこのためのものである。
【００３２】
【発明の実施の形態】以下、図面を参照して出願の各発
明の実施の形態について説明する。なお、説明に用いる
各図はこの発明を理解出来る程度に概略的に示してある
にすぎない。また、各図において同様の構成成分につい
ては同一の番号を付して示しその重複する説明を省略す
ることもある。
【００３３】１．第１の実施の形態 １−１．基本構成の説明および動作説明（請求項１、１
７の各発明説明） 図１は第１の発明の第１の実施の形態のオフフック信号
発生およびダイヤルパルス発生回路２０（以下、単に信
号発生回路２０ともいう。）の基本構成を示したブロッ
ク図である。ただし、図１では、電話回線１１、通信端
末トランスＬおよび信号発生装置２０を制御する制御回
路５０も併せて示してある。
【００３４】なお、信号発生回路２０を例えば電話機に
設ける場合は、この制御回路５０は、例えば電話器に内
蔵される。信号発生回路２０を例えばノーリンギング通
信端末装置に設ける場合は、この制御回路５０は、例え
ば該通信端末装置に内蔵される。
【００３５】また、図１において、Ｓ1 は第１の制御信
号を示し、Ｓ2 は第２の制御信号を示す。この第１の制
御信号Ｓ1 は、オフフック信号またはダイヤルパルスを
形成するために、それぞれに適合した形で発生される。
一方の第２の制御信号Ｓ2 は、ダイヤルパルス発生時な
ど通信端末トランスＬを保護する必要がある際に発生さ
れる。これら第１および第２の制御信号は、例えば人間
が電話機を操作したとき、すなわち受話器を上げたり電
話番号を入力したときに、制御回路５０から発生され
る。また、ノーリンギング通信端末装置（図示せず）を
接続してある場合でこれを使用する場合は、制御回路５
０からこれら第１および第２の制御信号は発生される。
【００３６】この第１の実施の形態の信号発生回路２０
は、全波整流回路２１とダイヤルパルス回路２３とスイ
ッチブロック回路２５とを具える。
【００３７】全波整流回路２１は電話回線１１の回線電
圧を全波整流して、後段の各回路に常に同極性の電圧を
与えるものである。これは公知の回路で構成出来る。
【００３８】ダイヤルパルス回路２３は全波整流回路２
１の出力端子間に接続されていて、インピーダンス回路
２３Ａと、第１の制御信号Ｓ1 によりオン／オフされる
第１のスイッチ回路２３Ｂとを含む構成となっている。
ただし、このインピーダンス回路２３Ａは、第２の制御
信号Ｓ2 に同期する第４の制御信号Ｓ4 がオフ状態の場
合はインダクタンス成分を持つ状態で動作しかつ該第４
の制御信号がオン状態の場合は無インダクタンス性の状
態で動作する回路である。しかも、このインピーダンス
回路２３Ａは、これに流れる電流が第１のスイッチ回路
２３Ｂによりオン／オフされる回路である。このインピ
ーダンス回路２３Ａの具体的な回路構成は後述する。な
お、上記の第４の制御信号Ｓ4 は、第２の制御信号Ｓ2
をダイヤルパルス回路２３に適合したレベルに変換した
ものである。この第４の制御信号Ｓ4 はこの実施の形態
ではスイッチブロック回路２５により生成されるものと
しているが（詳細は後述する）、制御回路５０が生成す
る場合等、他の方法で生成されても良い。
【００３９】また、スイッチブロック回路２５は、前記
全波整流回路２１の出力端子間に接続され、第２のスイ
ッチ回路２５ａと第３のスイッチ回路２５ｂとからなる
直列回路を含む構成となっている。ただし、第２のスイ
ッチ回路２５ａと第３のスイッチ回路２５ｂとの接続点
と、全波整流回路２１の出力のいずれか一端（図１の例
では負極）との間に、通信端末トランスＬが接続され
る。しかも、第２のスイッチ回路２５ａは、第１の制御
信号Ｓ1 に同期する第３の制御信号Ｓ3 に応じオン／オ
フ動作をする回路である。ただし、このスイッチ回路２
５ａは、第２の制御信号Ｓ2 がオン状態の場合は優先的
にオフ状態となる動作（この動作の詳細は後述する）を
する。また、第３のスイッチ回路２５ｂは第２の制御信
号Ｓ2 に応じオン／オフ動作する回路である。このスイ
ッチブロック回路２５の具体的な回路構成は後述する。
なお、上記の第３の制御信号Ｓ3 は、第１の制御信号Ｓ
1 をスイッチブロック回路２５に適合したレベルに変換
した信号である。この第３の制御信号Ｓ3 はこの実施の
形態ではダイヤルパルス回路２３により生成されるとし
ているが（詳細は後述する）、制御回路５０が生成する
場合等、他の方法で生成されても良い。
【００４０】この第１の実施の形態の信号発生回路２０
は次のように駆動することで電話回線を用いた通信が行
なえる。この説明を図１および図２を参照して行なう。
ここで図２は、第１の実施の形態の発生回路２０を駆動
する際の第１および第２の制御信号Ｓ1 、Ｓ2 のタイミ
ングチャートである。
【００４１】信号発生回路２０が待機している状態で
は、上述の制御回路５０からの第１の制御信号Ｓ1 およ
び第２の制御信号Ｓ2 は、共にオフ状態となっている
（図２（Ａ））。そのため、第１のスイッチ回路２３
Ｂ、第２のスイッチ回路２５ａおよび第３のスイッチ回
路２５ｂは共にオフ状態となるので、ダイヤルパルス回
路２３の電流はオフ、トランス入力と回線との接続は断
状態、トランス入力間はオープンとなっている。
【００４２】操作者が受話器を上げてオフフック動作
（又は、ノーリンギング通信端末装置が回線接続要求動
作）を行うと、この動作に応じて制御回路５０は、ま
ず、スイッチブロック回路２５への第２の制御信号Ｓ2
をオン状態にする（図２（Ｂ）のＳ2 のｔ1 参照）。第
３のスイッチ回路２５ｂは、Ｓ2 のオン／オフに応じて
オン／オフする回路なので、第３のスイッチ回路２５ｂ
はオン状態になる。なお、第２のスイッチ回路２５ａは
オフ状態（すなわち現状のまま）である。したがって、
トランスの入力端子間は短絡状態になり、トランスの入
力端子と回線間の切断状態は維持される。またこの第２
の制御信号Ｓ2 がオン状態になることに応じ第４の制御
信号Ｓ4 もオン状態になるので、ダイヤルパルス回路２
３のインピーダンス回路２３Ａは無インダクタンス性の
状態で動作する。
【００４３】上記動作状態を形成するための一定の時間
Ｔ1 をおいて、すなわちＳ2 をオン状態にした後、一定
の時間Ｔ1 をおいて、制御回路５０は、更に、ダイヤル
パルス回路２３への第１の制御信号Ｓ1 をオン状態にす
る（図２（Ｂ）のＳ1 のｔ2参照）。すると、第１のス
イッチ回路２３Ｂがオン状態になるので、ダイヤルパル
ス回路２３に電流が流れる。ただし、トランスの入力端
子間の短絡は維持され、トランスの入力端子と回線との
切断状態も維持され、かつ、インピーダンス回路２３Ａ
が無インダクタンス性の状態において、ダイヤルパルス
回路２３に電流は流れる。
【００４４】上記のごとくＳ1 をオン状態にした後、一
定の時間Ｔ2 をおいて、制御回路５０は、スイッチブロ
ック回路２５への第２の制御信号Ｓ2 をオフ状態に戻す
（図２（Ｂ）のＳ2 のｔ3 参照）。その結果、第４の制
御信号Ｓ4 がオフ状態に戻るので、ダイヤルパルス回路
２３のインピーダンス回路２３Ａはインダクタンス成分
を持つ状態になる。すなわち、インピーダンス回路２３
Ａは交流信号に対し高インピーダンスの特性を持つよう
に動作する回路になる。また、第２の制御信号Ｓ2 をオ
フ状態に戻したことに応じ、：第１制御信号Ｓ1 のオ
ン状態が再び有効になるので第２のスイッチ回路２５ａ
はオン状態、：第３のスイッチ回路２５ｂはオフ状態
になるから、トランス入力と回線との間は接続状態かつ
トランス入力間は開放状態となり、オフフックの状態が
形成される。
【００４５】信号発生回路２０は、制御回路５０よりダ
イヤルパルス回路２３のみに第１の制御信号Ｓ1 を送っ
ても、待機状態からオフフック状態となる。しかし、こ
の方法では、瞬間ではあるが、トランスの入力端子に待
機時の回線間電圧（局側給電開放電圧）が印加され、ト
ランスの出力端子にサージが発生するおそれがある。し
かし、上述のように３段階を踏めば、ダイヤルパルス回
路２３に予め電流を流し回線間の電圧を下げた状態で
（図２（Ｂ）のｔ2 〜）トランスの入力端子と回線とを
接続する事になり（図２（Ｂ）のｔ3 ）、その分、発生
サージを軽減できる。
【００４６】更に、操作者がダイヤル操作を行うと、制
御回路５０は、まず、スイッチブロック回路２５への第
２の制御信号Ｓ2 オン状態にする（図２（Ｃ）のＳ2 の
ｔ4参照）。これによりトランスの入力端子間は短絡状
態、トランスの入力端子と回線との間は切断状態、しか
も、ダイヤルパルス回路２３のインピーダンス回路２３
Ａは無インダクタンス性の状態で動作する回路状態にな
る。
【００４７】次いで、ダイヤルパルス回路２３に、ダイ
ヤルパルス数に応じた数の第１の制御信号Ｓ1 オフ／オ
ンを送り（図２（Ｃ）のＳ1 のｔ5 参照）、最後に第１
の制御信号Ｓ1 をオン状態にする（図２（Ｃ）のＳ1 の
ｔ6 参照）。この第１の制御信号のオフ／オン動作によ
りダイヤルパルス数に応じた数の回線電流オフが行なわ
れてダイヤルパルスが生成される。このダイヤルパルス
は無インダクタンス性の動作状態のインピーダンス回路
を通って局側に送られる。そのため、ダイヤルパルスの
波形劣化等は防止される。
【００４８】以上が終了したら、制御回路５０は、スイ
ッチブロック回路２５への第２の制御信号Ｓ2 をオフ状
態に戻す（図２（Ｃ）のＳ2 のｔ7 参照）。その結果、
ダイヤルパルス回路２３への電流オンは維持されるが、
ダイヤルパルス回路２３は再び交流信号に対し高インピ
ーダンス化され、しかも、トランスの入力端子と回線と
の間は接続状態となり、かつ、トランス入力間の短絡が
解除されるので、信号発生回路２０はオフフックの状態
に戻り通話可能な状態となる。必要に応じ通話が行われ
る。
【００４９】通話終了後、操作者がオンフック動作を行
うと、制御回路５０は、再び、スイッチブロック回路２
５への第２の制御信号Ｓ2 をオン状態にする（図２
（Ｄ）のＳ2 のｔ8 ）。この結果、トランスの入力端子
間は短絡状態、かつ、トランスの入力端子と回線との間
は切断状態になる。また、ダイヤルパルス回路２３のイ
ンピーダンス回路２３Ａは無インダンクタンス性で動作
する回路状態で電流をオンしている状態にある。次い
で、制御回路５０は、制御信号Ｓ1 をオフ状態として
（図２（Ｄ）のＳ1 のｔ9 参照）、ダイヤルパルス回路
２３を流れる電流をオフとする。続いて、制御回路５０
は第２の制御信号Ｓ2 もオフ状態に戻す（図２（Ｄ）の
Ｓ2 のｔ10参照）。これにより信号発生回路２０は、待
機の状態に戻る。
【００５０】通話終了後、いきなり、制御信号Ｓ1 をオ
フとしても待機の状態に戻れるが、図２（Ｄ）を参照し
て説明したように３つのステップを踏んで待機状態に戻
した方が発生サージを小さく出来る。すなわち、図２
（Ｄ）の時刻ｔ8 〜ｔ9 の処理により回線電圧が低い状
態下で、最初に回線と通信トランスとの切断が行なわれ
（図２（Ｄ）の時刻ｔ8 ）、通信トランスへの回線間の
開放電圧印加を避けられるので発生サージを小さく出来
る。
【００５１】この発明のオフフック信号発生およびダイ
ヤルパルス発生回路によれば、次の様な効果が得られ
る。
【００５２】（１）スイッチブロック回路には、通信端
末トランスの交流動作を補償する為のバイアス電流相当
のみ（ダイヤルパルス時は、この電流値分がオフ／オン
する）が流れ、ダイヤルパルス電流、オフフック信号電
流の、主要部分はダイヤルパルス回路に流れる。従っ
て、大電流を流す為の小電力素子は、スイッチブロック
回路には必要なくダイヤルパルス回路のみにあれば良い
ので１個で済む。
【００５３】（２）また図２を参照して説明したような
駆動方法をとれるので、サージ発生を軽減することがで
きる。
【００５４】１−２．ダイヤルパルス回路の具体例の説
明 次に、ダイヤルパルス回路２３のいくつかの具体例およ
び動作、並びにダイヤルパルス回路２３の詳細な回路例
についてそれぞれ説明する。
【００５５】１−２−１．第１の実施例のダイヤルパル
ス回路（請求項２に記載の回路） 図３はダイヤルパルス回路の第１の実施例を示した図で
ある。ただし、この図３は全波整流回路の出力端子の負
端子（図中−で示す。以下、−電源と称することもあ
る）をグランドに、全波整流回路の正端子（図中＋で示
す。以下、＋電源と称することもある）を回線入力端子
として動作する回路例を示している。もちろん用いるダ
イオード極性、電流方向その他に所要の変を行なえば、
全波整流回路の＋電源端子をグランドとしかつ−電源端
子を回線入力端子とした動作もできる。
【００５６】この第１の実施例のダイヤルパルス回路２
３は、フィルタ回路２３ａと、第１の制御信号Ｓ1 に応
じ回線入力端子およびフィルタ回路２３ａの入力端子間
をＯＮ／ＯＦＦする第１のスイッチ回路２３Ｂと、グラ
ンド（−電源）端子にコモン（ＣＯＭ）端子を接続しフ
ィルタ回路２３ａの出力端子に入力端子を接続しかつ回
線入力（＋電源）端子に出力端子を接続し入力電圧に応
じた電流を出力する電圧／電流変換回路２３ｃと、−電
源端子にコモン端子を接続し前記電圧／電流変換回路２
３ｃ内から前記電圧／電流変換回路２３ｃの入力端子に
負帰還をかけ前記電圧／電流変換回路２３ｃの出力電流
を一定値以下に保つように動作する負帰還回路または、
前記電圧／電流変換回路２３ｃの入力電圧を一定値以下
に制限し前記電圧／電流変換回路２３ｃの出力電流を一
定値以下に保つように動作する電圧クランプ回路（以
下、負帰還回路または電圧クランプ回路２３ｄともい
う）とより構成する。この内、フィルタ回路２３ａと、
電圧／電流変換回路２３ｃ（抵抗Ｒ3 を含む）と、負帰
還回路または電圧クランプ回路２３ｄとでインピーダン
ス回路２３Ａを構成している。なお、電圧／電流変換回
路２３ｃは、入力電圧に応じた電流を出力すると共にス
イッチブロック回路２５を制御する為の第３の制御信号
Ｓ3 をも出力する構成となっている（詳細は図４あるい
は図３８を参照して説明する）。
【００５７】さらに、フィルタ回路２３ａは、正論理回
路２３ａａと、定電流または大抵抗回路２３ａｂと、定
電流回路２３ａｃと、抵抗Ｒ6 と、キャパシタＣF と、
ダイオードＤ1 とを具えている。
【００５８】正論理回路２３ａａは、ダイヤルパルス回
路のグランド端子に接続したＣＯＭ端子と、フィルタ回
路２３ａの入力端子に接続された電源端子と、図示しな
いスイッチブロック回路２５からの制御信号（この発明
でいう第４の制御信号Ｓ4 ）を受ける入力端子と、オー
プンコレクター出力端子とを有している。そして、この
正論理回路２３ａａは、当該電源端子と当該グランドと
の間のインピーダンスが定電流特性または高抵抗特性と
なっている。定電流または大抵抗回路２３ａｂは、フィ
ルタ回路２３ａの入力端子と正論理回路２３ａａの出力
端子との間に接続されて前記正論理回路２３ａａの負荷
として動作する。定電流回路２３ａｃは、フィルタ回路
２３ａの入力端子に接続された電流流入端子を有してい
る。抵抗Ｒ6 は、フィルタ回路２３ａの出力端子と定電
流回路２３ａｃの電流流出端子との間に接続されてい
る。キャパシタＣF は、フィルタ回路２３ａの出力端子
と正論理回路２３ａａの出力端子との間に接続されてい
る。ダイオードＤ1 は、フィルタ回路２３ａの出力端子
にカソードが接続され、正論理回路２３ａａの出力端子
にアノードが接続されている。
【００５９】上述の各構成成分２３ａ、２３ａａ〜２３
ａｃ、２３ｂ，２３ｃ，２３ｄの詳細な回路構成は後に
説明するが、この第１の実施例のダイヤルパルス回路は
次の様に動作する。
【００６０】回線には、局側から端末への電源供給とし
ての直流と、局側と端末とを結ぶ送受信号としての交流
とが重畳して存在する。
【００６１】従って、第１のスイッチ回路２３ＢのＯＮ
／ＯＦＦ動作は、フィルタ回路２３ａに対し、電源供給
と交流信号との、双方のＯＮ／ＯＦＦを行っている事に
なる。
【００６２】負帰還回路または電圧クランプ回路２３ｄ
は、電圧／電流変換回路２３ｃの出力に設定値以上の電
流が流れ込もうとする場合のみ制限動作を行う。
【００６３】制御回路５０からの第１の制御信号Ｓ1 が
オフ状態（”０”入力）であると、第１のスイッチ回路
２３Ｂがオフ状態となる。その時、フィルタ回路２３ａ
は、電源電圧と信号とが共に供給されないので、その出
力はゼロ電圧となる。その結果、電圧／電流変換回路２
３ｃも、入力電圧ゼロに応じ出力電流ゼロとなる。その
結果、ダイヤルパルス回路２３全体として電流は流れな
い（待機の状態）。
【００６４】次に、制御回路５０からの第１の制御信号
Ｓ1 がオン状態（”１”入力）となり、第１のスイッチ
回路２３Ｂがオンした時のフィルタ回路２３ａについて
説明する。
【００６５】電源電圧と信号とが共に供給されたフィル
タ回路２３ａは、本来の動作を始める。フィルタ回路２
３ａ内の定電流または大抵抗回路２３ａｂは、正論理回
路２３ａａの出力に一定値の直流電流を流し、および交
流信号に対しては高インピーダンスとなる負荷抵抗とし
て動作する。電源の供給を受けた正論理回路２３ａａも
動作状態となる。
【００６６】スイッチブロック回路２５からの第４の制
御信号Ｓ4 がオフ（”０”入力）状態では、正論理回路
２３ａａの出力は低い論理レベル”Ｌ”となるので、キ
ャパシターＣF とダイオードＤ1 のアノードとの接続点
とグランドとは短絡される。このときダイオードＤ1 は
逆バイアスとなるので、ダイオードＤ1 は等価的にオー
プン状態となる。したがって、フィルタ回路２３ａは、
定電流回路２３ａｃと抵抗Ｒ６との直列回路と、キャパ
シターＣF とで構成するローパスフィルターとなる。
【００６７】一方、スイッチブロック回路２５からの第
４の制御信号Ｓ4 がオン状態（”１”入力）では、正論
理回路２３ａａの出力は高い論理レベル”Ｈ”となるの
で、キャパシターＣF とダイオードＤ1 のアノードとの
接続点は、グランドから開放される。すなわち、キャパ
シタＣF のグランド側端子は浮きの状態になる。する
と、定電流または大抵抗回路２３ａｂを流れる電流がダ
イオードＤ1 を通りフィルタ回路２３ａの出力端子に流
れるので、キャパシターＣF の端子間は、ダイオードＤ
1 の順バイアスインピーダンスにより短絡される。その
結果、フィルタ回路２３ａの入出力間に、定電流回路２
３ａｃと抵抗Ｒ6 との直列回路と、定電流または大抵抗
回路２３ａｂとダイオードＤ1 との直列回路とが、並列
接続される回路となるので、このフィルタ回路２３ａ
は、広帯域特性となる。
【００６８】前記フィルタ回路２３ａの２つの動作（ロ
ーパス特性および広帯域特性）を前提に、ダイヤルパル
ス回路としての動作を説明する。
【００６９】第４の制御信号Ｓ4 がオフ状態（”０”入
力）でフィルタ回路２３ａがローパスフィルター特性と
なっており、かつ、制御回路５０からの第１の制御信号
Ｓ1がオン状態（”１”入力）で第１のスイッチ回路２
３Ｂがオンとなっている場合を説明する。
【００７０】電圧／電流変換回路２３ｃの入力点には、
定電流回路２３ａｃ、抵抗Ｒ6 を通り直流バイアスが供
給される。この時、回線間の電圧が十分に高ければ、定
電流回路２３ａｃで制限される定電流が電圧／電流変換
回路２３ｃの入力点に流れ込む。これに応じ、電圧／電
流変換回路２３ｃは大きな出力電流Ｉｏを流そうとす
る。そうすると、負帰還回路またはクランプ回路２３ｄ
が作動して、電圧／電流変換回路２３ｃの出力電流Ｉｏ
を一定値（オフフック信号電流）に保つように動作す
る。この状態で回線間電圧が微小変化（交流信号が重
畳）した場合、前記の負帰還またはクランプ動作により
回線間電流は変化せず、かつ、ダイヤルパルス回路２３
あるいはインピーダンス回路２３Ａは重畳交流信号に対
する高いインピーダンスとなる。
【００７１】この状態で回線間電圧を下げていくと、定
電流回路２３ａｃの端子間電圧がまず下がり、やがて定
電流回路２３ａｃが定電流を維持できない飽和動作領域
に入り、定電流回路２３ａｃの電流値が下がり始める。
負帰還回路またはクランプ回路２３ｄが十分なる動作を
している回線間電圧領域内ならば、回線電圧を下げない
前記場合より若干劣化する。しかし、基本的に前記動作
により電圧／電流変換回路２３ｃの出力電流Ｉｏは一定
値（オフフック信号電流）に保たれ、かつ、ダイヤルパ
ルス発生回路２３あるいはインピーダンス回路２３Ａ
は、重畳交流信号に対する高インピーダンスを維持でき
る。
【００７２】更に回線間電圧を下げていくと、負帰還回
路またはクランプ回路２３ｄも動作できない（カットオ
フ）領域に入る。この電圧領域においては； （１）定電流回路２３ａｃは短絡状態であり、回線間の
直流電圧変化が、電圧／電流変換回路２３ｃの入力の電
圧変化に直接現れ、回線間の直流電圧にほぼ比例する形
の直流変化が、ダイヤルパルス回路電流に生じ、オフフ
ック信号発生およびダイヤルパルス回路端子間は低い直
流抵抗値を示す。
【００７３】（２）一方、回線間の交流電圧に対して
は、抵抗Ｒ6 とキャパシターＣF とがローパスフィルタ
ー動作するので、電圧／電流変換回路２３ｃの交流入力
電圧が減衰し、電圧／電流変換回路２３ｃの交流出力電
流は、周波数が高まるに伴い、回線間印加電圧よりほぼ
９０度位相が遅れ小さなレベルとなっていく（直流電流
は流れる疑似インダクタンス）。よってダイヤルパルス
回路２３あるいはインピーダンス回路２３Ａの端子間交
流インピーダンスは、抵抗Ｒ6 とキャパシタＣFと、電
圧／電流変換回路２３ｃとで構成する疑似インダクタン
スと、定電流回路または大抵抗回路２３ａｂと、正論理
回路２３ａａの電源を見込むインピーダンス（定電流ま
たは大抵抗となる）とが並列接続されたものとなり、大
インピーダンスを確保できる。
【００７４】以上の説明から理解できるように、スイッ
チブロック回路２５からの第４の制御信号Ｓ4 がオフ状
態（”０”入力）で、フィルタ回路２３ａがローパスフ
ィルター特性となっており、制御回路５０からの第１の
制御信号Ｓ1 がオン状態（”１”入力）で、第１のスイ
ッチ回路２３Ｂがオンの場合のダイヤルパルス回路は、
直流オン、端子間の交流インピーダンス大、のオフフッ
ク状態を実現している（オフフック信号の発生）。
【００７５】次に、第４の制御信号Ｓ4 がオン状態（”
１”入力）で、フィルタ回路２３ａが広帯域特性となっ
ており、制御回路５０からの第１の制御信号Ｓ1 がオン
状態（”１”入力）で、第１のスイッチ回路２３Ｂがオ
ンとなっている場合を説明する。
【００７６】この場合は定電流回路２３ａｃと抵抗Ｒ6
との直列回路と、定電流または大抵抗回路２３ａｂとダ
イオードＤ1 との直列回路とが、並列接続されていて、
かつこれらが、回線入力（＋電源）端子と電圧／電流変
換回路２３ｃの入力端子との間に接続されている形なの
で、回線間電圧レベルに応じた直流的な動作の説明は、
並列接続した定電流回路を、１つの定電流回路と考えれ
ば、上述のオフフック信号発生のケースとほぼ同じであ
るので、省略する。
【００７７】制御回路５０からの第１の制御信号Ｓ1 に
より第１のスイッチ回路２３ＢをＯＮ／ＯＦＦさせ、ダ
イヤルパルス回路全体の電流をスイッチングできる。こ
こで第４の制御信号Ｓ4 がオン状態（”１”入力）の
時、キャパシターＣF はダイオードＤ1 で短絡され、上
記スイッチング動作の障害となる充放電を生じない、従
って速いスイッチングが可能となる。したがって、きれ
いなダイヤルパルスが発生できる。
【００７８】以上、本提案のダイヤルパルス回路は、第
４の制御信号Ｓ4 と、第１の制御信号Ｓ1 とを組み合わ
せる事により、オフフック信号としての直流電流を流す
ことと、オフフック時の交流信号に対する高インピーダ
ンスと、ダイヤルパルス発生時の該直流電流に対する高
速スイッチングとを満足でき、オフフック信号とダイヤ
ルパルス信号とを発生できる。
【００７９】次に、図３に示した第１の実施例のダイヤ
ルパルス回路を実現する詳細な回路例について説明す
る。
【００８０】図４は第１の実施例のダイヤルパルス回路
の第１の詳細回路例を示した図である。この図４の第１
の詳細回路例の場合、第１のスイッチ回路２３Ｂは、コ
レクタが＋電源端子に接続されかつ入力端子に第１の制
御信号Ｓ1 が入力されるフォトカプラーＰＣと、コレク
タが＋電源端子に接続されベースがフォトカプラのエミ
ッタに接続されエミッタがフィルタ回路２３ａの入力端
子に接続されたトランジスタＱ6 と、一端がトランジス
タＱ6 のベースに接続され他端がフィルタ回路２３ａの
入力端子に接続された抵抗Ｒ9 とで構成してある。ま
た、電圧／電流変換回路２３ｃを、ダーリントン接続し
たトランジスタＱ3 、Ｑ4 、Ｑ5 と、抵抗Ｒ1 〜Ｒ5 と
で構成してある。ただし、トランジスタＱ3 のベースを
フィルタ回路２３ａの出力端子と接続してある。また、
負帰還または電圧クランプ回路２３ｄを、ダイオードＤ
２〜Ｄ５を直列接続した電圧クランプ回路（ダイオード
列の代わりにツェナーダイオードＤｚを用いても良い）
で構成してある。また、フィルタ回路２３ａの正論理回
路２３ａａを、ベースに第４の制御信号Ｓ4 が入力され
エミッタが−電源端子に接続されたトランジスタＱ1
と、ベースがトランジスタＱ1 のコレクタに接続されエ
ミッタが−電源端子に接続されたトランジスタＱ2 と、
トランジスタＱ1 のコレクタとフィルタ回路２３ａの入
力端子との間に接続された抵抗Ｒ8 とで構成してある。
すなわち、２段のＮＯＴ回路で正論理回路２３ａａを構
成してある。また定電流回路または大抵抗回路２３ａｂ
を抵抗Ｒ7で構成し、定電流回路２３ａｃはローパスフ
ィルタの一構成成分である抵抗Ｒ6で兼ねている。な
お、この定電流回路２３ａｃを別途に設ける場合の具体
的な回路例として例えば図１２に示した、トランジスタ
Ｑ9 〜Ｑ12とＲ7 とで構成される定電流回路２３ａｆが
挙げられる。
【００８１】なおこの図４に示したダイヤルパルス回路
においてＳ31、Ｓ32は、それぞれこの発明でいう第３の
制御信号Ｓ3 である（以下の他の例のダイヤルパルスに
おいて同じ）。ただしＳ31、Ｓ32いずれも電圧形式で出
力される第３の制御信号である。しかもＳ31とＳ32とは
レベルが異なる電圧出力の信号である。これら信号はス
イッチブロック回路２５の回路形式に応じ使い分けされ
る（後述する）。
【００８２】また図５は第１の実施例のダイヤルパルス
回路の第２の詳細回路例を示した図である。この図５の
回路では、電圧／電流変換回路２３ｃを、ダーリントン
接続したトランジスタＱ3 、Ｑ4 、Ｑ5 と、抵抗Ｒ1 〜
Ｒ5 と、トランジスタＱ4 のエミッタにアノードが接続
され抵抗Ｒ2 にカソードが接続されたダイオードＤ2と
で構成してある。また、負帰還または電圧クランプ回路
２３ｄを、トランジスタＱ7 からなる負帰還回路で構成
してある。それ以外は、図４の回路と同様の構成として
ある。
【００８３】１−２−２．第２の実施例のダイヤルパル
ス回路（請求項３または４に記載の回路） 図６は第２の実施例のダイヤルパルス回路の１つの回路
構成例（請求項３の回路の例）を示した図である。第２
の実施例のダイヤルパルス回路の第１の実施例（図３）
との相違点は、フィルタ回路２３ａの構成を違えた点で
ある。
【００８４】この場合のフィルタ回路２３ａは、フィル
タ回路２３ａの入力端子にコモン端子ＣＯＭを接続し、
入力端子と第１及び第２の電流出力端子とを持つ電流ミ
ラー回路２３ａｄと、スイッチブロック回路２５からの
第４の制御信号Ｓ4 を受ける入力端子を持ちダイヤルパ
ルス回路のグランドにグランドを接続し前記電流ミラー
回路２３ａｄの第１及び第２の電流出力を初段及び次段
回路の負荷として用いるＮＯＴ回路２段で構成する正論
理回路２３ａｅと、電流ミラー回路２３ａｄの入力端子
に電流流入端子を接続する定電流回路２３ａｆと、フィ
ルタ回路２３ａの出力端子と前記定電流回路２３ａｆの
電流流出端子との間に接続する抵抗Ｒ6と、フィルタ回
路２３ａの出力端子と前記正論理回路２３ａｅの出力と
の間に接続するキャパシターＣF と、フィルタ回路２３
ａの出力端子にカーソードを接続し前記正論理回路２３
ａｅの出力端子にアノードを接続するダイオードＤ１
と、より構成してある。
【００８５】この図６に示した第２の実施例のダイヤル
パルス回路は、結局、上述した第１の実施例のダイヤル
パルス回路（図３）の構成を次のように変更したものと
いえる。図３に示した第１の実施例のダイヤルパルス回
路において、フィルタ回路２３ａ内の正論理回路２３ａ
ａが初段負荷として定電流回路を用いかつＮＯＴ回路２
段で構成されていると考え、そして定電流又は高抵抗回
路２３ａｂと、定電流回路２３ａｃとあわせて考える
と、第１の実施例のダイヤルパルス回路では、電源をＯ
Ｎ／ＯＦＦする３つの定電流回路が存在する。これら３
つの定電流回路のうちの何れか１回路分を基準定電流回
路として電流ミラー回路２３ａｄの入力に接続し、他の
２回路分については前記電流ミラー回路の出力を使う構
成とすると、前記３つの定電流回路と等価になる。そこ
でこの図６の例では、定電流回路２３ａｆ（図３の例で
は定電流回路２３ａｃ）を基準定電流回路としこれを電
流ミラー回路２３ａｄの入力に接続し、かつ、同電流ミ
ラー回路２３ａｄの出力を用いて他の定電流回路を実現
する回路とすることで、図６に示した第２の実施例のダ
イヤルパルス回路を構成している。
【００８６】また図７は第２の実施例のダイヤルパルス
回路のさらに他の回路構成例（請求項４の回路の一例）
を示した図である。この図７の回路は図６に示した定電
流回路２３ａｆを正論理回路２３ａｅの初段負荷に用
い、しかも、正論理回路２３ａｅを基準電流として電流
ミラー回路２３ａｄの入力端子に接続し、しかも、同電
流ミラー回路２３ａｄの出力端子を用いて他の定電流分
を実現した回路例である。なお、定電流回路２３ａｆを
正論理回路２３ａｅの出力負荷（次段負荷）に用い、し
かも、定電流回路２３ａｆを基準定電流として電流ミラ
ー回路２３ａｄの入力端子に接続し、しかも、同電流ミ
ラー回路２３ａｄの出力を他の定電流分として構成する
事も可能である。
【００８７】この図７の第２の実施例のダイヤルパルス
回路（その２）では、電流ミラー回路を用いる事によ
り、第１の実施例のダイヤルパルス回路（図３）に比べ
少ない部品数で回路を構成できる。
【００８８】なおこれら第２の実施例のダイヤルパルス
回路は、第１の実施例の回路（図３）に対し定電流回路
部を変更しただけであるので、動作は第１の実施例の回
路と同様である。そこで、第２の実施例のダイヤルパル
ス回路の動作の説明は省略する。
【００８９】次に、図６を用いて説明した第２の実施例
のダイヤルパルス回路の第１の回路例の詳細な回路構成
例を図８〜図１１にそれぞれ示す。
【００９０】図８および図９にそれぞれ示した第１およ
び第２の詳細回路例は、トランジスタＱ７〜Ｑ９で電流
ミラー回路２３ａｄを構成し、Ｒ6 を高抵抗として定電
流回路２３ａｆを兼務した回路例である。それ以外は図
８の回路については図４と同様の構成としてあり、図９
の回路については図５と同様の構成としてある。
【００９１】また図１０および図１１にそれぞれ示した
第３および第４の詳細回路例は、トランジスタＱ６、Ｑ
７、Ｑ９で電流ミラー回路２３ａｄを構成し、抵抗Ｒ７
と、トランジスタＱ８〜Ｑ１１で定電流回路２３ａｆを
構成した回路例である。それ以外は、基本的には、図１
０の回路については図４と同様の構成としてあり、図１
１の回路については図５と同様の構成としてある。
【００９２】また、図７を用いて説明した第２の実施例
のダイヤルパルス回路の第２の回路例の詳細な回路構成
例を図１２、図１３にそれぞれ示す。
【００９３】図１２および図１３にそれぞれ示した第１
および第２の詳細回路例は、トランジスタＱ６〜Ｑ８で
電流ミラー回路２３ａｄを構成し、抵抗Ｒ７とトランジ
スタＱ９〜Ｑ１２とで、正論理回路２３ａｅの初段負荷
としての定電流回路２３ａｆを構成した回路例である。
それ以外は、基本的には、図１２の回路については図４
と同様の構成としてあり、図１３の回路については図５
と同様の構成としてある。
【００９４】ここで、図１０〜図１３の各回路例では、
基準定電流回路２３ａｆを省略せず（実用的には、高抵
抗で代用も可）に組み込んである為、回線間の電圧が高
くなっても第１のスイッチ回路２３Ｂに流れる電流が増
加しない（定電流が確保される）ので、第１のスイッチ
回路２３Ｂのバッファトランジスタ（図４、図５、図
８、図９に示したトランジスタＱ6 ）は不要であり削除
できる。
【００９５】１−２−３．第３の実施例のダイヤルパル
ス回路（請求項５に記載の回路） 図１４はダイヤルパルス回路の第３の実施例を示した図
である。図７の回路にこの第３の実施例の考えを適用し
た回路例で、しかも、−電源端子をグランドに、＋電源
端子を回線入力端子として動作する回路例を示したもの
である。ただし、このダイヤルパルス回路のダイオード
極性、電流方向等を逆にすれば、＋電源端子をグランド
として、動作させることも可能である。
【００９６】上述した第２の実施例のダイヤルパルス回
路では、電流ミラー回路２３ａｄのコモン端子の電流を
ＯＮ／ＯＦＦしていた。しかし電流ミラー回路は、入力
端子の電流をＯＮ／ＯＦＦして、出力端子とコモン端子
ＣＯＭの電流をＯＮ／ＯＦＦ制御するように動作させる
事もできる。またそうした方が、小さい電流のＯＮ／Ｏ
ＦＦで全体の電流をＯＮ／ＯＦＦでき、スイッチ系（こ
こでは第１のスイッチ回路２３Ｂ）を小形化できる。そ
こで、この第３の実施例のダイヤルパルス回路では、電
流ミラー回路２３ａｄの入力端子に接続される回路系内
のかつ該入力端子に入力される電流をＯＮ／ＯＦＦする
ことが出来る任意の位置に、第１のスイッチ回路２３Ｂ
を設ける構成をとる。以下、詳細に説明する。
【００９７】この図１４に示したこの第３の実施例のダ
イヤルパルス回路は、＋電源端子に入力端子を接続する
フィルタ回路２３ａと、制御回路５０よりの第１の制御
信号Ｓ1 を受けてフィルタ回路２３ａ内の電流ミラー回
路２３ａｄの入力とフィルタ回路２３ａ内の正論理回路
２３ａｅの初段負荷としての定電流回路２３ａｆとの間
をＯＮ／ＯＦＦする第１のスイッチ回路２３Ｂと、既に
説明した電圧／電流変換回路２３ｃと、既に説明した負
帰還回路または電圧クランプ回路２３ｄとより構成す
る。なお、この図１４の回路例では第１のスイッチ回路
２３Ｂは、電流ミラー回路２３ａｄと定電流回路２３ａ
ｆとの間に設けているが、その代わりに、第１のスイッ
チ回路２３Ｂを、定電流回路２３ａｆの電流出力端子と
正論理回路２３ａｅの初段負荷接続端子との間に設けて
も良い（図１６参照）。また、この第３の実施例の考え
は図６の回路に適用しても良い。すなわち、図６では第
１のスイッチ回路２３Ｂを＋電源端子とフィルタ回路２
３ａの入力端子との間に設けているが、＋電源端子とフ
ィルタ回路２３ａの入力端子とを直接接続し、かつ、第
１のスイッチ回路２３Ｂを、電流ミラー回路２３ａｄと
定電流回路２３ａｆとの間、または定電流回路２３ａｆ
と抵抗Ｒ6 との間、または抵抗Ｒ6 とフィルタ回路２３
ａの出力端子との間に設けても良い。
【００９８】この第３の実施例のダイヤルパルス回路
は、第２の実施例のダイヤルパルス回路に対し、電流を
ＯＮ／ＯＦＦする駆動点を変更しただけであるので、動
作自体は第２の実施例と同様である。そこでここでは動
作の説明は省略する。
【００９９】この第３の実施例のダイヤルパルス回路の
第１および第２の詳細回路例を図１５および図１６にそ
れぞれ示す。図１５の回路例は、図１２の回路例に対
し、第１のスイッチ回路２３ｂとしてのフォトカプラー
ＰＣの位置を電流ミラー回路２３ａｄと定電流回路２３
ａｆとの間に変更し、かつ、電流ミラー回路２３ａｄの
コモン端子を＋電源端子に接続するように変更したもの
である。図１６の回路例は、図１３の回路例に対し、第
１のスイッチ回路２３ｂとしてのフォトカプラーＰＣの
位置を定電流回路２３ａｆと正論理回路２３ａｅのトラ
ンジスタＱ1 との間に変更し、かつ、電流ミラー回路２
３ａｄのコモン端子を＋電源端子に接続するように変更
したものである。
【０１００】この第３の実施例のダイヤルパルス回路に
よれば、第２の実施例に比べて第１のスイッチ回路２３
Ｂは動作電流の少ないもので済むので、その分、第１の
スイッチ回路２３Ｂを小形化できる。
【０１０１】１−２−４．第４の実施例のダイヤルパル
ス回路 上述した第１〜第３の実施例のダイヤルパルス回路につ
いての説明から理解できるように、この第１の実施の形
態のダイヤルパルス回路２３は、内蔵するフィルタ回路
２３ａ内のキャパシターＣF のグランド側端子をグラン
ドに接続するか、浮きの状態にするかで、該フィルタ回
路２３ａの特性を変えることができる回路であった。
【０１０２】すなわち、このダイヤルパルス回路２３
は、キャパシターＣF のグランド側端子をグランドに接
続することで、フィルタ回路２３ａをインダクタンス性
を持つ状態にでき、キャパシターＣF のグランド側端子
を浮きの状態にすることで、フィルタ回路２３ａを無イ
ンダクタンス性の状態にできる回路であった。
【０１０３】しかも、このダイヤルパルス回路２３は、
通信端末がオフフック状態にある時は、フィルタ回路２
３ａを、インダクタンス性を有した状態にし、また、通
信端末がダイヤルパルスを発生する時は、フィルタ回路
２３ａを、無インダクタンス性を有した状態にする。
【０１０４】したがって、通信端末がダイヤルパルスを
発生する場合は、このダイヤルパルス回路２３は、キャ
パシターＣF のグランド側端子を接地の状態から浮きの
状態に切り換えて、フィルタ回路２３ａを無インダクタ
ンス性を有した状態にする。そしてその後に、第１のス
イッチ回路２３Ｂをダイヤル番号に応じた回数オフ／オ
ンする。
【０１０５】しかしながら、上述した第１〜第３のダイ
ヤルパルス回路では、キャパシターＣF のグランド側端
子を接地の状態から浮きの状態に切り換えたつもりで
も、キャパシターＣF に充電されていた電荷が放電しき
らないうちにダイヤルパルス発生動作（すなわち第１の
スイッチ回路２３Ｂをオフ／オンさせる動作）を行なう
と、キャパシターＣF に残っている電荷（残留電荷）に
よって生じている電圧が原因で、キャパシターＣF のグ
ランド側端子の電位がグランド電位以下になる時間帯が
生じる。
【０１０６】半導体素子で構成する正論理回路は、一般
的にグランド電位以下では正論理回路出力のオフが保証
されないため、キャパシターＣF の両端の電位がグラン
ド電位以下の低電位を基準とする電位にクランプされ
る。このため、電圧／電流変換回路２３ｃの入力電位も
プラスの電位にクランプされグランド電位に到達できな
い。そのため該電圧／電流変換回路２３ｃの出力電流が
残るためダイヤルパルス出力が不正常となる場合が生じ
る。
【０１０７】そこで、この第４の実施例のダイヤルパル
ス回路では、キャパシタＣF に、並列に、以下に説明す
るような放電回路を、付加する。
【０１０８】図１７（Ａ）は、この第４の実施例のダイ
ヤルパルス回路の１構成例を示した図である。ちょう
ど、図３を用いて説明したダイヤルパルス回路に、この
第４の実施例の特徴である放電回路２３ａｇを付加した
図である。
【０１０９】この放電回路２３ａｇの場合、第４の制御
信号Ｓ4 が、オン状態（ハイレベル）とされた時、キャ
パシターＣF の電荷を放電させるよう動作する回路であ
る。
【０１１０】このように動作をする回路であれば、この
放電回路２３ａｇの回路構成は、特に限定されない。図
示は省略するが、例えば、ノーマリオフ型のスイッチ素
子であって、第４の制御信号Ｓ4 がハイレベルとなった
時にオンするスイッチ素子と、これに直列接続された放
電用抵抗手段とを具えた回路は、放電回路２３ａｇの１
構成例として挙げることができる。
【０１１１】また、図１７（Ｂ）は、他の放電回路２３
ａｈの例を示す。この放電回路２３ａｈは、第４の制御
信号Ｓ4 の入力状態にかかわらず、キャパシターＣF の
グランド側端子の電位がフィルタ回路２３ａのグランド
電位に比べて設定電位差以上低くなった時に導通状態に
なる回路である。
【０１１２】この放電回路２３ａｈの具体的な回路例を
図１７（Ｃ）に示す。この図１７（Ｃ）に示した放電回
路２３ａｈは、ダイオードＤと、ＮＰＮトランジスタＴ
ｒ1と、ＰＮＰトランジスタＴｒ2 とを具えている。
【０１１３】これらダイオードＤ、トランジスタＴｒ
1 ，Ｔｒ2 の接続は次の様になっている。ダイオードＤ
のカソードを、キャパシターＣF のグランド側端子と接
続してあり、アノードを、ＮＰＮトランジスタＴｒ1 の
エミッタと接続してある。また、このＮＰＮトランジス
タＴｒ1 のコレクタを、ＰＮＰトランジスタＴｒ2 のベ
ースと接続してある。また、このＰＮＰトランジスタＴ
ｒ2 のエミッタを、キャパシターＣF の他方の端子（グ
ランド側端子とは反対の端子）と接続してある。また、
このＮＰＮトランジスタＴｒ1 のベースおよびＰＮＰト
ランジスタＴｒ2のコレクタを、フィルタ回路２３ａの
グランド（図中−記号を付したライン）とそれぞれ接続
してある。
【０１１４】この放電回路２３ａｈは、キャパシタＣF
のグランド側端子の電位が、フィルタ回路２３ａのグラ
ンドの電位に対して、ＮＰＮトランジスタＴｒ1 のベー
ス・エミッタ間に構成されるダイオードとダイオードＤ
との順方向電圧分より低くなると、オン状態になって、
キャパシターＣF の電荷を放電させる。
【０１１５】この第４の実施例のダイヤルパルス回路
は、キャパシターＣF のグランド側端子を浮きの状態に
した時、キャパシターＣF の残留電荷を、放電回路２３
ａｇまたは２３ａｈを介して速やかに放電する。したが
って、ダイヤルパルス発生時に、キャパシタＣF の残留
電荷の影響をなくせるので、誤ったダイヤルパルスが発
生させるのを防止することができる。
【０１１６】なお、この第４の実施例では、図３のダイ
ヤルパルス回路に、放電回路２３ａｇまたは２３ａｈを
付加した例を説明したが、放電回路を付加するという思
想は、図６や図７を用いて説明した第２の実施例のダイ
ヤルパルス回路、図１４を用いて説明した第３の実施例
のダイヤルパルス回路それぞれに対しても、同様に適用
することができる。
【０１１７】１−２−５．第５の実施例のダイヤルパル
ス回路 上述の第４の実施例のダイヤルパルス回路では、放電回
路を設けたので、ダイヤルパルス発生に当たりキャパシ
ターＣF の残留電荷を先ず放電させることができる。そ
のため、誤ダイヤルパルスが発生される危険を低減でき
る。
【０１１８】ところで、ダイヤルパルスを発生し終えた
後は、キャパシタＣF の端子間電圧はゼロに近い。した
がって、ダイヤルパルスを発生し終えた後に、キャパシ
タＣF のグランド側端子をフィルタ回路２３ａのグラン
ドに接続して通話可能状態を形成する場合、何の手当も
しないと、キャパシタＣF にある程度の電荷が充電され
るまで、電圧／電流変換回路２３ｃの入力電圧は低い値
に保たれる。このように入力電圧が低い状態であると、
電圧／電流変換回路２３ｃの出力電流が、オフフック状
態に相当する電流値ではなく、オンフック状態に相当す
る電流値になる時間帯が生じる。電圧／電流変換回路２
３ｃの出力電流が、オンフック状態に相当する電流値に
なっている時間が長いと、交換機は、通信中断と判断し
てしまい、回線接続を解除してしまう。すると、通話を
希望しているにもかかわらず、通話ができない。
【０１１９】これを回避するには、キャパシタＣF の充
電時間を短縮して、上記のオンフック状態が実質的に形
成されないようにするか、または、上記のオンフック状
態が形成される時間を交換機に通信中断と判断されない
程度に短縮するのが良い。
【０１２０】そこで、この第５の実施例のダイヤルパル
ス回路は、図１８（Ａ）に示した様に、入力端子Ｖi3お
よびグランド端子ＧＮＤ１を有した２端子型の電圧クラ
ンプ回路であって、これら入力端子およびグランド端子
間の電圧が設定電圧以上になると、これら入力端子およ
びグランド端子間が導通状態になり、かつ、これら端子
間の電圧を設定電圧にクランプする電圧クランプ回路２
３ａｉを具える。
【０１２１】この電圧クランプ回路２３ａｉは、入力端
子Ｖi3を、フィルタ回路２３ａの電圧入力端子Ｉに接続
し、グランド端子ＧＮＤ１を、電圧／電流変換回路２３
ｃの入力端子に接続してある。
【０１２２】なお、この電圧クランプ回路２３ａｉの上
記の設定電圧は、通話信号やＭＯＤＥＭ信号等の交流信
号を用いた通信時に、この電圧クランプ回路２３ａｉが
導通状態にならない電圧にする。
【０１２３】この電圧クランプ回路２３ａｉは、例えば
ツェナーダイオードＺＤにより構成出来る。その場合、
図１８（Ｂ）に示した様に、ツェナーダイオードＺＤの
カソードをフィルタ回路２３ａの電圧入力端子Ｉに接続
し、かつ、アノードを電圧／電流変換回路２３ｃの入力
端子に接続する。
【０１２４】次に、図１８に示したダイヤルパルス回路
の、主に電圧クランプ回路２３ａｉに関連する動作につ
いて、説明する。
【０１２５】第１のスイッチ回路２３Ｂをオン状態（オ
フフック電流が流れる状態）としておき、第４の制御信
号Ｓ4 をハイレベルからローレベルにすると（キャパシ
ターＣF のグランド側端子を浮き状態から接地状態にす
ると）、該キャパシタＣF に充電電流が流れる。
【０１２６】この充電中は、電圧／電流変換回路２３ｃ
の入力電圧は低いため、電圧／電流変換回路２３ｃの出
力電流Ｉ0 は低い値になる。このように電流Ｉ0 が低下
すると、回線間電圧が上昇するので、フィルタ回路２３
ａの電圧入力端子Ｉ（したがって電圧クランプ回路２３
ａｉの入力端子Ｖi3）の電位は上昇する。一方、電圧ク
ランプ回路２３ａｉのグランド端子ＧＮＤ１の電位は、
キャパシターＣF によって上昇を抑えられている。これ
らのため、電圧クランプ回路２３ａｉの端子間電圧、す
なわち入力端子Ｖi3とグランド端子ＧＮＤ１との間の電
圧は上昇する。そして、電圧クランプ回路２３ａｉの端
子間電圧が、この電圧クランプ回路に予め設定されてい
る設定電圧以上になると、この電圧クランプ回路２３ａ
ｉは導通状態になる。然も、電圧クランプ回路２３ａｉ
は、フィルタ回路２３ａの入出力端子間の電圧を、この
設定電圧にクランプする。
【０１２７】電圧クランプ回路２３ａｉの端子間電圧が
上記の設定電圧以上の間、第１のスイッチ回路２３Ｂ、
電圧クランプ回路２３ａｉおよび正論理回路２３ａａで
構成される直列回路の抵抗を介して、キャパシタＣF に
電流が流れる。したがって、電圧クランプ回路２３ａｉ
の端子間電圧が上記の設定電圧以上の間、キャパシタＣ
F は、フィルタ回路２３ａを流れる電流と、電圧クラン
プ回路２３ａｉを流れる電流とによって充電される。ま
た、電圧クランプ回路２３ａｉと正論理回路２３ａａの
直列回路での抵抗は、フィルタ回路２３ａの入出力端子
間での抵抗より充分に低い。そのため、キャパシタＣF
は大きな電流で充電されるので、キャパシタＣF の充電
時間は、電圧クランプ回路２３ａｉを設けない場合に比
べて、短縮される。したがって、オフフック時に、オン
フック状態が形成されるのを実質的に防止できる。また
は、オフフック時にオンフック状態が形成される時間を
交換機に通信中断と判断されない程度に短縮できる。
【０１２８】なお、この電圧クランプ回路２３ａｉが導
通状態になった時の電圧／電流変換回路２３ｃの入力電
圧は、第１のスイッチ回路２３Ｂおよび電圧クランプ回
路２３ａｉで構成される回路部分の抵抗と、正論理回路
２３ａａの抵抗との比で、ほぼ決まる。したがって、第
１のスイッチ回路２３Ｂおよび電圧クランプ回路２３ａ
ｉで構成される回路部分の抵抗を、正論理回路２３ａａ
の抵抗に比べて充分低くなるように回路を設計しておく
方が、電圧クランプ回路２３ａｉが導通状態になった時
の電圧／電流変換回路２３ｃの入力電圧の低下を少なく
できる。これは、オフフック電流を維持する点で好まし
い。
【０１２９】なお、この第５の実施例では、図３のダイ
ヤルパルス回路に、電圧クランプ回路を付加した例を説
明したが、電圧クランプ回路を付加するという思想は、
図６や図７を用いて説明した第２の実施例のダイヤルパ
ルス回路、図１７を用いて説明した第４の実施例のダイ
ヤルパルス回路など、第１のスイッチ回路２３Ｂが電源
とフィルタ回路２３ａの電圧入力端子との間に設けられ
ている回路に対して、同様に適用することができる。
【０１３０】１−２−６．第６の実施例のダイヤルパル
ス回路 上述の第５の実施例のダイヤルパルス回路では、電圧ク
ランプ回路として、２端子型の電圧クランプ回路２３ａ
ｉを用いていた。そのため、電圧クランプ回路２３ａｉ
が導通状態になってキャパシターＣF を充電する時の電
流は、第１のスイッチ回路２３Ｂにも同様に流れる。
【０１３１】したがって、この充電電流が大きい場合、
制御系の制御信号電流が大電流を要求されることにな
る。ノーリンギング通信等では、制御系の電源としてバ
ッテリを用いる場合も多く、バッテリ寿命が短くなる不
具合が生じる。
【０１３２】この第６の実施例では、第１のスイッチ回
路２３Ｂの大型化を防止できるダイヤルパルス回路を提
案する。
【０１３３】そのため、この第６の実施例のダイヤルパ
ルス回路では、電圧クランプ回路として電流バッファ機
能を有した電圧クランプ回路を用いる。
【０１３４】図１９（Ａ）は、この第６の実施例のダイ
ヤルパルス回路の１構成例を示した図、図１９（Ｂ）は
電流バッファ機能を有した電圧クランプ回路２３ａｊの
具体的な回路例を説明する図である。
【０１３５】この第６の実施例のダイヤルパルス回路
は、図１９（Ａ）に示した様に、入力端子Ｖi3、グラン
ド端子ＧＮＤ１およびバッファ電流端子ＩO2を有した電
圧クランプ回路２３ａｊであって、これら入出端子およ
びグランド端子間電圧が設定電圧以上になると、バッフ
ァ電流端子ＩO2およびグランド端子ＧＮＤ１間が導通状
態になり、然も、入力端子およびグランド端子間電圧を
前記設定電圧にクランプする電圧クランプ回路２３ａｊ
を具える。
【０１３６】この電圧クランプ回路２３ａｊの入力端子
Ｖi3を、フィルタ回路２３ａの電圧入力端子Ｉに接続
し、そのグランド端子ＧＮＤ１を、電圧／電流変換回路
２３ｃの入力端子に接続し、そのバッファ電流端子ＩO2
を、全波整回路２１の正端子（図１参照）と接続してあ
る。
【０１３７】なお、この電圧クランプ回路２３ａｊの上
記の設定電圧は、通話信号やＭＯＤＥＭ信号等の交流信
号を用いた通信時に、この電圧クランプ回路２３ａｊが
導通状態にならない電圧にする。
【０１３８】この電圧クランプ回路２３ａｊは、例えば
図１９（Ｂ）に示した様に、ツェナダイオードＺＤとＮ
ＰＮトランジスタＴｒとで構成出来る。すなわち、カソ
ードがフィルタ回路２３ａの電圧入力端子Ｉに接続さ
れ、かつ、アノードがＮＰＮトランジスタＴｒのベース
に接続されたツェナーダイオードＺＤと、コレクタが全
波整流回路２１（図１参照）の正端子に接続され、か
つ、エミッタが電圧／電流変換回路２３ｃの入力端子に
接続された、ＮＰＮトランジスタＴｒとで、この電圧ク
ランプ回路２３ａｊを構成できる。
【０１３９】次に、この図１９に示した第６の実施例の
ダイヤルパルス回路の、主に電圧クランプ回路２３ａｊ
に関連する動作について、説明する。
【０１４０】第１のスイッチ回路２３Ｂをオン状態（オ
フフック電流が流れる状態）としておき、第４の制御信
号Ｓ4 をハイレベルからローレベルにすると（キャパシ
ターＣF のグランド側端子を浮き状態から接地状態にす
ると）、該キャパシタＣF に充電電流が流れる。
【０１４１】この充電中は、上記の第５の実施例と同様
の現象がこのダイヤルパルス回路で生じる。すなわち、
電圧／電流変換回路２３ｃの入力電圧は低いため、電圧
／電流変換回路２３ｃの出力電流Ｉ0 は低い値になる。
このように電流Ｉ0 が低下すると、回線間電圧が上昇す
るので、フィルタ回路２３ａの電圧入力端子Ｉ（したが
って電圧クランプ回路２３ａｊの入力端子Ｖi3）の電位
は上昇する。一方、電圧クランプ回路２３ａｊのグラン
ド端子ＧＮＤ１の電位はキャパシターＣF によって上昇
を抑えられている。これらのため、電圧クランプ回路２
３ａｊの端子間電圧が上昇する。そして、電圧クランプ
回路２３ａｊの端子間電圧が、この電圧クランプ回路に
予め設定されている設定電圧以上になると、この電圧ク
ランプ回路２３ａｊのバッファ電流端子ＩO2とグランド
端子ＧＮＤ１との間は導通状態になる。然も電圧クラン
プ回路２３ａｊは、フィルタ回路２３ａの入出力端子間
の電圧を、上記の設定電圧にクランプする。
【０１４２】電圧クランプ回路２３ａｊが導通状態の
間、全波整流回路２１の正端子から、電圧クランプ回路
２３ａｊのバッファ電流端子ＩO2およびグランド端子Ｇ
ＮＤ１を減る回路部分と、正論理回路２３ａａとで構成
される直列回路での抵抗を介して、キャパシタＣF に電
流が流れる。したがって、電圧クランプ回路２３ａｊの
端子間電圧が上記の設定電圧以上の間、キャパシタＣF
は、フィルタ回路２３ａを流れる電流と、電圧クランプ
回路２３ａｊを流れる電流とによって充電される。ま
た、電圧クランプ回路２３ａｊと正論理回路２３ａａと
の直列回路での抵抗は、フィルタ回路２３ａの入出力間
での抵抗より充分に低い。そのため、キャパシタＣF は
大きな電流で充電されるので、キャパシタＣF の充電時
間は、電圧クランプ回路２３ａｊを設けない場合に比べ
て、短縮される。したがって、オフフック時に、オンフ
ック状態が形成されるのを実質的に防止できる。また
は、オフフック時に、オンフック状態が形成される時間
を交換機に通信中断と判断されない程度に短くできる。
【０１４３】さらにこの第６の実施例のダイヤルパルス
回路の場合、電圧クランプ回路２３ａｊを介しキャパシ
タＣF に供給される充電電流は、全波整流回路２１の正
端子から、電圧クランプ回路２３ａｊのバッファ電流端
子ＩO2およびグランド端子ＧＮＤ１を経てキャパシタＣ
F に流れるのみで、第１のスイッチ回路２３Ｂには、流
れない。すなわち、第１のスイッチ回路２３Ｂには、上
記の過渡的な充電電流は流れず、該充電電流に比べて小
さな電流が流れる。そのため、第１のスイッチ回路２３
Ｂは耐電流性の低い回路で済む。したがって、制御系の
電流負荷を軽くできる。
【０１４４】なお、この電圧クランプ回路２３ａｊが導
通状態になった時の電圧／電流変換回路２３ｃの入力電
圧は、電圧クランプ回路２３ａｊのバッファ電流端子Ｉ
O2およびグランド端子間の抵抗と、正論理回路２３ａａ
の抵抗との比で、ほぼ決まる。したがって、電圧クラン
プ回路２３ａｊのバッファ電流端子ＩO2およびグランド
端子間の抵抗が、正論理回路２３ａａの抵抗に比べて充
分低くなるようにした方が、電圧クランプ回路２３ａｊ
が導通状態になった時の電圧／電流変換回路２３ｃの入
力電圧の低下を、少なくできる。これは、オフフック電
流を維持する点で好ましい。
【０１４５】なお、この第６の実施例では、図３のダイ
ヤルパルス回路に、電流バッファ機能付きの電圧クラン
プ回路を付加した例を説明したが、電流バッファ機能付
きの電圧クランプ回路を付加するという思想は、図６や
図７を用いて説明した第２の実施例のダイヤルパルス回
路、図１７を用いて説明した第４の実施例のダイヤルパ
ルス回路など、第１のスイッチ回路２３Ｂが、電源とフ
ィルタ回路の電圧入力端子との間に設けられている回路
に対して、同様に適用することができる。
【０１４６】１−２−７．第７の実施例のダイヤルパル
ス回路上述した第５および第６の実施例のダイヤルパル
ス回路によれば、電圧クランプ回路２３ａｉや電圧クラ
ンプ回路２３ａｊを設けたので、キャパシタＣF のグラ
ンド側端子を、浮きの状態から接地した状態に変えて、
該キャパシタを充電する時、該充電を速やかに行うこと
ができた。
【０１４７】しかし、電圧クランプ回路を設けたといえ
ど、充電開始時のキャパシタＣF の端子間電圧は、キャ
パシタＣF に電荷が溜るまで、低い。そのため、第５お
よび第６の実施例のダイヤルパルス回路では、キャパシ
タＣF の充電を開始する時の電圧／電流変換回路２３ｃ
の入力電圧も低い。すると、電圧／電流変換回路２３ｃ
の出力電流も小さい。したがって、キャパシタＣF のグ
ランド側端子を、浮きの状態から接地した状態に変えた
直後は、オフフック電流が小さくなる（オフフック状態
を維持出来なくなる場合がある）。
【０１４８】これを回避する１つの方法として、第５の
実施例のダイヤルパルス回路では、第１のスイッチ回路
２３Ｂおよび電圧クランプ回路２３ａｉで構成される回
路部分の抵抗が、正論理回路２３ａａの抵抗に比べて充
分低くなるように回路を設計するのが良いと説明し、ま
た、第６の実施例のダイヤルパルス回路では、電圧クラ
ンプ回路２３ａｊのバッファ電流端子ＩO2およびグラン
ド端子間の抵抗が、正論理回路２３ａａの抵抗に比べて
充分低くなるようにするのが良いと説明した。しかし、
オフフック電流の維持をより簡易に、かつ、より確実に
行なえる方法が望まれる。
【０１４９】そこで、この第７の実施例のダイヤルパル
ス回路は、次の様な構成を有する。すなわち、図２０に
示した様に、フィルタ回路２３ａの出力端子バーＯと、
電圧／電流変換回路２３ｃの入力端子Ｖi1との間に、該
入力端子Ｖi1の電圧を下げない方向で、ダイオードＤ2
を設ける。具体的には、アノードがフィルタ回路２３ａ
の出力端子バーＯに接続され、カソードが電圧／電流変
換回路２３ｃの入力端子Ｖi1に接続されるように、ダイ
オードＤ2 を設ける。また、フィルタ回路２３ａの入力
端子Ｉと、電圧／電流変換回路２３ｃの入力端子Ｖi1と
の間に、電圧クランプ回路２３ａｋを設ける。
【０１５０】この電圧クランプ回路２３ａｋは、例え
ば、第５の実施例で説明した電圧クランプ回路２３ａｉ
と同様な２端子の回路で構成できる。または、第６の実
施例で説明した電圧クランプ回路２３ａｊと同様な電流
バッファ機能を有する回路で構成できる。しかし、ダイ
オードＤ2 を設けたので、この電圧クランプ回路２３ａ
ｋは、キャパシタＣF を充電する役割は持たない（詳細
は後述する）。
【０１５１】次に、第７の実施例のダイヤルパルス回路
の理解を深めるため、この図２０に示した第７の実施例
のダイヤルパルス回路の、主に電圧クランプ回路２３ａ
ｋとダイオードＤ2 とに関連する動作について、説明す
る。
【０１５２】キャパシタＣF の充電をする時、キャパシ
タＣF に電荷がある程度溜るまで、キャパシタＣF の端
子間電圧は低い。しかし、この第７の実施例のダイヤル
パルス回路の場合、ダイオードＤ2 の働きにより、電圧
／電流変換回路２３ｃの入力端子Ｖi1と、フィルタ回路
２３ａの出力端子バーＯとの間は分離されている。その
ため、キャパシタＣF の充電を開始する時であっても、
電圧／電流変換回路２３ｃの入力電圧は、フィルタ回路
２３ａの入力端子Ｉの電位から、電圧クランプ回路２３
ａｉのクランプ電圧を差し引いた電圧となる。したがっ
て、キャパシタＣF の充電を開始する時でも、電圧クラ
ンプ回路２３ａｋでの抵抗と、正論理回路２３ａａでの
抵抗との比に影響されずに、電圧／電流変換回路２３ｃ
の入力電圧を確保できるので、電圧／電流変換回路２３
ｃの出力電流（オフフック電流）を維持できる。
【０１５３】然も、この第７の実施例のダイヤルパルス
回路の場合、キャパシタＣF は、第１のスイッチ回路２
３Ｂおよびフィルタ回路２３ａで構成される直列回路を
経由して流れる電流によって充電される。この電流は、
第５および第６の実施例で電圧クランプ回路２３ａｉま
たは２３ａｊを経由する充電電流より小さい。
【０１５４】そのため、この第７の実施例のダイヤルパ
ルス回路によれば、第５および第６の実施例に比べ、オ
フフック電流の維持が確実になる。
【０１５５】ただし、図２０を用いて説明したダイヤル
パルス回路の場合、第１のスイッチ回路２３Ｂおよびフ
ィルタ回路２３ａを経由する電流でキャパシタＣF を充
電するので、該充電は比較的小さな電流で行なわれる。
そのため、キャパシタＣF の充電時間は、第５の実施例
や第６の実施例に比べ長くなる。
【０１５６】これを回避するため、図２１に示した様
に、図２０の構成に加えて、フィルタ回路２３ａの入力
端子と出力端子との間に、第２の電圧クランプ回路２３
ａｌと電流制限手段Ｒ（図２１では電流制限抵抗）との
直列回路を設ける構成としても良い。
【０１５７】この第２の電圧クランプ回路２３ａｌは、
例えば、第５の実施例で説明した電圧クランプ回路２３
ａｉと同様な２端子の回路で構成できる。または、第６
の実施例で説明した電圧クランプ回路２３ａｊと同様な
電流バッファ機能を有する回路で構成できる。
【０１５８】この図２１を用いて説明したダイヤルパル
ス回路によれば、第２の電圧クランプ回路２３ａｌを利
用して、キャパシタＣF を充電することができる。また
その場合の充電電流は、電流制限手段Ｒの電流制限抵抗
値を調整することにより調整できる。したがって、図２
０を用いて説明したダイヤルパルス回路に比べ、この図
２１を用いて説明したダイヤルパルス回路の方が、キャ
パシタＣF の充電電流と充電時間とを、適性化し易い。
【０１５９】なお、この第７の実施例では、図３のダイ
ヤルパルス回路に、ダイオードＤ2および電圧クランプ
回路２３ａｋ、場合によってはさらに第２の電圧クラン
プ回路２３ａｌを付加した例を説明したが、この第７の
実施例の思想は、図６や図７を用いて説明した第２の実
施例のダイヤルパルス回路など、第１のスイッチ回路２
３Ｂが、電源とフィルタ回路の電圧入力端子との間に設
けられている回路に対して、図１７を用いて説明した第
４の実施例のダイヤルパルス回路同様に適用することが
できる。
【０１６０】１−２−８．第８の実施例のダイヤルパル
ス回路 電圧／電流変換回路２３ｃの入力端子付近の浮遊容量
は、該入力端子に回路が付加される程、増える。該浮遊
容量が増えると、電圧／電流変換回路２３ｃの出力電流
をゼロにさせる動作速度が遅くなる。すると、ダイヤル
パルス波形の劣化が生じる。この第８の実施例では、こ
の問題を解決できるダイヤルパルス回路を提案する。
【０１６１】図２２は、この第８の実施例のダイヤルパ
ルス回路の１つの回路構成（第１の回路例）を示した図
である。
【０１６２】この第８の実施例の第１の回路例のダイヤ
ルパルス回路は、第１の実施例のダイヤルパルス回路の
電圧／電流変換回路２３ｃの入力端子に、ダイオードＤ
3 を、その順方向が該電圧／電流変換回路２３ｃの入力
端子の電圧を低下させる方向となる様に、さらに付加し
た回路である。すなわち、この第８の実施例の第１の回
路例のダイヤルパルス回路は、電圧／電流変換回路２３
ｃの入力端子にアノードが接続され、フィルタ回路２３
ａ内の定電流回路または大抵抗回路２３ａｂの、前記正
論理回路２３ａａの電源と接続された端子（この場合
は、第１のスイッチ回路２３Ｂ側の端子）に、カソード
が接続された、ダイオードＤ3 を、具える。
【０１６３】次に、この図２２を用いて説明した第８の
実施例の第１の回路例のダイヤルパルス回路の、主にダ
イオードＤ3 に関係する動作について説明する。
【０１６４】この第８の実施例の第１の回路例のダイヤ
ルパルス回路では、第１のスイッチ回路２３Ｂがオン状
態でかつダイヤルパルスを発生する場合は、定電流回路
または大抵抗回路２３ａｂを流れる電流は、ダイヤルパ
ルス電流の一部になる。しかしこのとき、前記ダイオー
ドＤ3 は、逆バイアスとなるので、非導通状態である。
【０１６５】次に、第１のスイッチ回路２３Ｂをオフ状
態にすると、定電流回路または大抵抗回路２３ａｂは、
第１のスイッチ回路２３Ｂを経由しての電圧を、受けな
い。すると、ダイオードＤ3 は、順方向にバイアスされ
る。また、正論理回路２３ａａの第１段目のＮＯＴ回路
（図示せず）には、電流Ｉ3 が流れている。そのため、
正論理回路２３ａａのこの第１段目のＮＯＴ回路は、電
圧／電流変換回路２３ｃの入力端子の電圧を下げるよう
に作用する。すなわち、この電流Ｉ3 は、電圧／電流変
換回路２３ｃの入力端子付近に存在する浮遊容量の電荷
を放電させるように作用する。したがって、第１のスイ
ッチ回路２３Ｂをオフした時の、電圧／電流変換回路２
３ｃの出力電流がオフする応答速度は、ダイオードＤ3
を用いない場合に比べて、早くなる。そのため、ダイヤ
ルパルスの波形改善が図れる。
【０１６６】また、図２３は、この第８の実施例のダイ
ヤルパルス回路の他の回路構成（第２の回路例）を示し
た図である。
【０１６７】この第８の実施例の第２の回路例のダイヤ
ルパルス回路は、第２の実施例の第２の回路例のダイヤ
ルパルス回路の電圧／電流変換回路２３ｃの入力端子
に、ダイオードＤ3 を、その順方向が該電圧／電流変換
回路２３ｃの入力端子の電圧を低下させる方向となる様
に、付加した回路である。すなわち、この第８の実施例
の第２の回路例のダイヤルパルス回路は、電圧／電流変
換回路２３ｃの入力端子にアノードが接続され、フィル
タ回路２３ａ内の定電流回路２３ａｆの、電流ミラー回
路２３ａｄと接続された端子に、カソードが接続され
た、ダイオードＤ3を、具える。
【０１６８】この第８の実施例の第２の回路例のダイヤ
ルパルス回路では、第１のスイッチ回路２３Ｂがオン状
態でかつダイヤルパルスを発生する場合は、定電流回路
２３ａｆを流れる電流は、ダイヤルパルス電流の一部に
なる。しかしこのとき、前記ダイオードＤ3 は、逆バイ
アスとなるので、非導通状態である。
【０１６９】次に、第１のスイッチ回路２３Ｂをオフ状
態にすると、定電流回路２３ａｆは、電流ミラー回路２
３ａｄを経由しての電流を、受けない。すると、ダイオ
ードＤ3 は順方向にバイアスされる。また、正論理回路
２３ａａの第１段目のＮＯＴ回路（図示せず）には、電
流Ｉ3 が流れている。そのため、正論理回路２３ａａの
この第１段目のＮＯＴ回路は、電圧／電流変換回路２３
ｃの入力端子の電圧を下げるように作用する。すなわ
ち、この電流Ｉ3 は、電圧／電流変換回路２３ｃの入力
端子付近に存在する浮遊容量の電荷を放電させるように
作用する。したがって、第１のスイッチ回路２３Ｂをオ
フした時の、電圧／電流変換回路２３ｃの出力電流がオ
フする応答速度は、ダイオードＤ3 を用いない場合に比
べて、早くなる。そのため、ダイヤルパルスの波形改善
が図れる。
【０１７０】１−３．スイッチブロック回路の具体例の
説明 次に スイッチブロック回路２５のいくつかの具体例お
よび動作、並びにスイッチブロック回路の詳細な回路例
についてそれぞれ説明する。
【０１７１】１−３−１．第１の実施例のスイッチブロ
ック回路（請求項１０に記載の回路） 図２４にスイッチブロック回路２５の第１の実施例の第
１の回路例を示す。ただしこの場合は、−電源端子をグ
ランドに、＋電源端子を回線入力として動作する回路例
を示している。もちろん用いるダイオード極性、電流方
向等を逆にすれば、逆の電源極性で動作する。
【０１７２】図２４に示した第１の実施例のスイッチブ
ロック回路は、制御回路５０からの第２の制御信号Ｓ2
がオン状態の場合に第２のスイッチ回路２５ａをオフさ
せる第１のオフ信号（図では第１の電流信号Ｉ1 ）、第
３のスイッチ回路２５ｂをオンさせる第１のオン信号
（図では電流信号Ｉ）およびダイヤルパルス回路２３
（図１等）への第４の制御信号Ｓ4 をそれぞれ発生する
第１のレベル変換回路２５ｃと、ダイヤルパルス回路か
らの第３の制御信号Ｓ3 がオン状態の場合に第２のスイ
ッチ回路２５ａをオンさせる第２のオン信号（図では第
２の電流信号Ｉ2 ）および、ダイヤルパルス発生時はダ
イヤルパルス補助電流をまたオフフック時には通信端末
トランスＬの交流動作を補償するためのバイアス電流
（以下、補助またはバイアス電流ともいう）をそれぞれ
発生する第２のレベル変換回路２５ｄと、第２のレベル
変換回路２５ｄの第２のオン信号によりオンし第１のレ
ベル変換回路２５ｃの第１のオフ信号によりオフする
（ただし、第１及び第２のレベル変換回路よりこれら信
号が同時に入力された場合はオフする）第２のスイッチ
回路２５ａと、第１のレベル変換回路の第１のオン信号
によりオンする第３のスイッチ回路２５ｂと、電流制限
抵抗Ｒと、第１のダイオードＤ1 と、第２のダイオード
Ｄ2 と、より構成する。ただし、第２のスイッチ回路２
５ａのコモン端子を＋電源端子にかつ出力端子をスイッ
チブロック回路２５の出力端子（第３のスイッチ回路２
５ｂとの接続点）に接続する。さらに第３のスイッチ回
路２５ｂのコモン端子ＣＯＭを−電源端子にかつ出力端
子を電流制限抵抗Ｒを通しスイッチブロック回路２５の
出力端子（第２のスイッチカイロ２５ａとの接続点）に
接続する。さらに＋電源端子と第２のレベル変換回路２
５ｄの補助またはバイアス電流出力端子ＯＵＴとの間
に、第１のダイオードＤ1 を、そのアノードが＋電源端
子側になるように接続する。さらにスイッチブロック回
路２５としての出力と第２のレベル変換回路２５ｄの補
助またはバイアス電流出力ＯＵＴとの間に、第２のダイ
オードＤ2 を、そのアノードがスイッチブロック回路２
５の出力端子側となる様に接続する。然も、このスイッ
チブロック回路でのダイオードＤ1 とダイオードＤ2 と
の関係であるが、第２のスイッチ回路２５ａがオンの
時、第２のレベル変換回路２５ｄの出力電流が第２のダ
イオードＤ2 に集中的に流れる様、第１のダイオードＤ
１の順方向電圧を第２のダイオードＤ2 の順方向電圧よ
りも高く設定しておく。これはダイオードＤ1 として、
例えばダイオードの直列個数をダイオードＤ2 より多く
した回路を用いることで実現できる。
【０１７３】この図２４を用い説明した第１の実施例の
スイッチブロック回路は以下のように動作する。
【０１７４】キャパシターＣを用いて直流カットした通
信端末トランスＬの入力端子は、スイッチブロック回路
２５の出力端子と回線グランド（−電源）端子との間に
接続する。
【０１７５】待機の状態では、制御回路５０（図１参
照）からの第２の制御信号Ｓ2 、ダイヤルパルス回路２
３からの第３の制御信号Ｓ3 共に、オフ状態（”０”入
力）である。これに応じ、第１及び第２のレベル変換回
路２５ｃ，２５ｄの出力もゼロとなる。第１及び第２の
レベル変換回路の出力ゼロに応じ、第２及び第３のスイ
ッチ回路２５ａ，２５ｂもオフ状態（オープン状態）と
なる。結果、トランスＬの入力は、”浮き”の状態（グ
ランド側は接続）となる。
【０１７６】制御回路５０からの第２の制御信号Ｓ2 が
オン状態（”１”入力）となると、第２のスイッチ回路
２５ａはオフ状態を維持し、第３のスイッチ回路２５ｂ
はオンする。その結果、トランスＬの入力端子は、回線
から切り離され、かつ、トランスの入力端子間は電流制
限抵抗Ｒを介する形で短絡される。また第１のレベル変
換回路２５ｃより図示しないダイヤルパルス回路の正論
理回路に対し、インピーダンス回路の動作状態を制御す
る信号である第４の制御信号Ｓ4 を出力する。
【０１７７】このような状態で、ダイヤルパルス回路か
らの第３の制御信号Ｓ3 がオン状態（”１”入力）にな
ると；第２のスイッチ回路２５ａは、第２の制御信号Ｓ
2 のオン状態による優先動作に支配されるのでオフ状態
を維持し（この優先動作については後に図２７に示した
詳細回路により説明する）、第３のスイッチ回路２５ｂ
は、第３の制御信号Ｓ3 には無関係なのでオン状態を維
持し、第２のレベル変換回路２５ｄの補助またはバイア
ス電流出力ＯＵＴ（定電流）がオンとなる。この電流
は、回線入力（＋電源）端子から、第１のダイオードＤ
1 を通り、回線グランド（−電源）端子に流れる。一
方、第３のスイッチ回路２５ｂがオン状態となっている
ので第２のダイオードＤ2 のアノードはグランド電位と
なっているから、第２のダイオードＤ2 には電流は流れ
ない（逆バイアス）。
【０１７８】ダイヤルパルス送信時は、制御回路５０か
らの第２の制御信号Ｓ2 をオン状態（”１”入力）に
し、トランスＬの入力端子を回線から切り離しかつトラ
ンス入力端子間を電流制限抵抗Ｒを介して短絡する。し
かも、ダイヤルパルス回路からの第３の制御信号Ｓ3 の
ＯＦＦ／ＯＮにより、第２のレベル変換回路２５ｄの出
力ｏｕｔの電流が回線間にＯＦＦ／ＯＮする（すなわち
ダイヤルパルス回路のＯＦＦ／ＯＮ電流に同相で同期す
る）。このＯＦＦ／ＯＮ電流はダイヤルパルス電流の一
部（補助電流）になる。
【０１７９】制御回路５０からの第２の制御信号Ｓ2 が
オフ状態（”０”入力）において、ダイヤルパルス回路
からの第３の制御信号Ｓ3 をオン状態（”１”入力）と
すると、Ｓ2 がオフに応じ第１のレベル変換回路２５ｃ
は出力なしとなるので第３のスイッチ回路２５ｂはオフ
状態になる。一方、Ｓ3 がオンに応じ第２のレベル変換
回路２５ｄは出力ありとなる。この結果、第２のスイッ
チ回路２５ａはオン状態、第２のレベル変換回路の第２
の補助またはバイアス電流出力ＯＵＴは、スイッチブロ
ック回路２５の出力点から、第２のダイオードＤ2 を通
し、回線グランド（−電源）へと電流を流す。なおこの
際、２つのダイオードＤ1 、Ｄ2 のアノードが第１のス
イッチ回路２５ａオン状態により短絡されるので、順方
向電圧の大きい第１のダイオードＤ1 の電流はゼロとな
る。
【０１８０】この制御の状態は、トランスＬの入力端子
が回線に接続（入力端子間の短絡は解除）されかつバイ
アス電流がスイッチブロック回路２５の出力端子からグ
ランドに流れる状態であるので、オフフック状態に相当
する。
【０１８１】ここでバイアス定電流が必要な理由につい
て説明する。オフフック信号発生およびダイヤルパルス
発生回路のＩＣ化や小型化を図る場合、スイッチブロッ
ク回路は半導体素子で構成したいところである。一方ト
ランスＬの入力は、キヤパシタＣにより直流カットされ
ている為、トランスＬには交流電流のみが流れる。ま
た、図２４の極性であると回線入力（＋電源）端子から
トランスＬに流れ込む方向の＋半波交流電流は、第２の
スイッチ回路２５ａを通り流れる。さらにその場合は、
第２のスイッチ回路２５ａには、第２のダイオードＤ2
に流れる定電流とトランスＬに流れる＋半波交流電流と
の和が流れる。ところが、第２のスイッチ回路２５ａの
スイッチング素子部を半導体素子で構成した場合、トラ
ンスＬから流れ出す方向の−半波交流電流を、第２のス
イッチ回路２５ａに逆向きに通し回線入力（＋電源）に
向けては流せない。そこでこの電流分は、第２のダイオ
ードＤ2 に流す。その結果、第２のスイッチ回路２５ａ
には、第２のダイオードＤ2に流れる定電流とトランス
Ｌに流れる−半波交流電流との差が流れるので、トラン
スＬに流れる電流を歪ませないためには、第２のレベル
変換回路２５ｄからの補助またはバイアス電流出力を、
トランスＬに流れる交流電流の最大振幅値より大きく設
定しておかなければならない。以上の動作は、一方向の
電流しか流せない半導体素子で構成した第２のスイッチ
回路２５ａに、トランスＬに流れる交流電流の振幅値よ
り大きい直流バイアス電流を予め流しておくことによ
り、第２のスイッチ回路２５ａへの実逆方向電流の発生
を防止する動作と考えても良い。
【０１８２】また、第１および第２のレベル変換回路２
５ｃ，２５ｄを設けている理由は次のようなものであ
る。
【０１８３】制御回路５０からの第２の制御信号Ｓ2 、
ダイヤルパルス回路２３からの第３の制御信号Ｓ3 さら
にスイッチブロック回路２５それぞれのグランドレベル
は一般に一致しない。また、制御信号も、電圧形式の信
号の場合と電流形式の信号の場合とがあり、また信号の
大きさも様々である。第１および第２のレベル変換回路
２５ｃ，２５ｄ各々は、以上の、グランドレベル、信号
形式、信号の大きさの異なる信号間の整合を取り、スイ
ッチ駆動信号と必要バイアス電流とを発生するインター
フェース回路として設けている。
【０１８４】従って、第１および第２のレベル変換回路
２５ｃ，２５ｄ各々は、電圧／電流変換回路、電流／電
圧変換回路、電圧増幅回路、電流増幅回路、電流折り返
し回路としての電流ミラー回路、定電流回路、定電圧回
路、フォトカップラーなどを、要求される信号の形式に
応じて適宜組み合わせて構成する。これらレベル変換回
路２５ｃ，２５ｄ各々のいくつかの具体的な回路例は、
後述のスイッチブロック回路の詳細な回路例のなかで併
せて説明する。
【０１８５】なお、図２４を用いて説明した第１の実施
例のスイッチブロック回路は以下に図２５を用いて説明
する構成（請求項１１でいう回路）としても良い。すな
わち、図２５（詳細には例えば図２９）に示したよう
に、第２のスイッチ回路２５ａのスイッチ素子をバイポ
ーラトランジスタで構成する。するとこのバイポーラト
ランジスタのべースを第２のスイッチ回路２５ａをオン
させる入力端子として使用できるので、そうする。更
に、第２のレベル変換回路２５ｄからのバイポーラトラ
ンジスタをオンさせるためのベース電流Ｉ2 を大きな値
に設定し、ダイヤルパルス補助電流または通信端末トラ
ンスの交流動作を補償するためのバイアス電流Ｉ0 とし
ての役割を兼ねさせる。さらに、バイポーラトランジス
タのベースとコレクタ間接合に、バイアス電流を流すた
めの第２のダイオードＤ2 の役割を持たせ、また、第１
のレベル変換回路２５ｃからの信号Ｉ1 によりバイポー
ラトランジスタのベースとエミッタとの間を短絡させて
バイポーラトランジスタをオフさせる回路部（詳細には
例えば図２９の抵抗Ｒ1 とトランジスタＱ2 とで構成さ
れる部分）に、ダイヤルパルス補助電流を流す第１のダ
イオードＤ1 の役割を兼ねさせる。以上により、ダイオ
ードＤ1 、Ｄ2 を削除しながらも図２４の回路と同等の
機能を持つ回路を実現できる。
【０１８６】次に、図２４を用いて説明した第１の実施
例のスイッチブロック回路の第１の回路例のいくつかの
具体例と、図２５を用いて説明した第１の実施例のスイ
ッチブロック回路の第２の回路例のいくつかの具体例に
ついて以下にそれぞれ説明する。
【０１８７】先ず図２６は、図２４を用い説明した第１
の実施例のスイッチブロック回路の第１回路例の第１具
体例のブロック図、また図２７はその詳細な回路図であ
る。
【０１８８】図２６に示したスイッチブロック回路で
は、第１のレベル変換回路２５ｃを、第２の制御信号Ｓ
2 によりオン／オフされるスイッチ手段としてのフォト
カプラー部２５ｃａと、このスイッチ手段によりオン／
オフされる定電流回路２５ｃｂとで構成してある。さら
に、第２のレベル変換回路２５ｄを、電圧／電流変換回
路２５ｄａで構成してある。以下に、図２７を参照し
て、このスイッチブロック回路の構成についてより詳細
に説明する。先ず第２のスイッチ回路２５ａを、エミッ
タが＋電源端子に接続されコレクタがスイッチブロック
回路２５の出力端子に接続されベースに第２のレベル変
換回路２５ｄのオン信号が入力されるトランジスタＱ1
と、トランジスタＱ1 をオフさせる回路部分としてのト
ランジスタＱ2 および抵抗Ｒ1 からなる回路部分とで構
成してある。ただし、トランジスタＱ2 のエミッタは＋
電源端子にかつＱ2 のコレクタはトランジスタＱ1 のベ
ースにかつＱ2 のベースは定電流回路２５ｃｂの電流入
力端子にそれぞれ接続してある。また、抵抗Ｒ1 は＋電
源とトランジスタＱ1 のベースとの間に接続してある。
また、第３のスイッチ回路２５ｂをエミッタが−電源端
子に接続されコレクタが電流制限抵抗Ｒを通してスイッ
チブロック回路２５の出力端子に接続されたトランジス
タＱ3 で構成してある。また、第１のレベル変換回路２
５ｃに含まれるフォトカプラー部２５ｃａを、フォトカ
プラーＰＣと抵抗Ｒ3 と抵抗Ｒ4 とで構成してある。た
だし、フォトカプラーＰＣのコレクタは定電流回路２３
ｃｂの電流流出端子と接続してあり、そのエミッタに抵
抗Ｒ3 および抵抗Ｒ4 各々の一端が接続してあり、抵抗
Ｒ3 の他端はトランジスタＱ3 のベースに接続してあ
り、抵抗Ｒ4 の他端は第４の制御信号Ｓ4 の出力端子と
してある。定電流回路２５ｃｂを、トランジスタＱ4 〜
Ｑ7 と抵抗Ｒ2 とからなる回路で構成してある。また、
第２のレベル変換回路２５ｄを構成している電圧／電流
変換回路２５ｄａを、トランジスタＱ8 、Ｑ9 と抵抗Ｒ
5 、Ｒ6 とで構成してある。ただし、トランジスタＱ
8 、Ｑ9 それぞれのベースに第３の制御信号Ｓ3 （ここ
では電圧形式の制御信号Ｓ31）を入力し、トランジスタ
Ｑ8 のコレクタをトランジスタＱ1 のベースに接続し、
トランジスタＱ9 のコレクタに第１および第２のダイオ
ードＤ1 、Ｄ2 それぞれのカソードを接続し、これらト
ランジスタＱ8 のエミッタは抵抗Ｒ5を介し−電源端子
に、トランジスタＱ9 のエミッタは抵抗Ｒ6 を介し−電
源端子にそれぞれ接続してある。ダイオードＤ1 のアノ
ードは＋電源端子に、ダイオードＤ2 のアノードはスイ
ッチブロック回路２５の出力端子に、それぞれ接続して
ある。
【０１８９】この第１のレベル変換回路２５ｃでは、フ
ォトカップラーＰＣをＯＮ／ＯＦＦスイッチとして使う
事により第２の制御信号Ｓ2 のグランドレベルを電気的
に分離、入力電流値の自由度を確保、出力は回線電圧に
依存しない定電流となる。
【０１９０】また第２のレベル変換回路２５ｄは、電圧
／電流変換回路方式の回路２５ｄａであって、入力され
る第３の制御信号Ｓ3 として、−電源端子をグランドと
する１Ｖ〜２Ｖの電圧信号（ここではＳ31）を想定する
回路となっている。なおスイッチブロック回路出力のグ
ランドは−電源端子を想定している。
【０１９１】（第２の制御信号Ｓ2 がオン状態での優先
動作について）ここで、この発明のオフフック信号発生
およびダイヤルパルス発生回路においては、第２のスイ
ッチ回路２５ａが第２の制御信号Ｓ2 がオン状態にて優
先的にオフ状態になる動作が行なわれると述べている。
これがどのように実現されているかについて、この図２
７に示した回路の例により、説明する。この図２７を用
いて説明したスイッチブロック回路に第３の制御信号Ｓ
3 （ここではＳ31）がオン状態で入力されるとトランジ
スタＱ8 がオンする結果、トランジスタＱ1 がオンす
る。この状態において第２の制御信号Ｓ2 が入力されて
フォトカプラーＰＣがオンするとトランジスタＱ2 のベ
ースに定電流回路２５ｃｂで設定される電流が流れトラ
ンジスタＱ2 がオンする。すると、トランジスタＱ1 の
エミッタおよびベース間が短絡されるので、トランジス
タＱ1 はオフされることになる。このような理由で、第
２の制御信号Ｓ2 がオン状態になると優先的に第２のス
イッチ回路２５ａはオフ状態になる。
【０１９２】次に、図２８は、図２５を用いて説明した
第１の実施例のスイッチブロック回路の第２回路例の第
１具体例のブロック図、また、図２９はその詳細な回路
図である。
【０１９３】この図２８、図２９に示した回路では、特
に図２９に示した通り、第２のレベル変換回路２５ｄ
を、トランジスタＱ8 と抵抗Ｒ5 とからなる電圧／電流
変換回路２５ｄａで構成してある。然も、図２６、図２
７の回路では用いていたダイオードＤ1 、Ｄ2 を、図２
５を用いて既に説明したように第２のスイッチ回路２５
ａの一部分で兼用してある。これらの点を除いては、図
２８、図２９に示した回路は基本的に図２６および図２
７を用い説明した回路と同様の構成としてある。
【０１９４】次に、図３０は、図２４を用い説明した第
１の実施例のスイッチブロック回路の第１回路例の第２
具体例のブロック図、また、図３１はその詳細な回路図
である。
【０１９５】この図３０、図３１に示した回路では、特
に図３１に示したように、第２のレベル変換回路２５ｄ
を電圧／電流変換回路２５ｄａと電流ミラー回路２５ｄ
ｂとで構成してある。また、スイッチブロック回路のグ
ランドを＋電源側とした例を示しているため、ダイオー
ドＤ1 、Ｄ2 の接続方向と、第２、第３の各スイッチブ
ロック回路２５ａ，２５ｂに備わるトランジスタのＮＰ
Ｎ型、ＰＮＰ型等の型とを図２７の場合と違えている。
それ以外は基本的に図２７に示した回路と同様な構成と
してある。また図３１に示したように、上記の電圧／電
流変換回路２５ｄａをトランジスタＱ8 と抵抗Ｒ5 とで
構成し、また電流ミラー回路２５ｄｂをトランジスタＱ
9 〜Ｑ11で構成してある。この電圧／電流変換回路２５
ｄａは、第３の制御信号Ｓ3 として、−電源をグランド
とする１〜２Ｖの電圧信号を想定した回路となってい
る。この回路例２は、スイッチブロック回路自体のグラ
ンドが＋電源端子なので、電流ミラー回路で電流折り返
しを行なっている回路になる。
【０１９６】次に、図３２は、図２５を用い説明した第
１の実施例のスイッチブロック回路の第２回路例の第２
具体例のブロック図、また図３３はその詳細な回路図で
ある。
【０１９７】この図３２、図３３に示した回路は、図３
０、図３１を用い説明した回路の構成に対し、ダイオー
ドＤ1 、Ｄ2 を、図２５を用いて既に説明したように第
２のスイッチ回路２５ａの一部分で兼用した点が相違す
る。この相違点に対応して図３３に示したように電流ミ
ラー回路２５ｄｂを、トランジスタＱ9 、Ｑ10で構成し
てある。
【０１９８】次に、図３４は、図２４を用い説明した第
１の実施例のスイッチブロック回路の第１回路例の第３
具体例のブロック図、また、図３５はその詳細な回路図
である。
【０１９９】この図３４、図３５に示した回路は、図３
０、図３１を用い説明した回路に対し、第２のレベル変
換回路２５ｄの構成と、この第２のレベル変換回路２５
ｄおよび第２のスイッチ回路２５ａ間の接続法とを違え
ている。すなわち、図３０、図３１を用い説明した回路
では第２のレベル変換回路２５ｄにおける電流ミラー回
路２５ｄｂをトランジスタＱ9 〜Ｑ11で構成していたの
に対し、この図３４、図３５に示した回路では電流ミラ
ー回路２５ｄｂをトランジスタＱ9 、Ｑ10（図３１にお
けるＱ9 、Ｑ11）で構成する。また、図３０、図３１を
用い説明した回路では電流ミラー回路２５ｄｂの出力端
子と第２のスイッチ回路２５ａのトランジスタＱ1 のベ
ースとを接続していたが、この図３４，図３５に示した
回路では電圧／電流変換回路２５ｄａのエミッタ出力を
第２のスイッチ回路２５ａのトランジスタＱ1 のベース
に接続してある。この場合の第２のレベル変換回路は、
第３の制御信号Ｓ3 として、−電源端子をグランドする
１．５〜２．５Ｖの電圧信号（制御信号Ｓ32）を想定し
ている。この図３４、図３５を用い説明した回路は図３
０、３１を用い説明した回路に比べ部品点数が減らせ
る。
【０２００】次に、図３６は、図２４を用い説明した第
１の実施例のスイッチブロック回路の第１回路例の第４
具体例のブロック図、また、図３７はその詳細な回路図
である。
【０２０１】この図３６、図３７に示した回路例は、第
３の制御信号Ｓ3 が電流形式の制御信号である場合を想
定した回路である。第３の制御信号Ｓ3 が電流形式であ
る場合、これを図中Ｓ33で示す。第３の制御信号Ｓ3 が
電流形式である場合はいままでの回路例で必要としてい
た電圧／電流変換回路２５ｄａは用いずに済む。しか
も、スイッチブロック回路のグランドが＋電源側の例な
ので、電流形式の第３の制御信号Ｓ3 は電流ミラー回路
で受けるだけで済む。そこでこの図３７は図３１に示し
た回路例から、電圧／電流変換回路２５ｄａを削除した
例を示している。電流ミラー回路２５ｄｂは、入力電流
レベルに応じ、適宜な電流増幅を行う。
【０２０２】なお、電流形式の第３の制御信号Ｓ33を得
たい場合の回路は、ダイヤルパルス回路に設ける電圧／
電流変換回路として、例えば図３８に示したような電圧
／電流変換回路２３ｃを用いれば良い。すなわち、基本
的には既に説明した電圧／電流変換回路２３ｃの構成を
有するが、２段目のトランジスタＱ4 のコレクタを＋電
源端子に接続することなくコレクタが電流形式の第３の
制御信号Ｓ33の出力点となっている回路とすれば良い。
なおこの図３８に示した電圧／電流変換回路では、電流
形式、電圧形式それぞれの第３の制御信号Ｓ31〜Ｓ33を
得ることができる。
【０２０３】次に、図３９は、図２４を用い説明した第
１の実施例のスイッチブロック回路の第１回路例の第５
詳細回路図である。具体的には、この図３９に示した回
路例では、第２のスイッチ回路２５ａを、抵抗Ｒ1 と抵
抗Ｒa と、トランジスタＱ１、Ｑ２、Ｑａ（抵抗Ｒa を
大抵抗値にし、トランジスタＱa を省略することも可）
とで構成してある。すなわち、いままで説明してきた第
２のスイッチ回路２５ａの構成に抵抗Ｒa とトランジス
タＱa とを追加した構成としてある。ただし、トランジ
スタＱa は、そのエミッタを抵抗Ｒa を介して＋電源端
子に接続しかつそのベースおよびコレクタをトランジス
タＱ2 のベースにそれぞれ接続してある。また、第３の
スイッチ回路２５ｂを、抵抗Ｒb とトランジスタＱ3 、
Ｑb とで構成する。すなわち、いままでの第３のスイッ
チ回路２５ｂの構成に加え抵抗Ｒb とトランジスタＱb
とを追加した構成としてある。ただし、トランジスタＱ
bは、そのエミッタを抵抗Ｒb を介して−電源端子に接
続しかつそのベース及びコレクタをトランジスタＱ3 の
ベースに接続してある。それ以外の構成は、図２６、図
２７を用い説明した第１の実施例のスイッチブロック回
路（その１）の具体例と同様の構成としてある。もちろ
ん、ダイオードＤ1 、Ｄ2 や第２及び第３のスイッチ回
路２５ａ，２５ｂのトランジスタのＰＮ極性を反転して
＋電源をグランドとすることにより、第１及び第２のレ
ベル変換回路として、図３１に示した詳細回路例２や、
図３５に示した詳細回路例３や、図３７に示した詳細回
路例４に示した各第１及び第２のレベル変換回路を用い
ることも可能である。
【０２０４】第２のスイッチ回路２５ａに、抵抗Ｒa と
トランジスタＱa と加える（抵抗Ｒａを大抵抗値にし、
トランジスタＱａを省略も可）ことにより、第１のレベ
ル変換回路２５ｃの”０”出力時の第１の出力端子のリ
ーク分電流による第１のスイッチ回路２５ｃの誤動作を
防止できる。また、第１及び第２のスイッチ回路に、抵
抗Ｒa 、Ｒb とトランジスタＱa 、Ｑb とを付加する
と、これら回路のスイッチ動作がシャープになる。
【０２０５】なお、図２５で説明した点すなわちダイオ
ードＤ1 、Ｄ2 を省略する代わりに、その機能を第２の
スイッチ回路２５ａの一部分で兼用させる構成を前提に
すれば、第１の実施例のスイッチブロック回路（その
２）の回路例１（図２９参照）、回路例２（図３３）等
にも、この図３９を用い説明した第１および第２のスイ
ッチ回路の構成を当然適用できる。
【０２０６】ただし、上述した抵抗Ｒa 、Ｒb とトラン
ジスタＱa 、Ｑb とを付加する方法は、ＣＲ素子を付加
して第２及び第３のスイッチ回路のスイッチ動作を緩や
かに行わせて、サージ発生を防止しようとする後述する
第２及び第３のスイッチブロック回路の例に対しては、
適用できない。
【０２０７】上述した第１の実施例のスイッチブロック
回路それぞれは、これを上述したダイヤルパルス回路と
回線とに並列接続して、オフフック信号及びダイヤルパ
ルス発生回路を構成できるものである。そしてこれらス
イッチブロック回路によれば、以下のような効果が得ら
れる。
【０２０８】（１）トランスＬの入力を適性に回線から
切り離すことができるので、オフフック信号あるいはダ
イヤルパルス信号となる時の大電流の主要部分は、本ス
イッチブロック回路に流れない。そのため、第２および
第３のスイッチ回路は小電力素子を用いないで済む（モ
ノリシックＩＣ化が容易）。
【０２０９】（２）トランスＬの入力を適性に回線に対
し接続／切断することができるので、ダイヤルパルス回
路をオンさせて回線間の電圧を低下させた状態で、トラ
ンスＬの入力と回線との接続／切断ができる。そのた
め、トランスＬの入力へのサージ侵入を軽減できる。
【０２１０】（３）トランスＬの入力を短絡する場合、
トランスＬの入力直流カット用キャパシターＣの放電
を、電流制限抵抗Ｒを通し緩やかに行える。そのため、
トランスＬの入力へのサージ侵入を軽減できる。
【０２１１】１−３−２．第２の実施例のスイッチブロ
ック（請求項１３に記載の回路） 次に、スイッチブロック回路の第２の実施例について説
明する。この第２の実施例のスイッチブロック回路の特
徴は第１のレベル変換回路２５ｃにある。
【０２１２】図４０は第２の実施例のスイッチブロック
回路の詳細な回路例を示した図である。ここでは、図３
７を用いて説明した第４詳細回路中の第１のレベル変換
回路２５ｃに対し変更を加えた回路構成例を示してあ
る。すなわち、図４０の回路では、フォトカプラー部２
５ｃａのスイッチング素子であるフォトカプラＰＣの出
力端子間（コレクタ−エミッタ間）にキャパシターＣF
と抵抗ＲF との直列回路２５ｃｃを並列接続するという
変更を加えてある。なおここでは図３７を用い説明した
回路に、キャパシターＣF と抵抗ＲF との直列回路を追
加する例で説明しているが、この考え方は、図２６〜図
３５を用い説明した各スイッチブロック回路いずれにも
適用出来る。
【０２１３】この第２の実施例のスイッチブロック回路
は次のような効果を奏する。第１の実施例のスイッチブ
ロック回路の場合は、トランスＬの入力端子を回線から
切断し入力端子間を短絡する動作時には、過渡的に流れ
るキャパシターＣの放電電流を、電流制限抵抗Ｒにより
低く押える事ができ、通信系へのサージの発生を防止で
きる。しかし、トランスＬの入力端子間短絡を解放して
トランスＬの入力端子を回線に接続する過渡動作時は、
電流制限抵抗Ｒが電流経路とならず、回線間電圧により
電荷を蓄えた回線間容量に直接トランスＬの入力端子が
接続されることになり、大きな充電電流による通信系へ
のサージ発生の危険性が出てくる。
【０２１４】これに対しこの第２の実施例のスイッチブ
ロック回路のように、ＯＮ／ＯＦＦスイッチ２５ｃａ
（ここではフォトカプラＰＣ）の出力端子間に、ＣＲ回
路を接続しておいてＯＮ／ＯＦＦスイッチ２５ｃａをオ
フすなわち第２の制御信号Ｓ2をオフ状態にすると、今
までこのＯＮ／ＯＦＦスイッチ２５ｃａに流れていた電
流は、この付加したＣＲ回路２５ｃｃに流れるようにな
る。付加ＣＲ回路２５ｃｃに流れる電流は、当初は前記
の接続定電流回路２５ｃｂで決まる電流が流れるが、や
がて前記の付加ＣＲ時定数で決まる減衰電流となるの
で、第１のレベル変換回路２５ｃの出力電流も、前記の
減衰電流に従って減衰する。この結果、付加ＣＲ回路２
５ｃｃを付けなかった時に比べ、第２のスイッチ回路２
５ａはゆっくりとオンし、第３のスイッチ回路２５ｂは
ゆっくりとオフするようになる。したがって、トランス
Ｌの入力は、過渡時に第１及び第２のスイッチ回路の過
渡時抵抗を介し緩やかに回線に接続されていく事になる
から、サージの発生を防止できる。
【０２１５】１−３−３．第３の実施例のスイッチブロ
ック回路（請求項１４に記載の回路） 上述の第２の実施例のスイッチブロック回路ではフォト
カプラＰＣの出力端子間にキャパシタと抵抗との直列回
路を設けていたが、これの代わりに、図４１に示したよ
うなトランジスタＱc 、ダイオードＤおよびキャパシタ
ＣF からなるミラーキャパシタと抵抗ＲF とで構成した
直列回路をフォトカプラＰＣの出力端子（コレクタ−エ
ミッタ）間に設けても良い。この場合も第２の実施例の
スイッチブロック回路と同様の効果が得られる。また、
キヤパシタ部分をミラー回路化した分、キャパシターＣ
F の値を１／βに低容量化できる。ここでβはトランジ
スタＱc のエミッタ接地電流増幅率である。
【０２１６】１−３−４．第４の実施例のスイッチブロ
ック回路（請求項１５、１６に記載の回路） 図４２に第４の実施例のスイッチブロック回路の回路図
を示した。ただし、図４２はこの第４の実施例の思想を
図３３に示した回路に適用した例としてある。この第４
の実施例のスイッチブロック回路は、第１のレベル変換
回路２５ｃのスイッチング素子であるフォトカプラＰＣ
の出力端子間に、キヤパシタＣF および抵抗ＲF の直列
回路２５ｃｃと、ツェナーダイオード付き非線形電流ア
ンプ２５ｃｄとをそれぞれ付加した点を特徴とするもの
である。ここで、ツェナーダイオード付き非線形電流ア
ンプ２５ｃｄは、抵抗Ｒ6 とトランジスタＱ11、Ｑ12と
で構成され入力電流が大きくなると電流ゲインも大きく
なる非線形電流アンプ部分と、その入力に直列接続した
ツェナーダイオードＤｚとで構成したものである。この
ツェナーダイオード付き非線形電流アンプ２５ｃｄは、
ツェナーダイオードＤｚの耐圧以上の入力電圧のみで動
作する。この非線形電流アンプ２５ｃｄ（詳細は後述）
の入力端子とコモン端子を、フォトカプラＰＣの出力端
子間に、接続する。更に、この非線形電流アンプ２５ｃ
ｄの電流流入（または流出）出力を、第１のレベル変換
回路内の定電流回路２５ｃｂの電流が流出（ｏｒ流入）
するとこの定電流回路２５ｃｂ定電流値が減少する入力
点（ここでは図４２中のＱ4 とＱ6 との接続点）に接続
する。
【０２１７】なお、図４２ではこの第４の実施例の考え
を図３３に示した回路に適用した例であったが、この第
４の実施例の考えは図２６〜図３７に示した各回路のい
ずれにも適用できる。
【０２１８】この第４の実施例のスイッチブロック回路
の場合も、上記第２の実施例、第３の実施例同様にトラ
ンスＬの入力端子と回線（電源）との接続／切断を、ゆ
っくり行うことができるので、サージ発生を抑制でき
る。さらにこの場合は次の様な独特の効果が得られる。
【０２１９】上述の第２の実施例や第３の実施例のスイ
ッチブロック回路では、局側が行う回線絶縁試験時等の
２００Ｖをこえる高電圧が、フォトカップラーＰＣに並
列接続したＣＲ回路のキャパシターＣF にも加わるの
で、このキャパシターＣF は、これに耐える耐圧が必要
になる。これに対しこの第４の実施例のスイッチブロッ
ク回路は、付加した非線形電流アンプ２５ｃｄがツェナ
ーダイオードＤz を有するので、このツェナーダイオー
ドＤz のツェナー電圧を、局側からの通常の給電電圧よ
り若干高めに設定しておくことができる。
【０２２０】ツェナーダイオードＤz のツェナー電圧を
上記のごとく設定しておいた場合、付加した非線形電流
アンプ２５ｃｄは、通常の回線電圧内では、同非線形電
流アンプ２５ｃｄ内のツェナーダイオードＤｚがオンせ
ず動作状態とならない為、無視できる。ただし、付加Ｃ
Ｒ回路は所定通り動作する。
【０２２１】一方、待機時に行われる回線間絶縁試験時
に回線間電圧が上昇すると、第１のレベル変換回路２５
ｃ内の定電流回路２５ｃｂは上昇電圧をトリガーとして
オンとなり、付加ＣＲ回路２５ｃｃのキャパシターＣF
を充電していく。ただしキャパシターＣF の充電電圧
が、付加非線形電流アンプ２５ｃｄのツェナーダイオー
ドＤｚのツェナー電圧に達すると、前記付加非線形電流
アンプ２５ｃｄが動作を始め、又、前記キャパシターＣ
F の端子間電圧をツェナー電圧にクランプする。
【０２２２】付加非線形電流アンプ２５ｃｄが動作を始
めると、その出力電流は、第１のレベル変換回路２５ｃ
内の定電流回路２５ｃｂの定電流値を減ずる様に動作す
る。すなわち非線形電流アンプ２５ｃｄと第１のレベル
変換回路２５ｃ内の定電流回路２５ｃｂとを組み合わせ
た、更に小さい電流値でバランスする新たな定電流ルー
プ回路が動作を開始する事になる。
【０２２３】新定電流ループ回路の動作により、第１の
レベル変換回路２５ｃに流れる電流（ツェナーダイオー
ドＤｚに流れる電流も）は、新バランス電流値に向かい
減少していく。
【０２２４】新バランス電流値を、絶縁試験をクリアで
き、ツェナー電圧も維持できる値に設定しておく事によ
り、付加ＣＲ回路に印加される電圧をツェナー電圧値以
下に制限する事と、絶縁試験をクリアする事とを両立で
きる。
【０２２５】また、図４３に示したように、図４２で用
いていた付加ＣＲ回路２５ｃｃの代わりに、トランジス
タＱc 、ダイオードＤおよびキャパシタＣF からなるミ
ラーキャパシタと抵抗ＲF とで構成した直列回路２５ｃ
ｅを用いるようにしても良い。キヤパシタ部分をミラー
回路化する事により、キャパシターＣF の値を１／β
に、低容量化できる。ここでβはトランジスタＱc のエ
ミッタ接地電流増幅率である。
【０２２６】この第４の実施例のスイッチブロック回路
では、第２の実施例のスイッチブロック回路の効果に加
えて、（１）付加ＣＲ回路のキャパシターＣF をそれ程
高耐圧なものとしないで済む（要高耐圧化を防止でき
る）、（２）特に図４３の回路では付加ＣＲ回路のキャ
パシターＣF を低容量化できる、という効果が得られ
る。
【０２２７】２．第２の実施の形態（請求項６〜９の説
明） 上述の第１の実施の形態のオフフック信号およびダイヤ
ルパルス発生回路２０では、第４の制御信号Ｓ4 により
動作状態が変化するフィルタ回路２３ａを設けていた。
しかし、局側給電方式が定電圧定抵抗方式でかつ回線間
距離が回線間電圧を一定値以上に確保できる距離の場合
がある。例えば図３の回路例で考えれば、該回路中の電
圧／電流変換回路２３ｃの出力電流Ｉｏを一定にするよ
うに負帰還回路または電圧クランプ回路２３ｄが充分動
作できる短距離回線である。このような前提条件下にお
いては、ダイヤルパルス回路２３はオン時において定電
流特性（オフフック時の交流信号に対する高インピーダ
ンスの確保が可能な特性）を示す。そもそもキャパシタ
ＣF を設けた主たる目的は、定電流回路２３ａｃや、負
帰還回路または電圧クランプ回路２３ｄが動作出来なく
なる長距離回線条件（回線間の電圧が低下する）におい
て、抵抗Ｒ6 とでローパスフィルタを構成し、さらに電
圧／電流変換回路２３ｃとで疑似インダクタンスを構成
することにより、オフフック信号としての直流電流の確
保と、交流信号に対する高インピーダンスとの両立を図
るものであった。前述の回線長を短距離に限定した条件
下では、キャパシタＣF を削除しても、負帰還回路また
は電圧クランプ回路２３ｄの効果により、電圧／電流変
換回路２３ｃが定電流特性となるため、オフフック信号
としての直流電流確保と、交流信号に対する高インピー
ダンスとの両立が図れる。そしてキャパシタを含まなけ
れば、ダイヤルパルス時等は速いスイッチングが可能に
なる。この第２の実施の形態のオフフック信号発生およ
びダイヤルパルス発生回路はその例である。
【０２２８】図４４はこの第２の実施の形態のオフフッ
ク信号およびダイヤルパルス発生回路３０の基本的な構
成を説明するブロック図であり、図１に対応する図であ
る。
【０２２９】この第２の実施の形態のオフフック信号お
よびダイヤルパルス発生回路３０（以下、第２の実施の
形態の信号発生回路３０ともいう）では、第１の実施の
形態で用いていたインピーダンス回路２３Ａの代わり
に、全波整流回路２１の出力端子間に接続され、電圧を
印加すると定電流が流れる定電流回路ブロック２３Ｙを
具えたことを特徴とするものである。以下、具体的に説
明する。ただし、この第２の実施の形態の信号発生回路
３０においてスイッチブロック回路２５は上述の第１の
実施の形態にて説明した各種のスイッチブロック回路を
そのまま用いることができるのでその説明を省略する。
したがって、ここでは第２の実施の形態の信号発生回路
３０におけるダイヤルパルス回路２３Ｘのいくつかの具
体的な回路例についてのみ説明する。
【０２３０】図４５は、第２の実施の形態の信号発生回
路３０におけるダイヤルパルス回路の第１回路例を示し
たブロック図である。
【０２３１】この第２の実施の形態のダイヤルパルス回
路の第１回路例は、第１のスイッチ回路２３Ｂと、定電
流回路２３ｙａと抵抗Ｒ6 とを直列に具えている。さら
にこの第１の回路例は、入力電圧に応じた電流Ｉ0 を出
力する電圧／電流変換回路２３ｃと、この電圧／電流変
換回路２３ｃの出力電流を一定値以下に保つための負帰
還回路または電圧クランプ回路２３ｄとを具えている。
この第１の回路例の場合、この発明でいう定電流小ブロ
ック２３ｙを、定電流回路２３ｙａと抵抗Ｒ6とで構成
している。なお、抵抗Ｒ6 は、定電流回路２３ｙａが飽
和動作状態になった際でも定流小ブロック２３ｙの定電
流動作を補償するためのものであるから、必須でない場
合もある（以下の各例において同じ）。或は、その逆に
定電流小ブロック２３ｙを、簡単化のため、大きな抵抗
値とした抵抗Ｒ6 で構成する場合があっても良い（以下
の図４６等参照）。また、図４５の第１回路例では第１
のスイッチ回路を、＋電源端子と定電流回路２３ｙａと
の間に設けているが、第１のスイッチ回路２３ｂと定電
流回路２３ｙａの接続順序の入れ換えは可能である。こ
の第１の回路例は、ちょうど、第１の実施の形態におい
て図３を用いて説明したダイヤルパルス回路から、正論
理回路２３ａａ、定電流回路または大抵抗回路２３ａ
ｂ、ダイオードＤ1 およびキャパシタＣF を削除した構
成の回路となっている。
【０２３２】図４６（Ａ）、図４６（Ｂ）、図４７、図
４８（Ａ）、図４８（Ｂ）に、第２の実施の形態のダイ
ヤルパルス回路の第１の回路例の詳細な回路例をそれぞ
れ示した。なお、これらの回路例は第１の実施の形態の
信号発生回路２０において説明したダイヤルパルス回路
での定電流回路等を用い構成されているから、その詳細
な説明はここでは省略する。
【０２３３】また、図４９は、第２の実施の形態の発生
回路３０におけるダイヤルパルス回路の第２回路例を示
したブロック図である。
【０２３４】この第２の実施の形態のダイヤルパルス回
路の第２回路例では、コモン端子が第１のスイッチ回路
に接続され電流入力端子および出力端子を持つ電流ミラ
ー回路２３ｙｂと、前記電流入力端子と−電源との間に
接続された定電流回路２３ｙａと、電流ミラー回路２３
ｙｂの電流出力端子に接続された抵抗Ｒ6 とで、定電流
小ブロック２３ｙを構成している。それ以外は、図４５
に示した第１回路例と同様に電圧／電流変換回路２３ｃ
および負帰還回路または電圧クランプ回路２３ｄを具え
ている。この回路例２は、ちょうど、第１の実施の形態
において図７を用いて説明したダイヤルパルス回路か
ら、正論理回路２３ａｅ、ダイオードＤ1およびキャパ
シタＣF を削除した構成の回路となっている。
【０２３５】図５０（Ａ）、図５０（Ｂ）に、第２の実
施の形態のダイヤルパルス回路の第２回路例の詳細な回
路例をそれぞれ示した。なお、これらの回路例は第１の
実施の形態の信号発生回路２０において説明したダイヤ
ルパルス回路での電流ミラー回路や定電流回路等を用い
構成されているから、その詳細な説明はここでは省略す
る。
【０２３６】また、図５１は、第２の実施の形態の信号
発生回路３０におけるダイヤルパルス回路の第３の回路
例を示したブロック図である。
【０２３７】この第２の実施の形態のダイヤルパルス回
路の第３の回路例は、図４９に示した第２の回路例に対
し、第１のスイッチ回路２３Ｂの位置を変更したもので
ある。すなわち、電流ミラー回路の入力端子に接続され
る回路系内の所定位置に第１のスイッチ回路２３Ｂを設
け、かつ、定電流小ブロック２３ｙの入力端子を＋電源
端子に直接接続した構成の回路例である。この図５１の
場合は、電流ミラー回路２３ｙｂのコモン端子を＋電源
端子に接続し、かつ、第１のスイッチ回路２３Ｂを定電
流回路２３ｙａと−電源端子との間に設けた例である。
もちろん、第１のスイッチ回路２３Ｂと定電流回路２３
ｙａとは直列回路であるので、これらの順序を入れ換え
ても良い。それ以外は、図４５，図４９に示した回路同
様に電圧／電流変換回路２３ｃおよび負帰還回路または
電圧クランプ回路２３ｄを具えている。この第３の回路
例は、ちょうど、第１の実施の形態において図１４を用
いて説明したダイヤルパルス回路から、正論理回路２３
ａｅ、ダイオードＤ1 およびキャパシタＣF を削除した
構成の回路となっている。
【０２３８】図５２（Ａ）、図５２（Ｂ）に、第２の実
施の形態のダイヤルパルス回路の第３の回路例の詳細な
回路例をそれぞれ示した。なお、これらの回路例の詳細
な説明はここでは省略する。
【０２３９】この第２の実施の形態の信号発生回路３０
では、ダイヤルパルス回路２３Ｘを定電流回路ブロック
２３Ｙと第１のスイッチ回路２３Ｂとを含む回路として
いる。こうした場合でも回線間電圧が一定値以上あり、
電圧／電流変換回路２３ｃ（図４５，４９，５１参照）
の出力電流Ｉｏを一定にするように、負帰還回路又は電
圧クランプ回路２３ｄが動作可能状態にある時は、ダイ
ヤルパルス回路としてのオン時の端子間は定電流特性
（オフフック時の高交流インピーダンスの確保が可能）
を示す。したがってキヤパシタＣF を用いずともダイヤ
ルパルス回路を交流信号に対し高インピーダンス状態に
し得る。そしてキャパシターＣF を含まなければ、速い
スイッチングが可能（ダイヤルパルス時）である。
【０２４０】従って、局側給電が定電圧定抵抗方式であ
り、回線間電圧が一定値以上確保できる短距離回線に接
続する端末回路用としてであれば、キャパシターＣF を
含まない第２の実施の形態のダイヤルパルス回路（図４
４）で良い事になる。キャパシタＣF は外付け部品であ
ることが多い。この第２の実施の形態の信号発生回路３
０によればキャパシタＣF を不要とできる分、外付け部
品数を減らすことができる。
【０２４１】３．第３の発明の説明 次に、第１の発明のオフフック信号およびダイヤルパル
ス発生回路に比べて、回路を構成する素子数を低減でき
るオフフック信号およびダイヤルパルス発生回路の発明
（第３の発明）の実施の形態について、説明する。
【０２４２】図５４は、この第３の発明のオフフック信
号およびダイヤルパルス発生回路１００（以下、信号発
生回路１００ともいう）の構成を説明する図である。た
だし、説明の都合上、通信端末トランスＬおよび直流カ
ット用キャパシタＣと、制御装置２００とを、ダイヤル
パルス発生回路１００と共に図示してある。
【０２４３】この制御回路２００は、例えば電話機或は
ノーリンギング通信端末装置に内蔵されている。この制
御回路２００は、信号発生回路１００に所定動作をさせ
るための第１の制御信号Ｓ1 、第５の制御信号Ｓ5 およ
び第７の制御信号Ｓ7 を、信号発生回路１００に、出力
する。なお以下の実施の形態では、信号発生回路１００
に所定動作をさせるための第６の制御信号Ｓ6 は、信号
発生回路１００内で生成される例を述べる。しかし、こ
の第６の制御信号Ｓ6 を、制御回路２００が発生する場
合があっても良い。
【０２４４】この信号発生回路１００は、通信端末トラ
ンスＬおよびこれに直列に接続され直流をカットするキ
ャパシタＣを有したトランス部２１０と、電話回線１１
との間に設けられる。
【０２４５】この信号発生回路１００は、オフフック信
号またはダイヤルパルスを形成するための第１の制御信
号Ｓ1 が入力された場合はオフフック信号またはダイヤ
ルパルスを電話回線１１を介し局側に送る。そして、こ
の第３の発明の特徴として、この信号発生回路１００
は、以下の各回路(X) 〜(Z) を具える。
【０２４６】(X).電話回線の回線電圧を全波整流する全
波整流回路２１。
【０２４７】(Y).全波整流回路２１の出力端子＋−間に
接続されていて、インピーダンス回路１１０と、第１の
制御信号Ｓ1 によりオン／オフされる第１のスイッチ回
路２３Ｂとを含むダイヤルパルス回路１３０。ただし、
このインピーダンス回路１１０は、第５の制御信号Ｓ5
に同期して与えられ、この第５の制御信号Ｓ5 の信号レ
ベルを当該ダイヤルパルス回路１３０に適合したレベル
に変換して得られた第６の制御信号Ｓ6 がオン状態の場
合は、インダクタンス成分を持つ状態で動作し、該第６
の制御信号Ｓ6 がオフ状態の場合は無インダクタンス性
の状態で動作する。また、このインピーダンス回路１１
０に流れる電流は、第１のスイッチ回路２３Ｂによりオ
ン／オフされる。
【０２４８】(Z).全波整流回路２１の出力端子＋−間に
接続されている第４のスイッチ回路１４０および第５の
スイッチ回路１５０からなる直列回路を含むスイッチブ
ロック回路１６０。ただし、この第５のスイッチ回路１
５０にトランス部２１０が並列に接続される。また第４
のスイッチ回路１４０は、該回路１４０に第５の制御信
号Ｓ5 が入力された場合にオンとなってトランス部２１
０と電話回線１１とを接続する。また、第５のスイッチ
回路１５０は、該回路１５０に第７の制御信号Ｓ7 が入
力されかつ第４のスイッチ回路１４０に第５の制御信号
Ｓ5 が入力された場合に、前記通信端末トランスＬの交
流動作を保証するバイアス電流を第４のスイッチ回路１
４０に流す。また、この第５のスイッチ回路１５０は、
該回路１５０に第７の制御信号Ｓ7 が入力されかつ第５
の制御信号Ｓ5 が第４のスイッチ回路１４０に入力され
ていない場合にトランス部２１０の入力端子Ｔ1 ，Ｔ2
間を短絡する。
【０２４９】この信号発生回路１００は、次の様に、動
作させることができる。信号発生回路１００に第５の制
御信号Ｓ5 が入力されていない時（論理レベルがローレ
ベルの時）、第４のスイッチ回路１４０はオフである。
また、信号発生回路１００に第７の制御信号Ｓ7 が入力
されていない時（論理レベルがローレベルの時）、第５
のスイッチ回路１５０はオフである。したがって、第５
および第７の制御信号Ｓ5 ，Ｓ7 がいずれも入力されな
い時、トランスＬの入力端子間は開放となり、かつ、ト
ランスＬと回線とは非接続の状態になる。したがって、
電話機は待機状態になる。また、第６の制御信号Ｓ6
は、第５の制御信号Ｓ5 に同期する信号である。そのた
め、待機状態では、第６の制御信号Ｓ6 もオフ状態なの
で、インピーダンス回路１１０は無インダクタンス性を
示す。
【０２５０】待機状態にある信号発生回路１００に、オ
フフック信号を発生させるためには、第１の制御信号Ｓ
1 をオン状態にする。また、オフフック信号を発生して
いる状態の信号発生回路１００に、ダイヤルパルスを発
生させるためには、第１の制御信号Ｓ1 をダイヤル数に
応じてオフ／オンさせる。
【０２５１】一方、通話信号や局から送られる通話可能
の信号等の交流信号を、この信号発生回路１００で扱う
ためには、第５の制御信号Ｓ5 および第７の制御信号Ｓ
7 をそれぞれ入力する（オン状態すなわちハイレベルに
する）。これにより、第５のスイッチ回路１５０は第４
のスイッチ回路にバイアス電流を流す。また、第４のス
イッチ回路１４０は、トランスＬと、回線とを接続す
る。したがって、交流信号をトランスＬに流せる。
【０２５２】この第３の発明の信号発生回路１００によ
れば、スイッチブロック回路１６０の第５のスイッチ回
路１５０に、通信端末トランスの入力端子を短絡させる
機能と、第４のスイッチ回路１４０にバイアス電流を流
す機能とを持たせた。そのため、スイッチブロック回路
１６０を構成する素子数を第１の発明に比べて低減でき
る。さらに、第３の発明では、ダイヤルパルス回路１３
０は、第６の制御信号Ｓ6 がオフ状態の場合に無インダ
クタンス性の状態で動作する。そのため、第６の制御信
号Ｓ6 を受ける回路をＮＯＴ回路で実現できる。一方、
第１の発明では、ダイヤルパルス回路２３（図１参照）
は、第４の制御信号Ｓ4 がオン状態の場合に無インダク
タンス性の状態で動作する。そのため、第４の制御信号
Ｓ4 を受ける回路を、２段のＮＯＴ回路で実現する必要
があった。したがって、第３の発明の方が第１の発明に
比べて、ダイヤルパルス回路を構成する素子数を低減で
きる。これらの点から、第３の発明によれば、オフフッ
ク信号およびダイヤルパルス発生回路を構成する素子数
を第１の発明に比べ低減することができる。
【０２５３】次に、これらダイヤルパルス回路１３０お
よびスイッチブロック回路１６０の具体的な構成につい
て、順次に説明する。
【０２５４】ただし、以下の説明で用いる図では、第１
の発明の信号発生回路２０が有していた構成成分と同様
な構成成分については第１の発明で用いた番号と同じ番
号を付して示し、その重複する説明を省略することがあ
る。
【０２５５】３−１．ダイヤルパルス回路の具体例 ３−１−１．第１の実施例 図５５は、第３の発明の第１の実施例のダイヤルパルス
回路のブロック図である。
【０２５６】この図５５に示したダイヤルパルス回路１
３０は、図３を用いて説明したダイヤルパルス回路を一
部変更した回路である。すなわち、図５５に示したダイ
ヤルパルス回路１３０は、図３を用いて説明したフィル
タ回路２３ａの代わりに、新たなフィルタ回路１３１を
具える。
【０２５７】この新たなフィルタ回路１３１は、定電流
回路２３ａｃと高抵抗Ｒ6 との直列回路と、キャパシタ
ＣF と、ダイオードＤ1 と、定電流回路または大抵抗２
３ａｂと、ＮＯＴ回路１３１ａとを具える。
【０２５８】定電流回路２３ａｃと高抵抗Ｒ6 との直列
回路は、フィルタ回路１３１の電圧入力端子ＶｉＦと出
力端子Ｖｏの間に接続されている。この定電流回路２３
ａｃは、電圧が印加されると定電流を流す回路である。
ただし、定電流回路２３ａｃは、省略される場合（短絡
される）があつても良い。
【０２５９】ＮＯＴ回路１３１ａは、入力端子、出力端
子およびグランド端子を有する。このＮＯＴ回路１３１
ａのグランド端子は、インピーダンス回路１３０のグラ
ンド端子と接続され、入力端子は前記第６の制御信号の
入力端子とされる。
【０２６０】キャパシタＣF は、フィルタ回路１３１の
出力端子ＶｏとＮＯＴ回路１３１ａの出力端子との間に
接続されている。
【０２６１】ダイオードＤ1 は、そのカソードがフィル
タ回路１３１の出力端子Ｖｏに接続され、そのアノード
がＮＯＴ回路１３１ａの出力端子に接続されている。
【０２６２】なお、ＮＯＴ回路１３１ａは、例えば、図
６０に示した様に、ベースに抵抗ＲB が接続されたＮＰ
Ｎトランジスタで構成出来る。
【０２６３】３−１−２．第２の実施例 図５６は、第３の発明の第２の実施例のダイヤルパルス
回路のブロック図である。
【０２６４】この図５６に示したダイヤルパルス回路１
３０は、図６を用いて説明したダイヤルパルス回路を一
部変更した回路である。すなわち、図５６に示したダイ
ヤルパルス回路１３０は、図６を用いて説明したフィル
タ回路２３ａの代わりに、新たなフィルタ回路１３２を
具える。
【０２６５】この新たなフィルタ回路１３２は、電流ミ
ラー回路２３ａｄと、定電流回路２３ａｆと抵抗Ｒ6 と
の直列回路と、キャパシタＣF と、ダイオードＤ1 と、
ＮＯＴ回路１３１ａとを具える。
【０２６６】電流ミラー回路２３ａｄのコモン端子ＣＯ
Ｍは、フィルタ回路１３２の電圧入力端子ＶｉＦに接続
されている。
【０２６７】定電流回路２３ａｆと抵抗Ｒ6 との直列回
路は、電流ミラー回路２３ａｄの入力端子Ｉとフィルタ
回路１３２の出力端子Ｖｏとの間に接続されている。こ
の定電流回路２３ａｆは、これに電圧が入力されると定
電流を流す回路である。ただし、定電流回路２３ａｆを
省略する場合（短絡する場合）があっても良い。
【０２６８】ＮＯＴ回路１３１ａは、入力端子、出力端
子およびグランド端子を有する。このＮＯＴ回路１３１
ａのグランド端子は、インピーダンス回路１３０のグラ
ンド端子と接続され、ＮＯＴ回路１３１ａの入力端子は
前記第６の制御信号の入力端子とされる。ＮＯＴ回路１
３１ａの出力端子は、電流ミラー回路２３ａｄの出力端
子Ｏと接続されている。
【０２６９】キャパシタＣF は、フィルタ回路１３２の
出力端子ＶｏとＮＯＴ回路１３１ａの出力端子との間に
接続されている。
【０２７０】ダイオードＤ1 は、そのカソードがフィル
タ回路１３２の出力端子Ｖｏに接続され、そのアノード
がＮＯＴ回路１３１ａの出力端子に接続されている。
【０２７１】３−１−３．第３の実施例 図５７は、第３の発明の第３の実施例のダイヤルパルス
回路１３０のブロック図である。
【０２７２】この図５７に示したダイヤルパルス回路１
３０は、図７を用いて説明したダイヤルパルス回路を一
部変更した回路である。すなわち、図５７に示したダイ
ヤルパルス回路１３０は、図７を用いて説明したフィル
タ回路２３ａの代わりに、新たなフィルタ回路１３３を
含む。
【０２７３】この新たなフィルタ回路１３３は、電流ミ
ラー回路２３ａｄと、定電流回路または大抵抗２３ａｆ
と、高抵抗Ｒ6 と、キャパシタＣF と、ダイオードＤ1
と、ＮＯＴ回路１３１ａとを具える。
【０２７４】電流ミラー回路２３ａｄのコモン端子ＣＯ
Ｍは、フィルタ回路１３３の電圧入力端子ＶｉＦに接続
されている。
【０２７５】高抵抗Ｒ6 は、電流ミラー回路２３ａｄの
出力端子Ｏとフィルタ回路１３３のの出力端子Ｖｏとの
間に接続されている。
【０２７６】ＮＯＴ回路１３１ａは入力端子、出力端子
およびグランド端子を有する。このＮＯＴ回路１３１ａ
のグランド端子はインピーダンス回路１３０のグランド
端子と接続され、入力端子は第６の制御信号の入力端子
とされる。
【０２７７】定電流回路または大抵抗２３ａｆは、ＮＯ
Ｔ回路１３１ａの出力端子と電流ミラー回路２３ａｄの
入力端子Ｉとの間に接続されている。
【０２７８】キャパシタＣF は、フィルタ回路１３３の
出力端子ＶｏとＮＯＴ回路１３１ａの出力端子との間に
接続されている。
【０２７９】ダイオードＤ1 は、そのカソードがフィル
タ回路１３３の出力端子Ｖｏに接続され、そのアノード
がＮＯＴ回路１３１ａの出力端子に接続されている。
【０２８０】３−１−４．第４の実施例 図５８は、第３の発明の第４の実施例のダイヤルパルス
回路１３０のブロック図である。
【０２８１】この図５８に示したダイヤルパルス回路１
３０は、図５６を用いて説明した第２の実施例のダイヤ
ルパルス回路を一部変更した回路である。すなわち、第
１のスイッチ回路２３Ｂを、電流ミラー回路２３ａｄの
入力端子Ｉに接続される回路系内の、該入力端子に入力
される電流をオン／オフできる任意の位置に設け、か
つ、フィルタ回路１３４の電圧入力端子ＶｉＦを、＋電
源端子に接続した構成の回路である。図５８の例では、
第１のスイッチ回路２３Ｂは、電流ミラー回路２３ａｄ
の入力端子Ｉと、定電流回路２３ａｆとの間に接続され
ている。
【０２８２】３−１−５．第５の実施例 図５９は、第３の発明の第５の実施例のダイヤルパルス
回路１３０のブロック図である。
【０２８３】この図５９に示したダイヤルパルス回路１
３０は、図５７を用いて説明した第３の実施例のダイヤ
ルパルス回路を一部変更した回路である。すなわち、第
１のスイッチ回路２３Ｂを、電流ミラー回路２３ａｄの
入力端子Ｉに接続される回路系内の、該入力端子に入力
される電流をオン／オフできる任意の位置に設け、か
つ、フィルタ回路１３４の電圧入力端子ＶｉＦを、＋電
源端子に接続した構成の回路である。図５９の例では、
第１のスイッチ回路２３Ｂは、電流ミラー回路２３ａｄ
の入力端子Ｉと、定電流回路２３ａｆとの間に接続され
ている。
【０２８４】上述した第３の発明の第１〜第５の実施例
のダイヤルパルス回路それぞれは、キャパシタＣF のグ
ランド側端子をグランドに接続するか浮きにするかの論
理レベルが、第１の発明の場合と反対であることを除い
ては、第１の発明のダイヤルパルスと同様に動作する。
すなわち、第６の制御信号Ｓ6 がオン状態（ハイレベル
状態）の時、この第３の発明のダイヤルパルス回路１３
０はインダクタンス性を持つ状態になり、第６の制御信
号がオフ状態（ローレベル状態）の時、無インダクタン
ス性の状態になる。
【０２８５】３−２．スイッチブロック回路の具体例 図６１は、第３の発明の実施例のスイッチブロック回路
１６０の、ブロック図である。ただし、ダイヤルパルス
回路１３０およびトランス部２１０も併せて示してあ
る。
【０２８６】この実施例のスイッチブロック回路１６０
は、第４のスイッチ回路１４０および第５のスイッチ回
路１５０に加えて、第１のインタフェース回路１７０
と、第２のインタフェース回路１８０とを具える。
【０２８７】これら第１および第２のインタフェース回
路１７０，１８０を設けた理由は、制御回路２００から
出力される制御信号を第４のスイッチ回路１４０や第５
のスイッチ回路１５０に適合する信号に変換するためで
ある。詳細には、第１の発明で第１および第２のレベル
変換回路２５ｃ，２５ｄを設けた理由と同様である。
【０２８８】第１のインタフェース回路１７０は、第７
の制御信号を受ける。そして、第７の制御信号Ｓ7 と同
期するかつ前記第５のスイッチ回路１５０に適合する第
８の信号Ｓ8 を前記第５のスイッチ回路に出力する。第
２のインタフェース回路１８０は、第５の制御信号を受
ける。そして、第５の制御信号Ｓ5 と同期するかつ第４
のスイッチ回路１４０に適合する第９の信号Ｓ9 を第４
のスイッチ回路１４０に出力する。さらにこの第２のイ
ンタフェス回路１８０は、第５の制御信号Ｓ5に同期す
る第６の制御信号Ｓ6 も生成する。
【０２８９】次に、第４のスイッチ回路１４０、第５の
スイッチ回路１５０、第１のインタフェース回路１７０
および第２のインタフェース回路１８０それぞれの詳細
回路例について説明する。
【０２９０】図６２は、これら各回路１４０〜１８０の
具体的な回路図である。
【０２９１】第４のスイッチ回路１４０は、例えば、Ｎ
ＰＮトランジスタＴｒと、そのベースおよびエミッタ間
に設けた抵抗Ｒで構成する。ＮＰＮトランジスタとし
て、複数個のＮＰＮトランジスタをダーリントン接続し
たトランジスタ群を用いる場合があっても良い（図６
７、図６８参照）。
【０２９２】第５のスイッチ回路１５０は、例えば、電
流ミラー回路で構成する。ただし、この電流ミラー回路
は、そのコモン端子が、全波整流回路の出力端子の一
端、ここでは＋電源端子に接続される。さらにその入力
端子Ｉが、第７の制御信号によってオン／オフされる定
電流回路、ここでは第１のインタフェース回路１７０に
接続される。さらに、その出力端子Ｏが、第４のスイッ
チ回路１４０のＮＰＮトランジスタのコレクタに接続さ
れる。
【０２９３】第１のインタフェース回路１７０は、第７
の制御信号Ｓ7 でオン／オフされる例えば定電流回路で
構成する。
【０２９４】第２のインターフェース回路１８０は、第
５の制御信号Ｓ5 でオン／オフされる例えば定電流回路
で構成する。定電流回路の出力を、第４のスイッチ回路
１４０のＮＰＮトランジスタのベースに接続する。
【０２９５】この図６２に示した回路の動作について説
明する。第７の制御信号Ｓ7 が入力されると、第１のイ
ンタフェース回路１７０を構成する定電流回路に電流が
流れるので、第５のスイッチ回路１５０を構成する電流
ミラー回路の入力側トランジスタに電流が流れる。これ
に応じこの電流ミラー回路は出力端子Ｏに電流を流そう
とする。この時、第４のスイッチ回路１４０がオン状態
であると、第４のスイッチ回路１４０を経由する電流経
路が形成されるので、該出力端子Ｏに電流が流れる。こ
の電流は第４のスイッチ回路のバイアス電流になる。
【０２９６】一方、第４のスイッチ回路１４０がオフ状
態であると、第５のスイッチ回路１５０である電流ミラ
ー回路では、出力端子側の電流経路が無いので、該電流
ミラー回路の出力トランジスタが飽和動作をする。その
結果、トランスＬの入力端子間は、この出力トランジス
タによって、短絡される。これらのことから、第５のス
イッチ回路１５０を電流ミラー回路で構成すると、この
発明でいう第５のスイッチ回路１５０の機能が得られる
ことが理解できる。
【０２９７】なお、第５のスイッチ回路１５０として、
電流ミラー回路の代わりに、入力電流が設定値以上にな
ると増幅率が急速に低下する電流増幅回路を用いても良
い。 ３−３．第３の発明の他の実施例 ３−３−１．この第３の発明の信号発生回路１００に具
わるダイヤルパルス回路に、第１の発明の第４〜第５の
実施例のダイヤルパルス回路の思想を、付加しても良
い。すなわち、ダイヤルパルス回路にキャパシタ放電回
路や電圧クランプ回路等を付加する思想は、この第３の
発明にも適用出来る。以下、これについて説明する。
【０２９８】図６３は、図５５を用いて説明したダイヤ
ルパルス回路に、第１の発明で説明したキャパシタ放電
回路２３ａｇ、電圧クランプ回路２３ａｋ、第２の電圧
クランプ回路２３ａｌと充電制限抵抗Ｒとの直列回路、
逆流防止ダイオードＤ2 およびスピードアップダイオー
ドＤ3 の少なくとも１つを付加する場合の説明図であ
る。
【０２９９】第３の発明の場合、ダイヤルパルス回路に
スピードアップダイオードＤ3 、すなわち電圧／電流変
換回路２３ｃの入力端子付近の浮遊容量に蓄積される電
荷を逃がすダイオードを付加する時は、該電荷を放電す
るための定電流回路又は大抵抗２３ａｍを、フィルタ回
路１３１の適所（この場合は端子ＶｉＦとグランド端子
との間）に設ける必要がある。それ以外、すなわち、キ
ャパシタ放電回路２３ａｇ、キャパシタ放電回路２３ａ
ｈ、電圧クランプ回路２３ａｋ、第２の電圧クランプ回
路２３ａｌと充電制限抵抗Ｒとの直列回路、または逆流
防止ダイオードＤ2 を設ける場合は、第１の発明で説明
した場合と同様に、これらをダイヤルパルス回路に接続
すれば良い。
【０３００】また、図６４（Ａ），（Ｂ）は、キャパシ
タＣF を充電する時の速度を高めるための電圧クランプ
回路２３ａｉまたは、電流バッファ機能を有した電圧ク
ランプ回路２３ａｊを設ける例を特に示した図である。
図６４を用意した理由は、図６３での、電圧クランプ回
路２３ａｋ，２３ａｌと、電圧クランプ回路２３ａｉ，
２３ａｊとの違いを明確にするためである（詳細は、第
１の発明の第５〜第７実施例のダイヤルパルス回路の説
明参照）。
【０３０１】なお、キャパシタ放電回路を付加する思想
は、図５６〜図５９に示したダイヤルパルス回路にも適
用できる。また、電圧クランプ回路および逆流防止ダイ
オードＤ2 を付加する思想は、図５６、図５７の様に第
１のスイッチ回路２３Ｂが、電源とフィルタ回路２３ａ
の電圧入力端子との間に設けられている回路に対して適
用できる。図６３の例では、第２の定電流回路または大
抵抗２３ａｍを特別に設けたが一端がフィルタ回路１３
１のグランドに接続され他端が第１のスイッチ回路２３
Ｂでオン／オフされる定電流回路または大抵抗が存在す
るならば、スピードアップダイオードＤ3 は、電圧／電
流変換回路２３ｃの入力Ｖｉ１と、該定電流回路または
大抵抗の該オン／オフされる端子との間に接続すればよ
い。好適例を図６６に示す。但し動作の説明は後述す
る。
【０３０２】３−３−２．この第３の発明では、フィル
タ回路１３１内のキャパシタＣF のグランド側端子は、
ＮＯＴ回路１３１ａの出力端子のレベルがローになった
時に、接地される。また、キャパシタＣF のグランド側
端子が接地されている時は、キャパシタＣF に交流信号
が流れるようにする必要がある。ところが、ＮＯＴ回路
１３１ａは、典型的には半導体素子で構成される。半導
体素子は一方向にしか電流を流せない。すると、ＮＯＴ
回路１３１ａの出力端子のレベルがローになっている間
は、ＮＯＴ回路に、キャパシタＣF の交流動作を補償す
るためのバイアス電流を流す必要がある。そこで、図５
５に示した定電流回路又は大抵抗２３ａｂや、図５６に
示した電流ミラー回路２３ａｄは、このバイアス電流を
生成していた。また、このバイアス電流は、ＮＯＴ回路
１３１ａの出力がローレベルの時はこのＮＯＴ回路１３
１ａの出力端子に流れた。また、ＮＯＴ回路１３１ａの
出力がハイレベルとなってキャパシタＣF のグランド側
端子が浮きの状態になった時は、上記バイアス電流は、
キャパシタＣF を放電させ、該放電終了後は、該バイア
ス電流がダイオードＤ1 に流れてキャパシタＣF を短絡
する役割を果たしていた。
【０３０３】しかし、キャパシタ放電回路２３ａｇまた
は２３ａｈを設けた場合は、ＮＯＴ回路１３１ａの出力
がハイレベル（第６の制御信号Ｓ6 がローレベル）の
時、キャパシタＣF は、キャパシタ放電路２３ａｇ又は
２３ａｈにより、プラスの充電電荷を放電させられ、そ
の後もプラスの電荷が蓄積しないよう保たれる。すると
ＮＯＴ回路１３１ａの出力がハイレベルの時に、前記バ
イアス電流がゼロであれば、ダイオードＤ1 を省略する
ことができる。この実施例は、これを実現するための実
施例である。
【０３０４】図６５（Ａ）および（Ｂ）は、ダイオード
Ｄ1 を省略できる信号発生回路を実現するためのダイヤ
ルパルス回路の回路図である。
【０３０５】このダイヤルパルス回路は、先の実施例で
説明したフィルタ回路１３１〜１３５の代わりに、新た
なフィルタ回路１３６を具える。
【０３０６】この新たなフィルタ回路１３６は、定電流
回路２３ａｃと高抵抗Ｒ6 との直列回路と、ＮＯＴ回路
１３１ａと、キャパシタＣF と、バイアス回路２３ａｎ
と、キャパシタ放電回路２３ａｇ（２３ａｈタイプも
可）とを具える。
【０３０７】定電流回路２３ａｃと高抵抗Ｒ6 との直列
回路は、フィルタ回路１３６の電圧入力端子ＶｉＦと出
力端子Ｖｏとの間に接続されている。この定電流回路２
３ａｃは電圧が印加されると定電流を流す定電流回路で
ある。ただし、この定電流回路２３ａｃを省略（短絡）
する場合があっても良い。
【０３０８】ＮＯＴ回路１３１ａは、入力端子、出力端
子およびグランド端子を有する。このＮＯＴ回路１３１
ａのグランド端子はインピーダンス回路１１０のグラン
ド端子と接続され、その入力端子が第６の制御信号Ｓ6
の入力端子とされる。
【０３０９】キャパシタＣF は、１３６フィルタ回路の
出力端子ＶｏとＮＯＴ回路１３１ａの出力端子との間に
接続されている。
【０３１０】バイアス回路２３ａｎは、ＮＯＴ回路１３
１ａの出力がローレベルの時のみ、キャパシタＣF に交
流信号が流れることを補償するためのバイアス電流をＮ
ＯＴ回路１３１ａの出力端子に流す回路である。このバ
イアス回路２３ａｎは、任意好適な回路で構成できる。
【０３１１】図６５（Ａ）に示した回路では、バイアス
回路２３ａｎは、制御信号Ｓ6 に同相で同期した電圧信
号ＶB と、定電流回路又は大抵抗２３ａｂとで構成して
いる。ＮＯＴ回路１３１ａの出力がハイレベルの時に、
前記バイアス電流ＩB がゼロとなる。このため、ダイオ
ードＤ1 を省略できる。図６５（Ｂ）に示した回路で
は、制御信号Ｓ6 が入力された時（ハイレベルの時）の
み、外部からＮＯＴ回路１３１ａの出力端子に、バイア
ス電流ＩB を供給する。
【０３１２】ＮＯＴ回路１３１ａをバイポーラトランジ
スタで構成する場合は、制御信号Ｓ6 を電流信号とし、
かつ該電流信号の電流レベルを大きく（前記バイアス電
流ＩB と同レベル）設定しておけば、図６５（Ｂ）に示
したＩB を用いずとも、図６５（Ｂ）の回路と同等の効
果が得られる。
【０３１３】３−３−３．図６６は、ダイオードＤ1 を
省略し、かつ、スピードアップダイオードＤ3 を設ける
ダイヤルパルス回路の好適な回路例を示した図である。
この回路例は、第３の発明の信号発生回路の実用化に好
ましい。
【０３１４】この回路例では、バイアス回路２３ａｎ
を、定電流回路又は大抵抗２３ａｂとダイオードＤ4 と
の直列回路と、ダイオードＤ5 とを含む回路で構成す
る。
【０３１５】定電流回路又は大抵抗２３ａｂとダイオー
ドＤ4 との直列回路は、フィルタ回路１３７の電圧入力
端子ＶｉＦと、ＮＯＴ回路１３１ａとの間に接続されて
いる。ただし、これらは、ダイオードＤ4 のカソードが
ＮＯＴ回路１３１ａの出力端子と接続されるように、配
置してある。
【０３１６】ダイオードＤ5 は、定電流回路又は大抵抗
２３ａｂとダイオードＤ4 との接続点およびフィルタ回
路１３７のグランド端子間に接続してある。ただし、フ
ィルタ回路１３７のグランド端子にカソードが接続され
るように、このダイオードＤ5 は、配置してある。しか
も、ダイオードＤ5 は、ダイオードＤ4 に比べて、順方
向動作開始電圧（順方向バイアスで導通状態となる開始
電圧）が高いダイオードを用いる。このようなダイオー
ドＤ5 は、例えば、ダイオードＤ4 を直列に複数接続す
ることで実現できる。
【０３１７】また、スピードアップダイオードＤ3 、す
なわち電圧／電流変換回路２３ｃの入力端子付近の浮遊
容量に蓄積される電荷を逃がすダイオードＤ3 は、定電
流回路又は大抵抗２３ａｂの、第１のスイッチ回路２３
Ｂでオン／オフされる端子（フィルタ回路１３７の電圧
入力端子ＶｉＦ）と、電圧／電流変換回路２３ｃの入力
端子Ｖｉ１との間に、接続されている。ただし、そのカ
ソードが電圧入力端子ＶｉＦ側になるように、接続され
ている。
【０３１８】キャパシタＣF と、キャパシタ放電回路２
３ａｇとが並列接続されて、これらはフィルタ回路１３
７の出力端子Ｖ0 と、ＮＯＴ回路１３１ａの出力端子と
の間に接続されている。
【０３１９】この図６６に示した回路は、次の様に動作
する。制御信号Ｓ6 が入力されると（ハイレベル状態の
時）、定電流回路又は大抵抗２３ａｂの電流は、ダイオ
ードＤ4 およびＮＯＴ回路１３１ａ流れる。したがっ
て、ＮＯＴ回路にバイアス電流を流せる。また、制御信
号Ｓ6 が入力されないと（ローレベル状態の時）、定電
流回路又は大抵抗２３ａｂの電流は、ダイオードＤ5 を
流れる。また、電圧／電流変換回路２３ｃの入力端子付
近の浮遊容量に蓄積される電荷は、Ｄ3 および定電流回
路又は大抵抗２３ａｂを経由してグランドに至る。これ
らのことから、この図６６に示した回路は、ＮＯＴ回路
１３１ａへのバイアス電流の供給と、スピードアップと
いう２つの機能を、果たすことが理解できる。
【０３２０】３−３−４．図６７および図６８それぞれ
は、第３の発明の信号発生回路のより詳細な回路図であ
る。
【０３２１】特に図６７の回路例は、図６６を用いて説
明した回路であって、かつ、キャパシタ放電回路を、制
御Ｓ6 により制御されるキャパシタ放電回路２３ａｇで
構成した回路である。然も、逆流防止ダイオードＤ2
を、トランジスタの一部のｐｎ接合で構成した回路であ
る。すなわち、逆流防止ダイオードＤ2 を、図６７中の
トランジスタＱa のエミッタ−ベース接合で構成してい
る。ただし、この図６７の回路例では、図６６に示して
いた定電流回路２３ａｃは、短絡されている（省略され
ている）。
【０３２２】また、図６８の回路例は、図６６を用いて
説明した回路であって、かつ、キャパシタ放電回路を、
キャパシタＣF のグランド側端子の電位がフィルタ回路
１３７のグランド電位に比べて所定電位差以上低くなっ
た時にキャパシタＣF の電荷を自動的に放電する回路２
３ａｈで構成した回路である。ただし、この図６８の回
路例では、図６６に示していた定電流回路２３ａｃは、
短絡されている（省略されている）。
【０３２３】図６７および図６８では、回路の主要構成
成分に、いままでの説明で用いた番号を同様に付してあ
る。したがって、図６７および図６８に示した回路の動
作は、いままでの説明と同様であるので、その説明は省
略する。
【０３２４】なお、図６７、図６８それぞれにおいて、
トランスＬの入力端子間に接続された抵抗Ｒt は、トラ
ンスＬの交流動作を補償するためのバイアス電流レベル
が複数必要な時接続されるものである。このＲt の代わ
りに定電流回路を用いても良い。第５のスイッチ回路１
５０は、この抵抗Ｒt と協同して、次の様な作用を示
す。
【０３２５】既に説明した様に、この第３の発明では、
第５のスイッチ回路１５０がバイアス電流を形成する機
能を有する。したがって、この図６７、図６８の回路例
では、第４のスイッチ回路１４０に流れるバイアス電流
として、抵抗Ｒt による第１のバイアス電流が得られ
る。さらに、第５のスイッチ回路１５０がバイアス回路
として動作した場合は、上記の第１のバイアス電流およ
び第５のスイッチ回路１５０で形成されるバイアス電流
が足されて生じる第２のバイアス電流が得られる。した
がって、図６７、図６８の各回路例では、２種類のバイ
アス電流が得られる。
【０３２６】上記のように複数レベルのバイアス電流が
得られるということは、例えば以下ようなシステムで重
要になる。複数の通信端末装置が同一電話回線に並列に
接続されていて、かつ、これら通信端末装置が局側から
同時に呼ばれてその後にいずれか１つの通信端末装置が
特定されて該装置が局側と応答するシステム、例えば、
ノーリンギング通信端末群を有したシステムでは、応答
端末が特定されるまでの受信を抵抗Ｒt による第１のバ
イアス電流で行なう。そして、特定された通信端末との
応答は上記の第２のバイアス電流で行なう。したがっ
て、複数レベルのバイアス電流が得られる、この第３の
発明のオフフフック信号およびダイヤルパルス発生回路
は、この点でも有用である。
【０３２７】なお、この出願の各発明は上述の各実施の
形態に何ら限定されるものではなく、多くの変形および
変更を加えることができる。
【０３２８】上述においては、各回路をバイポーラトラ
ンジスタで構成する例を説明したが、各回路を電界効果
トランジスタで構成する場合があっても良い。そうする
場合でかつ第３の発明の場合、ＮＯＴ回路はオープンド
レインのＦＥＴとするのが良い。
【０３２９】また、第３の発明を実施する場合、ＮＯＴ
回路１３１ａの入力端子に入力する第６の制御信号Ｓ6
として、ローレベルからハイレベルに変化する時間が比
較的長い波形の信号を用いるのが良い。すなわち、単位
時間あたりの電圧変化ｄＶ／ｄｔが小さい信号を用いる
のが良い。こうすると、キャパシタＣF のグランド側端
子をグランドに接続する時、該接続がゆっくり行なわれ
る。するとトランスＬと回線との接続／接続断が緩やか
に行われる。そのため該接続／接続断時にトランスＬに
流れる過渡電流のピーク値を低く抑えることができるの
で、交流信号系への雑音発生を軽減できる。
【０３３０】
【発明の効果】上述した説明から明らかなようにこの出
願の第１の発明によれば、電話回線と通信端末トランス
との間に設けられ、オフフック信号またはダイヤルパル
スを形成するための第１の制御信号が入力された場合は
オフフック信号またはダイヤルパルスを前記電話回線を
介し局側に送り、第２の制御信号が入力された場合は前
記通信端末トランスを保護する状態を形成する、オフフ
ック信号およびダイヤルパルス発生回路において、(A).
電話回線の回線電圧を全波整流する全波整流回路と、
(B).所定のインピーダンス回路と前記第１の制御信号に
よりオン／オフされる第１のスイッチ回路とを含む所定
のダイヤルパルス回路と、(C).第２のスイッチ回路およ
び第３のスイッチ回路からなる直列回路を含みこれらス
イッチ回路に前記通信端末トランスが接続される所定の
スイッチブロック回路とを具える。
【０３３１】ダイヤルパルス回路が全波整流回路の出力
端子間に接続されているため、ダイヤルパルス発生時に
必要な大電流はダイヤルパルス回路側のみに流せる。従
って、小電力素子はダイヤルパルス回路側で１個用いれ
ば良いことになるので小電力素子の個数を従来より減ら
せる。
【０３３２】さらに第２のスイッチ回路は回線と通信端
末トランスとを必要に応じ切り離すことを可能にする。
そのため、ダイヤルパルス回路を先ずオンさせて回線抵
抗等を利用して回線間電圧を低下させた後に第２のスイ
ッチ回路をオンまたはオフさせるという動作により、通
信端末トランスと回線との接続／切断動作が可能にな
る。回線電圧を低くした状態で回線とトランスとの接続
／切断が出来ると、その分、通信端末トランスの入力へ
のサージ侵入を軽減することができる。
【０３３３】また、駆動方法の発明（第２の発明）によ
れば、所定のステップにより第１および第２の制御信号
をオン／オフさせて第１〜第３のスイッチ回路を巧みに
オン／オフする。このため、回線と通信端末トランスと
を接続するときと、切断するときそれぞれで、ダイヤル
パルス回路に先ず電流が流されるので回線電圧は回線抵
抗の影響でその分低くなる。そして、このように回線電
圧が低くなった状態の回線に通信端末トランスは接続さ
れ、または、このように回線電圧が低くなった状態の回
線から通信端末トランスは切り離される。したがって、
回線電圧が低くなった分、接続／切断時に発生するサー
ジを軽減できる。
【０３３４】また、この出願の他の発明（第３の発明）
のオフフック信号またはダイヤルパルス発生回路は、通
信端末トランスＬおよびこれに直列に接続され直流をカ
ットするキャパシタＣを有したトランス部と、電話回線
との間に設けられ、第１の制御信号Ｓ1 が入力された場
合はオフフック信号またはダイヤルパルスを電話回線を
介し局側に送り、かつ、以下の各回路(X) 〜(Z) を具え
る。
【０３３５】(X).電話回線の回線電圧を全波整流する全
波整流回路。
【０３３６】(Y).全波整流回路の出力端子間に接続され
ていて、インピーダンス回路と、第１の制御信号Ｓ1 に
よりオン／オフされる第１のスイッチ回路とを含む所定
のダイヤルパルス回路。
【０３３７】(Z).全波整流回路２１の出力端子間に接続
されている第４のスイッチ回路および第５のスイッチ回
路からなる直列回路を含む所定のスイッチブロック回
路。
【０３３８】この第３の発明のオフフック信号及びダイ
ヤルパルス発生回路によれば、第５のスイッチ回路に、
通信端末トランスの入力端子を短絡させる機能と、第４
のスイッチ回路にバイアス電流を流す機能とを持たせ
た。そのため、スイッチブロック回路を構成する素子数
を第１の発明に比べて低減できる。さらに、この第３の
発明では、ダイヤルパルス回路は、第６の制御信号がオ
フ状態の場合に無インダクタンス性の状態で動作する。
そのため、第６の制御信号を受ける回路をＮＯＴ回路で
実現できる。したがって、この第３の発明では、第１の
発明に比べて、ダイヤルパルス回路を構成する素子数を
低減できる。これらの点から、第３の発明によれば、オ
フフック信号およびダイヤルパルス発生回路を構成する
素子数を第１の発明に比べ低減することができる。
【図面の簡単な説明】
【図１】第１の実施の形態のオフフック信号およびダイ
ヤルパルス発生回路の基本構成の説明図である。
【図２】駆動方法の発明の説明に供するタイムチャート
である。
【図３】第１の実施例のダイヤルパルス回路を示した図
である。
【図４】第１の実施例のダイヤルパルス回路の第１詳細
回路例を示した図である。
【図５】第１の実施例のダイヤルパルス回路の第２詳細
回路例を示した図である。
【図６】第２の実施例のダイヤルパルス回路の第１回路
例を示した図である。
【図７】第２の実施例のダイヤルパルス回路の第２回路
例を示した図である。
【図８】第２の実施例のダイヤルパルス回路の第１回路
例の第１詳細回路例を示した図である。
【図９】第２の実施例のダイヤルパルス回路の第１回路
例の第２詳細回路例を示した図である。
【図１０】第２の実施例のダイヤルパルス回路の第１回
路例の第３詳細回路例を示した図である。
【図１１】第２の実施例のダイヤルパルス回路の第１回
路例の第４詳細回路例を示した図である。
【図１２】第２の実施例のダイヤルパルス回路の第２回
路例の第１詳細回路例を示した図である。
【図１３】第２の実施例のダイヤルパルス回路の第２回
路例の第２詳細回路例を示した図である。
【図１４】第３の実施例のダイヤルパルス回路を示した
図である。
【図１５】第３の実施例のダイヤルパルス回路の第１詳
細回路例を示した図である。
【図１６】第３の実施例のダイヤルパルス回路の第２詳
細回路例を示した図である。
【第１７】第４の実施例のダイヤルパルス回路を示した
図である。
【第１８】第５の実施例のダイヤルパルス回路を示した
図である。
【第１９】第６の実施例のダイヤルパルス回路を示した
図である。
【第２０】第７の実施例のダイヤルパルス回路の第１回
路例を示した図である。
【第２１】第７の実施例のダイヤルパルス回路の第２回
路例を示した図である。
【図２２】第８の実施例のダイヤルパルス回路の第１回
路例を示した図である。
【第２３】第８の実施例のダイヤルパルス回路の第２回
路例を示した図である。
【図２４】第１の実施例のスイッチブロック回路の第１
回路例を示した図である。
【図２５】第１の実施例のスイッチブロック回路の第２
回路例を示した図である。
【図２６】第１の実施例のスイッチブロック回路の第１
回路例のブロック図による第１具体例を示した図であ
る。
【図２７】第１の実施例のスイッチブロック回路の第１
回路例の第１詳細回路例を示した図である。
【図２８】第１の実施例のスイッチブロック回路の第２
回路例のブロック図による第１具体例を示した図であ
る。
【図２９】第１の実施例のスイッチブロック回路の第２
回路例の第１詳細回路例を示した図である。
【図３０】第１の実施例のスイッチブロック回路の第１
回路例のブロック図による第２具体例を示した図であ
る。
【図３１】第１の実施例のスイッチブロック回路の第１
回路例の第２詳細回路例を示した図である。
【図３２】第１の実施例のスイッチブロック回路の第２
回路例のブロック図による第２具体例を示した図であ
る。
【図３３】第１の実施例のスイッチブロック回路の第２
回路例の第２詳細回路例を示した図である。
【図３４】第１の実施例のスイッチブロック回路の第１
回路例のブロック図による第３具体例を示した図であ
る。
【図３５】第１の実施例のスイッチブロック回路の第１
回路例の第３詳細回路例を示した図である。
【図３６】第１の実施例のスイッチブロック回路の第１
回路例のブロック図による第４具体例を示した図であ
る。
【図３７】第１の実施例のスイッチブロック回路の第１
回路例の第４詳細回路例を示した図である。
【図３８】ダイヤルパルス回路の電圧／電流変換回路の
第２回路例を示した図である。
【図３９】第１の実施例のスイッチブロック回路の第１
回路例の第５詳細回路例を示した図である。
【図４０】第２の実施例のスイッチブロック回路の詳細
回路例を示した図である。
【図４１】ミラーキャパシタを用いたＣＲ回路を示した
図である。
【図４２】第４の実施例のスイッチブロック回路の第１
回路例を示した図である。
【図４３】第４の実施例のスイッチブロック回路の第２
回路例を示した図である。
【図４４】第２の実施の形態のオフフック信号およびダ
イヤルパルス発生回路の基本構成の説明図である。
【図４５】第２の実施の形態のダイヤルパルス回路の第
１回路例を示した図である。
【図４６】（Ａ）、（Ｂ）それぞれは、第２の実施の形
態のダイヤルパルス回路の第１回路例の第１詳細回路例
を示した図である。
【図４７】第２の実施の形態のダイヤルパルス回路の第
１回路例の第２詳細回路例を示した図である。
【図４８】（Ａ）、（Ｂ）それぞれは、第２の実施の形
態のダイヤルパルス回路の第１回路例の第３詳細回路例
を示した図である。
【図４９】第２の実施の形態のダイヤルパルス回路の第
２回路例を示した図である。
【図５０】（Ａ）、（Ｂ）それぞれは、第２の実施の形
態のダイヤルパルス回路の第２回路例の詳細回路例を示
した図である。
【図５１】第２の実施の形態のダイヤルパルス回路の第
３回路例を示した図である。
【図５２】（Ａ）、（Ｂ）それぞれは、第２の実施の形
態のダイヤルパルス回路の第３回路例の詳細回路例を示
した図である。
【図５３】従来技術の説明図である。
【図５４】第３の発明のオフフック信号およびダイヤル
パルス発生回路を説明する図である。
【図５５】第３の発明の第１の実施例のダイヤルパルス
回路を示した図である。
【図５６】第３の発明の第２の実施例のダイヤルパルス
回路を示した図である。
【図５７】第３の発明の第３の実施例のダイヤルパルス
回路を示した図である。
【図５８】第３の発明の第４の実施例のダイヤルパルス
回路を示した図である。
【図５９】第３の発明の第５の実施例のダイヤルパルス
回路を示した図である。
【図６０】ＮＯＴ回路の説明図である。
【図６１】第３の発明の実施例のスイッチブロック回路
を示した図である。
【図６２】第３の発明でのスイッチブロック回路の回路
例を示した図である。
【図６３】第３の発明の他の実施例の説明図である。
【図６４】第３の発明の他の実施例の説明図である。
【図６５】第３の発明の他の実施例の説明図である。
【図６６】第３の発明の他の実施例の説明図である。
【図６７】第３の発明の第１の詳細な回路図である。
【図６８】第３の発明の第２の詳細な回路図である。
【符号の説明】
１１：電話回線 ２０：第１の実施の形態のオフフック信号およびダイヤ
ルパルス発生回路 ２１：全波整流回路 ２３：ダイヤルパルス回路 ２３Ａ：インピーダンス回路 ２３Ｂ：第１のスイッチ回路 ２３ａ：フィルタ回路 ２３ａａ，２３ａｅ：正論理回路 ２３ａｂ：定電流回路または大抵抗回路 ２３ａｃ，２３ａｆ：定電流回路 ２３ａｄ：電流ミラー回路 ２３ｃ：電圧／電流変換回路 ２３ｄ：負帰還回路または電圧クランプ回路 ２５：スイッチブロック回路 ２５ａ：第２のスイッチ回路 ２５ｂ：第３のスイッチ回路 ２５ｃ：第１のレベル変換回路 ２５ｃａ：第２の制御信号Ｓ2 によりオン／オフするス
イッチ手段 ２５ｃｂ：定電流回路 ２５ｃｃ：キャパシタおよび抵抗で構成された直列回路 ２５ｃｄ：ツェナ−ダイオード付き非線形電流アンプ ２５ｄ：第２のレベル変換回路 ２５ｄａ：電圧／電流変換回路 ２５ｄｂ：電流ミラー回路 Ｌ：通信端末トランス Ｃ：キャパシタ Ｓ1 ：第１の制御信号 Ｓ2 ：第２の制御信号 Ｓ3 ：第３の制御信号 Ｓ31：電圧形式の第３の制御信号 Ｓ32：電圧形式の第３の制御信号（Ｓ31と電圧が異なる
もの） Ｓ33：電流形式の第３の制御信号 Ｓ4 ：第４の制御信号 ３０：第２の実施の形態のオフフック信号発生およびダ
イヤルパルス発生回路 ２３Ｘ：第２の実施の形態のダイヤルパルス回路 ２３Ｙ：定電流回路ブロック ２３ｙ：電圧を印加すると定電流が流れる定電流小ブロ
ック ５０：制御回路 １００：第３の発明のオフフック信号およびダイヤルパ
ルス発生回路 １１０：インピーダンス回路 １３０：ダイヤルパルス回路 １３１〜１３７：フィルタ回路 １３１ａ：ＮＯＴ回路 １４０：第４のスイッチ回路 １５０：第５のスイッチ回路 １６０：スイッチブロック回路 １７０：第１のインタフェース回路 １８０：第２のインタフェース回路 ２００：制御回路 ２１０：トランス部

Claims (45)

    【特許請求の範囲】
  1. 【請求項１】 電話回線と通信端末トランスとの間に設
    けられ、オフフック信号またはダイヤルパルスを形成す
    るための第１の制御信号が入力された場合はオフフック
    信号またはダイヤルパルスを前記電話回線を介し局側に
    送り、第２の制御信号が入力された場合は前記通信端末
    トランスを保護する状態を形成する、オフフック信号お
    よびダイヤルパルス発生回路において、 (A).前記電話回線の回線電圧を全波整流する全波整流回
    路と、 (B).前記全波整流回路の出力端子間に接続されていて、
    インピーダンス回路と前記第１の制御信号によりオン／
    オフされる第１のスイッチ回路とを含むダイヤルパルス
    回路であって、前記インピーダンス回路は前記第２の制
    御信号に同期するかつ当該ダイヤルパルス回路に適合し
    たレベルを有する第４の制御信号がオフ状態の場合はイ
    ンダクタンス成分を持つ状態で動作しかつ該第４の制御
    信号がオン状態の場合は無インダクタンス性の状態で動
    作する回路であり、かつ前記インピーダンス回路に流れ
    る電流は前記第１のスイッチ回路によりオン／オフされ
    る構成の、ダイヤルパルス回路と、 (C).前記全波整流回路の出力端子間に接続されている第
    ２のスイッチ回路および第３のスイッチ回路からなる直
    列回路を含み、前記第２および第３のスイッチ回路の接
    続点と前記全波整流回路の出力端子のいずれか一端との
    間に前記通信端末トランスが接続されるスイッチブロッ
    ク回路であって、前記第２のスイッチ回路は前記第１の
    制御信号に同期するかつ該スイッチブロック回路に適合
    するレベルを有する第３の制御信号に応じオン／オフ動
    作し（ただし、前記第２の制御信号がオン状態の場合は
    優先的にオフ状態となる動作をし）、前記第３のスイッ
    チ回路は前記第２の制御信号に応じオン／オフ動作する
    構成の、スイッチブロック回路とを具えたことを特徴と
    するオフフック信号およびダイヤルパルス発生回路。
  2. 【請求項２】 請求項１に記載のオフフック信号および
    ダイヤルパルス発生回路において、 前記第１のスイッチ回路の一端を前記ダイヤルパルス回
    路の電源に接続してあり、 前記インピーダンス回路を、下記の(a) 〜(c) の各回路
    で構成してあることを特徴とするオフフック信号および
    ダイヤルパルス発生回路。 (a) 前記第４の制御信号の入力端子およびオープンコレ
    クター出力端子を有し前記ダイヤルパルス回路のグラン
    ドにグランドを接続し前記第１のスイッチ回路の他端に
    電源端子を接続してあり、当該電源端子と当該グランド
    との間のインピーダンスが定電流特性または高抵抗特性
    である正論理回路と、 前記正論理回路の電源と出力端子との間に接続され前記
    正論理回路の負荷として動作する第１定電流回路または
    大抵抗回路と、 前記正論理回路の電源に電流流入端子が接続された第２
    定電流回路と、 前記第２定電流回路の電流流出端子に一端が接続された
    抵抗と、 前記抵抗の他端と前記正論理回路の出力端子との間に接
    続されたキャパシタと、 前記抵抗と前記キャパシタとの接続点にカソードが接続
    され前記正論理回路の出力端子にアノードが接続された
    ダイオードとを具え、前記正論理回路の電源を接続した
    端子を入力端子とし前記抵抗と前記キャパシタとの接続
    点を出力端子とするフィルタ回路。 (b) ダイヤルパルス回路のグランドにコモン端子が接続
    され、前記フィルタ回路の出力端子に入力が接続され、
    前記ダイヤルパルス回路の電源に電流出力端子が接続さ
    れ、入力電圧に応じた電流を当該電流出力端子に出力し
    前記スイッチブロック回路向けに入力電圧をレベル変換
    した前記第３の制御信号を出力する電圧／電流変換回
    路。 (c) 前記電圧／電流変換回路の出力電流を一定値以下に
    保つための負帰還回路または前記電圧／電流変換回路の
    入力電圧を一定値以下に制限して前記電圧／電流変換回
    路の出力電流を一定値以下に保つための電圧クランプ回
    路。
  3. 【請求項３】 請求項２に記載のオフフック信号および
    ダイヤルパルス発生回路において、 前記(a) 項のフィルタ回路の代わりに、 フィルタ回路の入力端子にコモン端子が接続され、入力
    端子、第１の電流出力端子および第２の電流出力端子を
    持つ電流ミラー回路と、 ２段のＮＯＴ回路で構成され前記第４の制御信号の入力
    端子を持ち前記ダイヤルパルス回路のグランドにグラン
    ドが接続され前記電流ミラー回路の前記第１および第２
    の電流出力端子が前記２段のＮＯＴ回路の負荷とされ
    る、正論理回路と、 前記電流ミラー回路の入力端子に電流流入端子が接続さ
    れた定電流回路と、 フィルタ回路の出力端子と前記定電流回路の電流流出端
    子との間に接続された抵抗と、 前記フィルタ回路の出力端子と前記正論理回路の出力と
    の間に接続されたキャパシタと、 前記フィルタ回路の出力端子にカソードが接続され前記
    正論理回路の出力端子にアノードが接続されたダイオー
    ドとで構成したフィルタ回路を具えたことを特徴とする
    オフフック信号およびダイヤルパルス発生回路。
  4. 【請求項４】 請求項２に記載のオフフック信号および
    ダイヤルパルス発生回路において、 前記(a) 項のフィルタ回路の代わりに、 フィルタ回路の入力端子にコモン端子が接続され、入力
    端子、第１の電流出力端子および第２の電流出力端子を
    持つ電流ミラー回路と、 前記電流ミラー回路の入力端子に電流流入端子が接続さ
    れた定電流回路と、 ２段のＮＯＴ回路で構成され前記第４の制御信号の入力
    端子を持ち前記ダイヤルパルス回路のグランドにグラン
    ドが接続され前記定電流回路が初段または次段の前記Ｎ
    ＯＴ回路の負荷とされ前記電流ミラー回路の前記第２の
    電流出力端子が次段または初段の前記ＮＯＴ回路の負荷
    とされる、正論理回路と、 フィルタ回路の出力端子と前記電流ミラー回路の第１の
    電流出力端子との間に接続された抵抗と、 前記フィルタ回路の出力端子と前記正論理回路の出力と
    の間に接続されたキャパシタと、 前記フィルタ回路の出力端子にカソードが接続され前記
    正論理回路の出力端子にアノードが接続されたダイオー
    ドとで構成したフィルタ回路を具えたことを特徴とする
    オフフック信号およびダイヤルパルス発生回路。
  5. 【請求項５】 請求項３に記載のオフフック信号および
    ダイヤルパルス発生回路において、 第１のスイッチ回路を、前記ダイヤルパルス回路の電源
    と前記フィルタ回路の入力端子との間に設ける代わり
    に、前記電流ミラー回路の入力端子に接続される回路系
    内の、該入力端子に入力される電流をオン／オフできる
    任意の位置に設けてあり、 前記フィルタ回路の入力端子を前記ダイヤルパルス回路
    の電源に接続してあることを特徴とするオフフック信号
    およびダイヤルパルス発生回路。
  6. 【請求項６】 局側給電方式が定電圧定抵抗方式でかつ
    回線距離が回線間電圧を一定値以上に確保できる距離で
    ある電話回線と通信端末トランスとの間に設けられ、オ
    フフック信号またはダイヤルパルスを形成するための第
    １の制御信号が入力された場合はオフフック信号または
    ダイヤルパルスを前記電話回線を介し局側に送り、第２
    の制御信号が入力された場合は前記通信端末トランスを
    保護する状態を形成する、オフフック信号およびダイヤ
    ルパルス発生回路において、 (a).前記電話回線の回線電圧を全波整流する全波整流回
    路と、 (b).前記全波整流回路の出力に並列に接続され、電圧を
    印加すると定電流が流れる定電流回路ブロックおよび前
    記第１の制御信号によりオン／オフされる第１のスイッ
    チ回路を含み、前記定電流回路ブロックに流れる電流が
    前記第１のスイッチ回路によりオン／オフされる構成
    の、ダイヤルパルス回路と、 (c) 前記全波整流回路の出力に並列に接続されている第
    ２のスイッチ回路および第３のスイッチ回路からなる直
    列回路を含み、前記第２および第３のスイッチ回路の接
    続点と前記全波整流回路の前記出力のいずれか一端との
    間に前記通信端末トランスが接続されるスイッチブロッ
    ク回路であって、前記第２のスイッチ回路は前記第１の
    制御信号に同期するかつ該スイッチブロック回路に適合
    したレベルに変換された第３の制御信号に応じオン／オ
    フ動作し（ただし、前記第２の制御信号がオン状態の場
    合は優先的にオフ状態となる動作をし）、前記第３のス
    イッチ回路は前記第２の制御信号がオフ状態の場合はオ
    フ状態となりオン状態の場合はオン状態となるよう動作
    する構成の、スイッチブロック回路とを具えたことを特
    徴とするオフフック信号およびダイヤルパルス発生回
    路。
  7. 【請求項７】 請求項６に記載のオフフック信号および
    ダイヤルパルス発生回路において、 前記第１のスイッチ回路を、定電流回路と抵抗との直列
    回路で構成する定電流小ブロックの入力端子とダイヤル
    パルス回路の電源との間に設けてあり、 前記定電流回路ブロックを、 (I) 前記定電流小ブロックと、 (II)前記ダイヤルパルス回路のグランドにコモン端子が
    接続され、前記定電流小ブロックの出力端子に入力端子
    が接続され、前記ダイヤルパルス回路の電源に電流出力
    端子が接続され、入力電圧に応じた電流を当該電流出力
    端子に出力し前記スイッチブロック回路向けに前記第３
    の制御信号を出力する電圧／電流変換回路と、 (III) 前記電圧／電流変換回路の出力電流を一定値以下
    に保つための負帰還回路または前記電圧／電流変換回路
    の入力電圧を一定値以下に制限して前記電圧／電流変換
    回路の出力電流を一定値以下に保つための電圧クランプ
    回路とで構成してあることを特徴とするオフフック信号
    およびダイヤルパルス発生回路。
  8. 【請求項８】 請求項７に記載のオフフック信号および
    ダイヤルパルス発生回路において、 前記定電流小ブロックの代わりに、 定電流小ブロックの入力端子にコモン端子が接続され入
    力端子および電流出力端子を持つ電流ミラー回路と、 前記電流ミラー回路の入力端子と前記ダイヤルパルス回
    路のグランドとの間に接続された定電流回路と、 当該定電流小ブロックの出力端子と前記電流ミラー回路
    の電流出力端子との間に接続された抵抗とで構成された
    定電流小ブロックを具えたことを特徴とするオフフック
    信号およびダイヤルパルス発生回路。
  9. 【請求項９】 請求項８に記載のオフフック信号および
    ダイヤルパルス発生回路において、 第１のスイッチ回路を、前記ダイヤルパルス回路の電源
    と前記定電流小ブロックの入力端子との間に設ける代わ
    りに、前記電流ミラー回路の入力端子に接続される回路
    系内のかつ該入力端子に入力される電流をオン／オフで
    きる任意の位置に設けてあり、 前記定電流小ブロックの入力端子を前記ダイヤルパルス
    回路の電源に接続してあることを特徴とするオフフック
    信号およびダイヤルパルス発生回路。
  10. 【請求項１０】 請求項１〜９のいずれか１項に記載の
    オフフック信号およびダイヤルパルス発生回路におい
    て、 前記スイッチブロック回路は、 前記第２の制御信号がオン状態の場合に前記第２のスイ
    ッチ回路をオフさせる第１のオフ信号、前記第３のスイ
    ッチ回路をオンさせる第１のオン信号および前記第４の
    制御信号をそれぞれ発生する第１のレベル変換回路と、 前記第３の制御信号がオン状態の場合に前記第２のスイ
    ッチ回路をオンさせる第２のオン信号および、ダイヤル
    パルス発生時はダイヤルパルス補助電流をまたオフフッ
    ク時には前記通信端末トランスの交流動作を補償するた
    めのバイアス電流をそれぞれ発生する第２のレベル変換
    回路と、 前記第３のスイッチ回路に流れる電流を制限する電流制
    限抵抗と、 前記全波整流回路の出力の一端にアノードが接続されカ
    ソードが前記第２のレベル変換回路の前記補助電流また
    はバイアス電流の出力端子に接続され、前記ダイヤルパ
    ルス補助電流を流すための第１のダイオードと、 前記第２および第３のスイッチ回路の接続点にアノード
    が接続されカソードが前記第２のレベル変換回路の前記
    補助電流またはバイアス電流の出力端子に接続され、前
    記第１のダイオードに比べ順方向動作開始電圧が低い、
    前記通信端末トランスの交流動作を補償するためのバイ
    アス電流を流す第２のダイオードとをさらに具えたこと
    を特徴とするオフフック信号およびダイヤルパルス発生
    回路。
  11. 【請求項１１】 請求項１０に記載のオフフック信号お
    よびダイヤルパルス発生回路において、 前記第２のスイッチ回路のスイッチングを担う素子をバ
    イポーラトランジスタにより構成し、かつ、 該バイポーラトランジスタのベースを前記第２のスイッ
    チ回路をオンさせる入力点とし、然も、 該バイポーラトランジスタをオンさせるためのベース電
    流に前記ダイヤルパルス補助電流または通信端末トラン
    スの交流動作を補償するためのバイアス電流としての役
    割を持たせ、該バイポーラトランジスタのベースとコレ
    クタ間接合に前記バイアス電流を流すための前記第２の
    ダイオードの役割を持たせ、該バイポーラトランジスタ
    のベースとエミッタ間を短絡させて該バイポーラトラン
    ジスタをオフさせる回路部に、前記ダイヤルパルス補助
    電流を流す前記第１のダイオードの役割を持たせたこと
    を特徴とするオフフック信号およびダイヤルパルス発生
    回路。
  12. 【請求項１２】 請求項１０または１１に記載のオフフ
    ック信号およびダイヤルパルス発生回路において、 前記第１のレベル変換回路を、 前記第２の制御信号によりオン／オフするスイッチ手段
    と、 該スイッチ手段によりオン／オフされる定電流回路とか
    らなる回路で構成したことを特徴とするオフフック信号
    およびダイヤルパルス発生回路。
  13. 【請求項１３】 請求項１０または１１に記載のオフフ
    ック信号およびダイヤルパルス発生回路において、 前記第１のレベル変換回路を、 前記第２の制御信号によりオン／オフするスイッチ手段
    と、 該スイッチ手段によりオン／オフされる定電流回路と、 前記スイッチ手段の出力端子間に接続されキャパシタお
    よび抵抗で構成された直列回路とからなる回路で構成し
    たことを特徴とするオフフック信号およびダイヤルパル
    ス発生回路。
  14. 【請求項１４】 請求項１３に記載のオフフック信号お
    よびダイヤルパルス発生回路において、 前記キャパシタおよび抵抗で構成された直列回路の代わ
    りに、トランジスタ、ダイオードおよびキャパシタで構
    成したミラーキャパシタと抵抗とで構成された直列回路
    を具えたことを特徴とするオフフック信号およびダイヤ
    ルパルス発生回路。
  15. 【請求項１５】 請求項１３に記載のオフフック信号お
    よびダイヤルパルス発生回路において、 入力電流が大きくなると共に電流ゲインも大きくなる非
    線形電流アンプの入力にツェナーダイオードを直列に接
    続することで構成されたツェナーダイオード付非線形電
    流アンプを、その入力端子およびコモン端子が前記スイ
    ッチ手段の出力端子間に接続され、かつ、その電流流入
    （または流出）出力端子が、前記定電流回路における電
    流が流出（または流入）すると該定電流回路に流れる電
    流が減少する点に、接続されるように、接続してあるこ
    とを特徴とするオフフック信号およびダイヤルパルス発
    生回路。
  16. 【請求項１６】 請求項１４に記載のオフフック信号お
    よびダイヤルパルス発生回路において、 入力電流が大きくなると共に電流ゲインも大きくなる非
    線形電流アンプの入力端子にツェナーダイオードを直列
    に接続することで構成されたツェナーダイオード付非線
    形電流アンプを、その入力端子およびコモン端子が前記
    スイッチ手段の出力端子間に接続され、かつ、その電流
    流入（または流出）端子が、前記定電流回路における電
    流が流出（または流入）すると該定電流回路に流れる電
    流が減少する点に接続されるように、接続してあること
    を特徴とするオフフック信号およびダイヤルパルス発生
    回路。
  17. 【請求項１７】 オフフック信号およびダイヤルパルス
    発生回路を駆動するに当たり、オフフック信号またはダ
    イヤルパルス形成のための信号を第１の制御信号としお
    よび通信端末トランスを保護する状態を形成する信号を
    第２の制御信号とするとき、前記回路が待機状態にあっ
    て前記第１の制御信号および第２の制御信号がオフ状態
    にある状態から出発して、 オフフック信号を発生させるためには、前記第２の制御
    信号をオン状態として所定時間を置く第１のステップ
    と、次に前記第１の制御信号をオン状態として所定時間
    を置く第２のステップと、次に、前記第２の制御信号を
    オフ状態とする第３のステップという３つのステップを
    とり、 オフフック状態においてダイヤルパルスを発生させるた
    めには、前記第２の制御信号をオン状態として所定時間
    を置く第１のステップと、次に前記第１の制御信号をダ
    イヤルパルス数に応じオフ／オンし最後にオン状態を残
    す第２のステップと、次に前記第２の制御信号をオフ状
    態として一定時間を置く第３のステップという３つのス
    テップをとり、および、 待機状態へ復帰させるためには、前記第２の制御信号を
    オン状態として所定時間を置く第１のステップと、次に
    前記第１の制御信号をオフ状態にする第２のステップ
    と、該第２のステップでの前記第１の制御信号をオフ状
    態にした後の所定時間後に前記第２の制御信号をオフ状
    態にする第３のステップという３つのステップをとるこ
    とを特徴とするオフフック信号およびダイヤルパルス発
    生回路の駆動方法。
  18. 【請求項１８】 請求項２、３、４または５に記載のオ
    フフック信号およびダイヤルパルス発生回路において、 前記キャパシタに充電されている電荷を、前記第４の制
    御信号がオン状態の時に放電させる放電回路を具えたこ
    とを特徴とするオフフック信号およびダイヤルパルス発
    生回路。
  19. 【請求項１９】 請求項２、３、４または５に記載のオ
    フフック信号およびダイヤルパルス発生回路において、 前記キャパシタに充電されている電荷を、前記キャパシ
    タのグランド側端子の電位が前記フィルタ回路のグラン
    ド電位に比べて設定電位差以上低くなった時にに放電さ
    せる放電回路を具えたことを特徴とするオフフック信号
    およびダイヤルパルス発生回路。
  20. 【請求項２０】 請求項２、３または４に記載のオフフ
    ック信号およびダイヤルパルス発生回路において、 入力端子およびグランド端子を有した電圧クランプ回路
    であって、該入力端子が前記フィルタ回路の入力端子に
    接続され、該グランド端子が電圧／電流変換回路の入力
    端子に接続され、該電圧クランプ回路の前記入力端子お
    よびグランド端子間の電圧が設定電圧以上となった時に
    これら入力端子およびグランド端子間が導通状態とな
    り、然も、これら入力端子およびグランド端子間の電圧
    を前記設定電圧にクランプする、電圧クランプ回路を具
    えたことを特徴とするオフフック信号およびダイヤルパ
    ルス発生回路。
  21. 【請求項２１】 請求項２、３または４に記載のオフフ
    ック信号およびダイヤルパルス発生回路において、 入力端子、グランド端子およびバッファ電流端子を有し
    た電圧クランプ回路であって、該入力端子が前記フィル
    タ回路の入力端子に接続され、該グランド端子が前記電
    圧／電流変換回路の入力端子に接続され、該バッファ電
    流端子が前記全波整流回路の出力端子の一端に接続さ
    れ、該電圧クランプ回路の前記入力端子およびグランド
    端子間の電圧が設定電圧以上となった時にこれら入力端
    子およびグランド端子間の電圧を前記設定電圧にクラン
    プするように前記バッファ電流端子から前記グランド端
    子に電流が流れる、電圧クランプ回路を具えたことを特
    徴とするオフフック信号およびダイヤルパルス発生回
    路。
  22. 【請求項２２】 請求項２０または２１に記載のオフフ
    ック信号およびダイヤルパルス発生回路において、 前記フィルタ回路の出力端子と前記電圧／電流変換回路
    の入力端子との間に、前記フィルタ回路の出力端子にア
    ノードが接続され、前記電圧／電流変換回路の入力端子
    にカソードが接続されたダイオードを挿入してあること
    を特徴とするオフフック信号およびダイヤルパルス発生
    回路。
  23. 【請求項２３】 請求項２２に記載のオフフック信号お
    よびダイヤルパルス発生回路において、 前記フィルタ回路の入力端子と出力端子とを接続する、
    第２の電圧クランプ回路と電流制限手段との直列回路を
    具えたことを特徴とするオフフック信号およびダイヤル
    パルス発生回路。
  24. 【請求項２４】 請求項２２に記載のオフフック信号お
    よびダイヤルパルス発生回路において、 入力端子、グランド端子およびバッファ電流端子を有し
    た第２の電圧クランプ回路であって、該入力端子が前記
    フィルタ回路の入力端子に接続され、該グランド端子が
    前記電圧／電流変換回路の入力端子に接続され、該バッ
    ファ電流端子が前記全波整流回路の出力端子の一端に接
    続され、該電圧クランプ回路の前記入力端子およびグラ
    ンド端子間の電圧が設定電圧以上となった時にこれら入
    力端子およびグランド端子間の電圧を前記設定電圧にク
    ランプするように前記バッファ電流端子から前記グラン
    ド端子に電流が流れる、第２の電圧クランプ回路と、 該第２の電圧クランプ回路のグランド端子と前記フィル
    タ回路の出力端子との間に接続された電流制限手段とを
    具えたことを特徴とするオフフック信号およびダイヤル
    パルス回路。
  25. 【請求項２５】 請求項２に記載のオフフック信号およ
    びダイヤルパルス発生回路において、 前記電圧／電流変換回路の入力端子にアノードが接続さ
    れ、前記フィルタ回路の入力端子にカソードが接続され
    た、ダイオードを具えたことを特徴とするオフフック信
    号およびダイヤルパルス発生回路。
  26. 【請求項２６】 請求項４に記載のオフフック信号およ
    びダイヤルパルス発生回路において、 前記定電流回路が前記初段ＮＯＴ回路の負荷とされ、 前記電圧／電流変換回路の入力端子にアノードが接続さ
    れ、前記電流ミラー回路の入力端子にカソードが接続さ
    れた、ダイオードを具えたことを特徴とするオフフック
    信号およびダイヤルパルス発生回路。
  27. 【請求項２７】 通信端末トランスおよびこれに直列に
    接続され直流をカットするキャパシタを有したトランス
    部と、電話回線との間に設けられ、オフフック信号また
    はダイヤルパルスを形成するための第１の制御信号が入
    力された場合はオフフック信号またはダイヤルパルスを
    前記電話回線を介し局側に送るオフフック信号およびダ
    イヤルパルス発生回路において、 (X).前記電話回線の回線電圧を全波整流する全波整流回
    路と、 (Y).前記全波整流回路の出力端子間に接続されていて、
    インピーダンス回路と前記第１の制御信号によりオン／
    オフされる第１のスイッチ回路とを含むダイヤルパルス
    回路であって、前記インピーダンス回路は第５の制御信
    号に同期するかつ当該ダイヤルパルス回路に適合したレ
    ベルを有する第６の制御信号がオン状態の場合はインダ
    クタンス成分を持つ状態で動作しかつ該第６の制御信号
    がオフ状態の場合は無インダクタンス性の状態で動作す
    る回路であり、かつ前記インピーダンス回路に流れる電
    流は前記第１のスイッチ回路によりオン／オフされる構
    成の、ダイヤルパルス回路と、 (Z).前記全波整流回路の出力端子間に接続されている第
    ４のスイッチ回路および第５のスイッチ回路からなる直
    列回路を含むスイッチブロック回路であって、該第５の
    スイッチ回路に前記トランス部が並列に接続され、該第
    ４のスイッチ回路は、該回路に前記第５の制御信号が入
    力された場合にオンとなって前記トランス部と前記電話
    回線とを接続し、前記第５のスイッチ回路は、該回路に
    第７の制御信号が入力されかつ前記第４のスイッチ回路
    に前記第５の制御信号が入力された場合は前記通信端末
    トランスの交流動作を保証するバイアス電流を前記第４
    のスイッチ回路に流し、前記第７の制御信号が入力され
    かつ前記第５の制御信号が前記第４のスイッチ回路に入
    力されていない場合は前記トランス部の入力端子間を短
    絡する構成の、スイッチブロック回路とを具えたことを
    特徴とするオフフック信号およびダイヤルパルス発生回
    路。
  28. 【請求項２８】 請求項２７に記載のオフフック信号お
    よびダイヤルパルス発生回路において、 前記インピーダンス回路を、電圧入力端子および出力端
    子を有したフィルタ回路と、該フィルタ回路から出力さ
    れる電圧に応じた電流を出力する電圧／電流変換回路と
    を含む構成とし、および、 前記フィルタ回路は、 該フィルタ回路の前記電圧入力端子と出力端子との間に
    接続され電圧が印加されると定電流を流す定電流回路と
    高抵抗との直列回路（ただし、定電流回路を省略（短
    絡）する場合を含む）と、 入力端子、出力端子およびグランド端子を有し、該グラ
    ンド端子が該インピーダンス回路のグランド端子と接続
    され、該入力端子が前記第６の制御信号の入力端子とさ
    れるＮＯＴ回路と、 該フィルタ回路の前記電圧入力端子と前記ＮＯＴ回路の
    出力端子との間に接続され、電圧が印加されると定電流
    を流す定電流回路または大抵抗と、 該フィルタ回路の前記出力端子と前記ＮＯＴ回路の出力
    端子との間に接続されたキャパシタと、 該フィルタ回路の前記出力端子にカソードが接続され、
    前記ＮＯＴ回路の出力端子にアノードが接続されたダイ
    オードとを含み、 前記第１のスイッチ回路を、前記全波整流回路の出力の
    一端と該フィルタ回路の前記電圧入力端子との間に接続
    してあることを特徴とするオフフック信号およびダイヤ
    ルパルス発生回路。
  29. 【請求項２９】 請求項２７に記載のオフフック信号お
    よびダイヤルパルス発生回路において、 前記インピーダンス回路を、電圧入力端子および出力端
    子を有したフィルタ回路と、該フィルタ回路から出力さ
    れる電圧に応じた電流を出力する電圧／電流変換回路と
    を含む構成とし、および、 前記フィルタ回路は、 該フィルタ回路の前記電圧入力端子にコモン端子が接続
    された電流ミラー回路と、 該電流ミラー回路の入力端子と該フィルタ回路の出力端
    子との間に接続され電圧が入力されると定電流を流す定
    電流回路と高抵抗との直列回路（ただし、定電流回路を
    省略（短絡）する場合を含む）と、 入力端子、出力端子およびグランド端子を有し、該グラ
    ンド端子が該インピーダンス回路のグランド端子と接続
    され、該入力端子が前記第６の制御信号の入力端子とさ
    れ、該出力端子が前記電流ミラー回路の出力端子と接続
    されたＮＯＴ回路と、 該フィルタ回路の前記出力端子と前記ＮＯＴ回路の出力
    端子との間に接続されたキャパシタと、 該フィルタ回路の前記出力端子にカソードが接続され、
    前記ＮＯＴ回路の出力端子にアノードが接続されたダイ
    オードとを含み、 前記第１のスイッチ回路を、前記全波整流回路の出力の
    一端と該フィルタ回路の前記電圧入力端子との間に接続
    してあることを特徴とするオフフック信号およびダイヤ
    ルパルス発生回路。
  30. 【請求項３０】 請求項２７に記載のオフフック信号お
    よびダイヤルパルス発生回路において、 前記インピーダンス回路を、電圧入力端子および出力端
    子を有したフィルタ回路と、該フィルタ回路から出力さ
    れる電圧に応じた電流を出力する電圧／電流変換回路と
    を含む構成とし、および、 前記フィルタ回路は、 該フィルタ回路の前記電圧入力端子にコモン端子が接続
    された電流ミラー回路と、 該電流ミラー回路の出力端子と該フィルタ回路の出力端
    子との間に接続された高抵抗と、 入力端子、出力端子およびグランド端子を有し、該グラ
    ンド端子が該インピーダンス回路のグランド端子と接続
    され、該入力端子が前記第６の制御信号の入力端子とさ
    れたＮＯＴ回路と、 該ＮＯＴ回路の出力端子と前記電流ミラー回路の入力端
    子の間に接続され、電圧が印加されると定電流を流す定
    電流回路又は大抵抗と、 該フィルタ回路の前記出力端子と前記ＮＯＴ回路の出力
    端子との間に接続されたキャパシタと、 該フィルタ回路の前記出力端子にカソードが接続され、
    前記ＮＯＴ回路の出力端子にアノードが接続されたダイ
    オードとを含み、 前記第１のスイッチ回路を、前記全波整流回路の出力の
    一端と該フィルタ回路の前記電圧入力端子との間に接続
    してあることを特徴とするオフフック信号およびダイヤ
    ルパルス発生回路。
  31. 【請求項３１】 請求項２７に記載のオフフック信号お
    よびダイヤルパルス発生回路において、 前記インピーダンス回路を、電圧入力端子および出力端
    子を有したフィルタ回路と、該フィルタ回路から出力さ
    れる電圧に応じた電流を出力する電圧／電流変換回路と
    を含む構成とし、および、 前記フィルタ回路は、 該フィルタ回路の前記電圧入力端子にコモン端子が接続
    された電流ミラー回路と、 該電流ミラー回路の入力端子と該フィルタ回路の出力端
    子との間に接続され電圧が入力されると定電流を流す定
    電流回路と高抵抗との直列回路（ただし、定電流回路を
    省略（短絡）する場合を含む）と、 入力端子、出力端子およびグランド端子を有し、該グラ
    ンド端子が該インピーダンス回路のグランド端子と接続
    され、該入力端子が前記第６の制御信号の入力端子とさ
    れ、該出力端子が前記電流ミラー回路の出力端子と接続
    されたＮＯＴ回路と、 該フィルタ回路の前記出力端子と前記ＮＯＴ回路の出力
    端子との間に接続されたキャパシタと、 該フィルタ回路の前記出力端子にカソードが接続され、
    前記ＮＯＴ回路の出力端子にアノードが接続されたダイ
    オードとを含み、かつ、 前記電圧入力端子を、前記全波整流回路の出力端子の一
    端と接続してあり、 前記第１のスイッチ回路を、前記電流ミラー回路の入力
    端子と前記フィルタ回路の出力端子との間の任意の位置
    に設けてあることを特徴とするオフフック信号およびダ
    イヤルパルス発生回路。
  32. 【請求項３２】 請求項２７に記載のオフフック信号お
    よびダイヤルパルス発生回路において、 前記インピーダンス回路を、電圧入力端子および出力端
    子を有したフィルタ回路と、該フィルタ回路から出力さ
    れる電圧に応じた電流を出力する電圧／電流変換回路と
    を含む構成とし、および、 前記フィルタ回路は、 該フィルタ回路の前記電圧入力端子にコモン端子が接続
    された電流ミラー回路と、 該電流ミラー回路の出力端子と該フィルタ回路の出力端
    子との間に接続された高抵抗と、 入力端子、出力端子およびグランド端子を有し、該グラ
    ンド端子が該インピーダンス回路のグランド端子と接続
    され、該入力端子が前記第６の制御信号の入力端子とさ
    れたＮＯＴ回路と、 該ＮＯＴ回路の出力端子と前記電流ミラー回路の入力端
    子の間に接続され、電圧が印加されると定電流を流す定
    電流回路又は大抵抗と、 該フィルタ回路の前記出力端子と前記ＮＯＴ回路の出力
    端子との間に接続されたキャパシタと、 該フィルタ回路の前記出力端子にカソードが接続され、
    前記ＮＯＴ回路の出力端子にアノードが接続されたダイ
    オードとを含み、かつ、 前記電圧入力端子を、前記全波整流回路の出力の一端と
    接続してあり、 前記第１のスイッチ回路を、前記電流ミラー回路の入力
    端子と前記フィルタ回路の出力端子との間の任意の位置
    に設けてあることを特徴とするオフフック信号およびダ
    イヤルパルス発生回路。
  33. 【請求項３３】 請求項２７に記載のオフフック信号お
    よびダイヤルパルス発生回路において、 前記スイッチブロック回路は、 前記第７の制御信号と同期するかつ前記第５のスイッチ
    回路に適合する第８の信号を前記第５のスイッチ回路に
    出力する第１のインタフェース回路と、 前記第５の制御信号と同期するかつ前記第４のスイッチ
    回路に適合する第９の信号を前記第４のスイッチ回路に
    出力する第２のインタフェース回路とを含むことを特徴
    とするオフフック信号およびダイヤルパルス発生回路。
  34. 【請求項３４】 請求項２７に記載のオフフック信号お
    よびダイヤルパルス発生回路において、 コモン端子が、前記全波整流回路の出力端子の一端に接
    続され、入力端子が、前記第７の制御信号によってオン
    ／オフされる定電流回路に接続され、および、出力端子
    が前記第４のスイッチ回路に接続された、電流ミラー回
    路または電流が増加すると電流増幅率が低下する非線形
    電流増幅回路を、前記第５のスイッチ回路として含むこ
    とを特徴とするオフフック信号およびダイヤルパルス発
    生回路。
  35. 【請求項３５】 請求項２８〜３２のいずれか１項に記
    載のオフフック信号およびダイヤルパルス発生回路にお
    いて、 前記キャパシタに充電されている電荷を、前記第６の制
    御信号がオフ状態の時に放電させる放電回路を具えたこ
    とを特徴とするオフフック信号およびダイヤルパルス発
    生回路。
  36. 【請求項３６】 請求項２８〜３２のいずれか１項に記
    載のオフフック信号およびダイヤルパルス発生回路にお
    いて、 前記キャパシタに充電されている電荷を、前記キャパシ
    タのグランド側端子の電位が前記フィルタ回路のグラン
    ド電位に比べて設定電位差以上低くなった時にに放電さ
    せる放電回路を具えたことを特徴とするオフフック信号
    およびダイヤルパルス発生回路。
  37. 【請求項３７】 請求項２８〜３０のいずれか１項に記
    載のオフフック信号およびダイヤルパルス発生回路にお
    いて、 入力端子およびグランド端子を有した電圧クランプ回路
    であって、該入力端子が前記フィルタ回路の電圧入力端
    子に接続され、該グランド端子が電圧／電流変換回路の
    入力端子に接続され、該電圧クランプ回路の前記入力端
    子およびグランド端子間の電圧が設定電圧以上となった
    時にこれら入力端子およびグランド端子間が導通状態と
    なり、然も、これら入力端子およびグランド端子間の電
    圧を前記設定電圧にクランプする、電圧クランプ回路を
    具えたことを特徴とするオフフック信号およびダイヤル
    パルス発生回路。
  38. 【請求項３８】 請求項２８〜３０のいずれか１項に記
    載のオフフック信号およびダイヤルパルス発生回路にお
    いて、 入力端子、グランド端子およびバッファ電流端子を有し
    た電圧クランプ回路であって、該入力端子が前記フィル
    タ回路の電圧入力端子に接続され、該グランド端子が前
    記電圧／電流変換回路の入力端子に接続され、該電流出
    力端子が前記全波整流回路の出力端子の一端に接続さ
    れ、該電圧クランプ回路の前記入力端子およびグランド
    端子間の電圧が設定電圧以上となった時にこれら入力端
    子およびグランド端子間の電圧を前記設定電圧にクラン
    プするように前記バッファ電流端子から前記グランド端
    子に電流が流れる、電圧クランプ回路を具えたことを特
    徴とするオフフック信号およびダイヤルパルス発生回
    路。
  39. 【請求項３９】 請求項３７または３８に記載のオフフ
    ック信号およびダイヤルパルス発生回路において、 前記フィルタ回路の出力端子と前記電圧／電流変換回路
    の入力端子との間に、前記フィルタ回路の出力端子にア
    ノードが接続され、前記電圧／電流変換回路の入力端子
    にカソードが接続されたダイオードを挿入してあること
    を特徴とするオフフック信号およびダイヤルパルス発生
    回路。
  40. 【請求項４０】 請求項３９に記載のオフフック信号お
    よびダイヤルパルス発生回路において、 前記フィルタ回路の電圧入力端子と出力端子とを接続す
    る、第２の電圧クランプ回路と電流制限手段との直列回
    路を具えたことを特徴とするオフフック信号およびダイ
    ヤルパルス発生回路。
  41. 【請求項４１】 請求項３９に記載のオフフック信号お
    よびダイヤルパルス発生回路において、 入力端子、グランド端子およびバッファ電流端子を有し
    た第２の電圧クランプ回路であって、該入力端子が前記
    フィルタ回路の入力端子に接続され、該グランド端子が
    前記電圧／電流変換回路の入力端子に接続され、該バッ
    ファ電流端子が前記全波整流回路の出力端子の一端に接
    続され、該電圧クランプ回路の前記入力端子およびグラ
    ンド端子間の電圧が設定電圧以上となった時にこれら入
    力端子およびグランド端子間の電圧を前記設定電圧にク
    ランプするように前記バッファ電流端子から前記グラン
    ド端子に電流が流れる、第２の電圧クランプ回路と、 該第２の電圧クランプ回路のグランド端子と前記フィル
    タ回路の出力端子との間に接続された電流制限手段とを
    具えたことを特徴とするオフフック信号およびダイヤル
    パルス回路。
  42. 【請求項４２】 請求項２８〜３０のいずれか１項に記
    載のオフフック信号およびダイヤルパルス発生回路にお
    いて、 前記電圧／電流変換回路の入力端子にアノードが接続さ
    れ、前記フィルタ回路の前記電圧入力端子にカソードが
    接続されたダイオードと、 該電圧入力端子と該フィルタ回路のグランド端子との間
    に接続された第２の定電流回路又は大抵抗とを具えたこ
    とを特徴とするオフフック信号およびダイヤルパルス発
    生回路。
  43. 【請求項４３】 請求項２７に記載のオフフック信号お
    よびダイヤルパルス発生回路において、 前記インピーダンス回路を、電圧入力端子および出力端
    子を有したフィルタ回路と、該フィルタ回路から出力さ
    れる電圧に応じた電流を出力する電圧／電流変換回路と
    を含む構成とし、および、 前記フィルタ回路は、 該フィルタ回路の前記電圧入力端子と出力端子との間に
    接続され電圧が印加されると定電流を流す定電流回路と
    高抵抗との直列回路（ただし、定電流回路を省略（短
    絡）する場合を含む）と、 入力端子、出力端子およびグランド端子を有し、該グラ
    ンド端子が該インピーダンス回路のグランド端子と接続
    され、該入力端子が前記第６の制御信号の入力端子とさ
    れるＮＯＴ回路と、 該フィルタ回路の前記出力端子と前記ＮＯＴ回路の出力
    端子との間に接続されたキャパシタと、 前記ＮＯＴ回路の出力がローレベルの時、前記キャパシ
    タに交流信号が流れることを補償するためのバイアス電
    流を、前記ＮＯＴ回路の前記出力端子に流すバイアス回
    路と、 前記キャパシタに充電されている電荷を、前記ＮＯＴ回
    路の出力がハイレベルの時放電する放電回路とを含み、 前記第１のスイッチ回路を、前記全波整流回路の出力の
    一端と該フィルタ回路の前記電圧入力端子との間に接続
    してあること特徴とするオフフック信号およびダイヤル
    パルス発生回路。
  44. 【請求項４４】 請求項４３に記載のオフフック信号お
    よびダイヤルパルス発生回路において、 前記バイアス回路を、 前記フィルタ回路の電圧入力端子と前記ＮＯＴ回路の出
    力端子との間に接続した、定電流回路又は大抵抗とダイ
    オード（第４のダイオード）との直列回路と、 該定電流回路又は大抵抗と第４のダイオードとの接続点
    および前記フィルタ回路のグランド端子間に接続され、
    前記第４のダイオードに比べて順方向動作開始電圧が高
    いダイオード（第５のダイオード）とで構成してあるこ
    とを特徴とするオフフック信号およびダイヤルパルス発
    生回路。
  45. 【請求項４５】 請求項４４に記載のオフフック信号お
    よびダイヤルパルス発生回路において、 前記電圧／電流変換回路の入力端子にアノードが接続さ
    れ、前記フィルタ回路の電圧入力端子にカソードが接続
    されたダイオードを具えたことを特徴とするオフフック
    信号およびダイヤルパルス発生回路。
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