JPH10186312A - 液晶表示装置 - Google Patents
液晶表示装置Info
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- JPH10186312A JPH10186312A JP8344252A JP34425296A JPH10186312A JP H10186312 A JPH10186312 A JP H10186312A JP 8344252 A JP8344252 A JP 8344252A JP 34425296 A JP34425296 A JP 34425296A JP H10186312 A JPH10186312 A JP H10186312A
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- liquid crystal
- output
- crystal display
- signal
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- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
- G09G3/3611—Control of matrices with row and column drivers
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2340/00—Aspects of display data processing
- G09G2340/04—Changes in size, position or resolution of an image
- G09G2340/0407—Resolution change, inclusive of the use of different resolutions for different screen areas
- G09G2340/0421—Horizontal resolution change
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/003—Details of a display terminal, the details relating to the control arrangement of the display terminal and to the interfaces thereto
- G09G5/006—Details of the interface to the display terminal
- G09G5/008—Clock recovery
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- Liquid Crystal Display Device Control (AREA)
- Video Image Reproduction Devices For Color Tv Systems (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Liquid Crystal (AREA)
Abstract
(57)【要約】
【課題】 予め設定された画素数以上の解像度を実現す
ることができる液晶表示装置を提供すること。 【解決手段】 ＰＬＬ（Phase Locked Loop）の構成要
素であるＶＣＯ（VoltageControlled Oscillator）２６
からは所定の周波数のクロックが出力される。サンプリ
ングクロック発生回路３０はこのクロックを１／３に分
周し、各々の位相が異なる３相のクロックを生成する。
Ａ／Ｄコンバータ５０ａ，５０ｂ，５０ｃはアナログＲ
ＧＢ信号の赤，緑，青信号をそれぞれ上記３相のクロッ
クのタイミングでディジタルＲＧＢ信号に変換する。
ることができる液晶表示装置を提供すること。 【解決手段】 ＰＬＬ（Phase Locked Loop）の構成要
素であるＶＣＯ（VoltageControlled Oscillator）２６
からは所定の周波数のクロックが出力される。サンプリ
ングクロック発生回路３０はこのクロックを１／３に分
周し、各々の位相が異なる３相のクロックを生成する。
Ａ／Ｄコンバータ５０ａ，５０ｂ，５０ｃはアナログＲ
ＧＢ信号の赤，緑，青信号をそれぞれ上記３相のクロッ
クのタイミングでディジタルＲＧＢ信号に変換する。
Description
【０００１】
【発明の属する技術分野】本発明は、液晶表示装置に関
する。
する。
【０００２】
【従来の技術】一般にパーソナルコンピュータ等の表示
画面として使用されている液晶表示装置の規格には、Ｖ
ＧＡ規格、ＳＶＧＡ規格、ＸＧＡ規格、及びＳＸＧＡ規
格等がある。これらの規格の１画面を構成する画素数は
以下に示す通りである。 ＶＧＡ規格 ： 水平方向…６４０画素，垂直方向…４８０画素 ＳＶＧＡ規格 ： 水平方向…８００画素，垂直方向…６００画素 ＸＧＡ規格 ： 水平方向…１０２４画素，垂直方向…７６８画素 ＳＸＧＡ規格 ： 水平方向…１２８０画素，垂直方向…１０２４画素 通常、上記規格においては、１つの画素が赤（Ｒ）、青
（Ｂ）、及び緑（Ｇ）の３ピクセルが水平方向に配列さ
れて構成されている。
画面として使用されている液晶表示装置の規格には、Ｖ
ＧＡ規格、ＳＶＧＡ規格、ＸＧＡ規格、及びＳＸＧＡ規
格等がある。これらの規格の１画面を構成する画素数は
以下に示す通りである。 ＶＧＡ規格 ： 水平方向…６４０画素，垂直方向…４８０画素 ＳＶＧＡ規格 ： 水平方向…８００画素，垂直方向…６００画素 ＸＧＡ規格 ： 水平方向…１０２４画素，垂直方向…７６８画素 ＳＸＧＡ規格 ： 水平方向…１２８０画素，垂直方向…１０２４画素 通常、上記規格においては、１つの画素が赤（Ｒ）、青
（Ｂ）、及び緑（Ｇ）の３ピクセルが水平方向に配列さ
れて構成されている。
【０００３】ＶＧＡ規格を例に挙げて説明すると、１画
面を構成する総ピクセル数は６４０×４８０×３＝１９
２０ピクセルである。通常は、Ｒ，Ｇ，Ｂの各ピクセル
を１画素として各々のピクセルの発光強度を制御してい
る。これによって、各々の画素を確実に所望の色及び輝
度に設定することができる。従って、通常ＶＧＡ規格の
液晶表示装置は、６４０×４８０の画素を有し、カラー
表示を行うカラー液晶表示装置として使用される。
面を構成する総ピクセル数は６４０×４８０×３＝１９
２０ピクセルである。通常は、Ｒ，Ｇ，Ｂの各ピクセル
を１画素として各々のピクセルの発光強度を制御してい
る。これによって、各々の画素を確実に所望の色及び輝
度に設定することができる。従って、通常ＶＧＡ規格の
液晶表示装置は、６４０×４８０の画素を有し、カラー
表示を行うカラー液晶表示装置として使用される。
【０００４】次に、解像度について簡単な補足説明を行
う。図６は解像度の補足説明を行うための図である。一
般に使用されているディスプレイの解像度は、画面の水
平方向及び垂直方向の長さを等しくして、つまり、アス
ペクト比を１として評価される。水平方向と垂直方向と
の長さが同一である画素を９行９列のマトリクス状に配
列したディスプレイを例に挙げて説明すると、図６
（ａ）に示されたように水平方向に伸びる白及び黒の線
を垂直方向に交互に９本表示でき、図６（ｂ）に示され
たように垂直方向にのびる白及び黒の線を水平方向に交
互に９本表示できる。この例に示されたディスプレイで
は垂直解像度及び水平解像度共に９本である。
う。図６は解像度の補足説明を行うための図である。一
般に使用されているディスプレイの解像度は、画面の水
平方向及び垂直方向の長さを等しくして、つまり、アス
ペクト比を１として評価される。水平方向と垂直方向と
の長さが同一である画素を９行９列のマトリクス状に配
列したディスプレイを例に挙げて説明すると、図６
（ａ）に示されたように水平方向に伸びる白及び黒の線
を垂直方向に交互に９本表示でき、図６（ｂ）に示され
たように垂直方向にのびる白及び黒の線を水平方向に交
互に９本表示できる。この例に示されたディスプレイで
は垂直解像度及び水平解像度共に９本である。
【０００５】上述した画素と同一の画素を９行１２列の
マトリクス状に配列したディスプレイの場合、つまりア
スペクトが１でない場合には、図７（ａ）に示されたよ
うに、垂直方向に関しては図６（ａ）に示された場合と
同様に垂直解像度は９本であるが、水平方向に関しては
図７（ｂ）に示されたように、実際には１２本表示され
ているにもかかわらず、水平解像度はアスペクト比が１
となるよう修正して評価され、この場合の水平解像度も
９本である。
マトリクス状に配列したディスプレイの場合、つまりア
スペクトが１でない場合には、図７（ａ）に示されたよ
うに、垂直方向に関しては図６（ａ）に示された場合と
同様に垂直解像度は９本であるが、水平方向に関しては
図７（ｂ）に示されたように、実際には１２本表示され
ているにもかかわらず、水平解像度はアスペクト比が１
となるよう修正して評価され、この場合の水平解像度も
９本である。
【０００６】次に、画素と解像度の関係について説明す
る。図８は画素と解像度との関係を説明するための図で
ある。図８（ａ）に示されたように、画素が３行４列の
マトリクス状に配されたテレビカメラを用いて白黒２値
の市松模様を撮影する場合を例に挙げて説明する。市松
模様を構成する格子のテレビカメラに入射した像の各々
がテレビカメラの各画素に位置する場合、テレビカメラ
は市松模様を撮影することができる。しかし、図８
（ｂ）に示されたように、テレビカメラに入射された黒
の格子ＬBと白の格子ＬWとの像が同一の画素にほぼ同一
の割合で位置する場合、図８（ｃ）に示されたように市
松模様は撮影されず全体が灰色になってしまう。
る。図８は画素と解像度との関係を説明するための図で
ある。図８（ａ）に示されたように、画素が３行４列の
マトリクス状に配されたテレビカメラを用いて白黒２値
の市松模様を撮影する場合を例に挙げて説明する。市松
模様を構成する格子のテレビカメラに入射した像の各々
がテレビカメラの各画素に位置する場合、テレビカメラ
は市松模様を撮影することができる。しかし、図８
（ｂ）に示されたように、テレビカメラに入射された黒
の格子ＬBと白の格子ＬWとの像が同一の画素にほぼ同一
の割合で位置する場合、図８（ｃ）に示されたように市
松模様は撮影されず全体が灰色になってしまう。
【０００７】従って、実際のディスプレイでは、ディス
プレイの画面を構成する水平方向の画素数の７０〜８０
％の画素数をもって水平解像度が評価され、垂直方向の
画素数の７０〜８０％の画素数をもって垂直解像度が評
価される。
プレイの画面を構成する水平方向の画素数の７０〜８０
％の画素数をもって水平解像度が評価され、垂直方向の
画素数の７０〜８０％の画素数をもって垂直解像度が評
価される。
【０００８】従来の液晶表示装置においてはアナログＲ
ＧＢ信号をディジタルＲＧＢ信号に変換する際に、赤，
緑，青信号を同時に変換していた。図９は従来の液晶表
示装置におけるアナログＲＧＢ信号をサンプリングする
タイミングと表示結果とを説明するための図である。図
９において符号Ｔ１が付された三角印はサンプリングの
タイミングを示しており、符号Ｔ１が付された三角印の
時点で赤，緑，青信号のサンプリングが同時に行われ
る。符号Ｃ１が付されたアナログＲＧＢ信号（この例で
は文字‘Ａ’，‘Ｂ’，‘Ｃ’を示す信号）が入力され
ると、サンプリングは符号Ｔ１が付された三角印の時点
において行われる。
ＧＢ信号をディジタルＲＧＢ信号に変換する際に、赤，
緑，青信号を同時に変換していた。図９は従来の液晶表
示装置におけるアナログＲＧＢ信号をサンプリングする
タイミングと表示結果とを説明するための図である。図
９において符号Ｔ１が付された三角印はサンプリングの
タイミングを示しており、符号Ｔ１が付された三角印の
時点で赤，緑，青信号のサンプリングが同時に行われ
る。符号Ｃ１が付されたアナログＲＧＢ信号（この例で
は文字‘Ａ’，‘Ｂ’，‘Ｃ’を示す信号）が入力され
ると、サンプリングは符号Ｔ１が付された三角印の時点
において行われる。
【０００９】つまり、符号Ｃ１が付されたアナログＲＧ
Ｂ信号中において塗りつぶされている部分のみがサンプ
リングされる。この例ではサンプリング周期に比して、
文字‘Ａ’，‘Ｂ’，‘Ｃ’が小さいため、サンプリン
グ後のディジタルＲＧＢ信号を液晶表示装置に表示した
場合、符号Ｄ１が付されたような表示がなされ、文字と
して認識することができない。符号Ｄ１が付された表示
は、背景が白地である場合であったが、背景が黒地であ
る場合は符号Ｄ２が付されたような表示がなされる。
Ｂ信号中において塗りつぶされている部分のみがサンプ
リングされる。この例ではサンプリング周期に比して、
文字‘Ａ’，‘Ｂ’，‘Ｃ’が小さいため、サンプリン
グ後のディジタルＲＧＢ信号を液晶表示装置に表示した
場合、符号Ｄ１が付されたような表示がなされ、文字と
して認識することができない。符号Ｄ１が付された表示
は、背景が白地である場合であったが、背景が黒地であ
る場合は符号Ｄ２が付されたような表示がなされる。
【００１０】従来から人間が微小な面の色を識別する能
力は、その面積が小さくなるに従って低下することが一
般的に知られている。このため、ある程度面積が小さく
なると、その微小面に色が付いていたとしても、白又は
黒の面であるとしか識別できなくなる。つまり、微小面
の色が識別できずに輝度のみの識別を行っている。
力は、その面積が小さくなるに従って低下することが一
般的に知られている。このため、ある程度面積が小さく
なると、その微小面に色が付いていたとしても、白又は
黒の面であるとしか識別できなくなる。つまり、微小面
の色が識別できずに輝度のみの識別を行っている。
【００１１】
【発明が解決しようとする課題】ところで、従来の液晶
表示装置は、前述したように、Ｒ，Ｇ，Ｂの各ピクセル
を１つの画素として表示している。この表示を行うため
に従来の液晶駆動装置は、Ｒ，Ｇ，Ｂの３つのアナログ
信号をディジタル信号に変換するＡ／Ｄコンバータ各々
のクロックを同一にし、各々のＡ／Ｄコンバータが同一
のタイミングで標本化及び量子化を行って同時にＲ，
Ｇ，Ｂの３つのディジタル信号に変換している。
表示装置は、前述したように、Ｒ，Ｇ，Ｂの各ピクセル
を１つの画素として表示している。この表示を行うため
に従来の液晶駆動装置は、Ｒ，Ｇ，Ｂの３つのアナログ
信号をディジタル信号に変換するＡ／Ｄコンバータ各々
のクロックを同一にし、各々のＡ／Ｄコンバータが同一
のタイミングで標本化及び量子化を行って同時にＲ，
Ｇ，Ｂの３つのディジタル信号に変換している。
【００１２】従って、ＶＧＡ規格を例に挙げると、水平
方向のピクセル数が６４０×３＝１９２０であるのにも
かかわらず、上述した変換を行った場合には６４０画素
分の解像度しか得られなかった。また前述したように、
水平解像度及び水平解像度は画素数の７０〜８０％の画
素数をもって評価されるため更に解像度が落ちてしまう
という問題があった。
方向のピクセル数が６４０×３＝１９２０であるのにも
かかわらず、上述した変換を行った場合には６４０画素
分の解像度しか得られなかった。また前述したように、
水平解像度及び水平解像度は画素数の７０〜８０％の画
素数をもって評価されるため更に解像度が落ちてしまう
という問題があった。
【００１３】近年、テレビカメラのビューファインダに
対角４〜６インチ程度のＶＧＡ規格の液晶ディスプレイ
を使用することが検討されている。これはＶＧＡがパー
ソナルコンピュータの一般規格で量産されるので使いや
すく安価に製作できるからである。しかしＶＧＡの水平
方向の画素数は６４０画素であるので、この画素数のま
まで表示を行うと、６４０×（３／４）×０．７＝３３
６本の解像度しか表示できない。尚、上記の数値（３／
４）はＮＴＳＣ、ＰＡＬ、ＳＥＣＡＭ等のテレビ規格で
の画面のアスペクト比であり、係数０．７は上述した解
像度の評価の際に用いられる数値である。業務用テレビ
カメラの水平解像度は７５０本以上必要なので、このま
まではＶＧＡ規格の液晶ディスプレイを使用することが
できないことになる。ビューファインダの主たる役割
は、カメラレンズのフォーカスを正確に合わせることで
あるが、上述したようにＶＧＡ規格の液晶ディスプレイ
をそのまま使用すると解像度が不足してフォーカスがと
れないという問題があった。
対角４〜６インチ程度のＶＧＡ規格の液晶ディスプレイ
を使用することが検討されている。これはＶＧＡがパー
ソナルコンピュータの一般規格で量産されるので使いや
すく安価に製作できるからである。しかしＶＧＡの水平
方向の画素数は６４０画素であるので、この画素数のま
まで表示を行うと、６４０×（３／４）×０．７＝３３
６本の解像度しか表示できない。尚、上記の数値（３／
４）はＮＴＳＣ、ＰＡＬ、ＳＥＣＡＭ等のテレビ規格で
の画面のアスペクト比であり、係数０．７は上述した解
像度の評価の際に用いられる数値である。業務用テレビ
カメラの水平解像度は７５０本以上必要なので、このま
まではＶＧＡ規格の液晶ディスプレイを使用することが
できないことになる。ビューファインダの主たる役割
は、カメラレンズのフォーカスを正確に合わせることで
あるが、上述したようにＶＧＡ規格の液晶ディスプレイ
をそのまま使用すると解像度が不足してフォーカスがと
れないという問題があった。
【００１４】本発明は、上記事情に鑑みてなされたもの
であり、予め設定された画素数以上の解像度を実現する
ことができる液晶表示装置を提供することを目的とす
る。
であり、予め設定された画素数以上の解像度を実現する
ことができる液晶表示装置を提供することを目的とす
る。
【００１５】
【課題を解決するための手段】上記の課題を解決するた
めに、本発明は、３５万ピクセル以上のピクセル数を有
し、該ピクセルがストライプ状に配された液晶表示パネ
ルと、画像信号に含まれる同期信号から所定周期の３相
クロックを生成するクロック生成手段と、前記画像信号
の赤、緑、青信号を、前記３相クロックの各々のタイミ
ングでディジタル信号に変換する変換手段と、前記変換
手段から出力されるディジタル信号に基づいて前記液晶
表示パネルを駆動する駆動手段とを具備することを特徴
とする。また、本発明は、３５万ピクセル以上のピクセ
ル数を有し、該ピクセルがストライプ状に配された液晶
表示パネルと、画像信号から同期信号を抽出する同期信
号抽出手段と、前記同期信号抽出手段によって抽出され
た同期信号に同期し、かつ、該同期信号より高周波数の
３相クロックを発生するクロック発生回路と、前記画像
信号の赤、緑、青信号を、前記３相クロックの各々のタ
イミングでディジタル信号に変換するアナログ／ディジ
タル変換回路と、前記アナログ／ディジタル変換回路の
出力に基づいて前記液晶表示パネルを駆動する駆動回路
とを具備することを特徴とする。また、前記クロック発
生回路は、前記同期信号が第１の入力端に入力される位
相比較器と、前記位相比較器の出力に応じた周波数で発
振する発振器と、前記発振器の出力を分周して前記位相
比較器の第２の入力端に戻すカウンタと、前記発振器の
出力から３相クロックを生成する３相クロック生成回路
とを具備することを特徴とする。また、前記３相クロッ
ク生成回路は、前記発振器の出力をｌ／３分周する分周
回路と、前記分周回路の出力を前記発振器の出力に基づ
いて読み込みシフトする３ビットシフト回路とからなる
ことを特徴とする。また、前記３相クロック生成回路
は、前記発振器の出力を遅延する第１、第２の遅延回路
を有し、前記発振器の出力、前記第１、第２の遅延回路
の出力に基づいて３相クロックを出力することを特徴と
する。また、前記液晶表示パネルは、７６万８千ピクセ
ル以上のピクセル数を有し、該ピクセルがストライプ状
に配されたことを特徴とする。
めに、本発明は、３５万ピクセル以上のピクセル数を有
し、該ピクセルがストライプ状に配された液晶表示パネ
ルと、画像信号に含まれる同期信号から所定周期の３相
クロックを生成するクロック生成手段と、前記画像信号
の赤、緑、青信号を、前記３相クロックの各々のタイミ
ングでディジタル信号に変換する変換手段と、前記変換
手段から出力されるディジタル信号に基づいて前記液晶
表示パネルを駆動する駆動手段とを具備することを特徴
とする。また、本発明は、３５万ピクセル以上のピクセ
ル数を有し、該ピクセルがストライプ状に配された液晶
表示パネルと、画像信号から同期信号を抽出する同期信
号抽出手段と、前記同期信号抽出手段によって抽出され
た同期信号に同期し、かつ、該同期信号より高周波数の
３相クロックを発生するクロック発生回路と、前記画像
信号の赤、緑、青信号を、前記３相クロックの各々のタ
イミングでディジタル信号に変換するアナログ／ディジ
タル変換回路と、前記アナログ／ディジタル変換回路の
出力に基づいて前記液晶表示パネルを駆動する駆動回路
とを具備することを特徴とする。また、前記クロック発
生回路は、前記同期信号が第１の入力端に入力される位
相比較器と、前記位相比較器の出力に応じた周波数で発
振する発振器と、前記発振器の出力を分周して前記位相
比較器の第２の入力端に戻すカウンタと、前記発振器の
出力から３相クロックを生成する３相クロック生成回路
とを具備することを特徴とする。また、前記３相クロッ
ク生成回路は、前記発振器の出力をｌ／３分周する分周
回路と、前記分周回路の出力を前記発振器の出力に基づ
いて読み込みシフトする３ビットシフト回路とからなる
ことを特徴とする。また、前記３相クロック生成回路
は、前記発振器の出力を遅延する第１、第２の遅延回路
を有し、前記発振器の出力、前記第１、第２の遅延回路
の出力に基づいて３相クロックを出力することを特徴と
する。また、前記液晶表示パネルは、７６万８千ピクセ
ル以上のピクセル数を有し、該ピクセルがストライプ状
に配されたことを特徴とする。
【００１６】本発明においては、画像信号に含まれる同
期信号から所定周期の３相クロックを生成し、画像信号
の赤、緑、青信号を３相クロックの各々のタイミングで
ディジタル信号に変換し、この変換されたディジタル信
号に基づいて、３５万ピクセル以上のピクセルを有する
液晶表示パネルを駆動するようにしている。このように
することによって水平方向の解像度を向上させることが
でき、詳細な表示を行うことができる。
期信号から所定周期の３相クロックを生成し、画像信号
の赤、緑、青信号を３相クロックの各々のタイミングで
ディジタル信号に変換し、この変換されたディジタル信
号に基づいて、３５万ピクセル以上のピクセルを有する
液晶表示パネルを駆動するようにしている。このように
することによって水平方向の解像度を向上させることが
でき、詳細な表示を行うことができる。
【００１７】
【発明の実施の形態】以下図面を参照して本発明の実施
形態について説明する。尚、以下に説明する実施形態
は、本発明を理解しやすくするためである。かかる実施
の形態は、本発明の一態様を示すものであり、この発明
を限定するものではない。本発明の範囲で任意に変更可
能である。
形態について説明する。尚、以下に説明する実施形態
は、本発明を理解しやすくするためである。かかる実施
の形態は、本発明の一態様を示すものであり、この発明
を限定するものではない。本発明の範囲で任意に変更可
能である。
【００１８】〔第１実施形態〕図１は本発明の第１実施
形態による液晶表示装置の略構成を示すブロック図であ
る。図１において、１０は液晶表示装置である。この液
晶表示装置１０はアナログＲＧＢ信号入力端１２を有
し、ビデオデッキ２又はテレビカメラ４から出力される
ＮＴＳＣ（National Television Standard Committee）
信号をＲＧＢデコーダ６によって変換したアナログＲＧ
Ｂ信号が入力される。
形態による液晶表示装置の略構成を示すブロック図であ
る。図１において、１０は液晶表示装置である。この液
晶表示装置１０はアナログＲＧＢ信号入力端１２を有
し、ビデオデッキ２又はテレビカメラ４から出力される
ＮＴＳＣ（National Television Standard Committee）
信号をＲＧＢデコーダ６によって変換したアナログＲＧ
Ｂ信号が入力される。
【００１９】１４は入力されたアナログＲＧＢ信号から
同期信号のみを抽出する同期回路である。１６は同期信
号から垂直同期信号を抽出する垂直同期信号分離回路で
あり、１８は同期信号から水平同期信号を抽出する水平
同期信号分離回路である。２０はフィールド判別回路で
あり、垂直同期分離回路１６から出力される垂直同期信
号及び水平同期分離回路１８から出力される水平同期信
号から、フィールドを判別して判別信号を出力する。２
２はフレーム反転回路であり、フィールド判別回路２０
から出力される判別信号を１／２に分周するとともに、
後述するＬＣＤ（Liquid Crystal Display）を駆動する
ための信号の極性を反転するか否かを示すフレーム反転
信号を出力する。
同期信号のみを抽出する同期回路である。１６は同期信
号から垂直同期信号を抽出する垂直同期信号分離回路で
あり、１８は同期信号から水平同期信号を抽出する水平
同期信号分離回路である。２０はフィールド判別回路で
あり、垂直同期分離回路１６から出力される垂直同期信
号及び水平同期分離回路１８から出力される水平同期信
号から、フィールドを判別して判別信号を出力する。２
２はフレーム反転回路であり、フィールド判別回路２０
から出力される判別信号を１／２に分周するとともに、
後述するＬＣＤ（Liquid Crystal Display）を駆動する
ための信号の極性を反転するか否かを示すフレーム反転
信号を出力する。
【００２０】位相比較器２４、ＶＣＯ（Voltage Contro
lled Oscillator）２６、及びカウンタ２８はＰＬＬ（P
hase Locked Loop）を構成する。上記位相比較器２４に
は、上記水平同期分離回路１８から出力される水平同期
信号と、カウンタ２８から出力される同期信号とが入力
される。位相比較器２４はこれら２つの同期信号の位相
を比較し、その差を比較信号として出力する。この比較
信号はＶＣＯ２６へ入力される。ＶＣＯ２６は入力され
る比較信号に応じてクロック発振動作が制御される。上
記位相比較器２４へ入力される水平同期信号及び同期信
号の位相差が０である場合にはＶＣＯ２６は一定時間内
に一定のクロックを出力する。カウンタ２８はＶＣＯか
ら出力されるクロックを１／２４００に分周した水平同
期信号を出力する。
lled Oscillator）２６、及びカウンタ２８はＰＬＬ（P
hase Locked Loop）を構成する。上記位相比較器２４に
は、上記水平同期分離回路１８から出力される水平同期
信号と、カウンタ２８から出力される同期信号とが入力
される。位相比較器２４はこれら２つの同期信号の位相
を比較し、その差を比較信号として出力する。この比較
信号はＶＣＯ２６へ入力される。ＶＣＯ２６は入力され
る比較信号に応じてクロック発振動作が制御される。上
記位相比較器２４へ入力される水平同期信号及び同期信
号の位相差が０である場合にはＶＣＯ２６は一定時間内
に一定のクロックを出力する。カウンタ２８はＶＣＯか
ら出力されるクロックを１／２４００に分周した水平同
期信号を出力する。
【００２１】上記ＶＣＯ２６にはサンプリングクロック
発生回路３０が接続されている。このサンプリングクロ
ック発生回路３０は、アナログＲＧＢ信号入力端１２か
ら入力されるアナログＲＧＢ信号をディジタルＲＧＢ信
号に変換するＡ／Ｄコンバータ５０ａ，５０ｂ，５０ｃ
（詳細は後述する）のサンプリングのタイミングを各々
規定するクロックφ１，φ２，φ３を発生する。
発生回路３０が接続されている。このサンプリングクロ
ック発生回路３０は、アナログＲＧＢ信号入力端１２か
ら入力されるアナログＲＧＢ信号をディジタルＲＧＢ信
号に変換するＡ／Ｄコンバータ５０ａ，５０ｂ，５０ｃ
（詳細は後述する）のサンプリングのタイミングを各々
規定するクロックφ１，φ２，φ３を発生する。
【００２２】次に、図２及び図３を参照してサンプリン
グクロック発生回路３０を説明する。図２はサンプリン
グクロック発生回路３０の構成を示すブロック図であ
り、図３はサンプリングクロック発生回路３０の各部の
動作を示すタイミングチャートである。図２において、
１００，１０２はカウンタであり、反転クロック端、反
転クリア端、及び出力端を有する。
グクロック発生回路３０を説明する。図２はサンプリン
グクロック発生回路３０の構成を示すブロック図であ
り、図３はサンプリングクロック発生回路３０の各部の
動作を示すタイミングチャートである。図２において、
１００，１０２はカウンタであり、反転クロック端、反
転クリア端、及び出力端を有する。
【００２３】ＶＣＯ２６から出力されるクロックはカウ
ンタ１００の反転クロック端に入力され、カウンタ１０
０の出力端とカウンタ１０２の反転クロック端が接続さ
れる。また、カウンタ１００及びカウンタ１０２の出力
端はＮＡＮＤ回路１０４の入力端それぞれに接続され、
ＮＡＮＤ回路１０４の出力端はカウンタ１００，１０２
の反転クリア端に接続される。
ンタ１００の反転クロック端に入力され、カウンタ１０
０の出力端とカウンタ１０２の反転クロック端が接続さ
れる。また、カウンタ１００及びカウンタ１０２の出力
端はＮＡＮＤ回路１０４の入力端それぞれに接続され、
ＮＡＮＤ回路１０４の出力端はカウンタ１００，１０２
の反転クリア端に接続される。
【００２４】１０６，１０８，１１０はＤフリップフロ
ップであり、順に接続されている。これらＤフリップフ
ロップ１０６，１０８，１１０のクロック端にはＶＣＯ
２６から出力されるクロックが入力され、カウンタ１０
２の出力端とＤフリップフロップ１０６のＤ入力端とが
接続されている。また、Ｄフリップフロップ１０６，１
０８，１１０の出力はそれぞれクロックφ１，φ２，φ
３である。
ップであり、順に接続されている。これらＤフリップフ
ロップ１０６，１０８，１１０のクロック端にはＶＣＯ
２６から出力されるクロックが入力され、カウンタ１０
２の出力端とＤフリップフロップ１０６のＤ入力端とが
接続されている。また、Ｄフリップフロップ１０６，１
０８，１１０の出力はそれぞれクロックφ１，φ２，φ
３である。
【００２５】上記構成によるサンプリングクロック発生
回路３０の動作を図３を参照して説明する。カウンタ１
００，１０２によってＶＣＯ２６から出力されるクロッ
クを１／３に分周する。このときのカウンタ１０２の出
力Ｑ２が図３に示したようになる。このカウンタ１０２
の出力Ｑ２はＶＣＯ２６から出力されるクロックの１ク
ロック間だけ「Ｈ（ハイ）レベル」となり、２クロック
間「Ｌ（ロー）レベル」となる。この出力Ｑ２をＤフリ
ップフロップ１０６，１０８，１１０によって、ＶＣＯ
２６から出力されるクロックに従ってシフトさせると、
図３中のクロックφ１，φ２，φ３のように３相シフト
した信号が得られる。
回路３０の動作を図３を参照して説明する。カウンタ１
００，１０２によってＶＣＯ２６から出力されるクロッ
クを１／３に分周する。このときのカウンタ１０２の出
力Ｑ２が図３に示したようになる。このカウンタ１０２
の出力Ｑ２はＶＣＯ２６から出力されるクロックの１ク
ロック間だけ「Ｈ（ハイ）レベル」となり、２クロック
間「Ｌ（ロー）レベル」となる。この出力Ｑ２をＤフリ
ップフロップ１０６，１０８，１１０によって、ＶＣＯ
２６から出力されるクロックに従ってシフトさせると、
図３中のクロックφ１，φ２，φ３のように３相シフト
した信号が得られる。
【００２６】サンプリングクロック発生回路３０から出
力されるクロックφ１，φ２，φ３は、図１に示された
ように、ぞれぞれＡ／Ｄコンバータ５０ａ，５０ｂ，５
０ｃへ入力される。このＡ／Ｄコンバータ５０ａ，５０
ｂ，５０ｃは、アナログＲＧＢ信号入力端１２から入力
されるアナログＲＧＢ信号のうち、赤信号、緑信号、及
び青信号をそれぞれ８ビットのディジタル信号に変換す
る。ラッチ回路５２はＡ／Ｄコンバータ５０ａ，５０
ｂ，５０ｃから出力される信号をクロックφ１のタイミ
ングでラッチし、各々の信号を出力する。
力されるクロックφ１，φ２，φ３は、図１に示された
ように、ぞれぞれＡ／Ｄコンバータ５０ａ，５０ｂ，５
０ｃへ入力される。このＡ／Ｄコンバータ５０ａ，５０
ｂ，５０ｃは、アナログＲＧＢ信号入力端１２から入力
されるアナログＲＧＢ信号のうち、赤信号、緑信号、及
び青信号をそれぞれ８ビットのディジタル信号に変換す
る。ラッチ回路５２はＡ／Ｄコンバータ５０ａ，５０
ｂ，５０ｃから出力される信号をクロックφ１のタイミ
ングでラッチし、各々の信号を出力する。
【００２７】５４は誤差拡散回路であり、量子化誤差等
による画像の不自然さを緩和するためのものであり、８
ビットＲＧＢ信号の下位２ビットの信号を丸め込んで６
ビットＲＧＢ信号に変換する。５６はＬＣＤコントロー
ラであり、ＬＣＤパネル６０を駆動するためのものであ
る。このＬＣＤコントローラ５６には、６ビットＲＧＢ
信号、前述した垂直同期信号１６から出力される垂直同
期信号、フィールド判別回路２０から出力される判別信
号、フレーム反転回路２２から出力されるフレーム反転
信号、及びカウンタ２８から出力される水平同期信号が
入力され、これらの信号に基づいてＬＣＤパネル６０を
駆動する。
による画像の不自然さを緩和するためのものであり、８
ビットＲＧＢ信号の下位２ビットの信号を丸め込んで６
ビットＲＧＢ信号に変換する。５６はＬＣＤコントロー
ラであり、ＬＣＤパネル６０を駆動するためのものであ
る。このＬＣＤコントローラ５６には、６ビットＲＧＢ
信号、前述した垂直同期信号１６から出力される垂直同
期信号、フィールド判別回路２０から出力される判別信
号、フレーム反転回路２２から出力されるフレーム反転
信号、及びカウンタ２８から出力される水平同期信号が
入力され、これらの信号に基づいてＬＣＤパネル６０を
駆動する。
【００２８】５８はγ補正ドライバであり、ＬＣＤパネ
ル６０の非線形な電圧−輝度特性を線形に補正するため
のものである。ＬＣＤパネル６０は４インチのＴＦＴ
（ThinFilm Transistor）ＬＣＤであり、ＶＧＡ規格
（６４０×４８０の画素から構成され、各々の画素は
赤、緑、青の３ピクセルからなる）に準拠した画素数が
設けられる。
ル６０の非線形な電圧−輝度特性を線形に補正するため
のものである。ＬＣＤパネル６０は４インチのＴＦＴ
（ThinFilm Transistor）ＬＣＤであり、ＶＧＡ規格
（６４０×４８０の画素から構成され、各々の画素は
赤、緑、青の３ピクセルからなる）に準拠した画素数が
設けられる。
【００２９】上記構成において、ビデオデッキ２又はテ
レビカメラ４からＮＴＳＣ信号が出力され、ＲＧＢデコ
ーダ６において変換されたアナログＲＧＢ信号がアナロ
グＲＧＢ信号入力端１２から入力されると、同期回路１
４はアナログＲＧＢ信号から同期信号を抽出して出力す
る。この同期信号は垂直同期分離回路１６及び水平同期
分離回路１８に入力され、それぞれ垂直同期信号及び水
平同期信号に分離される。分離された垂直同期信号はＬ
ＣＤコントローラ５６及びフィールド判別回路２０へ出
力される。フィールド判別回路２０は入力される垂直同
期信号及び水平同期信号に基づいて、フィールドを判別
して判別信号を出力する。この判別信号はＬＣＤコント
ローラ５６及びフレーム反転回路２２へ出力される。フ
レーム反転回路２２は判別信号を１／２に分周するとと
もに、ＬＣＤを駆動するための信号の極性を反転するか
否かを示すフレーム反転信号を出力する。
レビカメラ４からＮＴＳＣ信号が出力され、ＲＧＢデコ
ーダ６において変換されたアナログＲＧＢ信号がアナロ
グＲＧＢ信号入力端１２から入力されると、同期回路１
４はアナログＲＧＢ信号から同期信号を抽出して出力す
る。この同期信号は垂直同期分離回路１６及び水平同期
分離回路１８に入力され、それぞれ垂直同期信号及び水
平同期信号に分離される。分離された垂直同期信号はＬ
ＣＤコントローラ５６及びフィールド判別回路２０へ出
力される。フィールド判別回路２０は入力される垂直同
期信号及び水平同期信号に基づいて、フィールドを判別
して判別信号を出力する。この判別信号はＬＣＤコント
ローラ５６及びフレーム反転回路２２へ出力される。フ
レーム反転回路２２は判別信号を１／２に分周するとと
もに、ＬＣＤを駆動するための信号の極性を反転するか
否かを示すフレーム反転信号を出力する。
【００３０】また、水平同期分離回路１８において抽出
されて出力される水平同期信号は上記フィールド判別回
路２０及び位相比較器２４へ出力される。位相比較器２
４において、位相比較器２４へ入力された水平同期信号
の位相とカウンタ２８から出力される水平同期信号の位
相が比較され、位相差に応じた比較信号を出力する。Ｖ
ＣＯ２６はこの比較信号に基づいてそのクロック発振動
作が制御される。カウンタ２８から出力される水平同期
信号はＬＣＤコントローラ５６へ出力される。
されて出力される水平同期信号は上記フィールド判別回
路２０及び位相比較器２４へ出力される。位相比較器２
４において、位相比較器２４へ入力された水平同期信号
の位相とカウンタ２８から出力される水平同期信号の位
相が比較され、位相差に応じた比較信号を出力する。Ｖ
ＣＯ２６はこの比較信号に基づいてそのクロック発振動
作が制御される。カウンタ２８から出力される水平同期
信号はＬＣＤコントローラ５６へ出力される。
【００３１】上記ＶＣＯ２６から出力されるクロックは
サンプリングクロック発生回路３０へ出力され、サンプ
リングクロック発生回路３０において、ＶＣＯ２６から
出力されたクロックが１／３に分周されると共に、各々
の位相がシフトした３相のクロックφ１，φ２，φ３
（図３参照）が出力される。
サンプリングクロック発生回路３０へ出力され、サンプ
リングクロック発生回路３０において、ＶＣＯ２６から
出力されたクロックが１／３に分周されると共に、各々
の位相がシフトした３相のクロックφ１，φ２，φ３
（図３参照）が出力される。
【００３２】一方、アナログＲＧＢ信号入力端１２から
入力されたアナログＲＧＢ信号の内、赤、緑、青信号は
それぞれＡ／Ｄコンバータ５０ａ，５０ｂ，５０ｃへ入
力される。これらＡ／Ｄコンバータ５０ａ，５０ｂ，５
０ｃは、赤、緑、青信号をサンプリングクロック発生回
路３０から出力されるクロックφ１，φ２，φ３のタイ
ミングで、赤、緑、青信号を８ビットのディジタル信号
にそれぞれ変換し、ラッチ回路５２へ出力する。ラッチ
回路５２は入力されたディジタルＲＧＢ信号をクロック
φ１のタイミングで出力する。
入力されたアナログＲＧＢ信号の内、赤、緑、青信号は
それぞれＡ／Ｄコンバータ５０ａ，５０ｂ，５０ｃへ入
力される。これらＡ／Ｄコンバータ５０ａ，５０ｂ，５
０ｃは、赤、緑、青信号をサンプリングクロック発生回
路３０から出力されるクロックφ１，φ２，φ３のタイ
ミングで、赤、緑、青信号を８ビットのディジタル信号
にそれぞれ変換し、ラッチ回路５２へ出力する。ラッチ
回路５２は入力されたディジタルＲＧＢ信号をクロック
φ１のタイミングで出力する。
【００３３】ラッチ回路５２から出力されたディジタル
ＲＧＢ信号は誤差拡散回路５４へ入力され６ビットのデ
ィジタルＲＧＢ信号に変換される。ＬＣＤコントローラ
５６は、誤差拡散回路５４から出力される６ビットのデ
ィジタルＲＧＢ信号を、垂直同期信号、判別信号、フレ
ーム反転信号、及び水平同期信号に基づいてＬＣＤ６０
上に表示する。
ＲＧＢ信号は誤差拡散回路５４へ入力され６ビットのデ
ィジタルＲＧＢ信号に変換される。ＬＣＤコントローラ
５６は、誤差拡散回路５４から出力される６ビットのデ
ィジタルＲＧＢ信号を、垂直同期信号、判別信号、フレ
ーム反転信号、及び水平同期信号に基づいてＬＣＤ６０
上に表示する。
【００３４】図４は本発明の第１実施形態による液晶表
示装置におけるアナログＲＧＢ信号をサンプリングする
タイミングと表示結果とを説明するための図である。図
４においてＴ１０はサンプリングのタイミングを示す。
符号Ｔ１０が付された時点でサンプリングが行われる。
符号Ｃ１０が付されたアナログＲＧＢ信号（この例では
文字‘Ａ’，‘Ｂ’，‘Ｃ’）が入力されると、サンプ
リングは符号Ｔ１０が付された時点においてサンプリン
グされる。つまり、Ｃ１０中において塗りつぶされてい
る部分がサンプリングされる。この例ではアナログＲＧ
Ｂ信号に対して充分なサンプリング周期を有しているの
で、文字‘Ａ’，‘Ｂ’，‘Ｃ’のディジタルＲＧＢ信
号を液晶表示装置に表示した場合、符号Ｄ１０が付され
たような表示がなされ、充分文字として認識することが
できる。符号Ｄ１０が付された表示は、背景が白地であ
る場合であったが、背景が黒地である場合は符号Ｄ２０
が付されたような表示がなされる。
示装置におけるアナログＲＧＢ信号をサンプリングする
タイミングと表示結果とを説明するための図である。図
４においてＴ１０はサンプリングのタイミングを示す。
符号Ｔ１０が付された時点でサンプリングが行われる。
符号Ｃ１０が付されたアナログＲＧＢ信号（この例では
文字‘Ａ’，‘Ｂ’，‘Ｃ’）が入力されると、サンプ
リングは符号Ｔ１０が付された時点においてサンプリン
グされる。つまり、Ｃ１０中において塗りつぶされてい
る部分がサンプリングされる。この例ではアナログＲＧ
Ｂ信号に対して充分なサンプリング周期を有しているの
で、文字‘Ａ’，‘Ｂ’，‘Ｃ’のディジタルＲＧＢ信
号を液晶表示装置に表示した場合、符号Ｄ１０が付され
たような表示がなされ、充分文字として認識することが
できる。符号Ｄ１０が付された表示は、背景が白地であ
る場合であったが、背景が黒地である場合は符号Ｄ２０
が付されたような表示がなされる。
【００３５】符号Ｄ１０が付された白地を背景としてい
る場合、つまり、背景の画素を構成する赤、緑、青のピ
クセルが全て点灯している場合、例えば、１画素中で赤
のピクセルが消灯し、青及び緑のピクセルが点灯してい
る画素がある。この画素は通常であればシアンの色で表
示されるが、前述した通り人間の視覚は微小な面に色が
ついている場合には色を認識することが困難で輝度のみ
を認識する。従って、人間は各々の文字を識別すること
ができる。符号Ｄ２０が付された表示についても同様
に、背景が黒地である場合、つまり背景の画素を構成す
る赤、緑、青のピクセルが全て消灯している場合、各文
字は赤、緑、及び青の個別のピクセルから構成される
（つまり、画素が単位ではなくピクセルを単位としてい
る）が、前述した理由によって色を認識することが困難
で、輝度のみを識別するため、各々の文字を識別するこ
とができる。仮に、色を認識できたとしても、文字とし
て認識することは困難で、図９に示したように文字がつ
ぶれることはない。
る場合、つまり、背景の画素を構成する赤、緑、青のピ
クセルが全て点灯している場合、例えば、１画素中で赤
のピクセルが消灯し、青及び緑のピクセルが点灯してい
る画素がある。この画素は通常であればシアンの色で表
示されるが、前述した通り人間の視覚は微小な面に色が
ついている場合には色を認識することが困難で輝度のみ
を認識する。従って、人間は各々の文字を識別すること
ができる。符号Ｄ２０が付された表示についても同様
に、背景が黒地である場合、つまり背景の画素を構成す
る赤、緑、青のピクセルが全て消灯している場合、各文
字は赤、緑、及び青の個別のピクセルから構成される
（つまり、画素が単位ではなくピクセルを単位としてい
る）が、前述した理由によって色を認識することが困難
で、輝度のみを識別するため、各々の文字を識別するこ
とができる。仮に、色を認識できたとしても、文字とし
て認識することは困難で、図９に示したように文字がつ
ぶれることはない。
【００３６】水平方向の画素数が６４０画素、垂直方向
の画素数が４８０画素であるＶＧＡ規格では、水平方向
のピクセル数は６４０×３＝１９２０ピクセルである。
本発明の第１実施形態による液晶表示装置の水平解像度
は、アスペクト比及び解像度の評価の際に用いられる係
数を考慮すると、 ・係数が０．８の場合 １９２０×０．８×（３／４）＝１１５２ ・係数が０．７の場合 １９２０×０．７×（３／４）＝１００８ となる。つまり、本発明の第１実施形態による液晶表示
装置においては、１０００本以上の水平解像度が得られ
る。
の画素数が４８０画素であるＶＧＡ規格では、水平方向
のピクセル数は６４０×３＝１９２０ピクセルである。
本発明の第１実施形態による液晶表示装置の水平解像度
は、アスペクト比及び解像度の評価の際に用いられる係
数を考慮すると、 ・係数が０．８の場合 １９２０×０．８×（３／４）＝１１５２ ・係数が０．７の場合 １９２０×０．７×（３／４）＝１００８ となる。つまり、本発明の第１実施形態による液晶表示
装置においては、１０００本以上の水平解像度が得られ
る。
【００３７】〔第２実施形態〕次に、本発明の第２実施
形態による液晶表示装置を説明する。本発明の第２実施
形態による液晶表示装置は図１に示された本発明の第１
実施形態による液晶表示装置とほぼ同一の構成である
が、ＶＣＯ２６のクロック発振周波数が１／３である点
と、サンプリングクロック発生回路３０の内部構成とが
異なる。図５はサンプリングクロック発生回路３０の内
部構成を示すブロック図である。この図において、ＶＣ
Ｏ２６′は図１に示されたＶＣＯ２６とクロック発振周
波数が異なるため符号２６′が付してある。
形態による液晶表示装置を説明する。本発明の第２実施
形態による液晶表示装置は図１に示された本発明の第１
実施形態による液晶表示装置とほぼ同一の構成である
が、ＶＣＯ２６のクロック発振周波数が１／３である点
と、サンプリングクロック発生回路３０の内部構成とが
異なる。図５はサンプリングクロック発生回路３０の内
部構成を示すブロック図である。この図において、ＶＣ
Ｏ２６′は図１に示されたＶＣＯ２６とクロック発振周
波数が異なるため符号２６′が付してある。
【００３８】図中８０ａ，８０ｂは遅延素子であり、入
力される信号を所定の遅延時間をもって遅延する。また
８２ａ，８２ｂ，８２ｃは波形整形を行うバッファであ
る。ＶＣＯ２６′から出力されるクロックはバッファ８
２ａへ入力され、クロックφ１として出力される。ま
た、ＶＣＯ２６′から出力されるクロックは遅延回路８
０ａへ入力され所定時間遅延され、バッファ８２ｂ及び
遅延回路８０ｂへ出力される。バッファ８２ｂからはク
ロックφ２として出力される。また、遅延回路８０ｂか
ら所定時間遅延されたクロックはバッファ８２ｃへ入力
されクロックφ３として出力される。
力される信号を所定の遅延時間をもって遅延する。また
８２ａ，８２ｂ，８２ｃは波形整形を行うバッファであ
る。ＶＣＯ２６′から出力されるクロックはバッファ８
２ａへ入力され、クロックφ１として出力される。ま
た、ＶＣＯ２６′から出力されるクロックは遅延回路８
０ａへ入力され所定時間遅延され、バッファ８２ｂ及び
遅延回路８０ｂへ出力される。バッファ８２ｂからはク
ロックφ２として出力される。また、遅延回路８０ｂか
ら所定時間遅延されたクロックはバッファ８２ｃへ入力
されクロックφ３として出力される。
【００３９】本実施形態における他の部分の動作は第１
実施形態の場合と同様であるので、その説明を省略す
る。本実施形態においても、アナログＲＧＢ信号がφ
１，φ２，φ３のタイミングでサンプリングされディジ
タルＲＧＢ信号に変換されるので、図４中の符号Ｄ１
０，Ｄ２０が付された表示がなされ、１０００本以上の
水平解像度が得られる。
実施形態の場合と同様であるので、その説明を省略す
る。本実施形態においても、アナログＲＧＢ信号がφ
１，φ２，φ３のタイミングでサンプリングされディジ
タルＲＧＢ信号に変換されるので、図４中の符号Ｄ１
０，Ｄ２０が付された表示がなされ、１０００本以上の
水平解像度が得られる。
【００４０】尚、上記実施形態においては、ラッチ回路
５２から出力される８ビットのディジタルＲＧＢ信号を
誤差拡散回路５４によって６ビットのディジタルＲＧＢ
信号に変換してＬＣＤコントローラ５６へ供給するよう
にしていたが、誤差拡散回路５４を省略して８ビットデ
ィジタルＲＧＢ信号をＬＣＤコントローラ５６へ供給す
るようにしてもよい。
５２から出力される８ビットのディジタルＲＧＢ信号を
誤差拡散回路５４によって６ビットのディジタルＲＧＢ
信号に変換してＬＣＤコントローラ５６へ供給するよう
にしていたが、誤差拡散回路５４を省略して８ビットデ
ィジタルＲＧＢ信号をＬＣＤコントローラ５６へ供給す
るようにしてもよい。
【００４１】また、本発明の実施形態による液晶表示装
置をテレビカメラ又はビデオカメラのビューファインダ
に組み込んだり、モニタ画面として組み込んむこのがで
きる。この場合には、フォーカスの調整を行う際に好適
である。
置をテレビカメラ又はビデオカメラのビューファインダ
に組み込んだり、モニタ画面として組み込んむこのがで
きる。この場合には、フォーカスの調整を行う際に好適
である。
【００４２】
【発明の効果】以上説明したように、本発明によれば、
水平方向の解像度を向上させることができ、詳細な表示
を行うことができるという効果がある。
水平方向の解像度を向上させることができ、詳細な表示
を行うことができるという効果がある。
【図１】 本発明の第１実施形態による液晶表示装置の
略構成を示すブロック図である。
略構成を示すブロック図である。
【図２】 サンプリングクロック発生回路３０の構成を
示すブロック図である。
示すブロック図である。
【図３】 サンプリングクロック発生回路３０の各部の
動作を示すタイミングチャートである。
動作を示すタイミングチャートである。
【図４】 本発明の第１実施形態による液晶表示装置に
おけるアナログＲＧＢ信号をサンプリングするタイミン
グと表示結果とを説明するための図である。
おけるアナログＲＧＢ信号をサンプリングするタイミン
グと表示結果とを説明するための図である。
【図５】 サンプリングクロック発生回路３０の内部構
成を示すブロック図である。
成を示すブロック図である。
【図６】 解像度の補足説明を行うための図である。
【図７】 アスペクト比が１でない場合の解像度の補足
説明を行うための図である。
説明を行うための図である。
【図８】 画素と解像度との関係を説明するための図で
ある。
ある。
【図９】 従来の液晶表示装置におけるアナログＲＧＢ
信号をサンプリングするタイミングと表示結果とを説明
するための図である。
信号をサンプリングするタイミングと表示結果とを説明
するための図である。
【符号の説明】 ６０ ＬＣＤ ３０ サンプリングクロック発生
回路 ５６ ＬＣＤコントローラ １６ 垂直同期分離回路 １８ 水平同期分離回路 １００，１０２ カウンタ １０４ ＮＡＮＤ回路 １０６，１０８，１１０ Ｄフリップフロップ ２４ 位相比較器 ２６ ＶＣＯ（電圧制御発振器） ２８ カウンタ ８０ａ 遅延回路 ８０ｂ 遅延回路
回路 ５６ ＬＣＤコントローラ １６ 垂直同期分離回路 １８ 水平同期分離回路 １００，１０２ カウンタ １０４ ＮＡＮＤ回路 １０６，１０８，１１０ Ｄフリップフロップ ２４ 位相比較器 ２６ ＶＣＯ（電圧制御発振器） ２８ カウンタ ８０ａ 遅延回路 ８０ｂ 遅延回路
Claims (6)
- 【請求項１】 ３５万ピクセル以上のピクセル数を有
し、該ピクセルがストライプ状に配された液晶表示パネ
ルと、 画像信号に含まれる同期信号から所定周期の３相クロッ
クを生成するクロック生成手段と、 前記画像信号の赤、緑、青信号を、前記３相クロックの
各々のタイミングでディジタル信号に変換する変換手段
と、 前記変換手段から出力されるディジタル信号に基づいて
前記液晶表示パネルを駆動する駆動手段とを具備するこ
とを特徴とする液晶表示装置。 - 【請求項２】 ３５万ピクセル以上のピクセル数を有
し、該ピクセルがストライプ状に配された液晶表示パネ
ルと、 画像信号から同期信号を抽出する同期信号抽出手段と、 前記同期信号抽出手段によって抽出された同期信号に同
期し、かつ、該同期信号より高周波数の３相クロックを
発生するクロック発生回路と、 前記画像信号の赤、緑、青信号を、前記３相クロックの
各々のタイミングでディジタル信号に変換するアナログ
／ディジタル変換回路と、 前記アナログ／ディジタル変換回路の出力に基づいて前
記液晶表示パネルを駆動する駆動回路とを具備すること
を特徴とする液晶表示装置。 - 【請求項３】 前記クロック発生回路は、 前記同期信号が第１の入力端に入力される位相比較器
と、 前記位相比較器の出力に応じた周波数で発振する発振器
と、 前記発振器の出力を分周して前記位相比較器の第２の入
力端に戻すカウンタと、 前記発振器の出力から３相クロックを生成する３相クロ
ック生成回路とを具備することを特徴とする請求項２記
載の液晶表示装置。 - 【請求項４】 前記３相クロック生成回路は、前記発振
器の出力をｌ／３分周する分周回路と、 前記分周回路の出力を前記発振器の出力に基づいて読み
込みシフトする３ビットシフト回路とからなることを特
徴とする請求項３記載の液晶表示装置。 - 【請求項５】 前記３相クロック生成回路は、前記発振
器の出力を遅延する第１、第２の遅延回路を有し、前記
発振器の出力、前記第１、第２の遅延回路の出力に基づ
いて３相クロックを出力することを特徴とする請求項３
記載の液晶表示装置。 - 【請求項６】 前記液晶表示パネルは、７６万８千ピク
セル以上のピクセル数を有し、該ピクセルがストライプ
状に配されたことを特徴とする請求項１又は請求項２記
載の液晶表示装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8344252A JPH10186312A (ja) | 1996-12-24 | 1996-12-24 | 液晶表示装置 |
| TW086118512A TW353743B (en) | 1996-12-24 | 1997-12-09 | Liquid crystal display device |
| KR1019970072498A KR19980064509A (ko) | 1996-12-24 | 1997-12-23 | 액정표시장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8344252A JPH10186312A (ja) | 1996-12-24 | 1996-12-24 | 液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10186312A true JPH10186312A (ja) | 1998-07-14 |
Family
ID=18367812
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8344252A Withdrawn JPH10186312A (ja) | 1996-12-24 | 1996-12-24 | 液晶表示装置 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JPH10186312A (ja) |
| KR (1) | KR19980064509A (ja) |
| TW (1) | TW353743B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007158535A (ja) * | 2005-12-01 | 2007-06-21 | Sharp Corp | 位相同期ループ回路 |
| JP2012137775A (ja) * | 1998-10-07 | 2012-07-19 | Microsoft Corp | ストライプ形ディスプレイ装置上の画素サブコンポーネントへの画像データ・サンプルのマッピング |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100692680B1 (ko) * | 2000-12-30 | 2007-03-14 | 비오이 하이디스 테크놀로지 주식회사 | 액정 표시 장치의 타이밍 컨트롤러 |
-
1996
- 1996-12-24 JP JP8344252A patent/JPH10186312A/ja not_active Withdrawn
-
1997
- 1997-12-09 TW TW086118512A patent/TW353743B/zh active
- 1997-12-23 KR KR1019970072498A patent/KR19980064509A/ko not_active Ceased
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012137775A (ja) * | 1998-10-07 | 2012-07-19 | Microsoft Corp | ストライプ形ディスプレイ装置上の画素サブコンポーネントへの画像データ・サンプルのマッピング |
| JP2007158535A (ja) * | 2005-12-01 | 2007-06-21 | Sharp Corp | 位相同期ループ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980064509A (ko) | 1998-10-07 |
| TW353743B (en) | 1999-03-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
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