JPH10189486A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JPH10189486A
JPH10189486A JP9206310A JP20631097A JPH10189486A JP H10189486 A JPH10189486 A JP H10189486A JP 9206310 A JP9206310 A JP 9206310A JP 20631097 A JP20631097 A JP 20631097A JP H10189486 A JPH10189486 A JP H10189486A
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Abstract

(57)【要約】 【課題】 熱処理によりシリサイド又は配線金属の凝集
現象又は侵食現象により接合が侵害される現象を防止す
ることができ、かつ、シリサイドが基板から不純物を給
することにより発生するコンタクト抵抗の増加を防止す
ることができる半導体装置及びその製造方法を提供す
る。 【解決手段】 シリコン層２２と、シリコン層に形成さ
れた接合層２４と、シリコン層上に形成された絶縁層２
６をエッチングして形成されたコンタクトホール２８
と、接合層の表面に形成されたシリサイド層３２とを具
備し、接合層とシリコン層との界面に形成された第１不
純物層３０ａ又は接合層とコンタクトホールの底面との
間に形成された第２不純物層３０ｂのうち少なくともい
ずれかを有する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置及びその
製造方法に係り、特にコンタクト部位から発生する漏れ
電流及びコンタクト抵抗の増加を防止できる半導体装置
及びその製造方法に関する。
【０００２】
【従来の技術】半導体素子が高集積化されるに伴い、迅
速な動作速度を要する素子が引き続き開発されつつあ
る。特に、ＳＲＡＭ又は論理素子等の迅速な動作速度を
要する素子においては、ゲートとソース/ドレインの面
抵抗とコンタクト抵抗を下げるために、比抵抗の低い物
質として金属とシリコンとの熱処理化合物であるシリサ
イドを用いる傾向がある。特に、フォトエッチング工程
が要らないセリサイド(Self Aligned Silicide:salicid
e)が広く用いられている。
【０００３】図１Ａ乃至図１Ｄは、従来のセリサイド工
程を用いた半導体装置の製造方法を説明するために示し
た断面図である。図１Ａを参照すると、まず半導体基板
２の活性領域にゲート絶縁膜４を介してポリシリコンゲ
ート電極６を形成した後、前記結果物上に絶縁物質を蒸
着する。次に、異方性エッチングを行い、前記ゲート電
極６の側壁にスぺーサ８を形成する。次いで、前記スぺ
ーサ８及びゲート電極６をイオン注入マスクとして前記
半導体基板に不純物イオンを注入することにより、半導
体基板２にソース/ドレイン１０を形成する。
【０００４】図１Ｂを参照すると、ソース/ドレイン１
０の形成された結果物の全面にチタン(Ti)又はコバルト
(Co)のような耐火性の金属１２を蒸着する。図１Ｃを参
照すると、前記耐火性の金属１２を熱処理して、チタン
シリサイド又はコバルトシリサイドのような前記耐火性
の金属とシリコンとの熱処理化合物のシリサイド１２
ａ,１２ｂを形成する。この際、シリサイドはシリコン
成分があるところのみに形成されるので、ソース/ドレ
イン１０の上部とゲート電極６の上部のみにシリサイド
１２ａ,１２ｂが形成される。その後、未反応の耐火性
の金属を取り除くと、ゲート電極とソース/ドレインの
上部のみにシリサイドが形成されるので、フォトエッチ
ング工程を追加せず所望の場所のみにシリサイドを形成
することができる。
【０００５】前記ゲート電極６の上部のシリサイド１２
ａはゲート電極の面抵抗を減少させる役割を果たし、ソ
ース/ドレイン１０の表面に形成されたシリサイド１２
ｂは前記ソース/ドレインと配線層との接触抵抗を減少
させる役割を果たす。図１Ｄを参照すると、結果物上に
平坦化された層間絶縁膜１４を形成した後、フォトエッ
チング工程を行い、前記層間絶縁膜にゲート電極又はソ
ース/ドレインと上部導電層を接続させるためのコンタ
クトホールを形成し、後続工程を通常の方法により施
す。
【０００６】
【発明が解決しようとする課題】しかしながら、従来の
セリサイド工程を用いる場合には、後続の熱工程で多く
の制約を受けるようになる。すなわち、シリサイデーシ
ョン工程の後に熱工程が過度に行われると、次のような
問題が発生する。第１に、図２に示したように、ソース
/ドレイン１０と障壁層１６、又は障壁層１６の無い場
合には配線層１８が接触するコンタクト部位で、シリサ
イドの凝集現象又は侵食現象が発生し、ソース/ドレイ
ン１０と基板２との界面部位が侵害される現象が発生す
る(参照符号'Ａ')。このようにソース/ドレイン領域と
半導体基板との界面における侵害現象は、接合漏れ電流
を招き、過度の漏れ電流は製品の電力消耗を増加させる
と共に信頼性を落とす要因となる。
【０００７】第２に、通常、シリサイドはシリサイデー
ション過程のみならず後続の熱処理工程の間に基板から
多量の不純物を吸収するようになる。特に、多量のホウ
素を吸収するので、配線層とＰ型の不純物が高濃度でド
ーピングされているソース/ドレインとの界面では、シ
リサイドのホウ素の吸収によりホウ素の濃度が落ちてコ
ンタクト抵抗が増加する結果を招く。このようなコンタ
クト抵抗の増加は製品の動作速度を低下させる主要因と
なる。
【０００８】前述した２つの問題点はメモリ素子の製造
工程と同様に、配線層の形成後に熱処理工程を伴うキャ
パシタの製造工程において特に著しく現れる。本発明
は、前記のような問題点を解決するために案出されたも
のであり、接合漏れ電流及び接触抵抗の増加の問題を同
時に解決できる構造の半導体装置を提供するにその目的
がある。
【０００９】叉、本発明の他の目的は前記半導体装置の
好適な製造方法を提供するにある。
【００１０】
【課題を解決するための手段】前記目的を達成するため
に、本発明による半導体装置は、半導体基板と、前記半
導体基板に形成されたソース/ドレインと、前記半導体
基板上に形成された絶縁層に形成され、前記ソース/ド
レインの一部を露出させるコンタクトホールと、前記ソ
ース/ドレインの表面に形成されたシリサイド層とを具
備し、前記ソース/ドレインと前記半導体基板との界面
に形成された第１不純物層と、前記第１不純物層と前記
コンタクトホールの底面との間に形成された第２不純物
層とのうち少なくともいずれかを有することを特徴とす
る。
【００１１】ここで、前記半導体基板は、単結晶シリコ
ン層、多結晶シリコン層及び非晶質シリコン層のうちの
いずれかである。また、前記半導体基板はＮ型であり、
前記ソース/ドレインはＰ+型であり、前記第１不純物層
は前記ソース/ドレインと同一な導電型の不純物が１×
１０14〜１×１０16イオン/cm2程度の濃度でドーピング
されている。また、前記シリサイド層は前記ソース/ド
レインの表面に形成される。
【００１２】前記他の目的を達成するために、本発明に
よる半導体装置の製造方法は、第１導電型の半導体基板
に第２導電型のソース/ドレインを形成する工程と、前
記半導体基板上に絶縁層を形成する工程と、前記絶縁層
をエッチングして前記ソース/ドレインを露出させるコ
ンタクトホールを形成する工程と、前記コンタクトホー
ルを通して、前記ソース/ドレインと半導体基板との界
面部位及び/又は前記界面部位とコンタクトホールの底
面との間に、それぞれ投射範囲(Rp)を有する第２導電型
の不純物層を形成する工程と、前記ソース/ドレインの
表面にシリサイド層を形成する工程と、前記結果物上に
導電物質を蒸着した後、パタニングすることにより、前
記ソース/ドレインと接触する配線層を形成する工程と
を具備することを特徴とする。
【００１３】叉、第１導電型の半導体基板に不純物イオ
ンを注入して第２導電型のソース/ドレインを形成する
工程と、前記半導体基板上に絶縁層を形成する工程と、
前記絶縁層をエッチングして前記ソース/ドレインを露
出させるコンタクトホールを形成する工程と、前記ソー
ス/ドレインの表面にシリサイド層を形成する工程と、
前記コンタクトホールを通して、前記ソース/ドレイン
と半導体基板との界面部位及び/又は前記界面部位とコ
ンタクトホールの底面との間に、それぞれ投射範囲(Rp)
を有する第２導電型の不純物層を形成する工程と、前記
結果物上に導電物質を蒸着した後、パタニングすること
により、前記ソース/ドレインと接触する配線層を形成
する工程とを具備することを特徴とする。
【００１４】ここで、前記半導体基板は、単結晶シリコ
ン層、多結晶シリコン層及び非晶質シリコン層のうちい
ずれかである。また、前記半導体基板はＮ型であり、前
記ソース/ドレインはＰ+型であり、前記不純物層はＢＦ
2又はＢを１×１０14〜１×１０16イオン/cm2程度の濃
度でイオン注入することにより形成される。 叉、ソース/ドレインの表面に形成されたシリサイド層
を介して、前記ソース/ドレインと接触する配線層が形
成される半導体装置の製造方法であって、前記シリサイ
ド層を介して前記ソース/ドレインと接触する配線層を
形成する前に、前記ソース/ドレインを露出させるコン
タクトホールを通して、前記ソース/ドレインと半導体
基板との界面部位及び/又は前記界面部位とコンタクト
ホールの底面との間に、それぞれ投射範囲(Rp)を有する
不純物層を形成することを特徴とする。
【００１５】本発明によると、ソース/ドレインと半導
体基板との界面部位に前記ソース/ドレインを取り囲む
不純物層が形成されているため、熱処理によりシリサイ
ド又は配線金属の凝集現象又は蚕食現象が発生しても、
ソース/ドレインと半導体基板との界面が侵害されるこ
とを防止できるので、漏れ電流が防止できる。かつ、接
合層とコンタクトホールの底面との間に形成された不純
物層により、シリサイドが基板から不純物を吸収するこ
とにより発生するコンタクト抵抗の増加を防止すること
ができる。
【００１６】
【発明の実施の形態】以下、本発明の実施の形態を添付
した図面に基づき詳細に説明する。図３Ａ乃至図３Ｃ
は、本実施の形態による半導体装置の製造方法を説明す
るための断面図である。図３Ａを参照すると、通常の製
造工程を適用して半導体基板２２の活性領域にゲート電
極(図示せず)とソース/ドレイン２４を具備するトラン
ジスタを形成した後、その結果物上に前記トランジスタ
を他の導電層と絶縁させるための層間絶縁層２６を形成
する。次いで、ソース/ドレイン２４上の前記層間絶縁
層２６をエッチングして前記ソース/ドレイン２４と上
部導電層(図示せず)とを連結するためのコンタクトホー
ル２８を形成する。
【００１７】次に、前記コンタクトホール２８を通して
前記半導体基板２２にソース/ドレイン２４の導電型と
同一な導電型の不純物イオンを１次注入して、第１不純
物層３０ａを形成する。この際、前記不純物イオンの注
入時にソース/ドレイン２４と半導体基板２２との界面
又はその下に不純物イオンの投射範囲(Ｒｐ)が位置する
ように注入エネルギーを適切に調節する。即ち、通常の
高集積回路(ＶＬＳＩ)のソース/ドレインの接合深さ(ｔ
1)が0.1μm〜1.0μm程度なので、前記イオン注入時に注
入エネルギーを適切に調節することにより、ソース/ド
レイン２４と基板２２との界面部位の不純物の濃度を高
め、ソース/ドレインの接合深さを長くする。例えば、
前記ソース/ドレイン２４がＰ型の不純物にてドーピン
グされていれば、Ｐ型の不純物のＢＦ2又はＢを１×１
０14〜１×１０16イオン/cm2程度のドーズ及び６０Ｋｅ
Ｖ程度のエネルギーで注入する。
【００１８】次に、前記コンタクトホール２８を通して
第１不純物層３０ａとコンタクトホール２８の底面との
間に不純物イオンの投射範囲(Ｒｐ)が位置するように、
３０ＫｅＶ程度のエネルギーで２次不純物イオンを注入
して、第２不純物層３０ｂを形成する。参照符号'ｔ2'
は第２不純物層３０ｂの深さのことを示す。前記１次及
び２次イオン注入工程の順番は交代しても良く、次の段
階で説明されるシリサイデーション工程の後に行っても
差し支えない。このようにシリサイデーション工程の後
に第１及び第２不純物層を形成するためのイオン注入を
行う場合には、注入される不純物がソース/ドレイン２
４の表面に形成されたシリサイド層を通過して適切なＲ
ｐ値を有するように注入エネルギーを調節しなければな
らない。
【００１９】図３Ｂを参照すると、シリサイドを形成す
るために、結果物上に耐火性の金属、例えばチタン(Ｔ
ｉ)を５００オングストローム以内の厚みで蒸着した
後、熱処理を通して基板のシリコン(Ｓｉ)とチタン(Ｔ
ｉ)の熱処理化合物であるチタンシリサイド(ＴｉＳｉ2)
３２を形成する。そして、反応せず残留するチタンを硫
酸にてストリップする。この際、シリサイデーションに
より消耗されるシリコンの厚みは５００オングストロー
ム程度であり、前記第２不純物層３０ｂのＲｐがコンタ
クトホールの底面と第１不純物層３０ａとの間に位置す
るように適切に調節されている。従って、シリサイドが
基板から不純物を吸収することにより発生するコンタク
ト抵抗の増加を防止することができる。
【００２０】図３Ｃを参照すると、シリサイドの形成さ
れた結果物上に基板と配線層との相互拡散等の反応を防
止するための障壁物質、例えばチタンナイトライド(Ｔ
ｉＮ)を５００オングストローム程度の厚みで蒸着して
障壁層３４を形成する。次に、配線金属、例えばタング
ステン(Ｗ)又はアルミニウム(Ａｌ)を蒸着して熱処理し
た後、パタニングすることにより配線層３６を形成す
る。
【００２１】図示したように、後続熱処理によりシリサ
イド又は配線金属の凝集現象又は侵食現象が発生して
も、第１不純物層３０ａと第２不純物層３０ｂとが適切
な位置に形成されているため、ソース/ドレインと半導
体基板との界面部位が侵害されることを防止できる(参
照符号'Ｂ')。本発明は前記実施例に限られず、本発明
が属した技術的思想内で当分野において通常の知識を有
する者により多くの変形が可能であることは明らかであ
る。
【００２２】
【発明の効果】以上、本発明によると、ソース/ドレイ
ンと半導体基板との界面部位に前記ソース/ドレインを
取り囲むように第１不純物層が形成されているため、シ
リサイドの形成後に熱処理によりシリサイド又は配線金
属の凝集現象又は蚕食現象が発生しても、接合が侵害さ
れる現象を防止できる。よって、漏れ電流を防止するこ
とができる。
【００２３】また、第１不純物層とコンタクトホールの
底面との間に形成された第２不純物層３０ｂにより、シ
リサイドが基板から不純物を吸収することにより発生す
るコンタクト抵抗の増加を防止することができる。
【図面の簡単な説明】
【図１Ａ】従来のセリサイド工程を用いた半導体装置の
製造方法を説明するために示した断面図である。
【図１Ｂ】従来のセリサイド工程を用いた半導体装置の
製造方法を説明するために示した断面図である。
【図１Ｃ】従来のセリサイド工程を用いた半導体装置の
製造方法を説明するために示した断面図である。
【図１Ｄ】従来のセリサイド工程を用いた半導体装置の
製造方法を説明するために示した断面図である。
【図２】シリサイド又は配線層の凝集現象又は蚕食現象
によりソース/ドレインと基板との界面部位で侵害現象
が発生したことを示す断面図である。
【図３Ａ】本実施の形態による半導体装置の製造方法を
説明するための断面図である。
【図３Ｂ】本実施の形態による半導体装置の製造方法を
説明するための断面図である。
【図３Ｃ】本実施の形態による半導体装置の製造方法を
説明するための断面図である。
【符号の説明】
２２ 半導体基板 ２４ ソース/ドレイン ２６ 層間絶縁層 ２８ コンタクトホール ３０ａ 第１不純物層 ３０ｂ 第２不純物層 ３２ チタンシリサイド ３４ 障壁層 ３６ 配線層

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板と、 前記半導体基板に形成されたソース/ドレインと、 前記半導体基板上に形成された絶縁層に形成され、前記
    ソース/ドレインの一部を露出させるコンタクトホール
    と、 前記ソース/ドレインの表面に形成されたシリサイド層
    とを具備し、 前記ソース/ドレインと前記半導体基板との界面に形成
    された第１不純物層と、前記第１不純物層と前記コンタ
    クトホールの底面との間に形成された第２不純物層との
    うち少なくともいずれかを有することを特徴とする半導
    体装置。
  2. 【請求項２】 前記半導体基板は、単結晶シリコン層、
    多結晶シリコン層及び非晶質シリコン層のうちのいずれ
    かであることを特徴とする請求項１に記載の半導体装
    置。
  3. 【請求項３】 前記半導体基板はＮ型であり、前記ソー
    ス/ドレインはＰ+型であり、前記第１不純物層は前記ソ
    ース/ドレインと同一な導電型の不純物が１×１０14〜
    １×１０16イオン/cm2程度の濃度でドーピングされてい
    ることを特徴とする請求項１に記載の半導体装置。
  4. 【請求項４】 第１導電型の半導体基板に第２導電型の
    ソース/ドレインを形成する工程と、 前記半導体基板上に絶縁層を形成する工程と、 前記絶縁層をエッチングして前記ソース/ドレインを露
    出させるコンタクトホールを形成する工程と、 前記コンタクトホールを通して、前記ソース/ドレイン
    と半導体基板との界面部位及び/又は前記界面部位とコ
    ンタクトホールの底面との間に、それぞれ投射範囲(Rp)
    を有する第２導電型の不純物層を形成する工程と、 前記ソース/ドレインの表面にシリサイド層を形成する
    工程と、 前記結果物上に導電物質を蒸着した後、パタニングする
    ことにより、前記ソース/ドレインと接触する配線層を
    形成する工程とを具備することを特徴とする半導体装置
    の製造方法。
  5. 【請求項５】 第１導電型の半導体基板に不純物イオン
    を注入して第２導電型のソース/ドレインを形成する工
    程と、 前記半導体基板上に絶縁層を形成する工程と、 前記絶縁層をエッチングして前記ソース/ドレインを露
    出させるコンタクトホールを形成する工程と、 前記ソース/ドレインの表面にシリサイド層を形成する
    工程と、 前記コンタクトホールを通して、前記ソース/ドレイン
    と半導体基板との界面部位及び/又は前記界面部位とコ
    ンタクトホールの底面との間に、それぞれ投射範囲(Rp)
    を有する第２導電型の不純物層を形成する工程と、 前記結果物上に導電物質を蒸着した後、パタニングする
    ことにより、前記ソース/ドレインと接触する配線層を
    形成する工程とを具備することを特徴とする半導体装置
    の製造方法。
  6. 【請求項６】 前記半導体基板は、単結晶シリコン層、
    多結晶シリコン層及び非晶質シリコン層のうちいずれか
    であることを特徴とする請求項４または５に記載の半導
    体装置の製造方法。
  7. 【請求項７】 前記半導体基板はＮ型であり、前記ソー
    ス/ドレインはＰ+型であり、前記不純物層はＢＦ2又は
    Ｂを１×１０14〜１×１０16イオン/cm2程度の濃度でイ
    オン注入することにより形成されることを特徴とする請
    求項４または５に記載の半導体装置の製造方法。
  8. 【請求項８】 ソース/ドレインの表面に形成されたシリ
    サイド層を介して、前記ソース/ドレインと接触する配
    線層が形成される半導体装置の製造方法であって、 前記シリサイド層を介して前記ソース/ドレインと接触
    する配線層を形成する前に、前記ソース/ドレインを露
    出させるコンタクトホールを通して、前記ソース/ドレ
    インと半導体基板との界面部位及び/又は前記界面部位
    とコンタクトホールの底面との間に、それぞれ投射範囲
    (Rp)を有する不純物層を形成することを特徴とする半導
    体装置の製造方法。
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