JPH10189606A - 半導体装置のバンプ及びその製造方法 - Google Patents
半導体装置のバンプ及びその製造方法Info
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Abstract
(57)【要約】
【課題】 被覆性の悪さによって起こるバリアメタルの
断線を防止するとともに、バリアメタル生成時、開孔部
にストレスが集中するのを防止し、パッシベーション膜
の破壊を防止することができる半導体装置のバンプ及び
その製造方法を提供する。 【解決手段】 半導体基板２１上にメタルパッド２２を
形成し、半導体基板の全面に保護絶縁膜（パッシベーシ
ョン膜）２３を生成した後、メタルパッド２２とＡｕバ
ンプの接続のための接続孔の形成を行うが、この時、１
回目のホトリソ／エッチングで開孔部のパッシベーショ
ン膜２３を完全にエッチングせず、パッシベーション膜
２３を残す。その後、１回目の開孔径よりも内側にホト
リソ／エッチングを施し、階段状に開孔する。次に、半
導体基板全面にスパッタリング法により、Ａｕバンプ用
バリアメタル等となる金属膜２４を形成する。次に、Ａ
ｕを析出させ、Ａｕバンプ２５を得る。
断線を防止するとともに、バリアメタル生成時、開孔部
にストレスが集中するのを防止し、パッシベーション膜
の破壊を防止することができる半導体装置のバンプ及び
その製造方法を提供する。 【解決手段】 半導体基板２１上にメタルパッド２２を
形成し、半導体基板の全面に保護絶縁膜（パッシベーシ
ョン膜）２３を生成した後、メタルパッド２２とＡｕバ
ンプの接続のための接続孔の形成を行うが、この時、１
回目のホトリソ／エッチングで開孔部のパッシベーショ
ン膜２３を完全にエッチングせず、パッシベーション膜
２３を残す。その後、１回目の開孔径よりも内側にホト
リソ／エッチングを施し、階段状に開孔する。次に、半
導体基板全面にスパッタリング法により、Ａｕバンプ用
バリアメタル等となる金属膜２４を形成する。次に、Ａ
ｕを析出させ、Ａｕバンプ２５を得る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置のバン
プ構造及びその製造方法に関するものである。
プ構造及びその製造方法に関するものである。
【０００２】
【従来の技術】従来、このような分野の技術としては、
例えば、以下に示すようなものがあった。図２はかかる
従来の半導体装置のＡｕバンプ形成の工程断面図であ
る。 （１）まず、図２（ａ）に示すように、半導体基板１１
上にメタルパッド１２を形成し、半導体基板の全面に絶
縁膜１３（パッシベーション膜）形成後、１回のホトリ
ソ／エッチングによって、メタルパッド１２とＡｕバン
プとの接続孔を形成する。その後、半導体基板全面にス
パッタリング法により、Ａｕバンプ用バリアメタル等と
なる金属膜１４を形成する。
例えば、以下に示すようなものがあった。図２はかかる
従来の半導体装置のＡｕバンプ形成の工程断面図であ
る。 （１）まず、図２（ａ）に示すように、半導体基板１１
上にメタルパッド１２を形成し、半導体基板の全面に絶
縁膜１３（パッシベーション膜）形成後、１回のホトリ
ソ／エッチングによって、メタルパッド１２とＡｕバン
プとの接続孔を形成する。その後、半導体基板全面にス
パッタリング法により、Ａｕバンプ用バリアメタル等と
なる金属膜１４を形成する。
【０００３】（２）次に、図２（ｂ）に示すように、メ
タルパッド１２上部に所望のバンプ径に相当する大きさ
にレジスト１５をパターニングし開孔する。次に、金属
膜１４を電解メッキの一方の電極として、その開孔部の
みに選択的にＡｕを析出させる。 （３）その後、図２（ｃ）に示すように、レジスト１５
を除去し、柱状Ａｕバンプ１６をマスクとして、パッド
上部以外の金属膜１４をエッチングすることにより、柱
状Ａｕバンプ１６を得る。
タルパッド１２上部に所望のバンプ径に相当する大きさ
にレジスト１５をパターニングし開孔する。次に、金属
膜１４を電解メッキの一方の電極として、その開孔部の
みに選択的にＡｕを析出させる。 （３）その後、図２（ｃ）に示すように、レジスト１５
を除去し、柱状Ａｕバンプ１６をマスクとして、パッド
上部以外の金属膜１４をエッチングすることにより、柱
状Ａｕバンプ１６を得る。
【０００４】
【発明が解決しようとする課題】しかしながら、以上し
た従来の半導体装置におけるＡｕバンプ形成方法では、
メタルパッド１２とＡｕバンプ１６との接続孔部の段差
が、パッシベーション膜１３の膜厚（８０００〜１００
００Å）程あるため、この段部でＡｕバンプ用バリアメ
タル１４が断切れを起こしバンプできなかったり、ま
た、Ａｕバンプ用バリアメタル１４のストレスによって
パッシベーション膜の破壊に至り、信頼性を低下させる
という問題があった。
た従来の半導体装置におけるＡｕバンプ形成方法では、
メタルパッド１２とＡｕバンプ１６との接続孔部の段差
が、パッシベーション膜１３の膜厚（８０００〜１００
００Å）程あるため、この段部でＡｕバンプ用バリアメ
タル１４が断切れを起こしバンプできなかったり、ま
た、Ａｕバンプ用バリアメタル１４のストレスによって
パッシベーション膜の破壊に至り、信頼性を低下させる
という問題があった。
【０００５】本発明は、上記問題点を除去し、被覆性の
悪さによって起こるバリアメタルの断線を防止するとと
もに、バリアメタル生成時、開孔部にストレスが集中す
るのを防止し、パッシベーション膜の破壊を防止するこ
とができる半導体装置のバンプ及びその製造方法を提供
することを目的とする。
悪さによって起こるバリアメタルの断線を防止するとと
もに、バリアメタル生成時、開孔部にストレスが集中す
るのを防止し、パッシベーション膜の破壊を防止するこ
とができる半導体装置のバンプ及びその製造方法を提供
することを目的とする。
【０００６】
【課題を解決するための手段】本発明は、上記目的を達
成するために、 〔１〕半導体装置のバンプにおいて、半導体基板上のメ
タルパッド上に階段状の接続孔を有する絶縁膜を設ける
ようにしたものである。 〔２〕半導体装置のバンプの製造方法において、半導体
基板上のメタルパッド上に形成される絶縁膜を、接続孔
の径の大きさの異なるマスクを複数枚用いて、複数回の
ホトリソエッチングにより、階段状に開孔するようにし
たものである。
成するために、 〔１〕半導体装置のバンプにおいて、半導体基板上のメ
タルパッド上に階段状の接続孔を有する絶縁膜を設ける
ようにしたものである。 〔２〕半導体装置のバンプの製造方法において、半導体
基板上のメタルパッド上に形成される絶縁膜を、接続孔
の径の大きさの異なるマスクを複数枚用いて、複数回の
ホトリソエッチングにより、階段状に開孔するようにし
たものである。
【０００７】〔３〕上記〔２〕記載の半導体装置のバン
プの製造方法において、前記接続孔の径の大きさの異な
るマスクを２枚用意し、径の大きいマスクを用いた第１
回目のホトリソエッチングにより、前記絶縁膜の所定の
深さだけ除去し、次に、径の小さいマスクを用いた第２
回目のホトリソエッチングにより、前記絶縁膜の残りを
除去して前記絶縁膜を階段状に開孔するようにしたもの
である。
プの製造方法において、前記接続孔の径の大きさの異な
るマスクを２枚用意し、径の大きいマスクを用いた第１
回目のホトリソエッチングにより、前記絶縁膜の所定の
深さだけ除去し、次に、径の小さいマスクを用いた第２
回目のホトリソエッチングにより、前記絶縁膜の残りを
除去して前記絶縁膜を階段状に開孔するようにしたもの
である。
【０００８】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しながら詳細に説明する。図１は本発明の
第１実施例を示す半導体装置のＡｕバンプ形成の工程断
面図である。 （１）まず、図１（ａ）に示すように、半導体基板２１
上にメタルパッド２２を形成し、半導体基板の全面に保
護絶縁膜（パッシベーション膜）（８０００Å〜１００
００Å）２３を生成した後、メタルパッド２２とＡｕバ
ンプの接続のための接続孔の形成を行うが、この時、１
回目のホトリソ／エッチングで開孔部のパッシベーショ
ン膜を４０００Å〜５０００Å程エッチングする。すな
わち、完全にエッチングせず、１／２程度エッチング
し、パッシベーション膜２３を残す。
て図面を参照しながら詳細に説明する。図１は本発明の
第１実施例を示す半導体装置のＡｕバンプ形成の工程断
面図である。 （１）まず、図１（ａ）に示すように、半導体基板２１
上にメタルパッド２２を形成し、半導体基板の全面に保
護絶縁膜（パッシベーション膜）（８０００Å〜１００
００Å）２３を生成した後、メタルパッド２２とＡｕバ
ンプの接続のための接続孔の形成を行うが、この時、１
回目のホトリソ／エッチングで開孔部のパッシベーショ
ン膜を４０００Å〜５０００Å程エッチングする。すな
わち、完全にエッチングせず、１／２程度エッチング
し、パッシベーション膜２３を残す。
【０００９】（２）その後、図１（ｂ）に示すように、
１回目の開孔径よりも内側にホトリソ／エッチングを施
し、階段状に開孔する。 （３）次に、図１（ｃ）に示すように、半導体基板全面
にスパッタリング法により、Ａｕバンプ用バリアメタル
等となる金属膜２４を形成する。 （４）次に、メタルパッド２２上部に所望のバンプ径に
相当する大きさにレジスト（図示なし）をパターニング
し開孔した後、金属膜２４を電解メッキの一方の電極と
してその開孔部のみに選択的にＡｕを析出させる。その
後、図１（ｄ）に示すように、レジスト（図示なし）を
除去して、Ａｕバンプ２５を得る。
１回目の開孔径よりも内側にホトリソ／エッチングを施
し、階段状に開孔する。 （３）次に、図１（ｃ）に示すように、半導体基板全面
にスパッタリング法により、Ａｕバンプ用バリアメタル
等となる金属膜２４を形成する。 （４）次に、メタルパッド２２上部に所望のバンプ径に
相当する大きさにレジスト（図示なし）をパターニング
し開孔した後、金属膜２４を電解メッキの一方の電極と
してその開孔部のみに選択的にＡｕを析出させる。その
後、図１（ｄ）に示すように、レジスト（図示なし）を
除去して、Ａｕバンプ２５を得る。
【００１０】このように、第１実施例では、メタルパッ
ド上部開孔のためのホトリソ／エッチングをそれぞれ２
回しか行っていないが、３回以上行ってもよい。図３は
本発明の第２実施例を示す半導体装置のＡｕバンプ形成
の要部工程断面図である。 （１）まず、図３（ａ）に示すように、半導体基板３１
上にメタルパッド３２を形成し、半導体基板の全面に保
護絶縁膜（パッシベーション膜）（９０００Å〜１２０
００Å）３３を生成した後、メタルパッド３２とＡｕバ
ンプの接続のための接続孔の形成を行うが、この時、１
回目のホトリソ／エッチングで開孔部のパッシベーショ
ン膜を３０００Å〜４０００Å程エッチングする。すな
わち、１／３程度エッチングし、パッシベーション膜３
３を残す。
ド上部開孔のためのホトリソ／エッチングをそれぞれ２
回しか行っていないが、３回以上行ってもよい。図３は
本発明の第２実施例を示す半導体装置のＡｕバンプ形成
の要部工程断面図である。 （１）まず、図３（ａ）に示すように、半導体基板３１
上にメタルパッド３２を形成し、半導体基板の全面に保
護絶縁膜（パッシベーション膜）（９０００Å〜１２０
００Å）３３を生成した後、メタルパッド３２とＡｕバ
ンプの接続のための接続孔の形成を行うが、この時、１
回目のホトリソ／エッチングで開孔部のパッシベーショ
ン膜を３０００Å〜４０００Å程エッチングする。すな
わち、１／３程度エッチングし、パッシベーション膜３
３を残す。
【００１１】（２）次に、図３（ｂ）に示すように、残
されたパッシベーション膜３３の接続孔に更に段を設け
るために、１回目のホトリソ／エッチングで開孔部の内
側のパッシベーション膜を、第２回目のホトリソ／エッ
チングで、更に１／３程度エッチングし、段階状の開孔
部を形成する。 （３）次に、図３（ｃ）に示すように、２回目のホトリ
ソ／エッチングによる開孔径よりも内側に、第３回目の
ホトリソ／エッチングを施し、完全に開孔部を形成する
とともに、３階段状に開孔する。
されたパッシベーション膜３３の接続孔に更に段を設け
るために、１回目のホトリソ／エッチングで開孔部の内
側のパッシベーション膜を、第２回目のホトリソ／エッ
チングで、更に１／３程度エッチングし、段階状の開孔
部を形成する。 （３）次に、図３（ｃ）に示すように、２回目のホトリ
ソ／エッチングによる開孔径よりも内側に、第３回目の
ホトリソ／エッチングを施し、完全に開孔部を形成する
とともに、３階段状に開孔する。
【００１２】（４）次に、図３（ｄ）に示すように、半
導体基板全面にスパッタリング法により、Ａｕバンプ用
バリアメタル等となる金属膜３４を形成する。以降は第
１実施例で示した技術によってＡｕバンプを形成する。
図４は本発明の第３実施例を示す半導体装置のＡｕバン
プ形成の要部工程断面図である。
導体基板全面にスパッタリング法により、Ａｕバンプ用
バリアメタル等となる金属膜３４を形成する。以降は第
１実施例で示した技術によってＡｕバンプを形成する。
図４は本発明の第３実施例を示す半導体装置のＡｕバン
プ形成の要部工程断面図である。
【００１３】（１）まず、図４（ａ）に示すように、半
導体基板４１上にメタルパッド４２を形成し、半導体基
板の全面に保護絶縁膜（パッシベーション膜）（８００
０Å〜１００００Å）４３を生成した後、メタルパッド
４２とＡｕバンプの接続のための接続孔の形成を行う。
つまり、１回目のホトリソ／エッチングで完全に開孔部
を形成する。
導体基板４１上にメタルパッド４２を形成し、半導体基
板の全面に保護絶縁膜（パッシベーション膜）（８００
０Å〜１００００Å）４３を生成した後、メタルパッド
４２とＡｕバンプの接続のための接続孔の形成を行う。
つまり、１回目のホトリソ／エッチングで完全に開孔部
を形成する。
【００１４】（２）次に、図４（ｂ）に示すように、そ
の後、１回目のホトリソ／エッチングによる開孔部より
外側に、２回目のホトリソ／エッチングで４０００Å〜
５０００Å程パッシベーション膜４３をエッチングし、
階段状に開孔する。 （３）次に、図４（ｃ）に示すように、半導体基板全面
にスパッタリング法により、Ａｕバンプ用バリアメタル
等となる金属膜４４を形成する。
の後、１回目のホトリソ／エッチングによる開孔部より
外側に、２回目のホトリソ／エッチングで４０００Å〜
５０００Å程パッシベーション膜４３をエッチングし、
階段状に開孔する。 （３）次に、図４（ｃ）に示すように、半導体基板全面
にスパッタリング法により、Ａｕバンプ用バリアメタル
等となる金属膜４４を形成する。
【００１５】以降は第１実施例で示した技術によってＡ
ｕバンプを形成する。また、上記したように、開孔の順
番も外側、内側のどちらからでもよい。エッチングの条
件は、内側から先に穴を開ける場合の第２回目のエッチ
ングは、第１回目のエッチングでの穴の形状の変化を防
ぐ意味から異方性エッチングを行うことが望ましいが、
その他のエッチングにおいては、異方性エッチング、等
方性エッチングのいずれを採用してもよい。
ｕバンプを形成する。また、上記したように、開孔の順
番も外側、内側のどちらからでもよい。エッチングの条
件は、内側から先に穴を開ける場合の第２回目のエッチ
ングは、第１回目のエッチングでの穴の形状の変化を防
ぐ意味から異方性エッチングを行うことが望ましいが、
その他のエッチングにおいては、異方性エッチング、等
方性エッチングのいずれを採用してもよい。
【００１６】さらに、Ａｕバンプの形成について述べた
が、電気めっきが可能な材料であれば、これに限定され
るものではない。このように、本発明によれば、パッド
上の絶縁膜の開孔部を階段状に形成するようにしたの
で、メタルパッドとバンプの接続部の段差が、従来構造
よりも低減されたことにより、被覆性の悪さによって
起こるバリアメタルの断線を防止することができる。
バリアメタル生成時の開孔部にストレスが集中するのを
防止し、パッシベーション膜の破壊を防止することがで
きる。
が、電気めっきが可能な材料であれば、これに限定され
るものではない。このように、本発明によれば、パッド
上の絶縁膜の開孔部を階段状に形成するようにしたの
で、メタルパッドとバンプの接続部の段差が、従来構造
よりも低減されたことにより、被覆性の悪さによって
起こるバリアメタルの断線を防止することができる。
バリアメタル生成時の開孔部にストレスが集中するのを
防止し、パッシベーション膜の破壊を防止することがで
きる。
【００１７】なお、本発明は上記実施例に限定されるも
のではなく、本発明の趣旨に基づいて種々の変形が可能
であり、これらを本発明の範囲から排除するものではな
い。
のではなく、本発明の趣旨に基づいて種々の変形が可能
であり、これらを本発明の範囲から排除するものではな
い。
【００１８】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、以下のような効果を奏することができる。 （１）半導体装置のバンプの形成の際、被覆性の悪さに
よって起こるバリアメタルの断線を防止することができ
る。
よれば、以下のような効果を奏することができる。 （１）半導体装置のバンプの形成の際、被覆性の悪さに
よって起こるバリアメタルの断線を防止することができ
る。
【００１９】（２）バリアメタル生成時の開孔部にスト
レスが集中するのを防止し、パッシベーション膜の破壊
を防止することができる。
レスが集中するのを防止し、パッシベーション膜の破壊
を防止することができる。
【図１】本発明の第１実施例を示す半導体装置のＡｕバ
ンプ形成の工程断面図である。
ンプ形成の工程断面図である。
【図２】従来の半導体装置のＡｕバンプ形成の工程断面
図である。
図である。
【図３】本発明の第２実施例を示す半導体装置のＡｕバ
ンプ形成の要部工程断面図である。
ンプ形成の要部工程断面図である。
【図４】本発明の第３実施例を示す半導体装置のＡｕバ
ンプ形成の要部工程断面図である。
ンプ形成の要部工程断面図である。
２１，３１，４１ 半導体基板 ２２，３２，４２ メタルパッド ２３，３３，４３ 保護絶縁膜（パッシベーション
膜） ２４，３４，４４ 金属膜（バリアメタル） ２５ Ａｕバンプ
膜） ２４，３４，４４ 金属膜（バリアメタル） ２５ Ａｕバンプ
Claims (3)
- 【請求項１】 半導体装置のバンプにおいて、 半導体基板上のメタルパッド上に階段状の接続孔を有す
る絶縁膜を具備することを特徴とする半導体装置のバン
プ。 - 【請求項２】 半導体装置のバンプの製造方法におい
て、 半導体基板上のメタルパッド上に形成される絶縁膜を、
接続孔の径の大きさの異なるマスクを複数枚用いて、複
数回のホトリソエッチングにより、階段状に開孔するこ
とを特徴とする半導体装置のバンプの製造方法。 - 【請求項３】 請求項２記載の半導体装置のバンプの製
造方法において、前記接続孔の径の大きさの異なるマス
クを２枚用意し、径の大きいマスクを用いた第１回目の
ホトリソエッチングにより、前記絶縁膜を所定の深さだ
け除去し、次に、径の小さいマスクを用いた第２回目の
ホトリソエッチングにより、前記絶縁膜の残りを除去し
て前記絶縁膜を階段状に開孔することを特徴とする半導
体装置のバンプの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8343007A JPH10189606A (ja) | 1996-12-24 | 1996-12-24 | 半導体装置のバンプ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8343007A JPH10189606A (ja) | 1996-12-24 | 1996-12-24 | 半導体装置のバンプ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10189606A true JPH10189606A (ja) | 1998-07-21 |
Family
ID=18358223
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8343007A Withdrawn JPH10189606A (ja) | 1996-12-24 | 1996-12-24 | 半導体装置のバンプ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10189606A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6599822B1 (en) * | 1998-09-30 | 2003-07-29 | Micron Technology, Inc. | Methods of fabricating semiconductor substrate-based BGA interconnection |
| US6818539B1 (en) | 1999-06-30 | 2004-11-16 | Seiko Epson Corporation | Semiconductor devices and methods of fabricating the same |
| JP2007035875A (ja) * | 2005-07-26 | 2007-02-08 | Seiko Epson Corp | 半導体装置およびその製造方法 |
| US7728431B2 (en) | 2006-06-15 | 2010-06-01 | Sony Corporation | Electronic component, semiconductor device employing same, and method for manufacturing electronic component |
-
1996
- 1996-12-24 JP JP8343007A patent/JPH10189606A/ja not_active Withdrawn
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6599822B1 (en) * | 1998-09-30 | 2003-07-29 | Micron Technology, Inc. | Methods of fabricating semiconductor substrate-based BGA interconnection |
| US6646286B1 (en) | 1998-09-30 | 2003-11-11 | Micron Technology, Inc. | Semiconductor substrate-based BGA interconnection |
| US6740578B2 (en) | 1998-09-30 | 2004-05-25 | Micron Technology, Inc. | Methods of fabricating semiconductor substrate-based BGA interconnections |
| US7061109B2 (en) | 1998-09-30 | 2006-06-13 | Micron Technology, Inc. | Semiconductor substrate-based BGA interconnection for testing semiconductor devices |
| US7126224B2 (en) | 1998-09-30 | 2006-10-24 | Micron Technology, Inc. | Semiconductor substrate-based interconnection assembly for semiconductor device bearing external connection elements |
| US6818539B1 (en) | 1999-06-30 | 2004-11-16 | Seiko Epson Corporation | Semiconductor devices and methods of fabricating the same |
| US7285863B2 (en) | 1999-06-30 | 2007-10-23 | Seiko Epson Corporation | Pad structures including insulating layers having a tapered surface |
| JP2007035875A (ja) * | 2005-07-26 | 2007-02-08 | Seiko Epson Corp | 半導体装置およびその製造方法 |
| US7728431B2 (en) | 2006-06-15 | 2010-06-01 | Sony Corporation | Electronic component, semiconductor device employing same, and method for manufacturing electronic component |
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| Date | Code | Title | Description |
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| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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