JPH10189708A - トレンチ素子分離方法 - Google Patents

トレンチ素子分離方法

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JPH10189708A
JPH10189708A JP9334150A JP33415097A JPH10189708A JP H10189708 A JPH10189708 A JP H10189708A JP 9334150 A JP9334150 A JP 9334150A JP 33415097 A JP33415097 A JP 33415097A JP H10189708 A JPH10189708 A JP H10189708A
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trench
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etching
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泰 緒 朴
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Abstract

(57)【要約】 （修正有） 【課題】 全製造工程数が削減されたトレンチ素子分離
方法を提供する。 【解決手段】 フォトレジストパターンを蝕刻マスクと
して使い素子分離の為のトレンチを形成するので、パッ
ド酸化膜形成、シリコン窒化膜形成、窒化膜パタニング
及び除去工程段階を省略できる。また素子分離膜５９、
を形成した後、シリコン基板５１または素子分離膜５９
の表面を選択的に蝕刻して段差を形成するのでゲート電
極形成の様な後続工程の為のアラインキー形成段階を縮
められる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置の素子分
離方法に係り、特にトレンチ素子分離方法に関する。
【０００２】
【従来の技術】メモリ半導体装置が高集積化且つ微細化
されていくにつれ、素子間を分離する素子分離領域の縮
少は重要な項目として擡げられている。素子分離領域の
形成は全ての製造工程段階における初期段階の工程であ
り、活性領域の大きさ及び後工程段階の工程マージン
（ｍａｒｇｉｎ）を左右することになる。従って、チッ
プパターン全体を比例縮少していくにおいて素子分離領
域の比例縮少は必須である。
【０００３】一般に、半導体装置の製造に広く用いられ
る選択的酸化による素子分離方法（ＬＯＣａｌ Ｏｘｉ
ｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ；以下ＬＯＣＯ
Ｓ）は、その工程が簡単であるという利点がある。然
し、２５６Ｍ ＤＲＡＭ級以上の高集積化された半導体
装置における前記ＬＯＣＯＳ工程は、素子分離の幅（Ｗ
ｉｄｔｈ）が減少するにつれ、酸化の際に伴うバーズビ
ーク（Ｂｉｒｄ´ｓ Ｂｅａｋ）によるパンチスルーや
フィールド酸化膜の厚さ減少等と言った問題点によって
その限界に至っている。
【０００４】ＬＯＣＯＳ工程の問題点を改善するために
提案されたトレンチを用いた素子分離方法は、ＬＯＣＯ
Ｓ方法の様に熱酸化工程によらずフィールド酸化膜が形
成されるので、熱酸化工程によって誘発されるＬＯＣＯ
Ｓ方法における短所をある程度減らすことができる。
尚、半導体基板に一定の深さのトランチを形成しその内
部を絶縁物質にて埋め込むため、同一の素子分離の幅に
対してＬＯＣＯＳより深い素子分離深さを有し得る。
【０００５】トレンチ素子分離方法が論文”Ａ Ｈｉｇ
ｈｌｙ Ｍａｎｕｆａｃｔｕｒａｂｌｅ Ｔｒｅｎｃｈ
Ｉｓｏｌａｔｉｏｎ Ｐｒｏｃｅｓｓ ｆｏｒ Ｄｅ
ｅｐＳｕｂｍｉｃｒｏｎ ＤＲＡＭｓ”（５７〜 ６０
ページ、ＩＥＤＭ Ｔｅｃｈ．Ｄｉｇｅｓｔ、 １９９
３、著者：Ｐ．Ｆａｚａｎｅｔａｌ．）に例をあげて開
示されている。
【０００６】図１は前記論文によるトレンチ素子分離段
階を図示している。パッド酸化膜とシリコン窒化膜とを
形成し( 段階Ｉ及びＩＩ) 、シリコン窒化膜上にトレン
チの形成される部分を露出させるためのフォトレジスト
パターンを形成する( 段階ＩＩＩ）。前記フォトレジス
トパターンをマスクとして使ってシリコン窒化膜とパッ
ド酸化膜とをパタニングし（段階ＩＶ）、フォトレジス
トパターンを取り除いた後（段階Ｖ）、パタニングされ
たシリコン窒化膜とパッド酸化膜とをマスクとして使い
基板を蝕刻することによってトレンチを形成する（段階
ＶＩ）。トレンチ側壁を熱酸化させ、トレンチを埋め込
む酸化膜をＣＶＤ方法を用いて形成する( 段階ＶＩ
Ｉ）。トレンチを埋め込むＣＶＤ酸化膜をＣＭＰ（Ｃｈ
ｍｉｃａｌ−Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎ
ｇ）して平坦化させる（段階ＶＩＩＩ）。パタニングさ
れたシリコン窒化膜を取り除く（段階ＩＸ）。図示して
はいないが、段階ＩＸの後酸化膜の側壁に酸化物スペー
サを形成し、パッド酸化膜を湿式蝕刻して素子分離層を
完成する。
【０００７】
【本発明が解決しようとする課題】本発明が果たそうと
する技術的課題は、全体製造工程数の減少されたトレン
チ素子分離方法を提供することである。
【０００８】本発明が果たそうとする別の技術的課題
は、後続されるアラインキー形成工程を省略できるトレ
ンチ素子分離方法を提供することである。
【０００９】
【課題を解決する為の手段】前記課題を果たすためのト
レンチ素子分離方法によると、半導体基板上にパタニン
グされた物質層を形成する。次いで、前記パタニングさ
れた物質層を蝕刻マスクとして使い前記基板を所定深さ
で蝕刻してトレンチを形成し、前記パタニングされた物
質層を取り除く。引続き、前記トレンチを絶縁層で埋め
込み、絶縁層で埋め込まれたトレンチの形成された前記
結果物に対して前記基板が露出されるまで平坦化しトレ
ンチ素子分離膜を完成する。
【００１０】前記パタニングされた物質層はフォトレジ
ストにて形成できる。従って、パッド酸化膜形成、シリ
コン窒化膜形成、パタニング及び除去工程段階を縮めら
れる。
【００１１】前記課題及び別の課題を果たす為のトレン
チ素子分離方法によれば、前記化学−機械的研磨工程
後、前記素子分離膜表面を選択的に蝕刻でき、これによ
って形成された前記素子分離膜表面と基板表面との段差
を後続工程のアラインキーとして使える。
【００１２】また、前記課題及び別の課題を果たす為の
トレンチ素子分離方法によれば、前記化学−機械的研磨
工程後、前記基板表面を選択的に蝕刻できる。これによ
って形成された前記素子分離膜表面と基板表面との段差
を後続工程のアラインキーとして使え、前記化学−機械
的研磨工程による半導体基板の損傷や汚染をも最小化で
きる。
【００１３】そして、本発明によれば、形成される素子
の特性を向上させる為工程がさらに追加されることもあ
り得るが、その例として、マスクパターンの取り除かれ
た結果物全面に薄い熱酸化膜を形成しトレンチ形成の際
に生じた欠陥を取り除けると共に、絶縁層を形成した
後、熱処理工程を遂行して絶縁層の結合を強化できる。
尚、物質層形成の前、半導体基板上に酸化膜を形成し、
物質層と半導体基板の接着性を強化できる。
【００１４】
【発明の実施の形態】以下、添付した図面を参照して本
発明の望ましい実施例を詳細に説明する。然し、本発明
は以下に開示される実施例に限定されなく相違なる様々
な形態で具現される筈であり、本実施例は単に本発明の
開始を完全にし、通常の知識を有する者に発明の範ちゅ
うを完全に知らせるために提供されるのである。添付さ
れた図面において多くの膜と領域等の厚さは明瞭性のた
めに強調された。また或る膜が他の膜または基板上に存
在すると指称される時、他の膜または基板の真上にもあ
り得るし、層間膜が存在することもあり得る。図面にお
いて同一参照符号は同一部材を表す。図２に示したトレ
ンチ素子分離工程段階以外にも、トレンチ素子分離領域
の分離特性を向上させるための様々な段階を追加でき
る。
【００１５】図２を参照すれば、半導体基板の一面にフ
ォトレジストパターンを形成し（段階Ａ）、前記半導体
基板内にトレンチを形成する（段階Ｂ）。次いで、前記
フォトレジストパターンを取り除き（段階Ｃ）、トレン
チを絶縁物質で埋め込んだ後（段階Ｄ）、平坦化させる
（段階Ｅ）。図２に示した様に、本発明のトレンチ素子
分離工程が単にフォトレジストパターンをマスクとして
用いるため、図１に示した４つの段階、即ち、パッド酸
化膜形成段階Ｉ、シリコン窒化膜形成段階ＩＩ、シリコ
ン窒化膜パタニング段階ＩＶ、及びシリコン窒化膜除去
段階ＩＸ等の段階が不要になる。これによって半導体素
子製造工程を単純化できるので製造経費の節減が可能で
ある。
【００１６】＜第１実施例＞前記工程による本発明の第
１実施例を図３乃至図６を参照して説明する。
【００１７】図３を参照すれば、半導体基板５１の一面
に蝕刻マスクとして用いられた物質、例えばフォトレジ
ストを塗布してフォトレジスト層を形成した後、前記基
板の一部を露出させる様にパタニングしてパタニングさ
れた物質層５３を形成する。望ましい実施例によれば、
前記マスクパターン５３を形成する前、薄い熱酸化膜や
化学気相蒸着法を用いたシリコン酸化膜を形成して、前
記マスクパターン５３と基板５１との接着性を向上でき
る。尚、前記マスクパターン５３はフォトレジストの代
わりにシリコン酸化物でもその形成が可能であるが、こ
の時はより微細なトレンチが形成できる。
【００１８】図４を参照すれば、前記マスクパターン５
３を蝕刻マスクとして使い、前記基板５１を所定深さで
蝕刻することでトレンチＴを形成する。
【００１９】図５は絶縁層５７を形成する段階を図示し
たものである。
【００２０】例えば、前記マスクパターン５３がフォト
レジストにて形成された場合、前記マスクパターン５３
をフォトレジストアシング（Ａｓｈｉｎｇ）の様な通常
の方法で取り除く。次いで、前記トレンチＴを埋め込
み、前記基板５１上に所定の厚さを持つ絶縁層５７を形
成する。
【００２１】前記絶縁層５７は、不純物のドープされて
いないシリコン酸化物（ＵＳＧ）にて形成でき、化学気
相蒸着法、例えば高密度プラズマ（ｈｉｇｈ ｄｅｎｓ
ｉｔｙ ｐｌａｚｍａ）を用いた化学気相蒸着法で形成
できる。
【００２２】以上述べた様に、前記マスクパターン５３
をシリコン酸化物にて形成する場合、前記マスクパター
ン５３は前記絶縁層５７形成の前に取り除くか、以降の
前記絶縁層５７平坦化の際に取り除ける。
【００２３】本発明の望ましい実施例によれば、トレン
チを形成するためのプラズマ蝕刻時発生できる基板５１
の欠陥及びストレスを取り除くため、前記絶縁層５７形
成の前、マスクパターン５３の取り除かれた結果物全面
に約５０〜２５０オングストロームの厚さの薄い熱酸化
膜５５を形成できる。
【００２４】また、本発明の望ましい実施例によれば、
前記絶縁層の形成後、前記絶縁層５７の結合を強化させ
るための熱処理工程を７００℃〜１２００℃、望ましく
は約１０００℃、窒素（Ｎ2 ）雰囲気で３０分〜１６時
間、望ましくは約１時間位実施できる。
【００２５】図６を参照すれば、前記半導体基板５１が
露出されるまでＣＭＰして、前記絶縁層５７を平坦化す
ることによってトレンチを埋め込む素子分離膜５９を形
成する。次いで、図示されてはいないが、犠牲酸化工程
を通じて犠牲酸化膜を５０〜２００オングストロームの
厚さに成長させ、その結果物全面に不純物イオン注入、
例えばウェル、チャンネル阻止、またはスレショルド電
圧調節用イオン注入を行った後、ＢＯＥ（Ｂｕｆｆｅｒ
ｅｄ Ｏｘｉｄｅ Ｅｔｃｈａｎｔ）やフッ酸（ＨＦ)
の様なシリコン酸化膜エッチャントを用いて前記犠牲酸
化膜を取り除く工程を更に備えられる。
【００２６】この様な犠牲酸化工程は、ＣＭＰ工程によ
り発生できる基板表面の欠陥や損傷等を回復させる役割
をし、従って、良質のゲート酸化膜成長が可能になる。
本発明によるトレンチ素子分離後形成されたゲート酸化
膜の電気的特性を測った結果が図１４に図示されてい
る。
【００２７】以上前べた様に、本発明の第１実施例によ
れば、フォトレジストをマスクとして使って基板にトレ
ンチを形成し、トレンチ形成後このマスクを取り除くた
め、従来のパッド酸化膜成長工程、窒化膜蒸着工程、此
れらのパターンを形成する為の蝕刻工程、及び除去工程
等が不要になるので、従来に比べてより単純化した工程
を通じて素子分離膜形成が可能である。
【００２８】＜第２実施例＞図７及び図９は本発明の第
２実施例によるトレンチ素子分離方法を説明する為に図
示した断面図である。本発明の第２実施例は第１実施例
における前記ＣＭＰ工程後、素子分離膜が基板に比べて
リセスされる様にするのを除いては前記第１実施例と同
一に進められる。
【００２９】図７を参照すれば、第１実施例と同じく、
絶縁層５７を形成し、前記絶縁層５７を前記半導体基板
５１が露出されるまでＣＭＰして平坦化する段階まで進
める。次いで、前記素子分離膜５９を一定の深さで蝕刻
して、前記基板５１に比べてリセスされた素子分離膜５
９´を形成する。この節、前記蝕刻は、素子分離膜５９
のみを選択的に蝕刻できるエッチャント、例えば硝酸
（ＨＮＯ3 ）、水酸化アンモニウム（ＮＨ4 ＯＨ) 及び
過酸化水素水（Ｈ2 Ｏ2 ）が混合された溶液、あるいは
フッ酸（ＨＦ）の様な酸化物エッチャントを用いた湿式
蝕刻を用いるか、プラズマによる乾式蝕刻を用いられ
る。
【００３０】この時、蝕刻される深さ、即ち蝕刻により
形成される素子分離膜５９´表面と基板５１表面との段
差を１００〜１０００オングストローム程度にするのが
望ましい。この段差は以降の工程、例えばゲート電極形
成の為の写真工程でアラインキー（ａｌｉｇｎ ｋｅ
ｙ）として使える。従来の一般的なトレンチ素子分離方
法によれば、ＣＭＰ後の平坦度が良好なので最終構造で
段差が殆どなくなり、後続工程の為のアラインキーパタ
ーンを別に形成しなければならない。然し、前記第２実
施例と同じく、アライン装備により認識される程の段差
を形成することで、アラインキー形成工程を削除でき
る。
【００３１】以降、図８及び図９に示した様に、リセス
された素子分離膜５９´の形成された結果物全面に、犠
牲酸化工程を追加して犠牲酸化膜５８を５０〜２００オ
ングストロームの厚さに成長させ、その結果物全面に不
純物イオン注入、例えばウェル、チャンネル阻止、ある
いはスレショルド電圧調節用イオン注入を行った後、Ｂ
ＯＥもしくはフッ酸の様な酸化膜エッチャントを使い前
記犠牲酸化膜５８を取り除くことで、素子分離膜５９´
を完成できる。
【００３２】以上説明した第２実施例によると、ＣＭＰ
後素子分離膜を選択的に蝕刻して素子分離膜と基板間の
段差を形成した後、これを後続工程でアラインキーとし
て活用する。従って、製造工程をより単純化できる。
【００３３】図１０及び図１１は本発明の第３実施例に
よるトレンチ素子分離方法を説明する為に図示した断面
図である。本発明の第２実施例は第１実施例における前
記ＣＭＰ工程後、前記第２実施例とは反対に、基板５１
が素子分離膜５９に比べてリセスされる様にするのを除
いては前記第１実施例と同一に進められる。
【００３４】＜第３実施例＞図１０を参照すれば、先
ず、絶縁層５７を形成し、前記絶縁層５７を前記半導体
基板５１が露出されるまでＣＭＰして平坦化する段階ま
では前記第１実施例と同じ方法で進める。次いで、前記
基板のみを蝕刻できるエッチャント、例えばフッ化アン
モニウム（ＮＨ4 Ｆ）とフッ酸（ＨＦ）とが混合された
溶液を用いた湿式蝕刻を通じて前記基板５１を選択的に
一定の深さで蝕刻する。
【００３５】これによって、前記基板５１表面は素子分
離膜５９に比べてリセスされた形態を有することにな
る。この様に基板表面を一定の深さで蝕刻するのは、Ｃ
ＭＰ工程中発生できるストレスやそれによる欠陥、ある
いはＣＭＰで用いられるスラリー中に含まれているパー
ティクル（Ｐａｒｔｉｃｌｅ）を基板表面で取り除く為
である。
【００３６】図１１を参照すれば、リセスの形成された
前記結果物全面に、犠牲酸化工程を通じて犠牲酸化膜
（図示せず）を５０〜４００オングストロームの厚さに
成長させ、その結果物全面に不純物イオン注入、例えば
ウェル、チャンネル阻止、又はスレショルド電圧調節用
イオン注入を行った後、ＢＯＥやフッ酸の様な酸化膜エ
ッチャントを使い前記犠牲酸化膜を取り除くことで、素
子分離膜５９を完成する。
【００３７】この時、示した様に前記犠牲酸化膜除去の
際にオーバーエッチ（ｏｖｅｒ−ｅｔｃｈｉ）を行っ
て、前記基板５１表面と素子分離膜５９表面を平坦にす
ることができる。
【００３８】尚、前記第２実施例と同じく、素子分離膜
表面と基板表面との段差が１００〜１０００オングスト
ローム程度になる様前記基板５１を蝕刻し、この段差を
後続工程のアラインキーとして使えるが、この場合は、
前記犠牲酸化膜除去の際にオーバーエッチしない。
【００３９】以上、説明した第３実施例によれば、第１
実施例と同じ工程単純化の効果を奏で、これと共に、Ｃ
ＭＰ後半導体基板を選択的に蝕刻することでＣＭＰによ
る半導体基板損傷や汚染等を最小化できる。また、前記
第２実施例と同じく素子分離膜表面と基板表面との段差
を後続工程でアラインキーとして活用することで、製造
工程をより単純化できる。
【００４０】図１２乃至図１４は本発明の前記第１実施
例によるトレンチ素子分離後、素子の電気的特性を測っ
た結果を図示したグラフである。
【００４１】図１２及び図１３はｐ−ｎ接合間の漏れ電
流密度を測った結果であり、図１２は長方形のアクティ
ブパターンを形成した場合、図１３はライン型のアクテ
ィブパターンを複数個形成した場合ｐ−ｎ接合の多くの
地点から漏れ電流密度を測った結果である。従来のシリ
コン窒化膜パターンをマスクとして使ってトレンチを形
成した場合ａと本発明によるフォトレジストパターン蝕
刻マスクとして使った場合ｂが各々図示されており、本
発明の場合、ｐ−ｎ接合領域で発生される漏れ電流密度
は従来に比べて少ないか（図１２）、あるいは殆ど同じ
（図１３）であることがわかる。
【００４２】図１４はゲート酸化膜特性を測ったグラフ
で、ゲート酸化膜とゲート電極を形成した後、ＭＯＳキ
ャパシタの電流−電圧特性を測った結果である。
【００４３】示した様に、電流−電圧特性曲線が非常に
良好であることが分かり、本発明と同じくＣＭＰ工程を
基板表面が露出されるまで進めても素子の電気的特性は
影響を受けないと言うことが分かる。
【００４４】
【発明の効果】前述の如く本発明によれば、トレンチ形
成のためのマスクとしてフォトレジストを使うため従来
のパッド酸化膜及び窒化膜形成工程と、パタニング工
程、ＣＭＰ後除去工程を縮められる。従って、従来に比
べて工程を単純化できるので製造費用を節減できる。
【００４５】本発明は前記実施例に限定されなく、多く
の変形が本発明の技術的思想内で当分野における通常の
知識を有した者にとって可能であることは明らかであ
る。
【図面の簡単な説明】
【図１】 従来技術によるトレンチ素子分離工程段階を
図示した図面である。
【図２】 本発明によるトレンチ素子分離工程段階を図
示した図面である。
【図３】 本発明の第１実施例によるトレンチ素子分離
方法を説明する為に図示した断面図である。
【図４】 本発明の第１実施例によるトレンチ素子分離
方法を説明する為に図示した断面図である。
【図５】 本発明の第１実施例によるトレンチ素子分離
方法を説明する為に図示した断面図である。
【図６】 本発明の第１実施例によるトレンチ素子分離
方法を説明する為に図示した断面図である。
【図７】 本発明の第２実施例によるトレンチ素子分離
方法を説明する為に図示した断面図である。
【図８】 本発明の第２実施例によるトレンチ素子分離
方法を説明する為に図示した断面図である。
【図９】 本発明の第２実施例によるトレンチ素子分離
方法を説明する為に図示した断面図である。
【図１０】 本発明の第３実施例によるトレンチ素子分
離方法を説明する為に図示した断面図である。
【図１１】 本発明の第３実施例によるトレンチ素子分
離方法を説明する為に図示した断面図である。
【図１２】 本発明の前記第１実施例によるトレンチ素
子分離後形成された素子の電気的特性を測った結果を図
示したグラフである。
【図１３】 本発明の前記第１実施例によるトレンチ素
子分離後形成された素子の電気的特性を測った結果を図
示したグラフである。
【図１４】 本発明の前記第１実施例によるトレンチ素
子分離後形成された素子の電気的特性を測った結果を図
示したグラフである。
【符号の説明】
５１…半導体基板 ５３…マスクパターン ５５…熱酸化膜 ５７…絶縁層 ５８…犠牲酸化膜 ５９、５９´…素子分離膜

Claims (23)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上にパタニングされた物質層
    を形成する段階と、 前記パタニングされた物質層を蝕刻マスクとして使い、
    前記基板を所定深さで蝕刻してトレンチを形成する段階
    と、 前記パタニングされた物質層を取り除く段階と、 前記トレンチを絶縁層で埋め込む段階と、 絶縁層で埋め込まれたトレンチの形成された前記結果物
    に対して前記基板が露出されるまで平坦化しトレンチ素
    子分離膜を完成する段階とを備えることを特徴とするト
    レンチ素子分離方法。
  2. 【請求項２】 前記パタニングされた物質層を形成する
    段階は、 半導体基板上に物質層を形成する段階と、 前記物質層をパタニングしてパタニングされた物質層を
    形成する段階とを備えることを特徴とする請求項１に記
    載のトレンチ素子分離方法。
  3. 【請求項３】 前記物質層はフォトレジスト層を備える
    ことを特徴とする請求項２に記載のトレンチ素子分離方
    法。
  4. 【請求項４】 前記物質層は酸化膜を備えることを特徴
    とする請求項２に記載のトレンチ素子分離方法。
  5. 【請求項５】 前記物質層を形成する段階の前、 前記半導体基板上に前記物質層と基板との接着性を強化
    するための酸化膜を形成し、 前記物質層をパタニングする段階の後、 酸化膜をパタニングして酸化膜パターンを形成すること
    を特徴とする請求項２に記載のトレンチ素子分離方法。
  6. 【請求項６】 前記平坦化する段階は、 絶縁層で埋め込まれたトレンチの形成された前記結果物
    をＣＭＰする段階を備えることを特徴とする請求項１に
    記載のトレンチ素子分離方法。
  7. 【請求項７】 前記平坦化する段階の後、 素子分離膜の形成された前記結果物全面に犠牲酸化膜を
    形成する段階と、 犠牲酸化膜の形成された結果物全面に不純物を注入する
    段階と、 前記犠牲酸化膜を取り除く段階とをさらに取り備えるこ
    とを特徴とする請求項１に記載のトレンチ素子分離方
    法。
  8. 【請求項８】 前記不純物を注入する段階は、ウェル形
    成、チャンネル阻止領域形成、及びスレショルド電圧調
    節用イオン注入段階であることを特徴とする請求項７に
    記載のトレンチ素子分離方法。
  9. 【請求項９】 前記犠牲酸化膜を形成する段階の前、 前記素子分離膜表面が前記基板に対してリセスされるよ
    う前記素子分離膜表面を選択的に蝕刻する段階をさらに
    備えることを特徴とする請求項７に記載のトレンチ素子
    分離方法。
  10. 【請求項１０】 前記選択的に触刻する段階は、素子分
    離膜表面を蝕刻して素子分離膜と基板表面に１００〜１
    ０００オングストローム程度の段差を形成することを特
    徴とする請求項９に記載のトレンチ素子分離方法。
  11. 【請求項１１】 前記段差を後続工程のアラインキーと
    して用いることを特徴とする請求項１０に記載のトレン
    チ素子分離方法。
  12. 【請求項１２】 前記選択的に蝕刻する段階は、硝酸
    （ＨＮＯ3 ）、水酸化アンモニウム（ＮＨ4 ＯＨ) 及び
    過酸化水素水（Ｈ2 Ｏ2 ）が混合された溶液、並びに希
    釈されたフッ酸（ＨＦ）のいずれかを用いる湿式蝕刻す
    るか、又はプラズマによる乾式蝕刻することを特徴とす
    る請求項９に記載のトレンチ素子分離方法。
  13. 【請求項１３】 前記犠牲酸化膜を形成する段階の前、 前記基板表面が前記素子分離膜に対してリセスされるよ
    う前記基板表面を選択的に蝕刻する段階をさらに備える
    ことを特徴とする請求項７に記載のトレンチ素子分離方
    法。
  14. 【請求項１４】 前記選択的に蝕刻する段階は、前記基
    板表面を蝕刻して、素子分離膜と基板表面に１００〜１
    ０００オングストローム位の段差を形成することを特徴
    とする請求項１３に記載のトレンチ素子分離方法。
  15. 【請求項１５】 前記段差を後続工程のアラインキーと
    して用いることを特徴とする請求項１４に記載のトレン
    チ素子分離方法。
  16. 【請求項１６】 前記蝕刻は、フッ化アンモニウム（Ｎ
    Ｈ4 Ｆ）とフッ酸（ＨＦ）とが混合された溶液を用いた
    湿式蝕刻を備えることを特徴とする請求項１３に記載の
    トレンチ素子分離方法。
  17. 【請求項１７】 前記犠牲酸化膜を取り除く段階は、 前記基板表面と素子分離膜表面とが平坦化されるよう前
    記犠牲酸化膜をオーバーエッチすることを特徴とする請
    求項１３に記載のトレンチ素子分離方法。
  18. 【請求項１８】 前記不純物を注入する段階は、ウェル
    形成、チャンネル阻止領域形成、及びスレショルド電圧
    調節用イオン注入段階を備えることを特徴とする請求項
    １３に記載のトレンチ素子分離方法。
  19. 【請求項１９】 前記タニングされた物質層を取り除く
    段階の後、トレンチ形成の際に生じた欠陥を取り除く為
    に、パタニングされた物質層の取り除かれた結果物全面
    に薄い熱酸化膜を形成する段階をさらに備えることを特
    徴とする請求項１に記載のトレンチ素子分離方法。
  20. 【請求項２０】 前記絶縁層を形成する段階の後、前記
    絶縁層の結合を強化するための熱処理工程をさらに備え
    ることを特徴とする請求項１に記載のトレンチ素子分離
    方法。
  21. 【請求項２１】 前記熱処理工程は７００〜１２００
    ℃、窒素（Ｎ2 ）雰囲気で３０分〜１６時間行うことを
    特徴とする請求項２０に記載のトレンチ素子分離方法。
  22. 【請求項２２】 半導体基板上にパタニングされた物質
    層を形成する段階と、 前記パタニングされた物質層を蝕刻マスクとして使い、
    前記基板を所定深さで蝕刻してトレンチを形成する段階
    と、 前記パタニングされた物質層を取り除く段階と、 前記トレンチを絶縁層で埋め込む段階と、 絶縁層の形成された前記結果物に対して前記基板が露出
    されるまで平坦化し素子分離膜を形成する段階と、 前記基板表面を選択的に蝕刻して、前記平坦化工程によ
    る半導体基板の損傷や汚染を最小化し、後続工程のアラ
    インキーとして使える様に、前記素子分離膜表面と基板
    表面との間に段差を形成する段階とを備えることを特徴
    とするトレンチ素子分離方法。
  23. 【請求項２３】 半導体基板上にパタニングされた物質
    層を形成する段階と、 前記パタニングされた物質層を蝕刻マスクとして使い、
    前記基板を所定深さで蝕刻してトレンチを形成する段階
    と、 前記パタニングされた物質層を取り除く段階と、 前記トレンチを絶縁層で埋め込む段階と、 絶縁層の形成された前記結果物に対して前記基板が露出
    されるまで平坦化し素子分離膜を形成する段階と、 前記素子分離膜表面を選択的に蝕刻して、後続工程のア
    ラインキーとして使える様に、前記素子分離膜表面と基
    板表面との間に段差を形成する段階とを取り備えること
    を特徴とするトレンチ素子分離方法。
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