JPH10189726A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH10189726A JPH10189726A JP34878696A JP34878696A JPH10189726A JP H10189726 A JPH10189726 A JP H10189726A JP 34878696 A JP34878696 A JP 34878696A JP 34878696 A JP34878696 A JP 34878696A JP H10189726 A JPH10189726 A JP H10189726A
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- contact hole
- etching
- forming
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Abstract
(57)【要約】
【課題】プラグロスが抑制され、また、コンタクトホー
ル開孔部以外の部分に短絡の原因となるような導電層材
料が残されていない埋め込み配線層を有する半導体装置
の製造方法を提供する。 【解決手段】半導体基板１０上に絶縁膜２０を形成し、
絶縁膜上に第１導電層３０を形成し、第１導電層に第１
コンタクトホールＣＨ１を開孔し、第１コンタクトホー
ルの内壁にエッチング速度が第１導電層よりも遅いサイ
ドウォール状の第２導電層３１ａを形成し、第２導電層
をマスクにして絶縁膜に第２コンタクトホールＣＨ２を
開孔し、第１導電層と第２導電層の上層及び第２コンタ
クトホール内にエッチング速度が第１導電層よりも遅い
第３導電層３２を形成し、コンタクトホールの外部の導
電層をエッチング除去する。
ル開孔部以外の部分に短絡の原因となるような導電層材
料が残されていない埋め込み配線層を有する半導体装置
の製造方法を提供する。 【解決手段】半導体基板１０上に絶縁膜２０を形成し、
絶縁膜上に第１導電層３０を形成し、第１導電層に第１
コンタクトホールＣＨ１を開孔し、第１コンタクトホー
ルの内壁にエッチング速度が第１導電層よりも遅いサイ
ドウォール状の第２導電層３１ａを形成し、第２導電層
をマスクにして絶縁膜に第２コンタクトホールＣＨ２を
開孔し、第１導電層と第２導電層の上層及び第２コンタ
クトホール内にエッチング速度が第１導電層よりも遅い
第３導電層３２を形成し、コンタクトホールの外部の導
電層をエッチング除去する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特に微細なコンタクトを有する半導体装置の
製造方法に関する。
法に関し、特に微細なコンタクトを有する半導体装置の
製造方法に関する。
【０００２】
【従来の技術】近年のＶＬＳＩ等に見られるように半導
体装置の高集積化及び高性能化が進展するに伴い、半導
体装置の微細加工が必須の条件となってきている。半導
体装置を微細に加工するために、例えばトランジスタの
ゲート電極のゲート幅やＤＲＡＭなどでのキャパシタの
占有面積を狭める一方で、配線部も同様に微細に加工す
ることが必要になってきている。
体装置の高集積化及び高性能化が進展するに伴い、半導
体装置の微細加工が必須の条件となってきている。半導
体装置を微細に加工するために、例えばトランジスタの
ゲート電極のゲート幅やＤＲＡＭなどでのキャパシタの
占有面積を狭める一方で、配線部も同様に微細に加工す
ることが必要になってきている。
【０００３】その中でも、コンタクトホール工程の位置
合わせのためのマスク上の設計余裕を不要にできる自己
整合コンタクト技術が注目され、特に０．２５μｍルー
ル以降の世代で活発化してきているが、自己整合コンタ
クトをを実用化するには、薄いＳｉ3 Ｎ4 上でエッチン
グを停止させるような難度の高いエッチング技術をクリ
アすることが必要であるなど、まだ課題が多いと言わざ
るを得ない。そこで、従来から知られているようなコン
タクトホールを開孔するためのマスクとなる層をコンタ
クトホール内壁にサイドウォール状に形成し、コンタク
トホールの径を狭めて開孔する方法が試みられている。
合わせのためのマスク上の設計余裕を不要にできる自己
整合コンタクト技術が注目され、特に０．２５μｍルー
ル以降の世代で活発化してきているが、自己整合コンタ
クトをを実用化するには、薄いＳｉ3 Ｎ4 上でエッチン
グを停止させるような難度の高いエッチング技術をクリ
アすることが必要であるなど、まだ課題が多いと言わざ
るを得ない。そこで、従来から知られているようなコン
タクトホールを開孔するためのマスクとなる層をコンタ
クトホール内壁にサイドウォール状に形成し、コンタク
トホールの径を狭めて開孔する方法が試みられている。
【０００４】以下に、上記のコンタクトホールの径を狭
めて開孔する方法について図面を参照して説明する。
めて開孔する方法について図面を参照して説明する。
【０００５】図４（ｇ）は上記の製造方法により製造し
た半導体装置の断面図である。半導体基板１０上に図示
しないトランジスタや拡散層などの半導体素子があり、
その半導体基板１０の上層を絶縁膜２０が被覆してい
る。絶縁膜２０には半導体基板１０に達するコンタクト
ホールが開孔されており、コンタクトホール内にサイド
ウォール状の第２導電層３１ａ及び第３導電層３２から
なる埋め込み配線層３３が埋め込まれている。
た半導体装置の断面図である。半導体基板１０上に図示
しないトランジスタや拡散層などの半導体素子があり、
その半導体基板１０の上層を絶縁膜２０が被覆してい
る。絶縁膜２０には半導体基板１０に達するコンタクト
ホールが開孔されており、コンタクトホール内にサイド
ウォール状の第２導電層３１ａ及び第３導電層３２から
なる埋め込み配線層３３が埋め込まれている。
【０００６】以下に、上記の半導体装置の製造方法につ
いて説明する。まず、図３（ａ）に示すように、シリコ
ン半導体基板１０上に、図示しないトランジスタや拡散
層などの半導体素子を形成した後、これらの素子を被覆
して例えば酸化シリコンを常圧ＣＶＤなど法によって堆
積し、リフローあるいはエッチバックなどにより平坦化
して絶縁膜２０を形成する。その上層に、例えばポリシ
リコンを減圧ＣＶＤ法で３００ｎｍ堆積させて第１導電
層３０を形成する。第１導電層の上層にレジスト膜Ｒを
例えば径０．３２μｍにパターニングする。
いて説明する。まず、図３（ａ）に示すように、シリコ
ン半導体基板１０上に、図示しないトランジスタや拡散
層などの半導体素子を形成した後、これらの素子を被覆
して例えば酸化シリコンを常圧ＣＶＤなど法によって堆
積し、リフローあるいはエッチバックなどにより平坦化
して絶縁膜２０を形成する。その上層に、例えばポリシ
リコンを減圧ＣＶＤ法で３００ｎｍ堆積させて第１導電
層３０を形成する。第１導電層の上層にレジスト膜Ｒを
例えば径０．３２μｍにパターニングする。
【０００７】次に、図３（ｂ）に示すように、レジスト
ＲをマスクにしてＲＩＥ（反応性イオンエッチング）な
どのエッチングを行い、第１導電層３０を貫通し、絶縁
膜２０の上方にまで開孔する第１コンタクトホールＣＨ
１を開孔する。
ＲをマスクにしてＲＩＥ（反応性イオンエッチング）な
どのエッチングを行い、第１導電層３０を貫通し、絶縁
膜２０の上方にまで開孔する第１コンタクトホールＣＨ
１を開孔する。
【０００８】次に、図３（ｃ）に示すように、例えばポ
リシリコンを減圧ＣＶＤ法にて第１導電層３０及び第１
コンタクトホールＣＨ１内を全面に被覆して１００ｎｍ
堆積し、第２導電層３１を形成する。
リシリコンを減圧ＣＶＤ法にて第１導電層３０及び第１
コンタクトホールＣＨ１内を全面に被覆して１００ｎｍ
堆積し、第２導電層３１を形成する。
【０００９】次に、図３（ｄ）に示すように、ＲＩＥな
どのエッチングを行い、第１コンタクトホールの側壁部
を残すように第２導電層３１をエッチングして、サイド
ウォール状の第２導電層３１ａを形成する。
どのエッチングを行い、第１コンタクトホールの側壁部
を残すように第２導電層３１をエッチングして、サイド
ウォール状の第２導電層３１ａを形成する。
【００１０】次に、図４（ｅ）に示すように、例えばＥ
ＣＲタイプのプラズマエッチング装置にて、絶縁膜２０
を貫通して半導体基板１０を露出させる第２コンタクト
ホールＣＨ２を開孔する。この時の第２コンタクトホー
ルＣＨ２の開孔径は例えば０．１μｍ程度であり、サイ
ドウォール状の第２導電層３１ａの形成でエッチングマ
スクの径を狭めたことにより、微細なコンタクトホール
を形成できる。
ＣＲタイプのプラズマエッチング装置にて、絶縁膜２０
を貫通して半導体基板１０を露出させる第２コンタクト
ホールＣＨ２を開孔する。この時の第２コンタクトホー
ルＣＨ２の開孔径は例えば０．１μｍ程度であり、サイ
ドウォール状の第２導電層３１ａの形成でエッチングマ
スクの径を狭めたことにより、微細なコンタクトホール
を形成できる。
【００１１】次に、図４（ｆ）に示すように、例えばポ
リシリコンを減圧ＣＶＤ法により第２コンタクトホール
ＣＨ２内を埋め込み、第１導電層３０及びサイドウォー
ル状の第２導電層３１ａを被覆して全面に３００ｎｍ堆
積し、第３導電層３２を形成する。
リシリコンを減圧ＣＶＤ法により第２コンタクトホール
ＣＨ２内を埋め込み、第１導電層３０及びサイドウォー
ル状の第２導電層３１ａを被覆して全面に３００ｎｍ堆
積し、第３導電層３２を形成する。
【００１２】次に、図４（ｇ）に示すように、例えばＲ
ＩＥなどのエッチングにより全面にエッチバックを行
い、コンタクトホールの外部の導電層を除去して、第２
コンタクトホールＣＨ２内にサイドウォール状の第２導
電層３１ａ及び第３導電層３２からなる埋め込み配線層
３３を形成する。以上の工程において、第１導電層３
０、第２導電層３１、第３導電層３２に用いるポリシリ
コンは、例えばｎ型の不純物を含有させて導電性を付与
している。
ＩＥなどのエッチングにより全面にエッチバックを行
い、コンタクトホールの外部の導電層を除去して、第２
コンタクトホールＣＨ２内にサイドウォール状の第２導
電層３１ａ及び第３導電層３２からなる埋め込み配線層
３３を形成する。以上の工程において、第１導電層３
０、第２導電層３１、第３導電層３２に用いるポリシリ
コンは、例えばｎ型の不純物を含有させて導電性を付与
している。
【００１３】上記の方法によれば、前述の自己整合コン
タクトと異なり、対Ｓｉ3 Ｎ4 高選択比条件等の新規プ
ロセスなどは不要で、マイクロローディング効果を注意
深くクリアしていくという従来からのアプローチを適用
することで、０．１μｍφ程度の極微細・高アスペクト
比のコンタクトホールの開孔を達成することができる。
タクトと異なり、対Ｓｉ3 Ｎ4 高選択比条件等の新規プ
ロセスなどは不要で、マイクロローディング効果を注意
深くクリアしていくという従来からのアプローチを適用
することで、０．１μｍφ程度の極微細・高アスペクト
比のコンタクトホールの開孔を達成することができる。
【００１４】
【発明が解決しようとする課題】しかしながら、この技
術を用いてコンタクトホールの埋め込み配線層を形成す
る場合、図４（ｇ）に示すように、埋め込み配線層３３
のエッチバックにおいてプラグロスが大きくなってしま
い、上層の平坦化やスタックコンタクトを形成する際に
悪影響を与え、配線の信頼性を大きく低下させるという
問題がある。このプラグロスを抑制するためにオーバー
エッチング量を小さくすると、エッチングの均一性の問
題からコンタクトホール開孔部以外の部分にも短絡の原
因となるような導電層材料が残されてしまうという問題
が生じる。
術を用いてコンタクトホールの埋め込み配線層を形成す
る場合、図４（ｇ）に示すように、埋め込み配線層３３
のエッチバックにおいてプラグロスが大きくなってしま
い、上層の平坦化やスタックコンタクトを形成する際に
悪影響を与え、配線の信頼性を大きく低下させるという
問題がある。このプラグロスを抑制するためにオーバー
エッチング量を小さくすると、エッチングの均一性の問
題からコンタクトホール開孔部以外の部分にも短絡の原
因となるような導電層材料が残されてしまうという問題
が生じる。
【００１５】エッチング方法としては、プラズマの発光
を観察することなどによりエッチングの終点を確認する
方法があるが、上記の埋め込み配線層のエッチバックの
場合にはプラグロスの抑制に効果がほとんど得られず、
上記の問題は依然解決できていない。
を観察することなどによりエッチングの終点を確認する
方法があるが、上記の埋め込み配線層のエッチバックの
場合にはプラグロスの抑制に効果がほとんど得られず、
上記の問題は依然解決できていない。
【００１６】本発明は上記の問題点を鑑みてなされたも
のであり、従って、本発明の目的は、コンタクトホール
内壁にサイドウォールを形成し、コンタクトホールの径
を狭めて開孔して埋め込み配線層を形成する方法を用
い、プラグロスが抑制され、また、コンタクトホール開
孔部以外の部分に短絡の原因となるような導電層材料が
残されていない埋め込み配線層を有する半導体装置の製
造方法を提供することである。
のであり、従って、本発明の目的は、コンタクトホール
内壁にサイドウォールを形成し、コンタクトホールの径
を狭めて開孔して埋め込み配線層を形成する方法を用
い、プラグロスが抑制され、また、コンタクトホール開
孔部以外の部分に短絡の原因となるような導電層材料が
残されていない埋め込み配線層を有する半導体装置の製
造方法を提供することである。
【００１７】
【課題を解決するための手段】上記の目的を達成するた
め、本発明の半導体装置の製造方法は、半導体基板上に
絶縁膜を形成する工程と、前記絶縁膜上に第１導電層を
形成する工程と、前記第１導電層に第１コンタクトホー
ルを開孔する工程と、前記第１コンタクトホールの内壁
にエッチング工程におけるエッチング速度が第１の導電
層よりも遅いサイドウォール状の第２導電層を形成する
工程と、前記第２導電層をマスクにして前記絶縁膜に第
２コンタクトホールを開孔する工程と、前記第１導電層
と前記第２導電層の上層及び前記第２コンタクトホール
内にエッチング工程におけるエッチング速度が第１の導
電層よりも遅い第３導電層を形成する工程と、前記第１
導電層、前記第２導電層及び前記第３導電層をエッチン
グして前記第１コンタクトホール及び前記第２コンタク
トホールの外部の導電層をエッチング除去する工程とを
有する。
め、本発明の半導体装置の製造方法は、半導体基板上に
絶縁膜を形成する工程と、前記絶縁膜上に第１導電層を
形成する工程と、前記第１導電層に第１コンタクトホー
ルを開孔する工程と、前記第１コンタクトホールの内壁
にエッチング工程におけるエッチング速度が第１の導電
層よりも遅いサイドウォール状の第２導電層を形成する
工程と、前記第２導電層をマスクにして前記絶縁膜に第
２コンタクトホールを開孔する工程と、前記第１導電層
と前記第２導電層の上層及び前記第２コンタクトホール
内にエッチング工程におけるエッチング速度が第１の導
電層よりも遅い第３導電層を形成する工程と、前記第１
導電層、前記第２導電層及び前記第３導電層をエッチン
グして前記第１コンタクトホール及び前記第２コンタク
トホールの外部の導電層をエッチング除去する工程とを
有する。
【００１８】上記の半導体装置の製造方法は、コンタク
トホールの外部にある第１導電層がコンタクトホールを
埋め込んでいる第２導電層及び第３導電層よりもエッチ
ング速度が速いので、コンタクトホールの外部の導電層
を除去するエッチバックの際に、コンタクトホールの上
部の領域は第２導電層と第３導電層しかないのでエッチ
ング速度が遅く、コンタクトホールの外部の領域が先に
エッチング除去された時点でもまだ残っている。従っ
て、コンタクトホール開孔部以外の部分に短絡の原因と
なるような導電層材料を残さないように十分オーバーエ
ッチングを行っても、プラグロスを悪化させることがな
い。
トホールの外部にある第１導電層がコンタクトホールを
埋め込んでいる第２導電層及び第３導電層よりもエッチ
ング速度が速いので、コンタクトホールの外部の導電層
を除去するエッチバックの際に、コンタクトホールの上
部の領域は第２導電層と第３導電層しかないのでエッチ
ング速度が遅く、コンタクトホールの外部の領域が先に
エッチング除去された時点でもまだ残っている。従っ
て、コンタクトホール開孔部以外の部分に短絡の原因と
なるような導電層材料を残さないように十分オーバーエ
ッチングを行っても、プラグロスを悪化させることがな
い。
【００１９】また、第２導電層をサイドウォール状に成
形する際にオーバーエッチングを行うことが可能であ
り、これにより、第２導電層が第１導電層よりもエッチ
ング速度が遅いためにサイドウォール状の第２導電層の
先端部分が第１導電層の表面よりも高く突き出た形状と
することができ、その後の第３導電層の堆積工程におい
て、コンタクトホールの上方領域に凸に突き出た形状に
堆積させることが可能となる。コンタクトホールの上方
領域の膜厚が厚いので、その後のエッチングではコンタ
クトホールの上方部分が残されるようにエッチングされ
ていき、プラグロスをさらに抑制することが可能とな
る。
形する際にオーバーエッチングを行うことが可能であ
り、これにより、第２導電層が第１導電層よりもエッチ
ング速度が遅いためにサイドウォール状の第２導電層の
先端部分が第１導電層の表面よりも高く突き出た形状と
することができ、その後の第３導電層の堆積工程におい
て、コンタクトホールの上方領域に凸に突き出た形状に
堆積させることが可能となる。コンタクトホールの上方
領域の膜厚が厚いので、その後のエッチングではコンタ
クトホールの上方部分が残されるようにエッチングされ
ていき、プラグロスをさらに抑制することが可能とな
る。
【００２０】上記の半導体装置の製造方法は、好適に
は、前記第２導電層をサイドウォール状に形成した後、
オーバーエッチングにより第１導電層の表面よりもサイ
ドウォール状の第２導電層の先端部を高く突き出させ
る。これにより、第３導電層の堆積工程において、コン
タクトホールの上方領域に凸に突き出た形状に堆積させ
ることが可能となり、プラグロスを抑制することが可能
となる。
は、前記第２導電層をサイドウォール状に形成した後、
オーバーエッチングにより第１導電層の表面よりもサイ
ドウォール状の第２導電層の先端部を高く突き出させ
る。これにより、第３導電層の堆積工程において、コン
タクトホールの上方領域に凸に突き出た形状に堆積させ
ることが可能となり、プラグロスを抑制することが可能
となる。
【００２１】上記の半導体装置の製造方法は、好適に
は、前記第１導電層と異なる濃度の導電性の不純物を前
記第２導電層及び前記第３導電層に含有させ、さらに好
適には、前記第１導電層よりも低い濃度のｎ型不純物を
前記第２導電層及び前記第３導電層に含有させる、ある
いは、前記第１導電層よりも高い濃度のｐ型不純物を前
記第２導電層及び前記第３導電層に含有させる。
は、前記第１導電層と異なる濃度の導電性の不純物を前
記第２導電層及び前記第３導電層に含有させ、さらに好
適には、前記第１導電層よりも低い濃度のｎ型不純物を
前記第２導電層及び前記第３導電層に含有させる、ある
いは、前記第１導電層よりも高い濃度のｐ型不純物を前
記第２導電層及び前記第３導電層に含有させる。
【００２２】ポリシリコンなどの半導体に不純物を導入
して導電性を付与し、導電体として配線に利用すること
は一般的に行われているが、そのときの導電体中の不純
物の濃度を変えることにより、エッチング速度も変える
ことができる。例えば、ポリシリコンにｎ型不純物（例
えば、Ｐ）を導入したとき、ポリシリコン中の濃度が高
いほどエッチング速度が速くなる。逆にポリシリコンに
ｐ型不純物（例えば、ＢＦ2 ）を導入したときには、ポ
リシリコン中の濃度が高いほどエッチング速度が遅くな
る。
して導電性を付与し、導電体として配線に利用すること
は一般的に行われているが、そのときの導電体中の不純
物の濃度を変えることにより、エッチング速度も変える
ことができる。例えば、ポリシリコンにｎ型不純物（例
えば、Ｐ）を導入したとき、ポリシリコン中の濃度が高
いほどエッチング速度が速くなる。逆にポリシリコンに
ｐ型不純物（例えば、ＢＦ2 ）を導入したときには、ポ
リシリコン中の濃度が高いほどエッチング速度が遅くな
る。
【００２３】上記の半導体装置の製造方法は、好適に
は、前記第２導電層と前記第３導電層とを同じ速さのエ
ッチングレートを有する材料で形成し、さらに好適に
は、前記第２導電層と前記第３導電層とに同じ濃度の導
電性の不純物を含有させる。第２導電層と第３導電層を
同じエッチングレートを有する材料とすることで、コン
タクトホールの埋め込み配線層の形成のエッチバックの
際に、埋め込み配線層の中央部分がえぐれてしまった
り、肩の部分が落ちてしまったりすることを防ぐことが
可能となる。同じエッチングレートとするためには、同
じ濃度の導電性の不純物を含有させることで実現でき
る。
は、前記第２導電層と前記第３導電層とを同じ速さのエ
ッチングレートを有する材料で形成し、さらに好適に
は、前記第２導電層と前記第３導電層とに同じ濃度の導
電性の不純物を含有させる。第２導電層と第３導電層を
同じエッチングレートを有する材料とすることで、コン
タクトホールの埋め込み配線層の形成のエッチバックの
際に、埋め込み配線層の中央部分がえぐれてしまった
り、肩の部分が落ちてしまったりすることを防ぐことが
可能となる。同じエッチングレートとするためには、同
じ濃度の導電性の不純物を含有させることで実現でき
る。
【００２４】
【発明の実施の形態】以下に、本発明の実施の形態につ
いて、図面を参照して説明する。本実施形態半導体装置
の製造方法により製造した半導体装置の断面図を図２
（ｇ）に示す。半導体基板１０上に図示しないトランジ
スタや拡散層などの半導体素子があり、その半導体基板
１０の上層を絶縁膜２０が被覆している。絶縁膜２０に
は半導体基板１０に達するコンタクトホールが開孔され
ており、コンタクトホール内にサイドウォール状の第２
導電層３１ａ及び第３導電層３２からなる埋め込み配線
層３３が埋め込まれている。
いて、図面を参照して説明する。本実施形態半導体装置
の製造方法により製造した半導体装置の断面図を図２
（ｇ）に示す。半導体基板１０上に図示しないトランジ
スタや拡散層などの半導体素子があり、その半導体基板
１０の上層を絶縁膜２０が被覆している。絶縁膜２０に
は半導体基板１０に達するコンタクトホールが開孔され
ており、コンタクトホール内にサイドウォール状の第２
導電層３１ａ及び第３導電層３２からなる埋め込み配線
層３３が埋め込まれている。
【００２５】かかる半導体装置は、コンタクトホール内
に形成された埋め込み配線層のプラグロスが抑制され、
コンタクトホールの開孔部以外の部分に導電層材料が残
されていない、配線の信頼性を確保した微細なコンタク
トホールを有する半導体装置である。
に形成された埋め込み配線層のプラグロスが抑制され、
コンタクトホールの開孔部以外の部分に導電層材料が残
されていない、配線の信頼性を確保した微細なコンタク
トホールを有する半導体装置である。
【００２６】以下に、上記の本実施例の半導体装置の製
造方法について説明する。まず、図１（ａ）に示すよう
に、シリコン半導体基板１０上に、図示しないトランジ
スタや拡散層などの半導体素子を形成した後、これらの
素子を被覆して例えば酸化シリコンを常圧ＣＶＤなど法
によって堆積し、リフローあるいはエッチバックなどに
より平坦化して絶縁膜２０を形成した。その上層に、例
えばポリシリコンを減圧ＣＶＤ法で３００ｎｍ堆積させ
て第１導電層３０を形成した。ここで、第１導電層３０
用のポリシリコンとしては、ｎ型不純物を含有させて導
電性を付与した。第１導電層の上層にレジスト膜Ｒを例
えば径０．３２μｍにパターニングした。
造方法について説明する。まず、図１（ａ）に示すよう
に、シリコン半導体基板１０上に、図示しないトランジ
スタや拡散層などの半導体素子を形成した後、これらの
素子を被覆して例えば酸化シリコンを常圧ＣＶＤなど法
によって堆積し、リフローあるいはエッチバックなどに
より平坦化して絶縁膜２０を形成した。その上層に、例
えばポリシリコンを減圧ＣＶＤ法で３００ｎｍ堆積させ
て第１導電層３０を形成した。ここで、第１導電層３０
用のポリシリコンとしては、ｎ型不純物を含有させて導
電性を付与した。第１導電層の上層にレジスト膜Ｒを例
えば径０．３２μｍにパターニングした。
【００２７】次に、図１（ｂ）に示すように、レジスト
ＲをマスクにしてＲＩＥ（反応性イオンエッチング）な
どのエッチングを行い、第１導電層３０を貫通し、絶縁
膜２０の上方にまで開孔する第１コンタクトホールＣＨ
１を開孔した。
ＲをマスクにしてＲＩＥ（反応性イオンエッチング）な
どのエッチングを行い、第１導電層３０を貫通し、絶縁
膜２０の上方にまで開孔する第１コンタクトホールＣＨ
１を開孔した。
【００２８】次に、図１（ｃ）に示すように、例えばポ
リシリコンを減圧ＣＶＤ法にて第１導電層３０及び第１
コンタクトホールＣＨ１内を全面に被覆して１００ｎｍ
堆積し、第２導電層３１を形成した。ここで、第２導電
層３１用のポリシリコンとしては、第１導電層３０のポ
リシリコンよりもｎ型不純物の濃度を低く設定した。こ
れにより、第２導電層３１は第１導電層３０よりもエッ
チングレートが小さくできる。
リシリコンを減圧ＣＶＤ法にて第１導電層３０及び第１
コンタクトホールＣＨ１内を全面に被覆して１００ｎｍ
堆積し、第２導電層３１を形成した。ここで、第２導電
層３１用のポリシリコンとしては、第１導電層３０のポ
リシリコンよりもｎ型不純物の濃度を低く設定した。こ
れにより、第２導電層３１は第１導電層３０よりもエッ
チングレートが小さくできる。
【００２９】次に、図１（ｄ）に示すように、ＲＩＥな
どのエッチングを行い、第１コンタクトホールの側壁部
を残すように第１で導電層３０及び第２導電層３１をエ
ッチングして、サイドウォール状の第２導電層３１ａを
形成した。このとき、第１導電層３０は第２導電層３１
よりもエッチングレートが大きいので、第２導電層３１
がサイドウォール状に成形されたのちにオーバーエッチ
ングを施すことにより、第１導電層３０がエッチングさ
れてその表面が下がり、結果としてサイドウォール状の
第２導電層３１ａの先端部が突起状に突き出した形状と
なった。
どのエッチングを行い、第１コンタクトホールの側壁部
を残すように第１で導電層３０及び第２導電層３１をエ
ッチングして、サイドウォール状の第２導電層３１ａを
形成した。このとき、第１導電層３０は第２導電層３１
よりもエッチングレートが大きいので、第２導電層３１
がサイドウォール状に成形されたのちにオーバーエッチ
ングを施すことにより、第１導電層３０がエッチングさ
れてその表面が下がり、結果としてサイドウォール状の
第２導電層３１ａの先端部が突起状に突き出した形状と
なった。
【００３０】次に、図２（ｅ）に示すように、例えばＥ
ＣＲタイプのプラズマエッチング装置にて、絶縁膜２０
を貫通して半導体基板１０を露出させる第２コンタクト
ホールＣＨ２を開孔した。この時の第２コンタクトホー
ルＣＨ２の開孔径は０．１μｍ程度であり、サイドウォ
ール状の第２導電層３１ａの形成でエッチングマスクの
径を狭めたことにより、微細なコンタクトホールを形成
できた。
ＣＲタイプのプラズマエッチング装置にて、絶縁膜２０
を貫通して半導体基板１０を露出させる第２コンタクト
ホールＣＨ２を開孔した。この時の第２コンタクトホー
ルＣＨ２の開孔径は０．１μｍ程度であり、サイドウォ
ール状の第２導電層３１ａの形成でエッチングマスクの
径を狭めたことにより、微細なコンタクトホールを形成
できた。
【００３１】次に、図２（ｆ）に示すように、例えばポ
リシリコンを減圧ＣＶＤ法により第２コンタクトホール
ＣＨ２内を埋め込み、第１導電層３０及びサイドウォー
ル状の第２導電層３１ａを被覆して全面に３００ｎｍ堆
積し、第３導電層３２を形成した。このとき、サイドウ
ォール状の第２導電層３１ａの先端部分が第１導電層３
０の表面よりも高く突き出た形状となっていることか
ら、第３導電層３２はコンタクトホールの上方領域に凸
に突き出た形状となって堆積した。ここで、第３導電層
３２の用のポリシリコンとしては、第１導電層３０のポ
リシリコンよりもｎ型不純物の濃度を低く設定した第２
導電層３１のポリシリコンと同じものを使用した。これ
により、第３導電層３２は第１導電層３０よりもエッチ
ングレートが小さくできる。
リシリコンを減圧ＣＶＤ法により第２コンタクトホール
ＣＨ２内を埋め込み、第１導電層３０及びサイドウォー
ル状の第２導電層３１ａを被覆して全面に３００ｎｍ堆
積し、第３導電層３２を形成した。このとき、サイドウ
ォール状の第２導電層３１ａの先端部分が第１導電層３
０の表面よりも高く突き出た形状となっていることか
ら、第３導電層３２はコンタクトホールの上方領域に凸
に突き出た形状となって堆積した。ここで、第３導電層
３２の用のポリシリコンとしては、第１導電層３０のポ
リシリコンよりもｎ型不純物の濃度を低く設定した第２
導電層３１のポリシリコンと同じものを使用した。これ
により、第３導電層３２は第１導電層３０よりもエッチ
ングレートが小さくできる。
【００３２】次に、図２（ｇ）に示すように、例えばＲ
ＩＥなどのエッチングにより全面にエッチバックを行
い、コンタクトホールの外部の導電層は除去して、第２
コンタクトホールＣＨ２内にサイドウォール状の第２導
電層３１ａ及び第３導電層３２からなる埋め込み配線層
３３を形成した。ここで、第１導電層３０はサイドウォ
ール状の第２導電層３１ａ及び第３導電層３２よりもエ
ッチングレートが大きく、さらにコンタクトホール上方
で膜厚が厚くなる凸の形状となっていることから、コン
タクトホール開孔部以外の部分である第１導電層３０は
全てエッチング除去され、短絡の原因となるような導電
層材料のエッチング残りがなくなるように十分オーバー
エッチを行ってもコンタクトホール開孔部の上方部分が
残されるようにエッチングされていき、プラグロスは抑
制されている。また、ＲＩＥなどのエッチングの特性か
ら、コンタクトホールの上方に凸に突き出た第３導電層
３２の肩の部分や、サイドウォール状の第２導電層３１
ａの突起状の先端部はエッチングされやすいので、形成
された埋め込み配線層３３はプラグロスが抑制されたも
のとなった。
ＩＥなどのエッチングにより全面にエッチバックを行
い、コンタクトホールの外部の導電層は除去して、第２
コンタクトホールＣＨ２内にサイドウォール状の第２導
電層３１ａ及び第３導電層３２からなる埋め込み配線層
３３を形成した。ここで、第１導電層３０はサイドウォ
ール状の第２導電層３１ａ及び第３導電層３２よりもエ
ッチングレートが大きく、さらにコンタクトホール上方
で膜厚が厚くなる凸の形状となっていることから、コン
タクトホール開孔部以外の部分である第１導電層３０は
全てエッチング除去され、短絡の原因となるような導電
層材料のエッチング残りがなくなるように十分オーバー
エッチを行ってもコンタクトホール開孔部の上方部分が
残されるようにエッチングされていき、プラグロスは抑
制されている。また、ＲＩＥなどのエッチングの特性か
ら、コンタクトホールの上方に凸に突き出た第３導電層
３２の肩の部分や、サイドウォール状の第２導電層３１
ａの突起状の先端部はエッチングされやすいので、形成
された埋め込み配線層３３はプラグロスが抑制されたも
のとなった。
【００３３】以上で、図２（ｇ）に示すように、プラグ
ロスが抑制され、さらにコンタクトホール開孔部以外の
部分に導電層材料が残されていない、配線の信頼性を確
保した微細なコンタクトホールを形成することができ
た。
ロスが抑制され、さらにコンタクトホール開孔部以外の
部分に導電層材料が残されていない、配線の信頼性を確
保した微細なコンタクトホールを形成することができ
た。
【００３４】本発明は、ＭＯＳトランジスタの半導体装
置や、バイポーラ系の半導体装置、あるいはＡ／Ｄコン
バータなど、コンタクトホールを有する半導体装置であ
ればなんでも適用できる。装置の微細化、縮小化が進め
られた半導体装置に、微細で信頼性の高いコンタクトに
よる接合を提供することができる。
置や、バイポーラ系の半導体装置、あるいはＡ／Ｄコン
バータなど、コンタクトホールを有する半導体装置であ
ればなんでも適用できる。装置の微細化、縮小化が進め
られた半導体装置に、微細で信頼性の高いコンタクトに
よる接合を提供することができる。
【００３５】本発明は、上記の実施の形態に限定されな
い。例えば、第１コンタクトホールの開孔工程におい
て、第１導電層３０を貫通し、絶縁膜２０の上方にまで
エッチングして開孔部を設けているが、第１コンタクト
ホールは第１導電層３０を貫通させて絶縁膜２０の表面
を露出させたところで止めてもよく、また、第１導電層
３０を貫通する前に止めてもよい。導電層に含有させる
不純物としては、ｎ型ではなく、ｐ型でもよい。但し、
その場合にはｐ型不純物濃度を高く含有させたほうがエ
ッチングレートが小さくなる。また、第１〜第３導電層
はそれぞれ多層構成としてもよい。その他、本発明の要
旨を逸脱しない範囲で種々の変更を行うことができる。
い。例えば、第１コンタクトホールの開孔工程におい
て、第１導電層３０を貫通し、絶縁膜２０の上方にまで
エッチングして開孔部を設けているが、第１コンタクト
ホールは第１導電層３０を貫通させて絶縁膜２０の表面
を露出させたところで止めてもよく、また、第１導電層
３０を貫通する前に止めてもよい。導電層に含有させる
不純物としては、ｎ型ではなく、ｐ型でもよい。但し、
その場合にはｐ型不純物濃度を高く含有させたほうがエ
ッチングレートが小さくなる。また、第１〜第３導電層
はそれぞれ多層構成としてもよい。その他、本発明の要
旨を逸脱しない範囲で種々の変更を行うことができる。
【００３６】
【発明の効果】本発明によれば、コンタクトホール内壁
にサイドウォールを形成し、コンタクトホールの径を狭
めて開孔して埋め込み配線層を形成する方法を用い、プ
ラグロスが抑制され、また、コンタクトホール開孔部以
外の部分に短絡の原因となるような導電層材料が残され
ていない埋め込み配線層を有する半導体装置を製造する
ことができる。
にサイドウォールを形成し、コンタクトホールの径を狭
めて開孔して埋め込み配線層を形成する方法を用い、プ
ラグロスが抑制され、また、コンタクトホール開孔部以
外の部分に短絡の原因となるような導電層材料が残され
ていない埋め込み配線層を有する半導体装置を製造する
ことができる。
【図１】図１は本発明の半導体装置の製造方法の製造工
程を示す断面図であり、（ａ）レジスト膜形成工程ま
で、（ｂ）は第１コンタクトホールの開孔工程まで、
（ｃ）は第２導電層の形成工程まで、（ｄ）はサイドウ
ォール状の第２導電層の形成工程までを示す。
程を示す断面図であり、（ａ）レジスト膜形成工程ま
で、（ｂ）は第１コンタクトホールの開孔工程まで、
（ｃ）は第２導電層の形成工程まで、（ｄ）はサイドウ
ォール状の第２導電層の形成工程までを示す。
【図２】図２は図１の続きの工程を示し、（ｅ）は第２
コンタクトホールの開孔工程まで、（ｆ）は第３導電層
の形成工程まで、（ｇ）は埋め込み配線層のエッチング
工程まで示す。
コンタクトホールの開孔工程まで、（ｆ）は第３導電層
の形成工程まで、（ｇ）は埋め込み配線層のエッチング
工程まで示す。
【図３】図３は従来例の半導体装置の製造方法の製造工
程を示す断面図であり、（ａ）レジスト膜形成工程ま
で、（ｂ）は第１コンタクトホールの開孔工程まで、
（ｃ）は第２導電層の形成工程まで、（ｄ）はサイドウ
ォール状の第２導電層の形成工程までを示す。
程を示す断面図であり、（ａ）レジスト膜形成工程ま
で、（ｂ）は第１コンタクトホールの開孔工程まで、
（ｃ）は第２導電層の形成工程まで、（ｄ）はサイドウ
ォール状の第２導電層の形成工程までを示す。
【図４】図４は図３の続きの工程を示し、（ｅ）は第２
コンタクトホールの開孔工程まで、（ｆ）は第３導電層
の形成工程まで、（ｇ）は埋め込み配線層のエッチング
工程まで示す。
コンタクトホールの開孔工程まで、（ｆ）は第３導電層
の形成工程まで、（ｇ）は埋め込み配線層のエッチング
工程まで示す。
１０…半導体基板、２０……絶縁膜、３０…第１導電
層、３１、３１ａ…第２導電層、３２…第３導電層、３
３…埋め込み配線層、Ｒ…レジスト、ＣＨ１、ＣＨ２…
コンタクトホール
層、３１、３１ａ…第２導電層、３２…第３導電層、３
３…埋め込み配線層、Ｒ…レジスト、ＣＨ１、ＣＨ２…
コンタクトホール
Claims (7)
- 【請求項１】半導体基板上に絶縁膜を形成する工程と、 前記絶縁膜上に第１導電層を形成する工程と、 前記第１導電層に第１コンタクトホールを開孔する工程
と、 前記第１コンタクトホールの内壁にエッチング工程にお
けるエッチング速度が第１の導電層よりも遅いサイドウ
ォール状の第２導電層を形成する工程と、 前記第２導電層をマスクにして前記絶縁膜に第２コンタ
クトホールを開孔する工程と、 前記第１導電層と前記第２導電層の上層及び前記第２コ
ンタクトホール内にエッチング工程におけるエッチング
速度が第１の導電層よりも遅い第３導電層を形成する工
程と、 前記第１導電層、前記第２導電層及び前記第３導電層を
エッチングして前記第１コンタクトホール及び前記第２
コンタクトホールの外部の導電層をエッチング除去する
工程とを有する半導体装置の製造方法。 - 【請求項２】前記第２導電層をサイドウォール状に形成
した後、オーバーエッチングにより第１導電層の表面よ
りもサイドウォール状の第２導電層の先端部を高く突き
出させる請求項１記載の半導体装置の製造方法。 - 【請求項３】前記第１導電層と異なる濃度の導電性の不
純物を前記第２導電層及び前記第３導電層に含有させる
請求項１記載の半導体装置の製造方法。 - 【請求項４】前記第１導電層よりも低い濃度のｎ型不純
物を前記第２導電層及び前記第３導電層に含有させる請
求項３記載の半導体装置の製造方法。 - 【請求項５】前記第１導電層よりも高い濃度のｐ型不純
物を前記第２導電層及び前記第３導電層に含有させる請
求項３記載の半導体装置の製造方法。 - 【請求項６】前記第２導電層と前記第３導電層とを同じ
速さのエッチング速度を有する材料で形成する請求項１
記載の半導体装置の製造方法。 - 【請求項７】前記第２導電層と前記第３導電層とに同じ
濃度の導電性の不純物を含有させる請求項１記載の半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34878696A JP3716523B2 (ja) | 1996-12-26 | 1996-12-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34878696A JP3716523B2 (ja) | 1996-12-26 | 1996-12-26 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10189726A true JPH10189726A (ja) | 1998-07-21 |
| JP3716523B2 JP3716523B2 (ja) | 2005-11-16 |
Family
ID=18399359
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34878696A Expired - Fee Related JP3716523B2 (ja) | 1996-12-26 | 1996-12-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3716523B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002208569A (ja) * | 2001-01-10 | 2002-07-26 | Sony Corp | 半導体装置の製造方法 |
-
1996
- 1996-12-26 JP JP34878696A patent/JP3716523B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002208569A (ja) * | 2001-01-10 | 2002-07-26 | Sony Corp | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3716523B2 (ja) | 2005-11-16 |
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Legal Events
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|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040309 |
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| A131 | Notification of reasons for refusal |
Effective date: 20040316 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
|
| A521 | Written amendment |
Effective date: 20040430 Free format text: JAPANESE INTERMEDIATE CODE: A523 |
|
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