JPH10189763A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH10189763A JPH10189763A JP8341278A JP34127896A JPH10189763A JP H10189763 A JPH10189763 A JP H10189763A JP 8341278 A JP8341278 A JP 8341278A JP 34127896 A JP34127896 A JP 34127896A JP H10189763 A JPH10189763 A JP H10189763A
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- poly
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 互いに異なる導電型の不純物の相互拡散を抑
制し、またＭＯＳＦＥＴにおけるホウ素のゲート酸化膜
の突き抜けを抑制する。 【解決手段】 まず単結晶シリコンからなるＳｉ基板１
上に形成された第１Poly−Ｓｉ膜８に、ＮＭＯＳ形成予
定領域３におけるＳｉ基板１に達する第１開口部９とＰ
ＭＯＳ形成予定領域４におけるＳｉ基板１に達する第２
開口部１０とを形成する。次いで第１Poly−Ｓｉ膜８上
にａ−Ｓｉ膜１１を形成して第１Poly−Ｓｉ膜８とａ−
Ｓｉ膜１１との積層膜１２を得るとともにａ−Ｓｉ膜１
１を第１開口部９および第２開口部１０を介してＳｉ基
板１に接続する。そして積層膜１２に不純物を導入した
後、熱処理によって、ａ−Ｓｉ膜１１をＳｉ基板１との
接続部分から第１Poly−Ｓｉ膜８上のａ−Ｓｉ膜１１へ
と結晶成長させて第２Poly−Ｓｉ膜１３を得る。
制し、またＭＯＳＦＥＴにおけるホウ素のゲート酸化膜
の突き抜けを抑制する。 【解決手段】 まず単結晶シリコンからなるＳｉ基板１
上に形成された第１Poly−Ｓｉ膜８に、ＮＭＯＳ形成予
定領域３におけるＳｉ基板１に達する第１開口部９とＰ
ＭＯＳ形成予定領域４におけるＳｉ基板１に達する第２
開口部１０とを形成する。次いで第１Poly−Ｓｉ膜８上
にａ−Ｓｉ膜１１を形成して第１Poly−Ｓｉ膜８とａ−
Ｓｉ膜１１との積層膜１２を得るとともにａ−Ｓｉ膜１
１を第１開口部９および第２開口部１０を介してＳｉ基
板１に接続する。そして積層膜１２に不純物を導入した
後、熱処理によって、ａ−Ｓｉ膜１１をＳｉ基板１との
接続部分から第１Poly−Ｓｉ膜８上のａ−Ｓｉ膜１１へ
と結晶成長させて第２Poly−Ｓｉ膜１３を得る。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特にＭＯＳ電界効果型トランジスタ（ＭＯＳ
ＦＥＴ）の製造に好適な半導体装置の製造方法に関する
ものである。
法に関し、特にＭＯＳ電界効果型トランジスタ（ＭＯＳ
ＦＥＴ）の製造に好適な半導体装置の製造方法に関する
ものである。
【０００２】
【従来の技術】従来の半導体装置としては、例えば例え
ばＮチャネルＭＯＳＦＥＴ（ＮＭＯＳＦＥＴ）とＰチャ
ネルＭＯＳＦＥＴ（ＰＭＯＳＦＥＴ）との両者で構成さ
れるComplementary ＭＯＳＦＥＴ（ＣＭＯＳＦＥＴ）や
バイポーラトランジスタ等が知られている。これらの半
導体装置では、タングステンシリサイド（ＷＳｉx ）と
ポリシリコン（Poly−Ｓｉ）との積層構造で形成したＷ
−ポリサイド配線構造が低抵抗でかつ熱的安定性に優れ
ているために広く採用されている。特にＭＯＳＦＥＴで
は、ゲート酸化膜の信頼性を確保しながら閾値電圧（Ｖ
th）制御に優れることからゲート電極として用いられる
ことが多い。またPoly−Ｓｉでゲート電極を形成し、ソ
ース・ドレイン領域と同時にゲート電極を自己整合的に
シリサイド化するいわゆるサリサイド（Self-Aligned-S
ilicide)構造も配線の低抵抗化が可能であることから、
半導体装置の高速化を図れる有効な手段として採用され
ている。
ばＮチャネルＭＯＳＦＥＴ（ＮＭＯＳＦＥＴ）とＰチャ
ネルＭＯＳＦＥＴ（ＰＭＯＳＦＥＴ）との両者で構成さ
れるComplementary ＭＯＳＦＥＴ（ＣＭＯＳＦＥＴ）や
バイポーラトランジスタ等が知られている。これらの半
導体装置では、タングステンシリサイド（ＷＳｉx ）と
ポリシリコン（Poly−Ｓｉ）との積層構造で形成したＷ
−ポリサイド配線構造が低抵抗でかつ熱的安定性に優れ
ているために広く採用されている。特にＭＯＳＦＥＴで
は、ゲート酸化膜の信頼性を確保しながら閾値電圧（Ｖ
th）制御に優れることからゲート電極として用いられる
ことが多い。またPoly−Ｓｉでゲート電極を形成し、ソ
ース・ドレイン領域と同時にゲート電極を自己整合的に
シリサイド化するいわゆるサリサイド（Self-Aligned-S
ilicide)構造も配線の低抵抗化が可能であることから、
半導体装置の高速化を図れる有効な手段として採用され
ている。
【０００３】ところで従来のＣＭＯＳＦＥＴでは、いず
れの配線構造を採用する場合においても、Poly−Ｓｉに
高濃度の不純物を導入することが可能でありかつ熱的に
安定である等の理由から、リン（Ｐ）やヒ素（Ａｓ）等
のＮ型不純物を導入したＮ+型ゲート電極が用いられて
いる。ＮＭＯＳＦＥＴ、ＰＭＯＳＦＥＴともにＮ+ 型ゲ
ート電極で形成するこの構造はシングルゲート型と呼ば
れている。しかしながら、シングルゲート型のＣＭＯＳ
ＦＥＴではＰＭＯＳＦＥＴが埋め込みチャネル型となる
ので、素子が微細化された場合やＭＯＳＦＥＴを低Ｖth
領域で動作させる場合に短チャネル効果を抑制すること
が困難である。そのため、ＮＭＯＳＦＥＴのゲート電極
をＮ+ 型とし、ＰＭＯＳＦＥＴのゲート電極を表面チャ
ネル型となるＰ+ 型とするデュアルゲート型の適用が要
求されている。
れの配線構造を採用する場合においても、Poly−Ｓｉに
高濃度の不純物を導入することが可能でありかつ熱的に
安定である等の理由から、リン（Ｐ）やヒ素（Ａｓ）等
のＮ型不純物を導入したＮ+型ゲート電極が用いられて
いる。ＮＭＯＳＦＥＴ、ＰＭＯＳＦＥＴともにＮ+ 型ゲ
ート電極で形成するこの構造はシングルゲート型と呼ば
れている。しかしながら、シングルゲート型のＣＭＯＳ
ＦＥＴではＰＭＯＳＦＥＴが埋め込みチャネル型となる
ので、素子が微細化された場合やＭＯＳＦＥＴを低Ｖth
領域で動作させる場合に短チャネル効果を抑制すること
が困難である。そのため、ＮＭＯＳＦＥＴのゲート電極
をＮ+ 型とし、ＰＭＯＳＦＥＴのゲート電極を表面チャ
ネル型となるＰ+ 型とするデュアルゲート型の適用が要
求されている。
【０００４】従来においてデュアルゲート型のＣＭＯＳ
ＦＥＴを製造するには、例えばゲート電極をＷ−ポリサ
イド構造とする場合、まずシリコン（Ｓｉ）基板上にPo
ly−Ｓｉ膜とＷＳｉx 膜とをこの順に成膜する。その
後、イオン注入法によってＮＭＯＳＦＥＴ形成予定領域
の例えばPoly−Ｓｉ膜にＮ型不純物、ＰＭＯＳＦＥＴ形
成予定領域の例えばPoly−Ｓｉ膜にＰ型不純物をそれぞ
れ高濃度にドーピングする。そして、Ｓｉ基板に形成す
るソース・ドレイン領域形成用の不純物を活性化するた
めのアニール等の高温熱処理によって、ドーピングされ
た先の不純物を各領域のPoly−Ｓｉ膜中に拡散させる。
ＦＥＴを製造するには、例えばゲート電極をＷ−ポリサ
イド構造とする場合、まずシリコン（Ｓｉ）基板上にPo
ly−Ｓｉ膜とＷＳｉx 膜とをこの順に成膜する。その
後、イオン注入法によってＮＭＯＳＦＥＴ形成予定領域
の例えばPoly−Ｓｉ膜にＮ型不純物、ＰＭＯＳＦＥＴ形
成予定領域の例えばPoly−Ｓｉ膜にＰ型不純物をそれぞ
れ高濃度にドーピングする。そして、Ｓｉ基板に形成す
るソース・ドレイン領域形成用の不純物を活性化するた
めのアニール等の高温熱処理によって、ドーピングされ
た先の不純物を各領域のPoly−Ｓｉ膜中に拡散させる。
【０００５】
【発明が解決しようとする課題】ところが、上記した従
来の半導体装置の製造方法では、ゲート電極としてポリ
サイド構造やサリサイド構造を用いた場合、イオン注入
後の高温熱処理によって、Poly−Ｓｉ膜に分布している
Ｎ型、Ｐ型不純物が相互拡散して互いに補償し合うとい
った不都合が生じる。これは、シリサイド膜中における
Ｎ型、Ｐ型不純物の拡散速度がＳｉや酸化シリコン（Ｓ
ｉＯ2 ）中のそれに比べて非常に速いことから、高温熱
処理時にPoly−Ｓｉ膜中の不純物がシリサイド膜に吸い
上げられることにより発生する。
来の半導体装置の製造方法では、ゲート電極としてポリ
サイド構造やサリサイド構造を用いた場合、イオン注入
後の高温熱処理によって、Poly−Ｓｉ膜に分布している
Ｎ型、Ｐ型不純物が相互拡散して互いに補償し合うとい
った不都合が生じる。これは、シリサイド膜中における
Ｎ型、Ｐ型不純物の拡散速度がＳｉや酸化シリコン（Ｓ
ｉＯ2 ）中のそれに比べて非常に速いことから、高温熱
処理時にPoly−Ｓｉ膜中の不純物がシリサイド膜に吸い
上げられることにより発生する。
【０００６】またゲート電極をＷ−ポリサイド構造と
し、これを構成するＷＳｉx 膜をフッ素を含む原料ガス
を用いた化学的気相成長法（ＣＶＤ法）によって形成し
た場合には、フッ素を含有したＷＳｉx 膜が成膜され
る。この場合、上記の高温熱処理の際に、フッ素の影響
による増速拡散によってPoly−Ｓｉ膜にドーピングされ
ているＰ型不純物のホウ素がゲート酸化膜を突き抜けて
Ｓｉ基板まで拡散してしまうといった不具合も発生す
る。上記した不純物の相互拡散やホウ素の突き抜けが発
生すると、Poly−Ｓｉ膜中の不純物濃度が低下するため
Ｖthが変動する。またホウ素の突き抜けによってゲート
酸化膜の信頼性が低下し、結果としてＣＭＯＳＦＥＴの
デバイス特性が低下してしまうのである。
し、これを構成するＷＳｉx 膜をフッ素を含む原料ガス
を用いた化学的気相成長法（ＣＶＤ法）によって形成し
た場合には、フッ素を含有したＷＳｉx 膜が成膜され
る。この場合、上記の高温熱処理の際に、フッ素の影響
による増速拡散によってPoly−Ｓｉ膜にドーピングされ
ているＰ型不純物のホウ素がゲート酸化膜を突き抜けて
Ｓｉ基板まで拡散してしまうといった不具合も発生す
る。上記した不純物の相互拡散やホウ素の突き抜けが発
生すると、Poly−Ｓｉ膜中の不純物濃度が低下するため
Ｖthが変動する。またホウ素の突き抜けによってゲート
酸化膜の信頼性が低下し、結果としてＣＭＯＳＦＥＴの
デバイス特性が低下してしまうのである。
【０００７】このような問題を解決する方法として、ゲ
ート電極のPoly−Ｓｉ膜を２層構造とし、上層を大粒径
Poly−Ｓｉ膜とする方法が提案されている。この方法で
は、図４に示すようにＳｉ基板５１にゲート酸化膜５２
を介してPoly−Ｓｉ膜５３を形成し、この上層にアモル
ファスシリコン（ａ−Ｓｉ）（図示略）を堆積する。次
いで、例えば６００℃で数時間程度の低温アニールによ
り、ａ−Ｓｉ膜を固相成長させ結晶化させて大粒径Poly
−Ｓｉ膜５４を形成する。その後、大粒径Poly−Ｓｉ膜
５４上にＷＳｉx 膜５５を堆積している。この方法で
は、大粒径であるために結晶粒界の少ないPoly−Ｓｉ膜
５４を下層のPoly−Ｓｉ膜５３とＷＳｉx膜５５との間
に設けることによって不純物の粒界拡散を抑え、Ｖthの
変動を抑えている。
ート電極のPoly−Ｓｉ膜を２層構造とし、上層を大粒径
Poly−Ｓｉ膜とする方法が提案されている。この方法で
は、図４に示すようにＳｉ基板５１にゲート酸化膜５２
を介してPoly−Ｓｉ膜５３を形成し、この上層にアモル
ファスシリコン（ａ−Ｓｉ）（図示略）を堆積する。次
いで、例えば６００℃で数時間程度の低温アニールによ
り、ａ−Ｓｉ膜を固相成長させ結晶化させて大粒径Poly
−Ｓｉ膜５４を形成する。その後、大粒径Poly−Ｓｉ膜
５４上にＷＳｉx 膜５５を堆積している。この方法で
は、大粒径であるために結晶粒界の少ないPoly−Ｓｉ膜
５４を下層のPoly−Ｓｉ膜５３とＷＳｉx膜５５との間
に設けることによって不純物の粒界拡散を抑え、Ｖthの
変動を抑えている。
【０００８】ところが、上記方法では固相成長の際の結
晶核の発生がランダムであるために十分に大粒径のPoly
−Ｓｉ膜５４を形成することができないという難点があ
る。また核の発生部分が特定できないことから、所定の
領域、特にＰＭＯＳＦＥＴやＭＯＳＦＥＴの各チャネル
上のPoly−Ｓｉ膜５４を十分に大粒径化できない場合が
ある。よって、前述した不純物の相互拡散やホウ素の突
き抜けの問題が確実に解決されていないものとなってい
る。
晶核の発生がランダムであるために十分に大粒径のPoly
−Ｓｉ膜５４を形成することができないという難点があ
る。また核の発生部分が特定できないことから、所定の
領域、特にＰＭＯＳＦＥＴやＭＯＳＦＥＴの各チャネル
上のPoly−Ｓｉ膜５４を十分に大粒径化できない場合が
ある。よって、前述した不純物の相互拡散やホウ素の突
き抜けの問題が確実に解決されていないものとなってい
る。
【０００９】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、まず単結晶シリコンからなる基体上に形成さ
れた第１ポリシリコン膜に、基体に達する開口部を形成
し、次いで第１ポリシリコン膜上にアモルファスシリコ
ン膜を形成して第１ポリシリコン膜とアモルファスシリ
コン膜との積層膜を得るとともに、上記アモルファスシ
リコン膜を開口部を通して基体に接続する状態で形成す
る。そして積層膜に不純物を導入し、その後熱処理によ
って、アモルファスシリコン膜を基体との接続部分から
第１ポリシリコン膜上のアモルファスシリコン膜へと結
晶成長させて第２ポリシリコン膜を形成する方法であ
る。
造方法は、まず単結晶シリコンからなる基体上に形成さ
れた第１ポリシリコン膜に、基体に達する開口部を形成
し、次いで第１ポリシリコン膜上にアモルファスシリコ
ン膜を形成して第１ポリシリコン膜とアモルファスシリ
コン膜との積層膜を得るとともに、上記アモルファスシ
リコン膜を開口部を通して基体に接続する状態で形成す
る。そして積層膜に不純物を導入し、その後熱処理によ
って、アモルファスシリコン膜を基体との接続部分から
第１ポリシリコン膜上のアモルファスシリコン膜へと結
晶成長させて第２ポリシリコン膜を形成する方法であ
る。
【００１０】この発明では、アモルファスシリコン膜を
単結晶シリコンからなる基体に接続する状態で形成する
ため、その後の熱処理によって、アモルファスシリコン
膜の基体との接続部分に優先的に結晶成長核が発生し、
アモルファスシリコン膜がその接続部分から第１ポリシ
リコン膜上のアモルファスシリコン膜へと横方向に結晶
成長していく。この結果、単結晶に近い大粒径の、つま
り極めて結晶粒界の少ない第２ポリシリコン膜が形成さ
れる。よって、製造する半導体装置がＭＩＳＦＥＴであ
り、第２ポリシリコン膜上に金属シリサイド膜を形成し
た後にソース・ドレイン領域の不純物を活性化させるた
めの熱処理を行った場合、第１ポリシリコン膜および第
２ポリシリコン膜中の不純物が金属シリサイド膜へと拡
散することが結晶粒界の少ない第２ポリシリコン膜によ
って抑えられる。また金属シリサイド膜がフッ素を含有
する膜であっても、フッ素が第１ポリシリコン膜へと拡
散することが第２ポリシリコン膜によって抑えられる。
単結晶シリコンからなる基体に接続する状態で形成する
ため、その後の熱処理によって、アモルファスシリコン
膜の基体との接続部分に優先的に結晶成長核が発生し、
アモルファスシリコン膜がその接続部分から第１ポリシ
リコン膜上のアモルファスシリコン膜へと横方向に結晶
成長していく。この結果、単結晶に近い大粒径の、つま
り極めて結晶粒界の少ない第２ポリシリコン膜が形成さ
れる。よって、製造する半導体装置がＭＩＳＦＥＴであ
り、第２ポリシリコン膜上に金属シリサイド膜を形成し
た後にソース・ドレイン領域の不純物を活性化させるた
めの熱処理を行った場合、第１ポリシリコン膜および第
２ポリシリコン膜中の不純物が金属シリサイド膜へと拡
散することが結晶粒界の少ない第２ポリシリコン膜によ
って抑えられる。また金属シリサイド膜がフッ素を含有
する膜であっても、フッ素が第１ポリシリコン膜へと拡
散することが第２ポリシリコン膜によって抑えられる。
【００１１】
【発明の実施の形態】以下、本発明に係る半導体装置の
製造方法の実施形態を説明する。本実施形態では、ＭＯ
ＳＦＥＴとＰＭＯＳＦＥＴとから構成されるＣＭＯＳＦ
ＥＴの製造に本発明を適用した場合を述べる。図１、図
２は本発明の第１の実施形態を工程順に示す図であり、
チャネル長方向の断面図である。まずＣＭＯＳＦＥＴを
製造するあたっては、図１（ａ）に示すように単結晶Ｓ
ｉからなる基体であるＳｉ基板１上に、例えば９５０℃
のウエット酸化といった条件のＬＯＣＯＳ法によってフ
ィールド酸化膜２を形成する。この際、本発明の第１Ｍ
ＩＳＦＥＴとなるＮＭＯＳＦＥＴの形成予定領域（以
下、ＮＭＯＳ形成予定領域と記す）３、本発明の第２Ｍ
ＩＳＦＥＴとなるＰＭＯＳＦＥＴの形成予定領域（以
下、ＰＭＯＳ形成予定領域と記す）４をそれぞれ囲むよ
うにしてフィールド酸化膜２を形成する。
製造方法の実施形態を説明する。本実施形態では、ＭＯ
ＳＦＥＴとＰＭＯＳＦＥＴとから構成されるＣＭＯＳＦ
ＥＴの製造に本発明を適用した場合を述べる。図１、図
２は本発明の第１の実施形態を工程順に示す図であり、
チャネル長方向の断面図である。まずＣＭＯＳＦＥＴを
製造するあたっては、図１（ａ）に示すように単結晶Ｓ
ｉからなる基体であるＳｉ基板１上に、例えば９５０℃
のウエット酸化といった条件のＬＯＣＯＳ法によってフ
ィールド酸化膜２を形成する。この際、本発明の第１Ｍ
ＩＳＦＥＴとなるＮＭＯＳＦＥＴの形成予定領域（以
下、ＮＭＯＳ形成予定領域と記す）３、本発明の第２Ｍ
ＩＳＦＥＴとなるＰＭＯＳＦＥＴの形成予定領域（以
下、ＰＭＯＳ形成予定領域と記す）４をそれぞれ囲むよ
うにしてフィールド酸化膜２を形成する。
【００１２】次にＮＭＯＳ形成予定領域３のＳｉ基板１
に、Ｐウエル領域形成のためのイオン注入、トランジス
タのパンチスルー阻止を目的とした埋め込み層形成のた
めのイオン注入、およびＶth調整のためのイオン注入を
行ってＮＭＯＳチャネル領域５を形成する。同様に、Ｐ
ＭＯＳ形成予定領域４のＳｉ基板１に、Ｎウエル領域形
成のためのイオン注入、トランジスタのパンチスルー阻
止を目的とした埋め込み層形成のためのイオン注入、お
よびＶth調整のためのイオン注入を行ってＰＭＯＳチャ
ネル領域６を形成する。続いて図１（ｂ）に示すよう
に、例えば水素ガスと酸素ガスとを用いかつ温度を８５
０℃とした条件によるパイロジェニック酸化により、Ｎ
ＭＯＳ形成予定領域３とＰＭＯＳ形成予定領域４とのＳ
ｉ基板１表面にそれぞれゲート酸化膜７を７ｎｍ程度の
厚みに形成する。
に、Ｐウエル領域形成のためのイオン注入、トランジス
タのパンチスルー阻止を目的とした埋め込み層形成のた
めのイオン注入、およびＶth調整のためのイオン注入を
行ってＮＭＯＳチャネル領域５を形成する。同様に、Ｐ
ＭＯＳ形成予定領域４のＳｉ基板１に、Ｎウエル領域形
成のためのイオン注入、トランジスタのパンチスルー阻
止を目的とした埋め込み層形成のためのイオン注入、お
よびＶth調整のためのイオン注入を行ってＰＭＯＳチャ
ネル領域６を形成する。続いて図１（ｂ）に示すよう
に、例えば水素ガスと酸素ガスとを用いかつ温度を８５
０℃とした条件によるパイロジェニック酸化により、Ｎ
ＭＯＳ形成予定領域３とＰＭＯＳ形成予定領域４とのＳ
ｉ基板１表面にそれぞれゲート酸化膜７を７ｎｍ程度の
厚みに形成する。
【００１３】次いで、例えばシラン（ＳｉＨ4 ）ガスを
原料ガスとし、堆積温度を６２０℃程度とした条件によ
る減圧ＣＶＤ法により、Ｓｉ基板１全面に第１Poly−Ｓ
ｉ膜８を５０ｎｍ程度堆積する。その後、リソグラフィ
技術によって第１Poly−Ｓｉ膜８上にレジストパターン
（図示略）を形成し、続いてレジストパターンをマスク
とした異方性エッチングによって、ＮＭＯＳ形成予定領
域３における第１Poly−Ｓｉ膜８に、Ｓｉ基板１に達す
る第１開口部９を形成する。これと同時に、ＰＭＯＳ形
成予定領域４における第１Poly−Ｓｉ膜８にＳｉ基板１
に達する第２開口部１０を形成する。ここでは、ＮＭＯ
Ｓ形成予定領域３のＳｉ基板１に形成されるソース・ド
レイン領域のソース形成予定領域２２ａ直上の第１Poly
−Ｓｉ膜８に第１開口部９を形成する。またＰＭＯＳ形
成予定領域４のＳｉ基板１に形成されるソース・ドレイ
ン領域のソース形成予定領域２３ａ直上の第１Poly−Ｓ
ｉ膜８に第２開口部１０を形成する。そして、レジスト
パターンを剥離除去する。
原料ガスとし、堆積温度を６２０℃程度とした条件によ
る減圧ＣＶＤ法により、Ｓｉ基板１全面に第１Poly−Ｓ
ｉ膜８を５０ｎｍ程度堆積する。その後、リソグラフィ
技術によって第１Poly−Ｓｉ膜８上にレジストパターン
（図示略）を形成し、続いてレジストパターンをマスク
とした異方性エッチングによって、ＮＭＯＳ形成予定領
域３における第１Poly−Ｓｉ膜８に、Ｓｉ基板１に達す
る第１開口部９を形成する。これと同時に、ＰＭＯＳ形
成予定領域４における第１Poly−Ｓｉ膜８にＳｉ基板１
に達する第２開口部１０を形成する。ここでは、ＮＭＯ
Ｓ形成予定領域３のＳｉ基板１に形成されるソース・ド
レイン領域のソース形成予定領域２２ａ直上の第１Poly
−Ｓｉ膜８に第１開口部９を形成する。またＰＭＯＳ形
成予定領域４のＳｉ基板１に形成されるソース・ドレイ
ン領域のソース形成予定領域２３ａ直上の第１Poly−Ｓ
ｉ膜８に第２開口部１０を形成する。そして、レジスト
パターンを剥離除去する。
【００１４】次いで図１（ｃ）に示すように、例えばＳ
ｉＨ4 ガスを原料ガスとし、堆積温度を５５０℃とした
条件による減圧ＣＶＤ法により、第１Poly−Ｓｉ膜８上
にａ−Ｓｉ膜１１を５０ｎｍ程度堆積し、第１Poly−Ｓ
ｉ膜８およびａ−Ｓｉ膜１１からなる積層膜１２を得
る。またこのとき、ａ−Ｓｉ膜１１を第１開口部９、第
２開口部１０をそれぞれ介してＳｉ基板１に接続する状
態で形成する。ここでは第１開口部９、第２開口部１０
を埋め込むようにａ−Ｓｉ膜１１を形成することで、第
１Poly−Ｓｉ膜８上にＳｉ基板１に接触するａ−Ｓｉ膜
１１を形成する。
ｉＨ4 ガスを原料ガスとし、堆積温度を５５０℃とした
条件による減圧ＣＶＤ法により、第１Poly−Ｓｉ膜８上
にａ−Ｓｉ膜１１を５０ｎｍ程度堆積し、第１Poly−Ｓ
ｉ膜８およびａ−Ｓｉ膜１１からなる積層膜１２を得
る。またこのとき、ａ−Ｓｉ膜１１を第１開口部９、第
２開口部１０をそれぞれ介してＳｉ基板１に接続する状
態で形成する。ここでは第１開口部９、第２開口部１０
を埋め込むようにａ−Ｓｉ膜１１を形成することで、第
１Poly−Ｓｉ膜８上にＳｉ基板１に接触するａ−Ｓｉ膜
１１を形成する。
【００１５】次に、リソグラフィ技術によってａ−Ｓｉ
膜１１上にレジストパターン（図示略）を形成し、これ
をマスクとして積層膜１２のＮ+ ゲートを形成する領域
のみにリンイオン（Ｐ+ ) を、イオンエネルギーを例え
ば１０ｋｅＶ、ドーズ量を５×１０15ｃｍ-2とした条件
でイオン注入する。そしてレジストパターンを除去す
る。同様にしてリソグラフィ技術によって、積層膜１２
上にレジストパターン（図示略）を形成し、これをマス
クとして積層膜１２のＰ+ ゲートを形成する領域のみに
ホウ素イオン（Ｂ+ ) を、例えばイオンエネルギーを５
ｋｅＶ、ドーズ量を５×１０15ｃｍ-2とした条件でイオ
ン注入する。
膜１１上にレジストパターン（図示略）を形成し、これ
をマスクとして積層膜１２のＮ+ ゲートを形成する領域
のみにリンイオン（Ｐ+ ) を、イオンエネルギーを例え
ば１０ｋｅＶ、ドーズ量を５×１０15ｃｍ-2とした条件
でイオン注入する。そしてレジストパターンを除去す
る。同様にしてリソグラフィ技術によって、積層膜１２
上にレジストパターン（図示略）を形成し、これをマス
クとして積層膜１２のＰ+ ゲートを形成する領域のみに
ホウ素イオン（Ｂ+ ) を、例えばイオンエネルギーを５
ｋｅＶ、ドーズ量を５×１０15ｃｍ-2とした条件でイオ
ン注入する。
【００１６】その後、熱処理として例えば６００℃程
度、１０時間程度の低温アニールを行う。このことによ
り図１（ｄ）の矢印にて示すように、ａ−Ｓｉ膜１１の
Ｓｉ基板１と接続する部分に優先的に核が発生し、ａ−
Ｓｉ膜１１がここから第１Poly−Ｓｉ膜８上のａ−Ｓｉ
膜１１へと横方向に結晶成長する。その結果、従来の固
相成長によって形成したPoly−Ｓｉよりも単結晶Ｓｉに
近い大粒径な第２Poly−Ｓｉ膜１３が得られる。また上
記結晶成長の際には、ａ−Ｓｉ膜１１がＳｉ基板１のＮ
ＭＯＳ形成予定領域３のソース形成予定領域２２ａおよ
びＰＭＯＳ形成予定領域４のソース形成予定領域２３ａ
と接続していることから、形成するＮＭＯＳＦＥＴ、Ｐ
ＭＯＳＦＥＴの各チャネル上のゲート電極近傍に結晶成
長核が発生する。よって、各ゲート電極の形成箇所に
は、より単結晶に近い状態に結晶成長された第２Poly−
Ｓｉ膜１３を形成することができる。こうして第２Poly
−Ｓｉ膜１３を形成した後は、窒素ガス雰囲気中で約８
００℃、３０分程度の条件のアニールを行い、第２Poly
−Ｓｉ膜１２および第１Poly−Ｓｉ膜８全体に不純物を
拡散する。またこの熱処理により、先に形成されたＮＭ
ＯＳチャネル領域５、ＰＭＯＳチャネル領域６も活性化
される。
度、１０時間程度の低温アニールを行う。このことによ
り図１（ｄ）の矢印にて示すように、ａ−Ｓｉ膜１１の
Ｓｉ基板１と接続する部分に優先的に核が発生し、ａ−
Ｓｉ膜１１がここから第１Poly−Ｓｉ膜８上のａ−Ｓｉ
膜１１へと横方向に結晶成長する。その結果、従来の固
相成長によって形成したPoly−Ｓｉよりも単結晶Ｓｉに
近い大粒径な第２Poly−Ｓｉ膜１３が得られる。また上
記結晶成長の際には、ａ−Ｓｉ膜１１がＳｉ基板１のＮ
ＭＯＳ形成予定領域３のソース形成予定領域２２ａおよ
びＰＭＯＳ形成予定領域４のソース形成予定領域２３ａ
と接続していることから、形成するＮＭＯＳＦＥＴ、Ｐ
ＭＯＳＦＥＴの各チャネル上のゲート電極近傍に結晶成
長核が発生する。よって、各ゲート電極の形成箇所に
は、より単結晶に近い状態に結晶成長された第２Poly−
Ｓｉ膜１３を形成することができる。こうして第２Poly
−Ｓｉ膜１３を形成した後は、窒素ガス雰囲気中で約８
００℃、３０分程度の条件のアニールを行い、第２Poly
−Ｓｉ膜１２および第１Poly−Ｓｉ膜８全体に不純物を
拡散する。またこの熱処理により、先に形成されたＮＭ
ＯＳチャネル領域５、ＰＭＯＳチャネル領域６も活性化
される。
【００１７】次いで図２（ｅ）に示すように、例えば六
フッ化タングステン（ＷＦ6 ）ガスとＳｉＨ4 ガスとを
原料ガスとしかつ堆積温度を３８０℃とした条件の減圧
ＣＶＤ法により、第２Poly−Ｓｉ膜１３上に、ＷＳｉx
膜１４を７０ｎｍ程度の厚みに堆積する。さらにこの上
層に例えばＳｉＨ4 ガスと酸素ガスとを原料ガスとし、
かつ堆積温度を４２０℃としたＣＶＤ法により、ＳｉＯ
2 からなるオフセット酸化膜１５を１５０ｎｍ堆積し、
第１Poly−Ｓｉ膜８、第２Poly−Ｓｉ膜１３およびＷＳ
ｉx 膜１４から構成されたオフセット酸化膜１５付きの
Ｗ−ポリサイド層１６を形成する。
フッ化タングステン（ＷＦ6 ）ガスとＳｉＨ4 ガスとを
原料ガスとしかつ堆積温度を３８０℃とした条件の減圧
ＣＶＤ法により、第２Poly−Ｓｉ膜１３上に、ＷＳｉx
膜１４を７０ｎｍ程度の厚みに堆積する。さらにこの上
層に例えばＳｉＨ4 ガスと酸素ガスとを原料ガスとし、
かつ堆積温度を４２０℃としたＣＶＤ法により、ＳｉＯ
2 からなるオフセット酸化膜１５を１５０ｎｍ堆積し、
第１Poly−Ｓｉ膜８、第２Poly−Ｓｉ膜１３およびＷＳ
ｉx 膜１４から構成されたオフセット酸化膜１５付きの
Ｗ−ポリサイド層１６を形成する。
【００１８】続いてオフセット酸化膜１５上にリソグラ
フィ法によりレジストパターン（図示略）を形成し、こ
れをマスクとした異方性エッチングを行って、オフセッ
ト酸化膜１５をゲート電極１７のパターンに形成する。
この異方性エッチングの際には、例えばフロロカーボン
系のガスをエッチングガスとして用いる。次いで、パタ
ーニングされたオフセット酸化膜１５をマスクとした異
方性エッチング、例えば塩素ガスと酸素ガスとをエッチ
ングガスとして用いたＥＣＲ（Eectron Cyclotron Reso
nance)エッチングによって、Ｗ−ポリサイド層１６をパ
ターニングする。このことにより図２（ｆ）に示すよう
に、ＮＭＯＳ形成予定領域３、ＰＭＯＳ形成予定領域４
にそれぞれゲート電極１７を形成する。なおこの際、Ｓ
ｉ基板１の前述した第１開口部９、第２開口部１０の形
成箇所、つまりソース形成予定領域２２ａ、２３ａが掘
れて凹み部１８が形成される。
フィ法によりレジストパターン（図示略）を形成し、こ
れをマスクとした異方性エッチングを行って、オフセッ
ト酸化膜１５をゲート電極１７のパターンに形成する。
この異方性エッチングの際には、例えばフロロカーボン
系のガスをエッチングガスとして用いる。次いで、パタ
ーニングされたオフセット酸化膜１５をマスクとした異
方性エッチング、例えば塩素ガスと酸素ガスとをエッチ
ングガスとして用いたＥＣＲ（Eectron Cyclotron Reso
nance)エッチングによって、Ｗ−ポリサイド層１６をパ
ターニングする。このことにより図２（ｆ）に示すよう
に、ＮＭＯＳ形成予定領域３、ＰＭＯＳ形成予定領域４
にそれぞれゲート電極１７を形成する。なおこの際、Ｓ
ｉ基板１の前述した第１開口部９、第２開口部１０の形
成箇所、つまりソース形成予定領域２２ａ、２３ａが掘
れて凹み部１８が形成される。
【００１９】その後、Ｓｉ基板１のＮＭＯＳ形成予定領
域３にヒ素イオン（Ａｓ+ ) を、例えばイオンエネルギ
ーを２０ｋｅＶ、ドーズ量を５×１０13ｃｍ-2とした条
件でイオン注入し、図２（ｇ）に示すようにその領域３
におけるＳｉ基板１のゲート電極１７両側位置にＮ型の
ＬＤＤ領域１９を形成する。またＳｉ基板１のＰＭＯＳ
形成予定領域４に二フッ化ホウ素イオン（ＢＦ2 + ) を
例えばイオンエネルギーを２０ｋｅＶ、ドーズ量を５×
１０13ｃｍ-2とした条件でイオン注入し、その領域４に
おけるＳｉ基板１のゲート電極１７両側位置にＰ型のＬ
ＤＤ領域２０を形成する。
域３にヒ素イオン（Ａｓ+ ) を、例えばイオンエネルギ
ーを２０ｋｅＶ、ドーズ量を５×１０13ｃｍ-2とした条
件でイオン注入し、図２（ｇ）に示すようにその領域３
におけるＳｉ基板１のゲート電極１７両側位置にＮ型の
ＬＤＤ領域１９を形成する。またＳｉ基板１のＰＭＯＳ
形成予定領域４に二フッ化ホウ素イオン（ＢＦ2 + ) を
例えばイオンエネルギーを２０ｋｅＶ、ドーズ量を５×
１０13ｃｍ-2とした条件でイオン注入し、その領域４に
おけるＳｉ基板１のゲート電極１７両側位置にＰ型のＬ
ＤＤ領域２０を形成する。
【００２０】さらに減圧ＣＶＤ法により、ゲート電極１
７を覆うようにしてＳｉ基板１全面にＳｉＯ2 膜を１５
０ｎｍ程度堆積した後、異方性エッチングによってＳｉ
Ｏ2膜をエッチバックし、ゲート電極１７の側壁にサイ
ドウォール２１を形成する。次いで、Ｓｉ基板１のＮＭ
ＯＳ形成予定領域３にヒ素イオンを例えばイオンエネル
ギーを２０ｋｅＶ、ドーズ量を３×１０15ｃｍ-2とした
条件でイオン注入し、その領域３のＳｉ基板１にＮ型の
ソース・ドレイン領域２２を形成する。またＳｉ基板１
のＰＭＯＳ形成予定領域４に二フッ化ホウ素イオンを例
えばイオンエネルギーを３０ｋｅＶ、ドーズ量を３×１
０15ｃｍ-2とした条件でイオン注入し、その領域４のＳ
ｉ基板１にＰ型のソース・ドレイン領域２３を形成す
る。
７を覆うようにしてＳｉ基板１全面にＳｉＯ2 膜を１５
０ｎｍ程度堆積した後、異方性エッチングによってＳｉ
Ｏ2膜をエッチバックし、ゲート電極１７の側壁にサイ
ドウォール２１を形成する。次いで、Ｓｉ基板１のＮＭ
ＯＳ形成予定領域３にヒ素イオンを例えばイオンエネル
ギーを２０ｋｅＶ、ドーズ量を３×１０15ｃｍ-2とした
条件でイオン注入し、その領域３のＳｉ基板１にＮ型の
ソース・ドレイン領域２２を形成する。またＳｉ基板１
のＰＭＯＳ形成予定領域４に二フッ化ホウ素イオンを例
えばイオンエネルギーを３０ｋｅＶ、ドーズ量を３×１
０15ｃｍ-2とした条件でイオン注入し、その領域４のＳ
ｉ基板１にＰ型のソース・ドレイン領域２３を形成す
る。
【００２１】そして、例えば１０００℃、１０秒程度の
条件の急速加熱アニール（Rapid Tharmal Anneal；ＲＴ
Ａ) により、ソース・ドレイン領域２２、２３にドーピ
ングされた不純物を活性化する。この後は、図示しない
が既知の方法により、層間絶縁膜の形成、コンタクトホ
ールの形成、アルミニウム（Ａｌ）やその合金等からな
る配線材料を用いたゲート、ソース、ドレイン等の配線
の形成を行う。以上の工程によりＣＭＯＳＦＥＴが製造
される。
条件の急速加熱アニール（Rapid Tharmal Anneal；ＲＴ
Ａ) により、ソース・ドレイン領域２２、２３にドーピ
ングされた不純物を活性化する。この後は、図示しない
が既知の方法により、層間絶縁膜の形成、コンタクトホ
ールの形成、アルミニウム（Ａｌ）やその合金等からな
る配線材料を用いたゲート、ソース、ドレイン等の配線
の形成を行う。以上の工程によりＣＭＯＳＦＥＴが製造
される。
【００２２】このように上記実施形態の方法では、第１
開口部９、第２開口部１０を通してａ−Ｓｉ膜１１をＳ
ｉ基板１と接続する状態で形成した後に、熱処理によっ
てａ−Ｓｉ膜１１をＳｉ基板１との接続部分から横方向
に結晶成長させるので、単結晶Ｓｉに近い大粒径な第２
Poly−Ｓｉ膜１３を形成できる。しかもＳｉ基板１のＮ
ＭＯＳ形成予定領域３のソース形成予定領域２２ａおよ
びＰＭＯＳ形成予定領域４のソース形成予定領域２３ａ
に接続する状態でａ−Ｓｉ膜１１を形成し、形成するＮ
ＭＯＳＦＥＴ、ＰＭＯＳＦＥＴの各チャネル上のゲート
電極１７近傍に結晶成長核を発生させるので、より単結
晶に近い、つまり結晶粒界の極めて少ない第２Poly−Ｓ
ｉ膜１３を形成できる。
開口部９、第２開口部１０を通してａ−Ｓｉ膜１１をＳ
ｉ基板１と接続する状態で形成した後に、熱処理によっ
てａ−Ｓｉ膜１１をＳｉ基板１との接続部分から横方向
に結晶成長させるので、単結晶Ｓｉに近い大粒径な第２
Poly−Ｓｉ膜１３を形成できる。しかもＳｉ基板１のＮ
ＭＯＳ形成予定領域３のソース形成予定領域２２ａおよ
びＰＭＯＳ形成予定領域４のソース形成予定領域２３ａ
に接続する状態でａ−Ｓｉ膜１１を形成し、形成するＮ
ＭＯＳＦＥＴ、ＰＭＯＳＦＥＴの各チャネル上のゲート
電極１７近傍に結晶成長核を発生させるので、より単結
晶に近い、つまり結晶粒界の極めて少ない第２Poly−Ｓ
ｉ膜１３を形成できる。
【００２３】この結果、第２Poly−Ｓｉ膜１３によっ
て、ソース・ドレイン領域２２、２３の不純物を活性化
するための熱処理の際に、第２Poly−Ｓｉ膜１３中のリ
ンやホウ素が第２Poly−Ｓｉ膜１３自身の粒界を拡散
し、ＷＳｉx 膜１４に吸い上げられてＷＳｉx 膜１４を
拡散することを大幅に抑えることができる。よって、リ
ンやホウ素が相互拡散し、互いに補償し合うといった現
象を確実に抑制することができる。またＷＳｉx 膜１４
は、ＷＦ6 ガスを用いて形成されているためフッ素を含
有しているが、第２Poly−Ｓｉ膜１３によってフッ素の
粒界拡散を抑制できるので、フッ素の増速拡散に起因す
るゲート酸化膜７へのホウ素の突き抜けを確実に抑える
ことができる。
て、ソース・ドレイン領域２２、２３の不純物を活性化
するための熱処理の際に、第２Poly−Ｓｉ膜１３中のリ
ンやホウ素が第２Poly−Ｓｉ膜１３自身の粒界を拡散
し、ＷＳｉx 膜１４に吸い上げられてＷＳｉx 膜１４を
拡散することを大幅に抑えることができる。よって、リ
ンやホウ素が相互拡散し、互いに補償し合うといった現
象を確実に抑制することができる。またＷＳｉx 膜１４
は、ＷＦ6 ガスを用いて形成されているためフッ素を含
有しているが、第２Poly−Ｓｉ膜１３によってフッ素の
粒界拡散を抑制できるので、フッ素の増速拡散に起因す
るゲート酸化膜７へのホウ素の突き抜けを確実に抑える
ことができる。
【００２４】よって上記実施形態によれば、リンとホウ
素の相互拡散およびホウ素の突き抜けを抑制できること
から、第２Poly−Ｓｉ膜１２中および第１Poly−Ｓｉ膜
８中におけるリン濃度やホウ素濃度を高濃度に維持した
ゲート電極１７を形成することができる。またゲート酸
化膜７の信頼性を維持することができる。したがって、
Ｖthの変動が小さくかつ高信頼性のゲート酸化膜７を有
する優れたデバイス特性のＣＭＯＳＦＥＴを製造するこ
とができる。
素の相互拡散およびホウ素の突き抜けを抑制できること
から、第２Poly−Ｓｉ膜１２中および第１Poly−Ｓｉ膜
８中におけるリン濃度やホウ素濃度を高濃度に維持した
ゲート電極１７を形成することができる。またゲート酸
化膜７の信頼性を維持することができる。したがって、
Ｖthの変動が小さくかつ高信頼性のゲート酸化膜７を有
する優れたデバイス特性のＣＭＯＳＦＥＴを製造するこ
とができる。
【００２５】なお、上記実施形態では、ａ−Ｓｉ膜をＳ
ｉ基板におけるソース領域に接続したがドレイン領域に
接続してもよいのはもちろんである。また上記実施形態
では、ＮＭＯＳ形成予定領域におけるソース・ドレイン
形成予定領域の直上位置の第１Poly−Ｓｉ膜に第１開口
部を形成し、ＰＭＯＳ形成予定領域におけるソース・ド
レイン形成予定領域の直上位置の第１Poly−Ｓｉ膜に第
２開口部を形成したが、第１開口部、第２開口部の形成
位置はこの例に限定されない。例えば図３に示すよう
に、Ｓｉ基板１のＮＭＯＳ形成予定領域３以外の位置に
第１開口部９を、またＳｉ基板１のＰＭＯＳ形成予定領
域４以外の位置に第２開口部１０を形成することもでき
る。
ｉ基板におけるソース領域に接続したがドレイン領域に
接続してもよいのはもちろんである。また上記実施形態
では、ＮＭＯＳ形成予定領域におけるソース・ドレイン
形成予定領域の直上位置の第１Poly−Ｓｉ膜に第１開口
部を形成し、ＰＭＯＳ形成予定領域におけるソース・ド
レイン形成予定領域の直上位置の第１Poly−Ｓｉ膜に第
２開口部を形成したが、第１開口部、第２開口部の形成
位置はこの例に限定されない。例えば図３に示すよう
に、Ｓｉ基板１のＮＭＯＳ形成予定領域３以外の位置に
第１開口部９を、またＳｉ基板１のＰＭＯＳ形成予定領
域４以外の位置に第２開口部１０を形成することもでき
る。
【００２６】この場合の一例を本発明に係る第２実施形
態として図３を用いて説明する。なお、第２実施形態で
は説明を簡単にするためにＣＭＯＳＦＥＴにおけるＰＭ
ＯＳＦＥＴの形成について述べ、ＮＭＯＳＦＥＴの形成
については略記する。よって図３ではＰＭＯＳＦＥＴの
チャネル長方向と略直交する方向の断面を示す。また第
１実施形態と同一の形成要素には同一の符号を付して説
明を省略する。第２実施形態では、Ｓｉ基板のＮＭＯＳ
形成予定領域以外の位置に形成される埋め込みコンタク
ト部の形成予定領域直上の第１Poly−Ｓｉ膜に第１開口
部を形成し、Ｓｉ基板のＰＭＯＳ形成予定領域以外の位
置に形成される埋め込みコンタクト部の形成予定領域直
上の第１Poly−Ｓｉ膜に第２開口部を形成する。
態として図３を用いて説明する。なお、第２実施形態で
は説明を簡単にするためにＣＭＯＳＦＥＴにおけるＰＭ
ＯＳＦＥＴの形成について述べ、ＮＭＯＳＦＥＴの形成
については略記する。よって図３ではＰＭＯＳＦＥＴの
チャネル長方向と略直交する方向の断面を示す。また第
１実施形態と同一の形成要素には同一の符号を付して説
明を省略する。第２実施形態では、Ｓｉ基板のＮＭＯＳ
形成予定領域以外の位置に形成される埋め込みコンタク
ト部の形成予定領域直上の第１Poly−Ｓｉ膜に第１開口
部を形成し、Ｓｉ基板のＰＭＯＳ形成予定領域以外の位
置に形成される埋め込みコンタクト部の形成予定領域直
上の第１Poly−Ｓｉ膜に第２開口部を形成する。
【００２７】まず図３（ａ）に示すように、第１実施形
態と同様の方法によってＳｉ基板１上に厚さが７ｎｍ程
度のゲート酸化膜７を形成する。なお、図示しないがＳ
ｉ基板１には予め、フィールド酸化膜、ＰＭＯＳチャネ
ル領域を形成しておく。次いで例えば第１実施形態と同
様の方法により、Ｓｉ基板１全面に第１Poly−Ｓｉ膜８
を５０ｎｍ程度堆積する。その後、リソグラフィ技術に
よって第１Poly−Ｓｉ膜８上にレジストパターン（図示
略）を形成する。続いてレジストパターンをマスクとし
た異方性エッチングによって、ＰＭＯＳ形成予定領域４
以外の位置に形成される埋め込みコンタクト部の形成予
定領域３５ａ（以下、埋め込みコンタクト部形成予定領
域３５ａと記す）直上の第１Poly−Ｓｉ膜８にＳｉ基板
１に達する第２開口部である埋め込みコンタクトホール
３１を形成する。そして、レジストパターンを剥離除去
する。
態と同様の方法によってＳｉ基板１上に厚さが７ｎｍ程
度のゲート酸化膜７を形成する。なお、図示しないがＳ
ｉ基板１には予め、フィールド酸化膜、ＰＭＯＳチャネ
ル領域を形成しておく。次いで例えば第１実施形態と同
様の方法により、Ｓｉ基板１全面に第１Poly−Ｓｉ膜８
を５０ｎｍ程度堆積する。その後、リソグラフィ技術に
よって第１Poly−Ｓｉ膜８上にレジストパターン（図示
略）を形成する。続いてレジストパターンをマスクとし
た異方性エッチングによって、ＰＭＯＳ形成予定領域４
以外の位置に形成される埋め込みコンタクト部の形成予
定領域３５ａ（以下、埋め込みコンタクト部形成予定領
域３５ａと記す）直上の第１Poly−Ｓｉ膜８にＳｉ基板
１に達する第２開口部である埋め込みコンタクトホール
３１を形成する。そして、レジストパターンを剥離除去
する。
【００２８】次いで例えば第１実施形態と同様の方法に
よって、第１Poly−Ｓｉ膜８上にａ−Ｓｉ膜１１を５０
ｎｍ程度堆積し、第１Poly−Ｓｉ膜８およびａ−Ｓｉ膜
１１からなる積層膜１２を得る。またこのとき、ａ−Ｓ
ｉ膜１１を埋め込みコンタクトホール３１を通してＳｉ
基板１に接続する状態で形成する。ここでは埋め込みコ
ンタクトホール３１を埋め込むようにａ−Ｓｉ膜１１を
形成することで、Ｓｉ基板１にａ−Ｓｉ膜１１を接続す
る。
よって、第１Poly−Ｓｉ膜８上にａ−Ｓｉ膜１１を５０
ｎｍ程度堆積し、第１Poly−Ｓｉ膜８およびａ−Ｓｉ膜
１１からなる積層膜１２を得る。またこのとき、ａ−Ｓ
ｉ膜１１を埋め込みコンタクトホール３１を通してＳｉ
基板１に接続する状態で形成する。ここでは埋め込みコ
ンタクトホール３１を埋め込むようにａ−Ｓｉ膜１１を
形成することで、Ｓｉ基板１にａ−Ｓｉ膜１１を接続す
る。
【００２９】次に、リソグラフィ技術によってａ−Ｓｉ
膜１１上にレジストパターン（図示略）を形成する。そ
して図３（ｂ）に示すように、これをマスクとして積層
膜１２のＰ+ ゲートを形成する領域にホウ素イオンをイ
オン注入する。このイオン注入の条件は、例えばイオン
エネルギーを５ｋｅＶ、ドーズ量を５×１０15ｃｍ-2と
した条件で行う。その後、熱処理として例えば６００℃
程度、１０時間程度の低温アニールを行う。前述したよ
うにａ−Ｓｉ膜１１は埋め込みコンタクトホール３１を
通してＳｉ基板１と接続していることから、低温アニー
ルの際、その接続部分に優先的に核が発生し、ここから
第１Poly−Ｓｉ膜８上のａ−Ｓｉ膜１１へと横方向に結
晶成長する。この結果、単結晶Ｓｉに近い大粒径な第２
Poly−Ｓｉ膜１３が得られる。
膜１１上にレジストパターン（図示略）を形成する。そ
して図３（ｂ）に示すように、これをマスクとして積層
膜１２のＰ+ ゲートを形成する領域にホウ素イオンをイ
オン注入する。このイオン注入の条件は、例えばイオン
エネルギーを５ｋｅＶ、ドーズ量を５×１０15ｃｍ-2と
した条件で行う。その後、熱処理として例えば６００℃
程度、１０時間程度の低温アニールを行う。前述したよ
うにａ−Ｓｉ膜１１は埋め込みコンタクトホール３１を
通してＳｉ基板１と接続していることから、低温アニー
ルの際、その接続部分に優先的に核が発生し、ここから
第１Poly−Ｓｉ膜８上のａ−Ｓｉ膜１１へと横方向に結
晶成長する。この結果、単結晶Ｓｉに近い大粒径な第２
Poly−Ｓｉ膜１３が得られる。
【００３０】こうして第２Poly−Ｓｉ膜１３を形成した
後は、第１実施形態と同様の工程を行う。すなわち、ア
ニールによって第２Poly−Ｓｉ膜１３および第１Poly−
Ｓｉ膜８にホウ素を拡散する。続いて第２Poly−Ｓｉ膜
１３上にＷＳｉx 膜１４、ＳｉＯ 2 からなるオフセット
酸化膜１５をこの順に形成することにより、オフセット
酸化膜１５付きのＷ−ポリサイド層１６を形成する。そ
してオフセット酸化膜１５をゲート電極１７のパターン
に形成し、さらにパターニングされたオフセット酸化膜
１５をマスクとした異方性エッチングによってＷ−ポリ
サイド層１６をパターニングしてゲート電極１７を形成
する。なおこの際、Ｓｉ基板１の埋め込みコンタクト部
形成予定領域３５ａが掘れて凹み部３２が形成される。
後は、第１実施形態と同様の工程を行う。すなわち、ア
ニールによって第２Poly−Ｓｉ膜１３および第１Poly−
Ｓｉ膜８にホウ素を拡散する。続いて第２Poly−Ｓｉ膜
１３上にＷＳｉx 膜１４、ＳｉＯ 2 からなるオフセット
酸化膜１５をこの順に形成することにより、オフセット
酸化膜１５付きのＷ−ポリサイド層１６を形成する。そ
してオフセット酸化膜１５をゲート電極１７のパターン
に形成し、さらにパターニングされたオフセット酸化膜
１５をマスクとした異方性エッチングによってＷ−ポリ
サイド層１６をパターニングしてゲート電極１７を形成
する。なおこの際、Ｓｉ基板１の埋め込みコンタクト部
形成予定領域３５ａが掘れて凹み部３２が形成される。
【００３１】その後、Ｓｉ基板１のＰＭＯＳ形成予定領
域４におけるＳｉ基板１のゲート電極１７両側位置にＰ
型のＬＤＤ領域を形成し、続いてゲート電極１７の側壁
にサイドウォールを形成する。次いで、Ｓｉ基板１のＰ
ＭＯＳ形成予定領域４にＰ型のソース・ドレイン領域を
形成する。そして、例えば１０００℃、１０秒程度の条
件のＲＴＡにより、ソース・ドレイン領域２３にドーピ
ングされた不純物を活性化する。またこのＲＴＡによっ
て、図３（ｄ）に示すように第２Poly−Ｓｉ膜１３のＳ
ｉ基板１と接続する部分から基板１へとホウ素が拡散さ
れて拡散層３３が形成される その結果、形成するＰＭ
ＯＳＦＥＴのゲート電極１７と、例えばこのＰＭＯＳＦ
ＥＴに隣接して形成されるＰＭＯＳＦＥＴのソース・ド
レイン領域やその他の拡散層３４とを前記拡散層３３を
介して接続する埋め込みコンタクト部３５が形成され
る。
域４におけるＳｉ基板１のゲート電極１７両側位置にＰ
型のＬＤＤ領域を形成し、続いてゲート電極１７の側壁
にサイドウォールを形成する。次いで、Ｓｉ基板１のＰ
ＭＯＳ形成予定領域４にＰ型のソース・ドレイン領域を
形成する。そして、例えば１０００℃、１０秒程度の条
件のＲＴＡにより、ソース・ドレイン領域２３にドーピ
ングされた不純物を活性化する。またこのＲＴＡによっ
て、図３（ｄ）に示すように第２Poly−Ｓｉ膜１３のＳ
ｉ基板１と接続する部分から基板１へとホウ素が拡散さ
れて拡散層３３が形成される その結果、形成するＰＭ
ＯＳＦＥＴのゲート電極１７と、例えばこのＰＭＯＳＦ
ＥＴに隣接して形成されるＰＭＯＳＦＥＴのソース・ド
レイン領域やその他の拡散層３４とを前記拡散層３３を
介して接続する埋め込みコンタクト部３５が形成され
る。
【００３２】なお、以上の工程をＮＭＯＳＦＥＴについ
ても同様に行う。その後は、層間絶縁膜の形成、コンタ
クトホールの形成、Ａｌやその合金等からなる配線材料
を用いたゲート、ソース、ドレイン等の配線の形成を行
ってＣＭＯＳＦＥＴを得る。
ても同様に行う。その後は、層間絶縁膜の形成、コンタ
クトホールの形成、Ａｌやその合金等からなる配線材料
を用いたゲート、ソース、ドレイン等の配線の形成を行
ってＣＭＯＳＦＥＴを得る。
【００３３】このように第２実施形態の方法によって
も、第１実施形態と同様に単結晶Ｓｉに近い大粒径な第
２Poly−Ｓｉ膜１３を形成できる。またＰＭＯＳ形成予
定領域４以外に形成される埋め込みコンタクト部３５の
Ｓｉ基板１とａ−Ｓｉ膜１２とを接続するので、ゲート
電極１７を形成するための異方性エッチングの際にソー
ス・ドレイン形成予定領域が掘られるといったことを防
止できる。したがって、ＭＯＳＦＥＴ特性に影響を与え
ないゲート電極１７の加工を実現することができる。さ
らに大粒径な第２Poly−Ｓｉ膜１３を有するゲート電極
１７を形成できると同時に埋め込みコンタクト部３５を
形成できるので、このＣＭＯＳＦＥＴによってＳＲＡＭ
といったようなメモリセルを構成する場合には、メモリ
セルの縮小化および高性能化を図ることができる。
も、第１実施形態と同様に単結晶Ｓｉに近い大粒径な第
２Poly−Ｓｉ膜１３を形成できる。またＰＭＯＳ形成予
定領域４以外に形成される埋め込みコンタクト部３５の
Ｓｉ基板１とａ−Ｓｉ膜１２とを接続するので、ゲート
電極１７を形成するための異方性エッチングの際にソー
ス・ドレイン形成予定領域が掘られるといったことを防
止できる。したがって、ＭＯＳＦＥＴ特性に影響を与え
ないゲート電極１７の加工を実現することができる。さ
らに大粒径な第２Poly−Ｓｉ膜１３を有するゲート電極
１７を形成できると同時に埋め込みコンタクト部３５を
形成できるので、このＣＭＯＳＦＥＴによってＳＲＡＭ
といったようなメモリセルを構成する場合には、メモリ
セルの縮小化および高性能化を図ることができる。
【００３４】したがって、第２実施形態によっても、第
２Poly−Ｓｉ膜１３中のリンやホウ素の相互拡散やゲー
ト酸化膜７へのホウ素の突き抜けを大幅に抑制できるの
で、これらに起因するＶth変動を抑えることができ、優
れたデバイス特性のＣＭＯＳＦＥＴを製造することがで
きる。またＣＭＯＳＦＥＴによってＳＲＡＭといったよ
うなメモリセルを構成する場合には、メモリのスタンバ
イ電流の低減や高安定化を図ることができる。
２Poly−Ｓｉ膜１３中のリンやホウ素の相互拡散やゲー
ト酸化膜７へのホウ素の突き抜けを大幅に抑制できるの
で、これらに起因するＶth変動を抑えることができ、優
れたデバイス特性のＣＭＯＳＦＥＴを製造することがで
きる。またＣＭＯＳＦＥＴによってＳＲＡＭといったよ
うなメモリセルを構成する場合には、メモリのスタンバ
イ電流の低減や高安定化を図ることができる。
【００３５】なお、第１実施形態および第２実施形態で
は、ＮＭＯＳＦＥＴおよびＰＭＯＳＦＥＴからなるＣＭ
ＯＳＦＥＴの製造方法に本発明を適用したが、ＮＭＯＳ
ＦＥＴ、ＰＭＯＳＦＥＴのいずれかからなるＭＯＳＦＥ
Ｔの製造や、その他のＭＩＳＦＥＴの製造にも適用でき
る。例えばＮＭＯＳＦＥＴ、ＰＭＯＳＦＥＴのいずれか
からなるＭＯＳＦＥＴの製造に本発明を適用する場合に
は、第１Poly−Ｓｉ膜に開口部を一つ形成することによ
り大粒径の第２Poly−Ｓｉ膜を形成することができる。
この開口部の形成位置は、ソース・ドレイン形成予定領
域の直上位置、ソース・ドレイン形成予定領域以外の位
置、埋め込みコンタクト部等、デバイス特性を考慮して
任意に設定することができる。
は、ＮＭＯＳＦＥＴおよびＰＭＯＳＦＥＴからなるＣＭ
ＯＳＦＥＴの製造方法に本発明を適用したが、ＮＭＯＳ
ＦＥＴ、ＰＭＯＳＦＥＴのいずれかからなるＭＯＳＦＥ
Ｔの製造や、その他のＭＩＳＦＥＴの製造にも適用でき
る。例えばＮＭＯＳＦＥＴ、ＰＭＯＳＦＥＴのいずれか
からなるＭＯＳＦＥＴの製造に本発明を適用する場合に
は、第１Poly−Ｓｉ膜に開口部を一つ形成することによ
り大粒径の第２Poly−Ｓｉ膜を形成することができる。
この開口部の形成位置は、ソース・ドレイン形成予定領
域の直上位置、ソース・ドレイン形成予定領域以外の位
置、埋め込みコンタクト部等、デバイス特性を考慮して
任意に設定することができる。
【００３６】同様に、第１実施形態および第２実施形態
では、第１開口部、第２開口部をＳｉ基板のソース・ド
レイン形成予定領域あるいは埋め込みコンタクト部形成
予定領域直上に形成した場合について述べたが、デバイ
ス特性を考慮してこれらの形成位置を任意に設定するこ
とができる。またＭＯＳＦＥＴのリーク特性やＶth変動
に対して厳しい領域に限定して第１開口部、第２開口部
の形成位置を設定することも可能である。さらに第１実
施形態および第２実施形態では、ａ−Ｓｉ膜上にＷＳｉ
x 膜を形成した場合について述べたが、ＷＳｉx 膜に替
えて他の高融点金属シリサイド膜や高融点金属膜等の金
属膜を形成することもできる。
では、第１開口部、第２開口部をＳｉ基板のソース・ド
レイン形成予定領域あるいは埋め込みコンタクト部形成
予定領域直上に形成した場合について述べたが、デバイ
ス特性を考慮してこれらの形成位置を任意に設定するこ
とができる。またＭＯＳＦＥＴのリーク特性やＶth変動
に対して厳しい領域に限定して第１開口部、第２開口部
の形成位置を設定することも可能である。さらに第１実
施形態および第２実施形態では、ａ−Ｓｉ膜上にＷＳｉ
x 膜を形成した場合について述べたが、ＷＳｉx 膜に替
えて他の高融点金属シリサイド膜や高融点金属膜等の金
属膜を形成することもできる。
【００３７】
【発明の効果】以上説明したように本発明の半導体装置
の製造方法によれば、アモルファスシリコン膜を単結晶
シリコンからなる基体に接続する状態で形成して熱処理
することにより、アモルファスシリコン膜を横方向に結
晶成長させることができるので、単結晶に近い大粒径
の、極めて結晶粒界の少ない第２ポリシリコン膜を形成
できる。よって、製造する半導体装置がデュアルゲート
型のＣＭＯＳＦＥＴである場合に、第２ポリシリコン膜
上に金属シリサイド膜を形成した後に高温熱処理を行っ
ても、第１ポリシリコン膜および第２ポリシリコン膜中
の不純物が金属シリサイド膜を介して相互拡散するのを
大幅に抑制できる。また金属シリサイド膜がフッ素を含
有しており、第１ポリシリコン膜および第２ポリシリコ
ン膜中の不純物がホウ素であっても、フッ素の増速拡散
によるホウ素のゲート酸化膜の突き抜けを大幅に抑える
ことができる。したがって、Ｖthの変動が非常に小さい
高性能な半導体装置を製造することができる。
の製造方法によれば、アモルファスシリコン膜を単結晶
シリコンからなる基体に接続する状態で形成して熱処理
することにより、アモルファスシリコン膜を横方向に結
晶成長させることができるので、単結晶に近い大粒径
の、極めて結晶粒界の少ない第２ポリシリコン膜を形成
できる。よって、製造する半導体装置がデュアルゲート
型のＣＭＯＳＦＥＴである場合に、第２ポリシリコン膜
上に金属シリサイド膜を形成した後に高温熱処理を行っ
ても、第１ポリシリコン膜および第２ポリシリコン膜中
の不純物が金属シリサイド膜を介して相互拡散するのを
大幅に抑制できる。また金属シリサイド膜がフッ素を含
有しており、第１ポリシリコン膜および第２ポリシリコ
ン膜中の不純物がホウ素であっても、フッ素の増速拡散
によるホウ素のゲート酸化膜の突き抜けを大幅に抑える
ことができる。したがって、Ｖthの変動が非常に小さい
高性能な半導体装置を製造することができる。
【図１】（ａ）〜（ｄ）は、本発明に係る半導体装置の
製造方法の第１実施形態を工程順に説明する図（その
１）であり、チャネル長方向の断面図である。
製造方法の第１実施形態を工程順に説明する図（その
１）であり、チャネル長方向の断面図である。
【図２】（ｅ）〜（ｇ）は、本発明に係る半導体装置の
製造方法の第１実施形態を工程順に説明する図（その
２）であり、チャネル長方向の断面図である。
製造方法の第１実施形態を工程順に説明する図（その
２）であり、チャネル長方向の断面図である。
【図３】（ａ）〜（ｄ）は、本発明に係る半導体装置の
製造方法の第２実施形態を説明する図であり、チャネル
長方向と略直交する方向の断面図である。
製造方法の第２実施形態を説明する図であり、チャネル
長方向と略直交する方向の断面図である。
【図４】従来法の一例の説明図である。
１ Ｓｉ基板 ３ ＮＭＯＳ形成予定領域 ４ Ｐ
ＭＯＳ形成予定領域 ８ 第１Poly−Ｓｉ膜 ９ 第１開口部 １０ 第
２開口部 １１ ａ−Ｓｉ膜 １２ 積層膜 １３ 第２Poly
−Ｓｉ膜 ２２、２３ ソース・ドレイン領域 ２２ａ、２３ａ
ソース形成予定領域 ３１ 埋め込みコンタクトホール ３５ 埋め込みコ
ンタクト部 ３５ａ 埋め込みコンタクト部形成予定領域
ＭＯＳ形成予定領域 ８ 第１Poly−Ｓｉ膜 ９ 第１開口部 １０ 第
２開口部 １１ ａ−Ｓｉ膜 １２ 積層膜 １３ 第２Poly
−Ｓｉ膜 ２２、２３ ソース・ドレイン領域 ２２ａ、２３ａ
ソース形成予定領域 ３１ 埋め込みコンタクトホール ３５ 埋め込みコ
ンタクト部 ３５ａ 埋め込みコンタクト部形成予定領域
Claims (9)
- 【請求項１】 単結晶シリコンからなる基体上に形成さ
れた第１ポリシリコン膜に、前記基体に達する開口部を
形成する第１工程と、 前記第１ポリシリコン膜上にアモルファスシリコン膜を
形成して第１ポリシリコン膜とアモルファスシリコン膜
との積層膜を得るとともに、該アモルファスシリコン膜
を前記開口部を通して前記基体に接続する状態で形成す
る第２工程と、 前記積層膜に不純物を導入する第３工程と、 熱処理によって、前記アモルファスシリコン膜を前記基
体との接続部分から前記第１ポリシリコン膜上のアモル
ファスシリコン膜へと結晶成長させて第２ポリシリコン
膜を形成する第４工程とを有していることを特徴とする
半導体装置の製造方法。 - 【請求項２】 前記第１工程では、前記第１ポリシリコ
ン膜に、前記基体のＭＩＳＦＥＴの形成予定領域位置に
達する開口部を形成することを特徴とする請求項１記載
の半導体装置の製造方法。 - 【請求項３】 前記第１工程では、前記第１ポリシリコ
ン膜に、前記基体の第１ＭＩＳＦＥＴの形成予定領域位
置に達する第１開口部と前記基体の第２ＭＩＳＦＥＴの
形成予定領域位置に達する第２開口部とをそれぞれ形成
し、 前記第２工程では、前記第１ポリシリコン膜上にアモル
ファスシリコン膜を形成して第１ポリシリコン膜とアモ
ルファスシリコン膜との積層膜を得るとともに、該アモ
ルファスシリコン膜を前記第１開口部および前記第２開
口部を通して前記基体に接続する状態に形成し、 前記第３工程では、前記第１ＭＩＳＦＥＴ形成予定領域
における前記積層膜に第１導電型の不純物を導入すると
ともに、前記第２ＭＩＳＦＥＴ形成予定領域における前
記積層膜に第２導電型の不純物を導入することを特徴と
する請求項１記載の半導体装置の製造方法。 - 【請求項４】 前記第１工程では、前記ＭＩＳＦＥＴの
形成予定領域におけるソース・ドレイン形成予定領域の
直上位置の第１ポリシリコン膜に開口部を形成すること
を特徴とする請求項２記載の半導体装置の製造方法。 - 【請求項５】 前記第１工程では、前記第１ＭＩＳＦＥ
Ｔの形成予定領域におけるソース・ドレイン形成予定領
域の直上位置の第１ポリシリコン膜に第１開口部を形成
するとともに、前記第２ＭＩＳＦＥＴの形成予定領域に
おけるソース・ドレイン形成予定領域の直上位置の第１
ポリシリコン膜に第２開口部を形成することを特徴とす
る請求項３記載の半導体装置の製造方法。 - 【請求項６】 前記第１工程では、前記ＭＩＳＦＥＴの
形成予定領域以外の位置の第１ポリシリコン膜に開口部
を形成することを特徴とする請求項２記載の半導体装置
の製造方法。 - 【請求項７】 前記第１工程では、前記第１ＭＩＳＦＥ
Ｔの形成予定領域以外の位置の第１ポリシリコン膜に第
１開口部を形成するとともに、前記第２ＭＩＳＦＥＴの
形成予定領域以外の位置の第１ポリシリコン膜に第２開
口部を形成することを特徴とする請求項３記載の半導体
装置の製造方法。 - 【請求項８】 前記第１工程では、前記基体の前記ＭＩ
ＳＦＥＴの形成予定領域以外の位置に形成される埋め込
みコンタクト部の形成予定領域直上の第１ポリシリコン
膜に開口部を形成することを特徴とする請求項６記載の
半導体装置の製造方法。 - 【請求項９】 前記第１工程では、前記基体の前記第１
ＭＩＳＦＥＴの形成予定領域以外の位置に形成される埋
め込みコンタクト部の形成予定領域直上の第１ポリシリ
コン膜に第１開口部を形成するとともに、前記基体の前
記第２ＭＩＳＦＥＴの形成予定領域以外の位置に形成さ
れる埋め込みコンタクト部の形成予定領域直上の第１ポ
リシリコン膜に第２開口部を形成することを特徴とする
請求項７記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8341278A JPH10189763A (ja) | 1996-12-20 | 1996-12-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8341278A JPH10189763A (ja) | 1996-12-20 | 1996-12-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10189763A true JPH10189763A (ja) | 1998-07-21 |
Family
ID=18344821
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8341278A Pending JPH10189763A (ja) | 1996-12-20 | 1996-12-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10189763A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6743704B2 (en) | 2002-06-26 | 2004-06-01 | Oki Electric Industry Co., Ltd. | Method of manufacturing a semiconductor device |
-
1996
- 1996-12-20 JP JP8341278A patent/JPH10189763A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6743704B2 (en) | 2002-06-26 | 2004-06-01 | Oki Electric Industry Co., Ltd. | Method of manufacturing a semiconductor device |
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