JPH10303375A - 半導体装置の製造方法およびその半導体装置 - Google Patents
半導体装置の製造方法およびその半導体装置Info
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- JPH10303375A JPH10303375A JP9105503A JP10550397A JPH10303375A JP H10303375 A JPH10303375 A JP H10303375A JP 9105503 A JP9105503 A JP 9105503A JP 10550397 A JP10550397 A JP 10550397A JP H10303375 A JPH10303375 A JP H10303375A
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Abstract
(57)【要約】
【課題】 ゲート電極と半導体基板に形成される拡散層
とを異なる導電型で接続すると、コンタクト部分にＰＮ
接合が形成され、コンタクト抵抗が増大して、素子動作
が不安定になる。 【解決手段】 半導体基板１１上にゲート絶縁膜１５、
第１シリコン膜１６を形し、第１，第２トランジスタの
埋め込みコンタクト層を形成する各領域上に開口部１
７，１８を形成する。次いで全面に第２シリコン膜１９
を形成した後、第１，第２トランジスタの各ゲート電極
を形成する領域の第２シリコン膜１９と第１トランジス
タの埋め込みコンタクト層を形成する領域上の第２シリ
コン膜１９にＮ型不純物をドーピングし、第２トランジ
スタの埋め込みコンタクト層を形成する領域上の第２シ
リコン膜１９にＰ型不純物をドーピングする。次いでア
ニーリングを行った後、第２シリコン膜１９上に金属を
含む導電膜２１を形成する。
とを異なる導電型で接続すると、コンタクト部分にＰＮ
接合が形成され、コンタクト抵抗が増大して、素子動作
が不安定になる。 【解決手段】 半導体基板１１上にゲート絶縁膜１５、
第１シリコン膜１６を形し、第１，第２トランジスタの
埋め込みコンタクト層を形成する各領域上に開口部１
７，１８を形成する。次いで全面に第２シリコン膜１９
を形成した後、第１，第２トランジスタの各ゲート電極
を形成する領域の第２シリコン膜１９と第１トランジス
タの埋め込みコンタクト層を形成する領域上の第２シリ
コン膜１９にＮ型不純物をドーピングし、第２トランジ
スタの埋め込みコンタクト層を形成する領域上の第２シ
リコン膜１９にＰ型不純物をドーピングする。次いでア
ニーリングを行った後、第２シリコン膜１９上に金属を
含む導電膜２１を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法およびその半導体装置に関し、詳しくは半導体装置
のデュアルゲート電極と半導体基板とのコンタクトの製
造方法およびその半導体装置に関する。
方法およびその半導体装置に関し、詳しくは半導体装置
のデュアルゲート電極と半導体基板とのコンタクトの製
造方法およびその半導体装置に関する。
【０００２】
【従来の技術】タングステンシリサイド（ＷＳｉx ）膜
とポリシリコン膜の積層膜で形成したタングステンポリ
サイド配線は、低抵抗でかつ熱的安定性に優れているた
め、ＭＯＳ（Metal-Oxide-Semiconductor ）デバイス、
バイポーラデバイス等で広く用いられている。特にＭＯ
Ｓデバイスではゲート酸化膜の信頼性を確保しながら、
しきい値電圧（Ｖth）の制御性に優れていることから、
ゲート電極として用いられることが多い。また、タング
ステンシリサイドや金属・金属化合物からなる膜とポリ
シリコン膜の積層膜も低抵抗なゲート電極材料として用
いられている。いずれのゲート電極であっても、ポリシ
リコン膜に高濃度の不純物をドーピングすることが可能
であり、熱的に安定である等の理由から、リン、ヒ素等
のＮ型不純物をドーピングしたＮ+ 型ゲートが適用され
ている〔以下、Ｎチャネル型のＭＯＳＦＥＴ（以下、略
してＮＭＯＳという）、Ｐチャネル型のＭＯＳＦＥＴ
（以下、略してＰＭＯＳという）ともにＮ+ 型ゲートで
形成するゲートをシングルゲートと呼ぶ〕。
とポリシリコン膜の積層膜で形成したタングステンポリ
サイド配線は、低抵抗でかつ熱的安定性に優れているた
め、ＭＯＳ（Metal-Oxide-Semiconductor ）デバイス、
バイポーラデバイス等で広く用いられている。特にＭＯ
Ｓデバイスではゲート酸化膜の信頼性を確保しながら、
しきい値電圧（Ｖth）の制御性に優れていることから、
ゲート電極として用いられることが多い。また、タング
ステンシリサイドや金属・金属化合物からなる膜とポリ
シリコン膜の積層膜も低抵抗なゲート電極材料として用
いられている。いずれのゲート電極であっても、ポリシ
リコン膜に高濃度の不純物をドーピングすることが可能
であり、熱的に安定である等の理由から、リン、ヒ素等
のＮ型不純物をドーピングしたＮ+ 型ゲートが適用され
ている〔以下、Ｎチャネル型のＭＯＳＦＥＴ（以下、略
してＮＭＯＳという）、Ｐチャネル型のＭＯＳＦＥＴ
（以下、略してＰＭＯＳという）ともにＮ+ 型ゲートで
形成するゲートをシングルゲートと呼ぶ〕。
【０００３】ＭＯＳＦＥＴ（Metal-Oxide-Semiconducto
r Field Effect Transistor ）では、ソース・ドレイン
はゲート電極をマスクにして自己整合的に形成するた
め、ゲート電極とソース・ドレインとを同時に接続する
ことはできない。そこで、埋め込みコンタクト（Buried
Contact）技術による接続方法が用いられている。
r Field Effect Transistor ）では、ソース・ドレイン
はゲート電極をマスクにして自己整合的に形成するた
め、ゲート電極とソース・ドレインとを同時に接続する
ことはできない。そこで、埋め込みコンタクト（Buried
Contact）技術による接続方法が用いられている。
【０００４】通常、埋め込みコンタクト技術は以下のよ
うに形成する。シリコン基板上にゲート酸化膜および第
１ポリシリコン膜を形成する。埋め込みコンタクト層を
形成する領域上の第１ポリシリコン膜とゲート酸化膜と
を選択的に除去する。その後、例えばレジストでゲート
電極パターンを形成し、それをマスクに用いて異方性エ
ッチングを行うことによって、タングステンシリサイド
膜、第１，第２ポリシリコン膜をエッチングする。この
際、埋め込みコンタクト層が形成される領域のシリコン
基板もエッチングされる。次いでゲート電極をマスクに
してＭＯＳＦＥＴの拡散層（ソース・ドレイン）を形成
する。次いで活性化アニーリングを行い、その際に、第
１，第２ポリシリコン膜中の不純物をシリコン基板に拡
散して、拡散層（ソース・ドレイン）と接続する埋め込
みコンタクト層を形成する。このような埋め込みコンタ
クト層は、メモリセル内での記憶ノードの電位をゲート
電極に伝達するためにスタティックＲＡＭ（ＳＲＡＭ）
で用いられることが多い。通常、ＳＲＡＭでは、低電圧
での動作安定性・プロセスステップの低減等の目的でメ
モリセル内の６個のＭＯＳＦＥＴをバルク相補型ＭＯＳ
（ＣＭＯＳ）で形成するいわゆるフルＣＭＯＳ構造が採
用されている。
うに形成する。シリコン基板上にゲート酸化膜および第
１ポリシリコン膜を形成する。埋め込みコンタクト層を
形成する領域上の第１ポリシリコン膜とゲート酸化膜と
を選択的に除去する。その後、例えばレジストでゲート
電極パターンを形成し、それをマスクに用いて異方性エ
ッチングを行うことによって、タングステンシリサイド
膜、第１，第２ポリシリコン膜をエッチングする。この
際、埋め込みコンタクト層が形成される領域のシリコン
基板もエッチングされる。次いでゲート電極をマスクに
してＭＯＳＦＥＴの拡散層（ソース・ドレイン）を形成
する。次いで活性化アニーリングを行い、その際に、第
１，第２ポリシリコン膜中の不純物をシリコン基板に拡
散して、拡散層（ソース・ドレイン）と接続する埋め込
みコンタクト層を形成する。このような埋め込みコンタ
クト層は、メモリセル内での記憶ノードの電位をゲート
電極に伝達するためにスタティックＲＡＭ（ＳＲＡＭ）
で用いられることが多い。通常、ＳＲＡＭでは、低電圧
での動作安定性・プロセスステップの低減等の目的でメ
モリセル内の６個のＭＯＳＦＥＴをバルク相補型ＭＯＳ
（ＣＭＯＳ）で形成するいわゆるフルＣＭＯＳ構造が採
用されている。
【０００５】
【発明が解決しようとする課題】しかしながら、ＳＲＡ
ＭのＭＯＳＦＥＴをシングルゲートを用いて形成した場
合には、Ｐ+ 型拡散層とＮ+ 型ゲートとを接続すること
になるため、ＰＮ接合が形成され、コンタクト抵抗が増
大したりメモリ動作時に不安定になるという問題が生じ
る。
ＭのＭＯＳＦＥＴをシングルゲートを用いて形成した場
合には、Ｐ+ 型拡散層とＮ+ 型ゲートとを接続すること
になるため、ＰＮ接合が形成され、コンタクト抵抗が増
大したりメモリ動作時に不安定になるという問題が生じ
る。
【０００６】そこで、ＮＭＯＳのゲート電極をＮ+ 型、
ＰＭＯＳのゲート電極をＰ+ 型とするデュアルゲート構
造を用いて、埋め込みコンタクト層を形成する方法が、
IEEEIEDM94 "Dual Polycide Gate and Dual Buried Con
tact Technologies Achieving a 0.4μｍ nMOS/pMOS Sp
acing for a 7.65 μｍ2 Full-CMOS SRAM Cell" (US
A),(1994) H.Koike, Y.Unno, K.Isimaru, F.Matsuoka,
M.Kakumu, p855-858 に開示されている。しかし、この
デュアルゲートプロセスでは、ポリシリコン中に含まれ
るホウ素がゲート酸化膜を突き抜けて基板に達すること
によるＶth変動（ホウ素の突き抜け）や、Ｎ+ 型とＰ+
型との不純物がシリサイド中を拡散し、それぞれの不純
物を補償するという不純物相互拡散の問題を生じる。
ＰＭＯＳのゲート電極をＰ+ 型とするデュアルゲート構
造を用いて、埋め込みコンタクト層を形成する方法が、
IEEEIEDM94 "Dual Polycide Gate and Dual Buried Con
tact Technologies Achieving a 0.4μｍ nMOS/pMOS Sp
acing for a 7.65 μｍ2 Full-CMOS SRAM Cell" (US
A),(1994) H.Koike, Y.Unno, K.Isimaru, F.Matsuoka,
M.Kakumu, p855-858 に開示されている。しかし、この
デュアルゲートプロセスでは、ポリシリコン中に含まれ
るホウ素がゲート酸化膜を突き抜けて基板に達すること
によるＶth変動（ホウ素の突き抜け）や、Ｎ+ 型とＰ+
型との不純物がシリサイド中を拡散し、それぞれの不純
物を補償するという不純物相互拡散の問題を生じる。
【０００７】
【課題を解決するための手段】本発明は、上記課題を解
決するためになされた半導体装置およびその製造方法で
ある。すなわち、半導体装置の第１の製造方法は、半導
体基板に第１トランジスタと第２トランジスタとを形成
する半導体装置の製造方法であって、まず半導体基板上
にゲート絶縁膜を形成した後、このゲート絶縁膜上に第
１シリコン膜を形成する。次いで第１，第２トランジス
タの各形成領域における半導体基板とのコンタクトを形
成する各領域上の第１シリコン膜とゲート絶縁膜とを除
去して開口部を形成する。続いて第１シリコン膜側の全
面に第２シリコン膜を形成する。その後第１，第２トラ
ンジスタの各ゲート電極を形成する領域の第１，第２シ
リコン膜および第１トランジスタの形成領域における開
口部上の第２シリコン膜に第１導電型の不純物をドーピ
ングする。それとともに、第２トランジスタの形成領域
における開口部上の第２シリコン膜に第１導電型とは逆
導電型の第２導電型の不純物をドーピングする。次いで
第１，第２シリコン膜をアニーリングした後、第２シリ
コン膜上に金属を含む導電膜を形成するという各工程を
備えている。
決するためになされた半導体装置およびその製造方法で
ある。すなわち、半導体装置の第１の製造方法は、半導
体基板に第１トランジスタと第２トランジスタとを形成
する半導体装置の製造方法であって、まず半導体基板上
にゲート絶縁膜を形成した後、このゲート絶縁膜上に第
１シリコン膜を形成する。次いで第１，第２トランジス
タの各形成領域における半導体基板とのコンタクトを形
成する各領域上の第１シリコン膜とゲート絶縁膜とを除
去して開口部を形成する。続いて第１シリコン膜側の全
面に第２シリコン膜を形成する。その後第１，第２トラ
ンジスタの各ゲート電極を形成する領域の第１，第２シ
リコン膜および第１トランジスタの形成領域における開
口部上の第２シリコン膜に第１導電型の不純物をドーピ
ングする。それとともに、第２トランジスタの形成領域
における開口部上の第２シリコン膜に第１導電型とは逆
導電型の第２導電型の不純物をドーピングする。次いで
第１，第２シリコン膜をアニーリングした後、第２シリ
コン膜上に金属を含む導電膜を形成するという各工程を
備えている。
【０００８】上記半導体装置の第１の製造方法では、第
２シリコン膜に第１，第２導電型の不純物をドーピング
した後、アニーリングを行い、その後金属を含む導電膜
を形成することから、従来の技術のようなアニーリング
による上記金属を含む導電膜を通した不純物の相互拡散
は抑制される。そのため、第１，第２トランジスタのＶ
th変動が抑制される。
２シリコン膜に第１，第２導電型の不純物をドーピング
した後、アニーリングを行い、その後金属を含む導電膜
を形成することから、従来の技術のようなアニーリング
による上記金属を含む導電膜を通した不純物の相互拡散
は抑制される。そのため、第１，第２トランジスタのＶ
th変動が抑制される。
【０００９】半導体装置の第２の製造方法は、上記第１
の製造方法において、第１導電型の不純物をドーピング
した後にアニーリングを行い、その後第２導電型に不純
物をドーピングするという方法である。
の製造方法において、第１導電型の不純物をドーピング
した後にアニーリングを行い、その後第２導電型に不純
物をドーピングするという方法である。
【００１０】上記半導体装置の第２の製造方法では、ア
ニーリングを行った後に第２導電型の不純物をドーピン
グしていることから、ゲート電極を形成するためにエッ
チングを行う際には上記第２導電型の不純物は活性化さ
れていない。したがって、導電型の異なるシリコン間の
エッチングレートの差に起因するエッチング不良（エッ
チング残査や基板掘れ）の問題が解決される。またアニ
ーリング後に金属を含む導電膜を形成することから、従
来の技術のようなアニーリングによる上記金属を含む導
電膜を通した不純物の相互拡散は抑制される。そのた
め、第１，第２トランジスタのＶth変動が抑制される。
さらに第１の製造方法と同様に、シリコン膜の導電型と
拡散層の導電型が同一になるので、コンタクト部にＰＮ
接合は形成されない。そのため、コンタクト抵抗の増加
が抑制される。
ニーリングを行った後に第２導電型の不純物をドーピン
グしていることから、ゲート電極を形成するためにエッ
チングを行う際には上記第２導電型の不純物は活性化さ
れていない。したがって、導電型の異なるシリコン間の
エッチングレートの差に起因するエッチング不良（エッ
チング残査や基板掘れ）の問題が解決される。またアニ
ーリング後に金属を含む導電膜を形成することから、従
来の技術のようなアニーリングによる上記金属を含む導
電膜を通した不純物の相互拡散は抑制される。そのた
め、第１，第２トランジスタのＶth変動が抑制される。
さらに第１の製造方法と同様に、シリコン膜の導電型と
拡散層の導電型が同一になるので、コンタクト部にＰＮ
接合は形成されない。そのため、コンタクト抵抗の増加
が抑制される。
【００１１】半導体装置の第３の製造方法は、上記第１
の製造方法において、第１導電型の不純物をドーピング
した後にアニーリングを行い、次いで金属を含む導電膜
を形成し、その後第２導電型に不純物をドーピングする
という方法である。
の製造方法において、第１導電型の不純物をドーピング
した後にアニーリングを行い、次いで金属を含む導電膜
を形成し、その後第２導電型に不純物をドーピングする
という方法である。
【００１２】上記半導体装置の第３の製造方法では、第
２の製造方法と同様の作用が得られる。
２の製造方法と同様の作用が得られる。
【００１３】また、第１，第２または第３の製造方法に
おいて、第２シリコン膜にドーピングした第１導電型の
不純物を第１トランジスタの形成領域における開口部よ
り半導体基板に拡散して第１導電型の第１埋め込みコン
タクト層を形成するとともに、第２シリコン膜にドーピ
ングした第２導電型の不純物を第２トランジスタの形成
領域における開口部より半導体基板に拡散して第２導電
型の第２埋め込みコンタクト層を形成する工程を備えた
製造方法である。このような製造方法では、第２シリコ
ン膜の導電型と埋め込みコンタクト部の導電型とが同一
になるので、第２シリコン膜と埋め込みコンタクト部と
の間にＰＮ接合は形成されない。そのため、コンタクト
抵抗の増加が抑制される。
おいて、第２シリコン膜にドーピングした第１導電型の
不純物を第１トランジスタの形成領域における開口部よ
り半導体基板に拡散して第１導電型の第１埋め込みコン
タクト層を形成するとともに、第２シリコン膜にドーピ
ングした第２導電型の不純物を第２トランジスタの形成
領域における開口部より半導体基板に拡散して第２導電
型の第２埋め込みコンタクト層を形成する工程を備えた
製造方法である。このような製造方法では、第２シリコ
ン膜の導電型と埋め込みコンタクト部の導電型とが同一
になるので、第２シリコン膜と埋め込みコンタクト部と
の間にＰＮ接合は形成されない。そのため、コンタクト
抵抗の増加が抑制される。
【００１４】さらに、第１，第２または第３の製造方法
において、第２導電型の不純物のドーピングは、この第
２導電型の不純物の投影飛程が第２シリコン膜よりも深
い位置にまで到達するように行う製造方法である。上記
のように第２不純物の投影飛程を設定する製造方法で
は、第２シリコン膜にドーピングされる第２導電型の不
純物の表面濃度を薄くできる。よって、不純物の相互拡
散を抑制することができるので、Ｖth変動を抑制するこ
とができる。また第２シリコン膜と半導体基板との界面
近傍の不純物濃度が高くなるので、コンタクト抵抗を低
減することができる。
において、第２導電型の不純物のドーピングは、この第
２導電型の不純物の投影飛程が第２シリコン膜よりも深
い位置にまで到達するように行う製造方法である。上記
のように第２不純物の投影飛程を設定する製造方法で
は、第２シリコン膜にドーピングされる第２導電型の不
純物の表面濃度を薄くできる。よって、不純物の相互拡
散を抑制することができるので、Ｖth変動を抑制するこ
とができる。また第２シリコン膜と半導体基板との界面
近傍の不純物濃度が高くなるので、コンタクト抵抗を低
減することができる。
【００１５】本発明の半導体装置は、半導体基板に第１
トランジスタと第２トランジスタとを備えた半導体装置
であって、第１トランジスタの第１ゲート電極と第２ト
ランジスタの第２ゲート電極とは同一ゲート電極配線に
形成されている。このゲート電極配線の第１ゲート電極
は第１トランジスタの形成領域の半導体基板に形成され
ている第１導電型の第１拡散層に第１ゲート電極からの
不純物拡散によって形成された第１埋め込みコンタクト
層を介して接続されている。それとともに、同ゲート電
極配線の第２ゲート電極は第２トランジスタの形成領域
の同半導体基板に形成されているもので第１導電型とは
逆導電型の第２導電型の第２拡散層に第２ゲート電極か
らの不純物拡散によって形成された第２埋め込みコンタ
クト層を介して接続されている。このゲート電極配線の
うち、第１ゲート電極、第２ゲート電極および第１埋め
込みコンタクト層に接続するコンタクト部は第１導電型
で形成されている。それとともに、第２埋め込みコンタ
クト層に接続するコンタクト部は第２導電型で形成され
ているものである。
トランジスタと第２トランジスタとを備えた半導体装置
であって、第１トランジスタの第１ゲート電極と第２ト
ランジスタの第２ゲート電極とは同一ゲート電極配線に
形成されている。このゲート電極配線の第１ゲート電極
は第１トランジスタの形成領域の半導体基板に形成され
ている第１導電型の第１拡散層に第１ゲート電極からの
不純物拡散によって形成された第１埋め込みコンタクト
層を介して接続されている。それとともに、同ゲート電
極配線の第２ゲート電極は第２トランジスタの形成領域
の同半導体基板に形成されているもので第１導電型とは
逆導電型の第２導電型の第２拡散層に第２ゲート電極か
らの不純物拡散によって形成された第２埋め込みコンタ
クト層を介して接続されている。このゲート電極配線の
うち、第１ゲート電極、第２ゲート電極および第１埋め
込みコンタクト層に接続するコンタクト部は第１導電型
で形成されている。それとともに、第２埋め込みコンタ
クト層に接続するコンタクト部は第２導電型で形成され
ているものである。
【００１６】上記半導体装置では、第１導電型の拡散層
に接続する第１導電型の埋め込みコンタクト層に接続す
るゲート電極配線のコンタクト部が第１導電型で形成さ
れ、第２導電型の拡散層に接続する第２導電型の埋め込
みコンタクト層に接続するゲート電極配線のコンタクト
部が第２導電型で形成されていることから、各コンタク
ト部と各埋め込みコンタクト層との接合にＰＮ接合は形
成されない。そのため、コンタクト抵抗が低減される。
に接続する第１導電型の埋め込みコンタクト層に接続す
るゲート電極配線のコンタクト部が第１導電型で形成さ
れ、第２導電型の拡散層に接続する第２導電型の埋め込
みコンタクト層に接続するゲート電極配線のコンタクト
部が第２導電型で形成されていることから、各コンタク
ト部と各埋め込みコンタクト層との接合にＰＮ接合は形
成されない。そのため、コンタクト抵抗が低減される。
【００１７】
【発明の実施の形態】本発明の第１の製造方法に係わる
実施形態を、第１実施形態として、その一例を図１およ
び図２の製造工程図によって説明する。
実施形態を、第１実施形態として、その一例を図１およ
び図２の製造工程図によって説明する。
【００１８】図１の（１）に示すように、局所酸化法
〔例えば、ＬＯＣＯＳ（Local Oxidation of Silicon）
法〕によって、半導体基板（例えばシリコン基板）１１
にフィールド酸化膜１２を形成する。このＬＯＣＯＳ法
は、例えば９５０℃のウエット酸化によって行う。また
は別の条件によってフィールド酸化膜を形成することも
可能である。次に第１トランジスタとなるＮＭＯＳを形
成する領域にＰウエル領域（図示省略）を形成するイオ
ン注入、トランジスタのパンチスルーを阻止するための
埋め込み層（図示省略）を形成するイオン注入、Ｖth調
整のためのイオン注入等を行い、第１トランジスタの形
成領域となるＮＭＯＳチャネル領域１３および第２トラ
ンジスタの形成領域となるＰＭＯＳチャネル領域１４を
形成する。
〔例えば、ＬＯＣＯＳ（Local Oxidation of Silicon）
法〕によって、半導体基板（例えばシリコン基板）１１
にフィールド酸化膜１２を形成する。このＬＯＣＯＳ法
は、例えば９５０℃のウエット酸化によって行う。また
は別の条件によってフィールド酸化膜を形成することも
可能である。次に第１トランジスタとなるＮＭＯＳを形
成する領域にＰウエル領域（図示省略）を形成するイオ
ン注入、トランジスタのパンチスルーを阻止するための
埋め込み層（図示省略）を形成するイオン注入、Ｖth調
整のためのイオン注入等を行い、第１トランジスタの形
成領域となるＮＭＯＳチャネル領域１３および第２トラ
ンジスタの形成領域となるＰＭＯＳチャネル領域１４を
形成する。
【００１９】さらに、半導体基板１１上にゲート絶縁膜
１５を形成する。このゲート絶縁膜１５は、例えば、パ
イロジェニック酸化〔例えば、８５０℃の水素（Ｈ2 ）
と酸素（Ｏ2 ）との混合雰囲気での酸化〕によって、酸
化シリコン膜を、例えば７ｎｍの厚さに成長させて形成
される。このゲート絶縁膜１５の厚さはトランジスタ特
性に応じて適宜変更される。次いで減圧下における化学
的気相成長法（以下、ＬＰ−ＣＶＤ法という）によって
第１シリコン膜（以下、第１ポリシリコン膜という）１
６を、例えば５０ｎｍ〜１００ｎｍの厚さのポリシリコ
ン膜で形成する。このときのポリシリコン膜の成膜条件
は、一例として、原料ガスにモノシラン（ＳｉＨ4 ）を
用い、堆積温度を６２０℃に設定した。この条件は一例
であって、ポリシリコンを堆積することができる条件で
あれば他の条件であってもよい。
１５を形成する。このゲート絶縁膜１５は、例えば、パ
イロジェニック酸化〔例えば、８５０℃の水素（Ｈ2 ）
と酸素（Ｏ2 ）との混合雰囲気での酸化〕によって、酸
化シリコン膜を、例えば７ｎｍの厚さに成長させて形成
される。このゲート絶縁膜１５の厚さはトランジスタ特
性に応じて適宜変更される。次いで減圧下における化学
的気相成長法（以下、ＬＰ−ＣＶＤ法という）によって
第１シリコン膜（以下、第１ポリシリコン膜という）１
６を、例えば５０ｎｍ〜１００ｎｍの厚さのポリシリコ
ン膜で形成する。このときのポリシリコン膜の成膜条件
は、一例として、原料ガスにモノシラン（ＳｉＨ4 ）を
用い、堆積温度を６２０℃に設定した。この条件は一例
であって、ポリシリコンを堆積することができる条件で
あれば他の条件であってもよい。
【００２０】次いで図１の（２）に示すように、レジス
トを塗布してレジスト膜を形成した後、リソグラフィー
技術によってそのレジスト膜をパターニングして埋め込
みコンタクト層を形成する領域上方が開口されたレジス
トマスク（図示省略）を形成する。このレジストマスク
を用いて異方性エッチングを行うことにより、上記第１
ポリシリコン膜１６およびゲート絶縁膜１５をエッチン
グして埋め込みコンタクト層を形成する領域上に開口部
１７，１８を形成する。その結果、開口部１７，１８の
底部には半導体基板１１が露出する。その後、上記レジ
ストマスクを除去する。
トを塗布してレジスト膜を形成した後、リソグラフィー
技術によってそのレジスト膜をパターニングして埋め込
みコンタクト層を形成する領域上方が開口されたレジス
トマスク（図示省略）を形成する。このレジストマスク
を用いて異方性エッチングを行うことにより、上記第１
ポリシリコン膜１６およびゲート絶縁膜１５をエッチン
グして埋め込みコンタクト層を形成する領域上に開口部
１７，１８を形成する。その結果、開口部１７，１８の
底部には半導体基板１１が露出する。その後、上記レジ
ストマスクを除去する。
【００２１】次いで図１の（３）に示すように、ＬＰ−
ＣＶＤ法によって、上記開口部１７，１８の内部および
上記第１ポリシリコン膜１６上に第２シリコン膜（以
下、第２ポリシリコン膜という）１９を、例えば５０ｎ
ｍ〜１００ｎｍの厚さのポリシリコン膜で堆積する。こ
のときの成膜条件は、一例として、原料ガスにモノシラ
ン（ＳｉＨ4 ）を用い、堆積温度を５８０℃〜６２０℃
の範囲内に設定した。この条件は一例であって、ポリシ
リコンを成膜することができる条件であれば他の条件を
用いてもよい。なお、上記第２ポリシリコン膜１９は、
第１ポリシリコン膜１６の結晶粒径よりも大きな粒径を
有する結晶で形成することが好ましい。例えば、アモル
ファスシリコン膜を形成した後、アモルファスシリコン
の固相成長により大粒径化を行って、大粒径を有するポ
リシリコン膜を形成してもよい。
ＣＶＤ法によって、上記開口部１７，１８の内部および
上記第１ポリシリコン膜１６上に第２シリコン膜（以
下、第２ポリシリコン膜という）１９を、例えば５０ｎ
ｍ〜１００ｎｍの厚さのポリシリコン膜で堆積する。こ
のときの成膜条件は、一例として、原料ガスにモノシラ
ン（ＳｉＨ4 ）を用い、堆積温度を５８０℃〜６２０℃
の範囲内に設定した。この条件は一例であって、ポリシ
リコンを成膜することができる条件であれば他の条件を
用いてもよい。なお、上記第２ポリシリコン膜１９は、
第１ポリシリコン膜１６の結晶粒径よりも大きな粒径を
有する結晶で形成することが好ましい。例えば、アモル
ファスシリコン膜を形成した後、アモルファスシリコン
の固相成長により大粒径化を行って、大粒径を有するポ
リシリコン膜を形成してもよい。
【００２２】その後、レジストを塗布してレジスト膜を
形成した後、リソグラフィー技術によってそのレジスト
膜をパターニングして、第１，第２トランジスタの各ゲ
ート電極を形成する領域上方および第１トランジスタの
形成領域における開口部１７上方が開口されたレジスト
マスク（図示省略）を形成する。このレジストマスクを
用いてイオン注入を行い、第２ポリシリコン膜１９に第
１導電型であるＮ型の不純物をドーピングする（以下、
第１導電型をＮ型とする）。このドーピングでは、一例
として、Ｎ型の不純物としてリンイオン（Ｐ+ ）を用
い、打ち込みエネルギーを１０ｋｅＶ、ドーズ量を５×
１０15個／ｃｍ2 に設定する。その結果、Ｎ+ 型ゲート
電極を形成する領域およびＮ+ 型の埋め込みコンタクト
層を形成する領域上の第２ポリシリコン膜１９がＮ型に
なる。なお、上記イオン注入条件は一例であって、ポリ
シリコンの膜厚等によってイオン注入条件は適宜選択さ
れる。
形成した後、リソグラフィー技術によってそのレジスト
膜をパターニングして、第１，第２トランジスタの各ゲ
ート電極を形成する領域上方および第１トランジスタの
形成領域における開口部１７上方が開口されたレジスト
マスク（図示省略）を形成する。このレジストマスクを
用いてイオン注入を行い、第２ポリシリコン膜１９に第
１導電型であるＮ型の不純物をドーピングする（以下、
第１導電型をＮ型とする）。このドーピングでは、一例
として、Ｎ型の不純物としてリンイオン（Ｐ+ ）を用
い、打ち込みエネルギーを１０ｋｅＶ、ドーズ量を５×
１０15個／ｃｍ2 に設定する。その結果、Ｎ+ 型ゲート
電極を形成する領域およびＮ+ 型の埋め込みコンタクト
層を形成する領域上の第２ポリシリコン膜１９がＮ型に
なる。なお、上記イオン注入条件は一例であって、ポリ
シリコンの膜厚等によってイオン注入条件は適宜選択さ
れる。
【００２３】次いで上記レジストマスクを除去した後、
再び、レジストを塗布してレジスト膜を形成した後、リ
ソグラフィー技術によってレジスト膜をパターニングし
て、第２トランジスタの形成領域における開口部１８上
方が開口されたレジストマスク（図示省略）を形成す
る。このレジストマスクを用いて埋め込みコンタクト層
を形成する領域上の第２ポリシリコン膜１９に第２導電
型であるＰ型の不純物をドーピングする（以下、第２導
電型をＰ型とする）。このドーピングは、例えばホウ素
イオン（Ｂ+ ）をイオン注入することにより行う。その
際、イオン注入されるホウ素イオンが第２ポリシリコン
膜１９よりも深い位置にまで到達するように、例えば半
導体基板１１と第２ポリシリコン膜１９との界面近傍に
イオン注入のピーク濃度が位置するように条件を設定す
る。そのイオン注入条件を、一例として、打ち込みエネ
ルギーを２０ｋｅＶ、ドーズ量を５×１０15個／ｃｍ2
に設定した。この条件は一例であって、ポリシリコンの
膜厚等によってイオン注入条件は適宜選択される。
再び、レジストを塗布してレジスト膜を形成した後、リ
ソグラフィー技術によってレジスト膜をパターニングし
て、第２トランジスタの形成領域における開口部１８上
方が開口されたレジストマスク（図示省略）を形成す
る。このレジストマスクを用いて埋め込みコンタクト層
を形成する領域上の第２ポリシリコン膜１９に第２導電
型であるＰ型の不純物をドーピングする（以下、第２導
電型をＰ型とする）。このドーピングは、例えばホウ素
イオン（Ｂ+ ）をイオン注入することにより行う。その
際、イオン注入されるホウ素イオンが第２ポリシリコン
膜１９よりも深い位置にまで到達するように、例えば半
導体基板１１と第２ポリシリコン膜１９との界面近傍に
イオン注入のピーク濃度が位置するように条件を設定す
る。そのイオン注入条件を、一例として、打ち込みエネ
ルギーを２０ｋｅＶ、ドーズ量を５×１０15個／ｃｍ2
に設定した。この条件は一例であって、ポリシリコンの
膜厚等によってイオン注入条件は適宜選択される。
【００２４】その後、上記レジストマスクを除去した
後、アニーリングを行って第１，第２ポリシリコン膜１
６，１９中に、ドーピングした各不純物を拡散する。上
記アニーリングを例えばファーネスアニーリングで行う
場合には、例えば、アニーリング温度を７００℃〜１１
５０℃、好ましくは８００℃程度、アニーリング時間を
１０分程度に設定する。または急速加熱アニーリング
〔ＲＴＡ（Rapid ThermalAnnealing ）〕を用いてもよ
い。
後、アニーリングを行って第１，第２ポリシリコン膜１
６，１９中に、ドーピングした各不純物を拡散する。上
記アニーリングを例えばファーネスアニーリングで行う
場合には、例えば、アニーリング温度を７００℃〜１１
５０℃、好ましくは８００℃程度、アニーリング時間を
１０分程度に設定する。または急速加熱アニーリング
〔ＲＴＡ（Rapid ThermalAnnealing ）〕を用いてもよ
い。
【００２５】その後図１の（４）に示すように、第２ポ
リシリコン膜１６上に金属を含む導電膜２１を形成す
る。上記金属を含む導電膜２１は、一例として、タング
ステンシリサイド膜，コバルトシリサイド膜，ニッケル
シリサイド膜等の金属シリサイド膜、チタン膜，タング
ステン膜，チタンタングステン膜等の金属膜、または酸
窒化チタン（ＴｉＯＮ）膜，窒化チタン（ＴｉＮ）膜等
の金属化合物膜で形成する。タングステンシリサイド膜
で形成する場合には、一例として、ＬＰ−ＣＶＤ法〔例
えば、原料ガスに六フッ化タングステン（ＷＦ6 ）とモ
ノシラン（ＳｉＨ4 ）とを用い、堆積温度を３８０℃に
設定する〕を用いて、例えば５０ｎｍ〜１００ｎｍの厚
さに形成する。
リシリコン膜１６上に金属を含む導電膜２１を形成す
る。上記金属を含む導電膜２１は、一例として、タング
ステンシリサイド膜，コバルトシリサイド膜，ニッケル
シリサイド膜等の金属シリサイド膜、チタン膜，タング
ステン膜，チタンタングステン膜等の金属膜、または酸
窒化チタン（ＴｉＯＮ）膜，窒化チタン（ＴｉＮ）膜等
の金属化合物膜で形成する。タングステンシリサイド膜
で形成する場合には、一例として、ＬＰ−ＣＶＤ法〔例
えば、原料ガスに六フッ化タングステン（ＷＦ6 ）とモ
ノシラン（ＳｉＨ4 ）とを用い、堆積温度を３８０℃に
設定する〕を用いて、例えば５０ｎｍ〜１００ｎｍの厚
さに形成する。
【００２６】次に図２の（１）に示すように、一例とし
て、ＣＶＤ法〔例えば、原料ガスにモノシラン（ＳｉＨ
4 ）と酸素（Ｏ2 ）とを用い、堆積温度を４２０℃に設
定する〕によって、金属を含む膜２１上にオフセット酸
化膜となる膜を例えば１５０ｎｍの厚さの酸化シリコン
膜で形成する。このようにして、オフセット酸化膜付き
のタングステンポリサイド配線層を形成する。
て、ＣＶＤ法〔例えば、原料ガスにモノシラン（ＳｉＨ
4 ）と酸素（Ｏ2 ）とを用い、堆積温度を４２０℃に設
定する〕によって、金属を含む膜２１上にオフセット酸
化膜となる膜を例えば１５０ｎｍの厚さの酸化シリコン
膜で形成する。このようにして、オフセット酸化膜付き
のタングステンポリサイド配線層を形成する。
【００２７】次いでレジストを塗布してレジスト膜を形
成した後、リソグラフィー技術によってこのレジスト膜
をパターニングしてレジストパターン（図示省略）を形
成する。そしてこのレジストパターンをマスクに用いた
異方性エッチング（例えば、エッチングガスにはフルオ
ロカーボン系ガスを用いる）によって、酸化シリコン膜
のオフセット酸化膜パターン２２を形成する。
成した後、リソグラフィー技術によってこのレジスト膜
をパターニングしてレジストパターン（図示省略）を形
成する。そしてこのレジストパターンをマスクに用いた
異方性エッチング（例えば、エッチングガスにはフルオ
ロカーボン系ガスを用いる）によって、酸化シリコン膜
のオフセット酸化膜パターン２２を形成する。
【００２８】次いで図２の（２）に示すように、上記オ
フセット酸化膜パターン２２をエッチングマスクに用い
た異方性エッチング〔例えば、塩素（Ｃｌ2 ）と酸素
（Ｏ2）とをエッチングガスを用いるＥＣＲ（Electron
Cycrotron Resonance）エッチング〕によって、タング
ステンポリサイド配線層をエッチングし、ゲート電極配
線２３を形成する。このエッチング際に、開口部１７，
１８の部分の半導体基板１１が掘れて凹部２４，２５が
形成される。
フセット酸化膜パターン２２をエッチングマスクに用い
た異方性エッチング〔例えば、塩素（Ｃｌ2 ）と酸素
（Ｏ2）とをエッチングガスを用いるＥＣＲ（Electron
Cycrotron Resonance）エッチング〕によって、タング
ステンポリサイド配線層をエッチングし、ゲート電極配
線２３を形成する。このエッチング際に、開口部１７，
１８の部分の半導体基板１１が掘れて凹部２４，２５が
形成される。
【００２９】その後、上記オフセット酸化膜パターン２
２をマスクにして、ＮＭＯＳチャネル領域１３に、Ｎ型
の不純物として、例えばヒ素イオン（Ａｓ+ ）を選択的
にイオン注入し、Ｎ型のＬＤＤ（Lightly Doped Drain
）領域（図示省略）を形成する。このときのイオン注
入条件は、例えば打ち込みエネルギーを２０ｋｅＶ、ド
ーズ量を５×１０13個／ｃｍ2 に設定する。一方、ＰＭ
ＯＳチャネル領域１４に、Ｐ型の不純物として、例えば
二フッ化ホウ素イオン（ＢＦ2 + ）を選択的にイオン注
入し、Ｐ型のＬＤＤ領域（図示省略）を形成する。この
ときのイオン注入条件は、例えば打ち込みエネルギーを
２０ｋｅＶ、ドーズ量を５×１０13個／ｃｍ2 に設定す
る。
２をマスクにして、ＮＭＯＳチャネル領域１３に、Ｎ型
の不純物として、例えばヒ素イオン（Ａｓ+ ）を選択的
にイオン注入し、Ｎ型のＬＤＤ（Lightly Doped Drain
）領域（図示省略）を形成する。このときのイオン注
入条件は、例えば打ち込みエネルギーを２０ｋｅＶ、ド
ーズ量を５×１０13個／ｃｍ2 に設定する。一方、ＰＭ
ＯＳチャネル領域１４に、Ｐ型の不純物として、例えば
二フッ化ホウ素イオン（ＢＦ2 + ）を選択的にイオン注
入し、Ｐ型のＬＤＤ領域（図示省略）を形成する。この
ときのイオン注入条件は、例えば打ち込みエネルギーを
２０ｋｅＶ、ドーズ量を５×１０13個／ｃｍ2 に設定す
る。
【００３０】次いで、ＬＰ−ＣＶＤ法によってサイドウ
ォール形成膜を例えば酸化シリコン膜で形成した後、そ
の酸化シリコン膜を異方性エッチングすることによって
サイドウォール（図示省略）を形成する。
ォール形成膜を例えば酸化シリコン膜で形成した後、そ
の酸化シリコン膜を異方性エッチングすることによって
サイドウォール（図示省略）を形成する。
【００３１】さらに、上記オフセット酸化膜パターン２
２およびサイドウォールをマスクにして、ＮＭＯＳチャ
ネル領域１３に、Ｎ型の不純物として、例えばヒ素イオ
ン（Ａｓ+ ）を選択的にイオン注入し、Ｎ型のソース・
ドレイン２６を形成する。このときのイオン注入条件
は、例えば打ち込みエネルギーを２０ｋｅＶ、ドーズ量
を３×１０15個／ｃｍ2 に設定する。一方、ＰＭＯＳチ
ャネル領域１４に、Ｐ型の不純物として、例えば二フッ
化ホウ素イオン（ＢＦ2 + ）を選択的にイオン注入し、
Ｐ型のソース・ドレイン２７を形成する。このときのイ
オン注入条件は、例えば打ち込みエネルギーを３０ｋｅ
Ｖ、ドーズ量を３×１０15個／ｃｍ2 に設定する。な
お、上記各イオン注入の際には、他方のチャネル領域を
マスクするために、通常のレジストマスクも用いられ
る。
２およびサイドウォールをマスクにして、ＮＭＯＳチャ
ネル領域１３に、Ｎ型の不純物として、例えばヒ素イオ
ン（Ａｓ+ ）を選択的にイオン注入し、Ｎ型のソース・
ドレイン２６を形成する。このときのイオン注入条件
は、例えば打ち込みエネルギーを２０ｋｅＶ、ドーズ量
を３×１０15個／ｃｍ2 に設定する。一方、ＰＭＯＳチ
ャネル領域１４に、Ｐ型の不純物として、例えば二フッ
化ホウ素イオン（ＢＦ2 + ）を選択的にイオン注入し、
Ｐ型のソース・ドレイン２７を形成する。このときのイ
オン注入条件は、例えば打ち込みエネルギーを３０ｋｅ
Ｖ、ドーズ量を３×１０15個／ｃｍ2 に設定する。な
お、上記各イオン注入の際には、他方のチャネル領域を
マスクするために、通常のレジストマスクも用いられ
る。
【００３２】次に図２の（３）に示すように、例えば、
ＲＴＡにより、１０００℃、１０秒間のアニーリングを
行い、不純物の活性化を行う。このとき、ゲート電極配
線２３のポリシリコンからなるＮ+ 型のコンタクト部２
３３中のリンがＮＭＯＳチャネル領域１３の半導体基板
１１中に拡散して、ソース・ドレイン２６に接続する埋
め込みコンタクト層２８を形成する。それとともに、ゲ
ート電極配線２３のポリシリコンからなるＰ+ 型のコン
タクト部２３４中のホウ素がＰＭＯＳチャネル領域１４
の半導体基板１１中に拡散して、ソース・ドレイン２７
に接続する埋め込みコンタクト層２９を形成する。ま
た、ＮＭＯＳチャネル領域１３上にゲート絶縁膜１５を
介して形成されているゲート電極配線２３が第１トラン
ジスタのゲート電極２３１になり、ＰＭＯＳチャネル領
域１４上にゲート絶縁膜１５を介して形成されているゲ
ート電極配線２３が第２トランジスタのゲート電極２３
２になる。このようにして、ＮＭＯＳチャネル領域１３
にＮＭＯＳからなる第１トランジスタ１が形成され、Ｐ
ＭＯＳチャネル領域１４にＰＭＯＳからなる第２トラン
ジスタ２が形成される。
ＲＴＡにより、１０００℃、１０秒間のアニーリングを
行い、不純物の活性化を行う。このとき、ゲート電極配
線２３のポリシリコンからなるＮ+ 型のコンタクト部２
３３中のリンがＮＭＯＳチャネル領域１３の半導体基板
１１中に拡散して、ソース・ドレイン２６に接続する埋
め込みコンタクト層２８を形成する。それとともに、ゲ
ート電極配線２３のポリシリコンからなるＰ+ 型のコン
タクト部２３４中のホウ素がＰＭＯＳチャネル領域１４
の半導体基板１１中に拡散して、ソース・ドレイン２７
に接続する埋め込みコンタクト層２９を形成する。ま
た、ＮＭＯＳチャネル領域１３上にゲート絶縁膜１５を
介して形成されているゲート電極配線２３が第１トラン
ジスタのゲート電極２３１になり、ＰＭＯＳチャネル領
域１４上にゲート絶縁膜１５を介して形成されているゲ
ート電極配線２３が第２トランジスタのゲート電極２３
２になる。このようにして、ＮＭＯＳチャネル領域１３
にＮＭＯＳからなる第１トランジスタ１が形成され、Ｐ
ＭＯＳチャネル領域１４にＰＭＯＳからなる第２トラン
ジスタ２が形成される。
【００３３】その後、図示はしないが、層間絶縁膜の形
成、コンタクトホールの形成、アルミニウム等の配線材
料によるゲート、ソース・ドレイン等の配線を行い、Ｃ
ＭＯＳ回路を構成する。
成、コンタクトホールの形成、アルミニウム等の配線材
料によるゲート、ソース・ドレイン等の配線を行い、Ｃ
ＭＯＳ回路を構成する。
【００３４】上記半導体装置の第１の製造方法では、第
２ポリシリコン膜１９にＮ型，Ｐ型の不純物をドーピン
グした後、アニーリングを行い、その後金属を含む導電
膜２０を形成することから、従来の技術のようなアニー
リングによる上記金属を含む導電膜を通した不純物の相
互拡散は抑制される。そのため、第１，第２トランジス
タ１，２のＶth変動が抑制される。
２ポリシリコン膜１９にＮ型，Ｐ型の不純物をドーピン
グした後、アニーリングを行い、その後金属を含む導電
膜２０を形成することから、従来の技術のようなアニー
リングによる上記金属を含む導電膜を通した不純物の相
互拡散は抑制される。そのため、第１，第２トランジス
タ１，２のＶth変動が抑制される。
【００３５】また、Ｎ型の不純物をドーピングしたコン
タクト部２３３下の半導体基板１１にはＮ型の拡散層と
なる埋め込みコンタクト層２８が形成されることから、
またＰ型の不純物をドーピングしたコンタクト部２３４
下の半導体基板１１にはＰ型の拡散層となる埋め込みコ
ンタクト層２９が形成されることから、第２ポリシリコ
ン膜１９の導電型と埋め込みコンタクト層２８，２９の
各導電型が同一になるので、その境界部分にＰＮ接合は
形成されない。そのため、コンタクト抵抗の増加が抑制
される。
タクト部２３３下の半導体基板１１にはＮ型の拡散層と
なる埋め込みコンタクト層２８が形成されることから、
またＰ型の不純物をドーピングしたコンタクト部２３４
下の半導体基板１１にはＰ型の拡散層となる埋め込みコ
ンタクト層２９が形成されることから、第２ポリシリコ
ン膜１９の導電型と埋め込みコンタクト層２８，２９の
各導電型が同一になるので、その境界部分にＰＮ接合は
形成されない。そのため、コンタクト抵抗の増加が抑制
される。
【００３６】また第２ポリシリコン膜１９にＰ型の不純
物（ホウ素イオン）をイオン注入する際、ホウ素イオン
の投影飛程が第２ポリシリコン膜１９よりも深い位置に
達するように、例えば第２ポリシリコン膜１９と半導体
基板１１との界面近傍がイオン注入のピーク濃度となる
ように、ホウ素イオンをイオン注入することから、半導
体基板１１とのコンタクト部分の不純物濃度が高くなる
ので、コンタクト抵抗が低減される。また、第２ポリシ
リコン膜１９の表面濃度を低下させることが可能になる
ので、不純物の相互拡散が抑制される。また、Ｐ型の不
純物はトランジスタのゲート電極が形成される領域には
イオン注入されないため、ゲート酸化膜を突き抜けるこ
とによるＶth変動やゲート酸化膜の劣化を生じることが
ない。
物（ホウ素イオン）をイオン注入する際、ホウ素イオン
の投影飛程が第２ポリシリコン膜１９よりも深い位置に
達するように、例えば第２ポリシリコン膜１９と半導体
基板１１との界面近傍がイオン注入のピーク濃度となる
ように、ホウ素イオンをイオン注入することから、半導
体基板１１とのコンタクト部分の不純物濃度が高くなる
ので、コンタクト抵抗が低減される。また、第２ポリシ
リコン膜１９の表面濃度を低下させることが可能になる
ので、不純物の相互拡散が抑制される。また、Ｐ型の不
純物はトランジスタのゲート電極が形成される領域には
イオン注入されないため、ゲート酸化膜を突き抜けるこ
とによるＶth変動やゲート酸化膜の劣化を生じることが
ない。
【００３７】さらに、結晶粒径を大粒径化したポリシリ
コン膜で第２ポリシリコン膜１９を形成したものでは、
ポリシリコンの結晶粒界拡散が抑制され、さらに不純物
の相互拡散も抑制される。
コン膜で第２ポリシリコン膜１９を形成したものでは、
ポリシリコンの結晶粒界拡散が抑制され、さらに不純物
の相互拡散も抑制される。
【００３８】次に、本発明の第２の製造方法に係わる実
施形態の一例を第２実施形態として、図３および図４の
製造工程図によって説明する。
施形態の一例を第２実施形態として、図３および図４の
製造工程図によって説明する。
【００３９】前記図１の（１）〜（２）によって説明し
たのと同様の工程によって、図３の（１）に示すよう
に、半導体基板（例えばシリコン基板）１１にフィール
ド酸化膜１２を形成する。次にイオン注入法によって、
第１トランジスタの形成領域となるＮＭＯＳチャネル領
域１３および第２トランジスタの形成領域となるＰＭＯ
Ｓチャネル領域１４をそれぞれに形成する。さらに半導
体基板１１上にゲート絶縁膜１５を形成した後、第１シ
リコン膜（以下、第１ポリシリコン膜という）１６を、
例えば５０ｎｍ〜１００ｎｍの厚さのポリシリコン膜で
形成する。次いで第１ポリシリコン膜１６およびゲート
絶縁膜１５をエッチングして埋め込みコンタクト層を形
成する領域上に開口部１７，１８を形成する。ここまで
の工程は、上記第１実施形態で説明した工程と同様であ
る。
たのと同様の工程によって、図３の（１）に示すよう
に、半導体基板（例えばシリコン基板）１１にフィール
ド酸化膜１２を形成する。次にイオン注入法によって、
第１トランジスタの形成領域となるＮＭＯＳチャネル領
域１３および第２トランジスタの形成領域となるＰＭＯ
Ｓチャネル領域１４をそれぞれに形成する。さらに半導
体基板１１上にゲート絶縁膜１５を形成した後、第１シ
リコン膜（以下、第１ポリシリコン膜という）１６を、
例えば５０ｎｍ〜１００ｎｍの厚さのポリシリコン膜で
形成する。次いで第１ポリシリコン膜１６およびゲート
絶縁膜１５をエッチングして埋め込みコンタクト層を形
成する領域上に開口部１７，１８を形成する。ここまで
の工程は、上記第１実施形態で説明した工程と同様であ
る。
【００４０】次に図３の（２）に示すように、ＬＰ−Ｃ
ＶＤ法によって、上記開口部１７，１８の内部および上
記第１ポリシリコン膜１６上に第２シリコン膜としてア
モルファスシリコン膜３１を、例えば５０ｎｍ〜１００
ｎｍの厚さに堆積する。このときの成膜条件は、一例と
して、原料ガスにモノシラン（ＳｉＨ4 ）を用い、堆積
温度を５５０℃〜５８０℃の範囲内に設定した。この条
件は一例であって、アモルファスシリコンを成膜するこ
とができる条件であれば他の条件を用いてもよい。
ＶＤ法によって、上記開口部１７，１８の内部および上
記第１ポリシリコン膜１６上に第２シリコン膜としてア
モルファスシリコン膜３１を、例えば５０ｎｍ〜１００
ｎｍの厚さに堆積する。このときの成膜条件は、一例と
して、原料ガスにモノシラン（ＳｉＨ4 ）を用い、堆積
温度を５５０℃〜５８０℃の範囲内に設定した。この条
件は一例であって、アモルファスシリコンを成膜するこ
とができる条件であれば他の条件を用いてもよい。
【００４１】その後、レジストを塗布してレジスト膜を
形成した後、リソグラフィー技術によってそのレジスト
膜をパターニングして、第１，第２トランジスタの各ゲ
ート電極を形成する領域上方および第１トランジスタの
形成領域における開口部１７上方が開口されたレジスト
マスク（図示省略）を形成する。このレジストマスクを
用いてイオン注入を行い、アモルファスシリコン膜３１
に第１導電型であるＮ型の不純物をドーピングする（以
下、第１導電型をＮ型とする）。このドーピングでは、
一例として、Ｎ型の不純物としてリンイオンを用い、打
ち込みエネルギーを１０ｋｅＶ、ドーズ量を５×１０15
個／ｃｍ2 に設定する。この条件は一例であって、アモ
ルファスシリコンの膜厚等によってイオン注入条件は適
宜変更される。その結果、Ｎ+ 型ゲート電極を形成する
領域およびＮ+ 型の埋め込みコンタクト層を形成する領
域上のアモルファスシリコン膜３１がＮ型になる。尚、
上記イオン注入条件は一例であって、ポリシリコンの膜
厚等によってイオン注入条件は適宜選択される。
形成した後、リソグラフィー技術によってそのレジスト
膜をパターニングして、第１，第２トランジスタの各ゲ
ート電極を形成する領域上方および第１トランジスタの
形成領域における開口部１７上方が開口されたレジスト
マスク（図示省略）を形成する。このレジストマスクを
用いてイオン注入を行い、アモルファスシリコン膜３１
に第１導電型であるＮ型の不純物をドーピングする（以
下、第１導電型をＮ型とする）。このドーピングでは、
一例として、Ｎ型の不純物としてリンイオンを用い、打
ち込みエネルギーを１０ｋｅＶ、ドーズ量を５×１０15
個／ｃｍ2 に設定する。この条件は一例であって、アモ
ルファスシリコンの膜厚等によってイオン注入条件は適
宜変更される。その結果、Ｎ+ 型ゲート電極を形成する
領域およびＮ+ 型の埋め込みコンタクト層を形成する領
域上のアモルファスシリコン膜３１がＮ型になる。尚、
上記イオン注入条件は一例であって、ポリシリコンの膜
厚等によってイオン注入条件は適宜選択される。
【００４２】その後、上記レジストマスクを除去した
後、６００℃〜７００℃の窒素（Ｎ2）雰囲気中で１時
間〜１０時間のアニーリングを行って、上記アモルファ
スシリコンを固相成長によって大粒径ポリシリコン化し
て、第２ポリシリコン膜１９を形成する。続いてアニー
リングを行って、第１，第２ポリシリコン膜１６，１９
中に、ドーピングした各不純物を拡散する。上記アニー
リングを例えばファーネスアニーリングで行う場合に
は、例えば、アニーリング温度を７００℃〜１１５０
℃、好ましくは８００℃程度、アニーリング時間を１０
分程度に設定する。または急速加熱アニーリング〔ＲＴ
Ａ（Rapid Thermal Annealing ）〕を用いてもよい。
後、６００℃〜７００℃の窒素（Ｎ2）雰囲気中で１時
間〜１０時間のアニーリングを行って、上記アモルファ
スシリコンを固相成長によって大粒径ポリシリコン化し
て、第２ポリシリコン膜１９を形成する。続いてアニー
リングを行って、第１，第２ポリシリコン膜１６，１９
中に、ドーピングした各不純物を拡散する。上記アニー
リングを例えばファーネスアニーリングで行う場合に
は、例えば、アニーリング温度を７００℃〜１１５０
℃、好ましくは８００℃程度、アニーリング時間を１０
分程度に設定する。または急速加熱アニーリング〔ＲＴ
Ａ（Rapid Thermal Annealing ）〕を用いてもよい。
【００４３】図３の（３）に示すように、再び、レジス
トを塗布してレジスト膜を形成した後、リソグラフィー
技術によってレジスト膜をパターニングして、第２トラ
ンジスタの形成領域における開口部１８上方が開口され
たレジストマスク（図示省略）を形成する。このレジス
トマスクを用いて埋め込みコンタクト層を形成する領域
上の第２ポリシリコン膜１９に第２導電型であるＰ型の
不純物をドーピングする（以下、第２導電型をＰ型とす
る）。このドーピングは、例えばホウ素イオン（Ｂ+ ）
をイオン注入することにより行う。その際、イオン注入
されるホウ素イオンが第２ポリシリコン膜１９よりも深
い位置にまで到達するように、例えば半導体基板１１と
第２ポリシリコン膜１９との界面近傍にイオン注入のピ
ーク濃度が位置するように条件を設定する。そのイオン
注入条件を、一例として、打ち込みエネルギーを２０ｋ
ｅＶ、ドーズ量を５×１０15個／ｃｍ2 に設定した。こ
の条件は一例であって、ポリシリコンの膜厚等によって
イオン注入条件は適宜選択される。
トを塗布してレジスト膜を形成した後、リソグラフィー
技術によってレジスト膜をパターニングして、第２トラ
ンジスタの形成領域における開口部１８上方が開口され
たレジストマスク（図示省略）を形成する。このレジス
トマスクを用いて埋め込みコンタクト層を形成する領域
上の第２ポリシリコン膜１９に第２導電型であるＰ型の
不純物をドーピングする（以下、第２導電型をＰ型とす
る）。このドーピングは、例えばホウ素イオン（Ｂ+ ）
をイオン注入することにより行う。その際、イオン注入
されるホウ素イオンが第２ポリシリコン膜１９よりも深
い位置にまで到達するように、例えば半導体基板１１と
第２ポリシリコン膜１９との界面近傍にイオン注入のピ
ーク濃度が位置するように条件を設定する。そのイオン
注入条件を、一例として、打ち込みエネルギーを２０ｋ
ｅＶ、ドーズ量を５×１０15個／ｃｍ2 に設定した。こ
の条件は一例であって、ポリシリコンの膜厚等によって
イオン注入条件は適宜選択される。
【００４４】図３の（４）に示すように、第２ポリシリ
コン膜１９上に金属を含む導電膜２１を形成する。上記
金属を含む導電膜２１は、一例として、タングステンシ
リサイド膜，コバルトシリサイド膜，ニッケルシリサイ
ド膜等の金属シリサイド膜、チタン膜，タングステン
膜，チタンタングステン膜等の金属膜、または酸窒化チ
タン（ＴｉＯＮ）膜，窒化チタン（ＴｉＮ）膜等の金属
化合物膜で形成する。タングステンシリサイド膜で形成
する場合には、一例として、ＬＰ−ＣＶＤ法〔例えば、
原料ガスに六フッ化タングステン（ＷＦ6 ）とモノシラ
ン（ＳｉＨ4 ）とを用い、堆積温度を３８０℃に設定す
る〕を用いて、例えば５０ｎｍ〜１００ｎｍの厚さに形
成する。
コン膜１９上に金属を含む導電膜２１を形成する。上記
金属を含む導電膜２１は、一例として、タングステンシ
リサイド膜，コバルトシリサイド膜，ニッケルシリサイ
ド膜等の金属シリサイド膜、チタン膜，タングステン
膜，チタンタングステン膜等の金属膜、または酸窒化チ
タン（ＴｉＯＮ）膜，窒化チタン（ＴｉＮ）膜等の金属
化合物膜で形成する。タングステンシリサイド膜で形成
する場合には、一例として、ＬＰ−ＣＶＤ法〔例えば、
原料ガスに六フッ化タングステン（ＷＦ6 ）とモノシラ
ン（ＳｉＨ4 ）とを用い、堆積温度を３８０℃に設定す
る〕を用いて、例えば５０ｎｍ〜１００ｎｍの厚さに形
成する。
【００４５】その後、前記図２の（１）〜（３）によっ
て説明したのと同様の工程を行って、図４に示すよう
に、第１トランジスタ１と第２トランジスタ２とを形成
する。したがって、Ｎ型の不純物をドーピングして形成
したコンタクト部２３３下の半導体基板１１にはＮ型の
拡散層となる埋め込みコンタクト層２８が形成される。
この埋め込みコンタクト層２８はソース・ドレイン２６
に接続される。またＰ型の不純物をドーピングして形成
したコンタクト部２３４下の半導体基板１１にはＰ型の
拡散層となる埋め込みコンタクト層２９が形成される。
この埋め込みコンタクト層２９はソース・ドレイン２７
に接続される。そしてＮＭＯＳチャネル領域１３上にゲ
ート絶縁膜１５を介して形成されているゲート電極配線
２３が第１トランジスタのゲート電極２３１になり、Ｐ
ＭＯＳチャネル領域１４上にゲート絶縁膜１５を介して
形成されているゲート電極配線２３が第２トランジスタ
のゲート電極２３２になる。さらに、図示はしないが、
層間絶縁膜の形成、コンタクトホールの形成、アルミニ
ウム等の配線材料によるゲート、ソース・ドレイン等の
配線を行い、ＣＭＯＳ回路を構成する。
て説明したのと同様の工程を行って、図４に示すよう
に、第１トランジスタ１と第２トランジスタ２とを形成
する。したがって、Ｎ型の不純物をドーピングして形成
したコンタクト部２３３下の半導体基板１１にはＮ型の
拡散層となる埋め込みコンタクト層２８が形成される。
この埋め込みコンタクト層２８はソース・ドレイン２６
に接続される。またＰ型の不純物をドーピングして形成
したコンタクト部２３４下の半導体基板１１にはＰ型の
拡散層となる埋め込みコンタクト層２９が形成される。
この埋め込みコンタクト層２９はソース・ドレイン２７
に接続される。そしてＮＭＯＳチャネル領域１３上にゲ
ート絶縁膜１５を介して形成されているゲート電極配線
２３が第１トランジスタのゲート電極２３１になり、Ｐ
ＭＯＳチャネル領域１４上にゲート絶縁膜１５を介して
形成されているゲート電極配線２３が第２トランジスタ
のゲート電極２３２になる。さらに、図示はしないが、
層間絶縁膜の形成、コンタクトホールの形成、アルミニ
ウム等の配線材料によるゲート、ソース・ドレイン等の
配線を行い、ＣＭＯＳ回路を構成する。
【００４６】上記半導体装置の第２の製造方法では、上
記半導体装置の第１の製造方法と同様に、第２ポリシリ
コン膜１９にＮ型不純物をドーピングした後、アニーリ
ングを行い、その後第２ポリシリコン膜１９にＰ型不純
物をドーピングした後、金属を含む導電膜２０を形成す
ることから、従来の技術のようなアニーリングによる上
記金属を含む導電膜を通した不純物の相互拡散は抑制さ
れる。そのため、第１，第２トランジスタ１，２のＶth
変動が抑制される。また上記説明したようにアニーリン
グ後にＰ型不純物をイオン注入していることから、ゲー
ト電極配線２３を形成するためにエッチングを行う際に
は上記Ｐ型の不純物は活性化されていない。したがっ
て、導電型の異なるポリシリコン間のエッチングレート
の差に起因するエッチング不良（エッチング残査や基板
掘れ）の問題が解決される。
記半導体装置の第１の製造方法と同様に、第２ポリシリ
コン膜１９にＮ型不純物をドーピングした後、アニーリ
ングを行い、その後第２ポリシリコン膜１９にＰ型不純
物をドーピングした後、金属を含む導電膜２０を形成す
ることから、従来の技術のようなアニーリングによる上
記金属を含む導電膜を通した不純物の相互拡散は抑制さ
れる。そのため、第１，第２トランジスタ１，２のＶth
変動が抑制される。また上記説明したようにアニーリン
グ後にＰ型不純物をイオン注入していることから、ゲー
ト電極配線２３を形成するためにエッチングを行う際に
は上記Ｐ型の不純物は活性化されていない。したがっ
て、導電型の異なるポリシリコン間のエッチングレート
の差に起因するエッチング不良（エッチング残査や基板
掘れ）の問題が解決される。
【００４７】また、Ｎ型の不純物をドーピングした部分
の開口部１７下の半導体基板１１にはＮ型の拡散層とな
る埋め込みコンタクト層２８が形成されることから、ま
たＰ型の不純物をドーピングした部分の開口部１８下の
半導体基板１１にはＰ型の拡散層となる埋め込みコンタ
クト層２９が形成されることから、第２ポリシリコン膜
１９の導電型と埋め込みコンタクト層２８，２９の各導
電型が同一になるので、コンタクト部にＰＮ接合は形成
されない。そのため、コンタクト抵抗の増加が抑制され
る。
の開口部１７下の半導体基板１１にはＮ型の拡散層とな
る埋め込みコンタクト層２８が形成されることから、ま
たＰ型の不純物をドーピングした部分の開口部１８下の
半導体基板１１にはＰ型の拡散層となる埋め込みコンタ
クト層２９が形成されることから、第２ポリシリコン膜
１９の導電型と埋め込みコンタクト層２８，２９の各導
電型が同一になるので、コンタクト部にＰＮ接合は形成
されない。そのため、コンタクト抵抗の増加が抑制され
る。
【００４８】また第２ポリシリコン膜１９にＰ型の不純
物（ホウ素イオン）をイオン注入する際、ホウ素イオン
の投影飛程が第２ポリシリコン膜１９よりも深い位置に
達するように、例えば第２ポリシリコン膜１９と半導体
基板１１との界面近傍がイオン注入のピーク濃度となる
ように、ホウ素イオンをイオン注入することから、半導
体基板１１とのコンタクト部分の不純物濃度が高くなる
ので、コンタクト抵抗が低減される。また、第２ポリシ
リコン膜１９の表面濃度を低下させることが可能になる
ので、不純物の相互拡散が抑制される。また、Ｐ型の不
純物はトランジスタのゲート電極が形成される領域には
イオン注入されないため、ゲート酸化膜を突き抜けるこ
とによるＶth変動やゲート酸化膜の劣化を生じることが
ない。
物（ホウ素イオン）をイオン注入する際、ホウ素イオン
の投影飛程が第２ポリシリコン膜１９よりも深い位置に
達するように、例えば第２ポリシリコン膜１９と半導体
基板１１との界面近傍がイオン注入のピーク濃度となる
ように、ホウ素イオンをイオン注入することから、半導
体基板１１とのコンタクト部分の不純物濃度が高くなる
ので、コンタクト抵抗が低減される。また、第２ポリシ
リコン膜１９の表面濃度を低下させることが可能になる
ので、不純物の相互拡散が抑制される。また、Ｐ型の不
純物はトランジスタのゲート電極が形成される領域には
イオン注入されないため、ゲート酸化膜を突き抜けるこ
とによるＶth変動やゲート酸化膜の劣化を生じることが
ない。
【００４９】さらに、第２ポリシリコン膜１９を大粒径
化したポリシリコン膜で形成することから、ポリシリコ
ンの結晶粒界拡散が抑制され、さらに不純物の相互拡散
も抑制される。
化したポリシリコン膜で形成することから、ポリシリコ
ンの結晶粒界拡散が抑制され、さらに不純物の相互拡散
も抑制される。
【００５０】次に、本発明の第３の製造方法に係わる実
施形態の一例を第３実施形態として、図５および図６の
製造工程図によって説明する。
施形態の一例を第３実施形態として、図５および図６の
製造工程図によって説明する。
【００５１】前記図１の（１）〜（２）によって説明し
たのと同様の工程によって、図５の（１）に示すよう
に、半導体基板（例えばシリコン基板）１１にフィール
ド酸化膜１２を形成する。次にイオン注入法によって、
第１トランジスタの形成領域となるＮＭＯＳチャネル領
域１３および第２トランジスタの形成領域となるＰＭＯ
Ｓチャネル領域１４をそれぞれに形成する。さらに半導
体基板１１上にゲート絶縁膜１５を形成した後、第１ポ
リシリコン膜１６を、例えば５０ｎｍ〜１００ｎｍの厚
さに形成する。次いで第１ポリシリコン膜１６およびゲ
ート絶縁膜１５をエッチングして埋め込みコンタクト層
を形成する領域上に開口部１７，１８を形成する。ここ
までの工程は、上記第１実施形態の工程と同様である。
たのと同様の工程によって、図５の（１）に示すよう
に、半導体基板（例えばシリコン基板）１１にフィール
ド酸化膜１２を形成する。次にイオン注入法によって、
第１トランジスタの形成領域となるＮＭＯＳチャネル領
域１３および第２トランジスタの形成領域となるＰＭＯ
Ｓチャネル領域１４をそれぞれに形成する。さらに半導
体基板１１上にゲート絶縁膜１５を形成した後、第１ポ
リシリコン膜１６を、例えば５０ｎｍ〜１００ｎｍの厚
さに形成する。次いで第１ポリシリコン膜１６およびゲ
ート絶縁膜１５をエッチングして埋め込みコンタクト層
を形成する領域上に開口部１７，１８を形成する。ここ
までの工程は、上記第１実施形態の工程と同様である。
【００５２】次に、前記図３の（２）によって説明した
のと同様にして、図５の（２）に示すように、上記開口
部１７，１８の内部および上記第１ポリシリコン膜１６
上に第２シリコン膜としてアモルファスシリコン膜３１
を、例えば５０ｎｍ〜１００ｎｍの厚さに堆積する。そ
の後、第１，第２トランジスタの各ゲート電極を形成す
る領域上方および第１トランジスタの形成領域における
開口部１７上方が開口されたレジストマスク（図示省
略）を形成し、そのレジストマスクを用いてイオン注入
を行い、アモルファスシリコン膜３１に第１導電型であ
るＮ型の不純物をドーピングする（以下、第１導電型を
Ｎ型とする）。このドーピングでは、一例として、Ｎ型
の不純物としてリンイオンを用い、打ち込みエネルギー
を１０ｋｅＶ、ドーズ量を５×１０15個／ｃｍ2 に設定
する。その結果、Ｎ+ 型ゲート電極を形成する領域およ
びＮ+ 型の埋め込みコンタクト層を形成する領域上のア
モルファスシリコン膜３１がＮ型になる。なお、上記イ
オン注入条件は一例であって、アモルファスシリコンの
膜厚等によってイオン注入条件は適宜変更される。
のと同様にして、図５の（２）に示すように、上記開口
部１７，１８の内部および上記第１ポリシリコン膜１６
上に第２シリコン膜としてアモルファスシリコン膜３１
を、例えば５０ｎｍ〜１００ｎｍの厚さに堆積する。そ
の後、第１，第２トランジスタの各ゲート電極を形成す
る領域上方および第１トランジスタの形成領域における
開口部１７上方が開口されたレジストマスク（図示省
略）を形成し、そのレジストマスクを用いてイオン注入
を行い、アモルファスシリコン膜３１に第１導電型であ
るＮ型の不純物をドーピングする（以下、第１導電型を
Ｎ型とする）。このドーピングでは、一例として、Ｎ型
の不純物としてリンイオンを用い、打ち込みエネルギー
を１０ｋｅＶ、ドーズ量を５×１０15個／ｃｍ2 に設定
する。その結果、Ｎ+ 型ゲート電極を形成する領域およ
びＮ+ 型の埋め込みコンタクト層を形成する領域上のア
モルファスシリコン膜３１がＮ型になる。なお、上記イ
オン注入条件は一例であって、アモルファスシリコンの
膜厚等によってイオン注入条件は適宜変更される。
【００５３】その後、上記レジストマスクを除去した
後、６００℃〜７００℃の窒素（Ｎ2）雰囲気中で１時
間〜１０時間のアニーリングを行って、上記アモルファ
スシリコンを固相成長によって大粒径ポリシリコン化し
て、第２ポリシリコン膜１９を形成する。続いてアニー
リングを行って、第１，第２ポリシリコン膜１６，１９
中に、ドーピングした各不純物を拡散する。上記アニー
リングを例えばファーネスアニーリングで行う場合に
は、例えば、アニーリング温度を７００℃〜１１５０℃
程度、好ましくは８００℃程度、アニーリング時間を１
０分程度に設定する。または急速加熱アニーリング〔Ｒ
ＴＡ（Rapid Thermal Annealing ）〕を用いてもよい。
後、６００℃〜７００℃の窒素（Ｎ2）雰囲気中で１時
間〜１０時間のアニーリングを行って、上記アモルファ
スシリコンを固相成長によって大粒径ポリシリコン化し
て、第２ポリシリコン膜１９を形成する。続いてアニー
リングを行って、第１，第２ポリシリコン膜１６，１９
中に、ドーピングした各不純物を拡散する。上記アニー
リングを例えばファーネスアニーリングで行う場合に
は、例えば、アニーリング温度を７００℃〜１１５０℃
程度、好ましくは８００℃程度、アニーリング時間を１
０分程度に設定する。または急速加熱アニーリング〔Ｒ
ＴＡ（Rapid Thermal Annealing ）〕を用いてもよい。
【００５４】次いで前記図３の（４）によって説明した
のと同様にして、図５の（３）に示すように、第２ポリ
シリコン膜１９上に金属を含む導電膜２１を形成する。
上記金属を含む導電膜２１は、一例として、タングステ
ンシリサイド膜，コバルトシリサイド膜，ニッケルシリ
サイド膜等の金属シリサイド膜、チタン膜，タングステ
ン膜，チタンタングステン膜等の金属膜、または酸窒化
チタン（ＴｉＯＮ）膜，窒化チタン（ＴｉＮ）膜等の金
属化合物膜で形成する。タングステンシリサイド膜で形
成する場合には、一例として、ＬＰ−ＣＶＤ法〔例え
ば、原料ガスに六フッ化タングステン（ＷＦ6 ）とモノ
シラン（ＳｉＨ4 ）とを用い、堆積温度を３８０℃に設
定する〕を用いて、例えば５０ｎｍ〜１００ｎｍの厚さ
に形成する。
のと同様にして、図５の（３）に示すように、第２ポリ
シリコン膜１９上に金属を含む導電膜２１を形成する。
上記金属を含む導電膜２１は、一例として、タングステ
ンシリサイド膜，コバルトシリサイド膜，ニッケルシリ
サイド膜等の金属シリサイド膜、チタン膜，タングステ
ン膜，チタンタングステン膜等の金属膜、または酸窒化
チタン（ＴｉＯＮ）膜，窒化チタン（ＴｉＮ）膜等の金
属化合物膜で形成する。タングステンシリサイド膜で形
成する場合には、一例として、ＬＰ−ＣＶＤ法〔例え
ば、原料ガスに六フッ化タングステン（ＷＦ6 ）とモノ
シラン（ＳｉＨ4 ）とを用い、堆積温度を３８０℃に設
定する〕を用いて、例えば５０ｎｍ〜１００ｎｍの厚さ
に形成する。
【００５５】次に前記図３の（３）によって説明したの
と同様にして、図５の（４）に示すように、再び、レジ
ストを塗布してレジスト膜を形成した後、リソグラフィ
ー技術によってレジスト膜をパターニングして、第２ト
ランジスタの形成領域における開口部１８上方が開口さ
れたレジストマスク（図示省略）を形成する。このレジ
ストマスクを用いて埋め込みコンタクト層を形成する領
域上の第２ポリシリコン膜１９に第２導電型であるＰ型
の不純物をドーピングする（以下、第２導電型をＰ型と
する）。このドーピングは、例えばホウ素イオン
（Ｂ+ ）をイオン注入することにより行う。その際、イ
オン注入されるホウ素イオンが第２ポリシリコン膜１９
よりも深い位置にまで到達するように、例えばＰＭＯＳ
チャネル領域１４の半導体基板１１と第２ポリシリコン
膜１９との界面近傍にイオン注入のピーク濃度が位置す
るように条件を設定する。そのイオン注入条件を、一例
として、打ち込みエネルギーを２０ｋｅＶ、ドーズ量を
５×１０15個／ｃｍ2 に設定した。この条件は一例であ
って、ポリシリコンの膜厚等によってイオン注入条件は
適宜選択される。
と同様にして、図５の（４）に示すように、再び、レジ
ストを塗布してレジスト膜を形成した後、リソグラフィ
ー技術によってレジスト膜をパターニングして、第２ト
ランジスタの形成領域における開口部１８上方が開口さ
れたレジストマスク（図示省略）を形成する。このレジ
ストマスクを用いて埋め込みコンタクト層を形成する領
域上の第２ポリシリコン膜１９に第２導電型であるＰ型
の不純物をドーピングする（以下、第２導電型をＰ型と
する）。このドーピングは、例えばホウ素イオン
（Ｂ+ ）をイオン注入することにより行う。その際、イ
オン注入されるホウ素イオンが第２ポリシリコン膜１９
よりも深い位置にまで到達するように、例えばＰＭＯＳ
チャネル領域１４の半導体基板１１と第２ポリシリコン
膜１９との界面近傍にイオン注入のピーク濃度が位置す
るように条件を設定する。そのイオン注入条件を、一例
として、打ち込みエネルギーを２０ｋｅＶ、ドーズ量を
５×１０15個／ｃｍ2 に設定した。この条件は一例であ
って、ポリシリコンの膜厚等によってイオン注入条件は
適宜選択される。
【００５６】その後、前記図２の（１）〜（３）によっ
て説明したのと同様の工程を行って、図４に示すよう
に、第１トランジスタ１と第２トランジスタ２とを形成
する。したがって、Ｎ型の不純物をドーピングして形成
したコンタクト部２３３下の半導体基板１１にはＮ型の
拡散層となる埋め込みコンタクト層２８が形成される。
この埋め込みコンタクト層２８はソース・ドレイン２６
に接続される。またＰ型の不純物をドーピングして形成
したコンタクト部２３４下の半導体基板１１にはＰ型の
拡散層となる埋め込みコンタクト層２９が形成される。
この埋め込みコンタクト層２９はソース・ドレイン２７
に接続される。そしてＮＭＯＳチャネル領域１３上にゲ
ート絶縁膜１５を介して形成されているゲート電極配線
２３が第１トランジスタのゲート電極２３１になり、Ｐ
ＭＯＳチャネル領域１４上にゲート絶縁膜１５を介して
形成されているゲート電極配線２３が第２トランジスタ
のゲート電極２３２になる。さらに、図示はしないが、
層間絶縁膜の形成、コンタクトホールの形成、アルミニ
ウム等の配線材料によるゲート、ソース・ドレイン等の
配線を行い、ＣＭＯＳ回路を構成する。
て説明したのと同様の工程を行って、図４に示すよう
に、第１トランジスタ１と第２トランジスタ２とを形成
する。したがって、Ｎ型の不純物をドーピングして形成
したコンタクト部２３３下の半導体基板１１にはＮ型の
拡散層となる埋め込みコンタクト層２８が形成される。
この埋め込みコンタクト層２８はソース・ドレイン２６
に接続される。またＰ型の不純物をドーピングして形成
したコンタクト部２３４下の半導体基板１１にはＰ型の
拡散層となる埋め込みコンタクト層２９が形成される。
この埋め込みコンタクト層２９はソース・ドレイン２７
に接続される。そしてＮＭＯＳチャネル領域１３上にゲ
ート絶縁膜１５を介して形成されているゲート電極配線
２３が第１トランジスタのゲート電極２３１になり、Ｐ
ＭＯＳチャネル領域１４上にゲート絶縁膜１５を介して
形成されているゲート電極配線２３が第２トランジスタ
のゲート電極２３２になる。さらに、図示はしないが、
層間絶縁膜の形成、コンタクトホールの形成、アルミニ
ウム等の配線材料によるゲート、ソース・ドレイン等の
配線を行い、ＣＭＯＳ回路を構成する。
【００５７】上記半導体装置の第３の製造方法では、第
２ポリシリコン膜１９にＮ型不純物をドーピングした
後、アニーリングを行い、その後金属を含む導電膜２０
を形成することから、従来の技術のようなアニーリング
による上記金属を含む導電膜を通した不純物の相互拡散
は抑制される。そのため、第１，第２トランジスタ１，
２のＶth変動が抑制される。また、アモルファスシリコ
ン膜３１を６００℃〜７００℃のアニーリングによって
固相成長して第２ポリシリコン膜１９を形成しているの
で、不純物の相互拡散はさらに抑制される。また上記説
明したようにアニーリング後に金属を含む導電膜２０を
形成してから第２ポリシリコン膜１９にＰ型不純物をイ
オン注入していることから、ゲート電極配線２３を形成
するためにエッチングを行う際には上記Ｐ型の不純物は
活性化されていない。したがって、導電型の異なるポリ
シリコン間のエッチングレートの差に起因するエッチン
グ不良（エッチング残査や基板掘れ）の問題が解決され
る。
２ポリシリコン膜１９にＮ型不純物をドーピングした
後、アニーリングを行い、その後金属を含む導電膜２０
を形成することから、従来の技術のようなアニーリング
による上記金属を含む導電膜を通した不純物の相互拡散
は抑制される。そのため、第１，第２トランジスタ１，
２のＶth変動が抑制される。また、アモルファスシリコ
ン膜３１を６００℃〜７００℃のアニーリングによって
固相成長して第２ポリシリコン膜１９を形成しているの
で、不純物の相互拡散はさらに抑制される。また上記説
明したようにアニーリング後に金属を含む導電膜２０を
形成してから第２ポリシリコン膜１９にＰ型不純物をイ
オン注入していることから、ゲート電極配線２３を形成
するためにエッチングを行う際には上記Ｐ型の不純物は
活性化されていない。したがって、導電型の異なるポリ
シリコン間のエッチングレートの差に起因するエッチン
グ不良（エッチング残査や基板掘れ）の問題が解決され
る。
【００５８】また、また前記第２の製造方法の作用と同
様に、Ｎ型の不純物をドーピングした部分の開口部１７
下の半導体基板１１にはＮ型の拡散層となる埋め込みコ
ンタクト層２８が形成されることから、またＰ型の不純
物をドーピングした部分の開口部１８下の半導体基板１
１にはＰ型の拡散層となる埋め込みコンタクト層２９が
形成されることから、第２ポリシリコン膜１９の導電型
と埋め込みコンタクト層２８，２９の各導電型が同一に
なるので、コンタクト部にＰＮ接合は形成されない。そ
のため、コンタクト抵抗の増加が抑制される。
様に、Ｎ型の不純物をドーピングした部分の開口部１７
下の半導体基板１１にはＮ型の拡散層となる埋め込みコ
ンタクト層２８が形成されることから、またＰ型の不純
物をドーピングした部分の開口部１８下の半導体基板１
１にはＰ型の拡散層となる埋め込みコンタクト層２９が
形成されることから、第２ポリシリコン膜１９の導電型
と埋め込みコンタクト層２８，２９の各導電型が同一に
なるので、コンタクト部にＰＮ接合は形成されない。そ
のため、コンタクト抵抗の増加が抑制される。
【００５９】また第２ポリシリコン膜１９にＰ型の不純
物（ホウ素イオン）をイオン注入する際、ホウ素イオン
の投影飛程が第２ポリシリコン膜１９よりも深い位置に
達するように、例えば第２ポリシリコン膜１９と半導体
基板１１との界面近傍がイオン注入のピーク濃度となる
ように、ホウ素イオンをイオン注入することから、半導
体基板１１とのコンタクト部分の不純物濃度が高くなる
ので、コンタクト抵抗が低減される。また、第２ポリシ
リコン膜１９の表面濃度を低下させることが可能になる
ので、不純物の相互拡散が抑制される。また、Ｐ型の不
純物はトランジスタのゲート電極が形成される領域には
イオン注入されないため、ゲート酸化膜を突き抜けるこ
とによるＶth変動やゲート酸化膜の劣化を生じることが
ない。
物（ホウ素イオン）をイオン注入する際、ホウ素イオン
の投影飛程が第２ポリシリコン膜１９よりも深い位置に
達するように、例えば第２ポリシリコン膜１９と半導体
基板１１との界面近傍がイオン注入のピーク濃度となる
ように、ホウ素イオンをイオン注入することから、半導
体基板１１とのコンタクト部分の不純物濃度が高くなる
ので、コンタクト抵抗が低減される。また、第２ポリシ
リコン膜１９の表面濃度を低下させることが可能になる
ので、不純物の相互拡散が抑制される。また、Ｐ型の不
純物はトランジスタのゲート電極が形成される領域には
イオン注入されないため、ゲート酸化膜を突き抜けるこ
とによるＶth変動やゲート酸化膜の劣化を生じることが
ない。
【００６０】さらに、第２ポリシリコン膜１９を大粒径
化したポリシリコン膜で形成することから、ポリシリコ
ンの結晶粒界拡散が抑制され、さらに不純物の相互拡散
も抑制される。
化したポリシリコン膜で形成することから、ポリシリコ
ンの結晶粒界拡散が抑制され、さらに不純物の相互拡散
も抑制される。
【００６１】なお、上記第１〜第３実施形態で説明した
各処理の数値条件は、一例である。したがって、各処理
を達成するのに最適な条件が選択されるならば、上記記
載した条件に限定されない。また、各実施形態では、第
１導電型の不純物をＮ型、第２導電型の不純物をＰ型と
したが、第１導電型の不純物をＰ型、第２導電型の不純
物をＮ型とすることも可能である。
各処理の数値条件は、一例である。したがって、各処理
を達成するのに最適な条件が選択されるならば、上記記
載した条件に限定されない。また、各実施形態では、第
１導電型の不純物をＮ型、第２導電型の不純物をＰ型と
したが、第１導電型の不純物をＰ型、第２導電型の不純
物をＮ型とすることも可能である。
【００６２】本発明の半導体装置に係わる実施形態の一
例を、図７の概略構成断面図によって説明する。図７で
は、前記図１〜図２によって説明したのと同様の構成部
品には同一符号を付す。
例を、図７の概略構成断面図によって説明する。図７で
は、前記図１〜図２によって説明したのと同様の構成部
品には同一符号を付す。
【００６３】図７に示すように、半導体基板（例えばシ
リコン基板）１１には第１トランジスタの形成領域と第
２トランジスタの形成領域とを分離するフィールド酸化
膜１２が形成されている。この第１トランジスタの形成
領域はＮＭＯＳチャネル領域１３で形成され、第２トラ
ンジスタの形成領域はＰＭＯＳチャネル領域１４で形成
されている。
リコン基板）１１には第１トランジスタの形成領域と第
２トランジスタの形成領域とを分離するフィールド酸化
膜１２が形成されている。この第１トランジスタの形成
領域はＮＭＯＳチャネル領域１３で形成され、第２トラ
ンジスタの形成領域はＰＭＯＳチャネル領域１４で形成
されている。
【００６４】さらに、半導体基板１１上の上記ＮＭＯＳ
チャネル領域１３から上記フィールド酸化膜１２上を通
りＰＭＯＳチャネル領域１４にかけて、ゲート絶縁膜１
５を介してゲート電極配線２３が形成されている。ただ
し、上記ゲート絶縁膜１５は、ＮＭＯＳチャネル領域１
３およびＰＭＯＳチャネル領域１４に形成されている。
上記ゲート電極配線２３は、第１ポリシリコン膜１６、
第２ポリシリコン膜１９および金属を含む導電膜２１と
からなる。
チャネル領域１３から上記フィールド酸化膜１２上を通
りＰＭＯＳチャネル領域１４にかけて、ゲート絶縁膜１
５を介してゲート電極配線２３が形成されている。ただ
し、上記ゲート絶縁膜１５は、ＮＭＯＳチャネル領域１
３およびＰＭＯＳチャネル領域１４に形成されている。
上記ゲート電極配線２３は、第１ポリシリコン膜１６、
第２ポリシリコン膜１９および金属を含む導電膜２１と
からなる。
【００６５】上記第１ポリシリコン膜１６にはＮＭＯＳ
チャネル領域１３およびＰＭＯＳチャネル領域１４の各
半導体基板１１に通じる開口部１７，１８が形成されて
いる。そして上記第２ポリシリコン膜１９は、その開口
部１７，１８より半導体基板１１に接続されている。な
お、上記第２ポリシリコン膜１９は、第１ポリシリコン
膜１６の結晶粒径よりも大きな粒径を有する結晶で形成
することが好ましい。上記金属を含む導電膜２１は、例
えばタングステンシリサイド膜で形成されている。この
金属を含む導電膜２１は、タングステンシリサイド膜の
他に、例えば、コバルトシリサイド膜，ニッケルシリサ
イド膜等の金属シリサイド膜、チタン膜，タングステン
膜，チタンタングステン膜等の金属膜、または酸窒化チ
タン（ＴｉＯＮ）膜，窒化チタン（ＴｉＮ）膜等の金属
化合物膜で形成してもよい。
チャネル領域１３およびＰＭＯＳチャネル領域１４の各
半導体基板１１に通じる開口部１７，１８が形成されて
いる。そして上記第２ポリシリコン膜１９は、その開口
部１７，１８より半導体基板１１に接続されている。な
お、上記第２ポリシリコン膜１９は、第１ポリシリコン
膜１６の結晶粒径よりも大きな粒径を有する結晶で形成
することが好ましい。上記金属を含む導電膜２１は、例
えばタングステンシリサイド膜で形成されている。この
金属を含む導電膜２１は、タングステンシリサイド膜の
他に、例えば、コバルトシリサイド膜，ニッケルシリサ
イド膜等の金属シリサイド膜、チタン膜，タングステン
膜，チタンタングステン膜等の金属膜、または酸窒化チ
タン（ＴｉＯＮ）膜，窒化チタン（ＴｉＮ）膜等の金属
化合物膜で形成してもよい。
【００６６】上記ゲート電極配線２３の第１，第２ポリ
シリコン膜１６，１９には、第１導電型（Ｎ型）で形成
されている第１トランジスタ１の第１ゲート電極２３
１、コンタクト部２３３および第２トランジスタ２の第
２ゲート電極２３２と、第２導電型（Ｐ型）で形成され
ているコンタクト部２３４とが形成されている。上記コ
ンタクト部２３３は、上記ゲート電極２３１の両側にお
けるＮＭＯＳチャネル領域１３に形成されているＮ型の
第１拡散層であるソース・ドレイン２６に、このコンタ
クト部２３３からの不純物拡散によってＮＭＯＳチャネ
ル領域１３に形成された第１埋め込みコンタクト層２８
を介して接続されている。またコンタクト部２３４は、
上記ゲート電極２３２の両側におけるＰＭＯＳチャネル
領域１４に形成されているＰ型の第２拡散層であるソー
ス・ドレイン２７に、このコンタクト部２３４からの不
純物拡散によってＰＭＯＳチャネル領域１４に形成され
た第２埋め込みコンタクト層２９を介して接続されてい
る。なお、上記各ソース・ドレイン２６，２７は、図示
はしないが、ＬＤＤ構造になっている。
シリコン膜１６，１９には、第１導電型（Ｎ型）で形成
されている第１トランジスタ１の第１ゲート電極２３
１、コンタクト部２３３および第２トランジスタ２の第
２ゲート電極２３２と、第２導電型（Ｐ型）で形成され
ているコンタクト部２３４とが形成されている。上記コ
ンタクト部２３３は、上記ゲート電極２３１の両側にお
けるＮＭＯＳチャネル領域１３に形成されているＮ型の
第１拡散層であるソース・ドレイン２６に、このコンタ
クト部２３３からの不純物拡散によってＮＭＯＳチャネ
ル領域１３に形成された第１埋め込みコンタクト層２８
を介して接続されている。またコンタクト部２３４は、
上記ゲート電極２３２の両側におけるＰＭＯＳチャネル
領域１４に形成されているＰ型の第２拡散層であるソー
ス・ドレイン２７に、このコンタクト部２３４からの不
純物拡散によってＰＭＯＳチャネル領域１４に形成され
た第２埋め込みコンタクト層２９を介して接続されてい
る。なお、上記各ソース・ドレイン２６，２７は、図示
はしないが、ＬＤＤ構造になっている。
【００６７】上記金属を含む導電膜２１上にはオフセッ
ト酸化膜パターン２２が例えば酸化シリコン膜で形成さ
れている。また図示はしないが、ゲート電極配線２３の
側壁にはサイドウォールが酸化シリコン膜で形成されて
いる。このサイドウォールの下部の半導体基板１１に
は、上記ＬＤＤが形成されている。
ト酸化膜パターン２２が例えば酸化シリコン膜で形成さ
れている。また図示はしないが、ゲート電極配線２３の
側壁にはサイドウォールが酸化シリコン膜で形成されて
いる。このサイドウォールの下部の半導体基板１１に
は、上記ＬＤＤが形成されている。
【００６８】上記の如くに、ＮＭＯＳチャネル領域１３
にＮＭＯＳからなる第１トランジスタ１が形成され、Ｐ
ＭＯＳチャネル領域１４にＰＭＯＳからなる第２トラン
ジスタ２が形成されている。なお図示はしないが、層間
絶縁膜が形成されていて、この層間絶縁膜にはコンタク
トホールが形成されていて、さらにアルミニウム等の配
線材料によるゲート、ソース・ドレイン等の配線が形成
されて、ＣＭＯＳ回路が構成されている。
にＮＭＯＳからなる第１トランジスタ１が形成され、Ｐ
ＭＯＳチャネル領域１４にＰＭＯＳからなる第２トラン
ジスタ２が形成されている。なお図示はしないが、層間
絶縁膜が形成されていて、この層間絶縁膜にはコンタク
トホールが形成されていて、さらにアルミニウム等の配
線材料によるゲート、ソース・ドレイン等の配線が形成
されて、ＣＭＯＳ回路が構成されている。
【００６９】上記半導体装置３では、Ｎ型のソース・ド
レイン２６に接続されるＮ型の埋め込みコンタクト層２
８がゲート電極配線２３のＮ型のコンタクト部２３３が
接続し、Ｐ型のソース・ドレイン２７に接続されるＰ型
の埋め込みコンタクト層２９がゲート電極配線２３のＰ
型のコンタクト部２３４が接続してことから、各コンタ
クト部と各埋め込みコンタクト層との間にＰＮ接合は形
成されない。そのため、コンタクト抵抗の低減が図れ
る。また、ＰＭＯＳの第２トランジスタ２のゲート電極
２３２がＮ型で形成されていることから、トランジスタ
の駆動能力の向上が図れる。
レイン２６に接続されるＮ型の埋め込みコンタクト層２
８がゲート電極配線２３のＮ型のコンタクト部２３３が
接続し、Ｐ型のソース・ドレイン２７に接続されるＰ型
の埋め込みコンタクト層２９がゲート電極配線２３のＰ
型のコンタクト部２３４が接続してことから、各コンタ
クト部と各埋め込みコンタクト層との間にＰＮ接合は形
成されない。そのため、コンタクト抵抗の低減が図れ
る。また、ＰＭＯＳの第２トランジスタ２のゲート電極
２３２がＮ型で形成されていることから、トランジスタ
の駆動能力の向上が図れる。
【００７０】上記半導体装置３の説明では、第１導電型
をＮ型、第２導電型をＰ型として説明をしたが、第１導
電型をＰ型、第２導電型をＮ型としてもよい。
をＮ型、第２導電型をＰ型として説明をしたが、第１導
電型をＰ型、第２導電型をＮ型としてもよい。
【００７１】
【発明の効果】以上、説明したように本発明の第１の製
造方法によれば、第２シリコン膜に第１，第２導電型の
不純物をドーピングした後にアニーリングを行い、その
後金属を含む導電膜を形成するので、従来の技術のよう
なアニーリングによる上記金属を含む導電膜を通した不
純物の相互拡散を抑制することができる。よって、第
１，第２トランジスタのＶth変動が抑制される。また、
第１導電型の不純物をドーピングしたシリコン膜下の半
導体基板に第１導電型の埋め込みコンタクト層を形成す
るとともに、第２導電型の不純物をドーピングしたシリ
コン膜下の半導体基板には第２導電型の埋め込みコンタ
クト層を形成するので、シリコン膜の導電型とそれに接
続する埋め込みコンタクト層の導電型とを同一に形成で
きる。したがって、第２シリコン膜と埋め込みコンタク
ト層との間にＰＮ接合は形成されないので、従来の構造
よりもコンタクト抵抗の増加を抑制することができる。
よって、トランジスタ動作の安定化が図れる。
造方法によれば、第２シリコン膜に第１，第２導電型の
不純物をドーピングした後にアニーリングを行い、その
後金属を含む導電膜を形成するので、従来の技術のよう
なアニーリングによる上記金属を含む導電膜を通した不
純物の相互拡散を抑制することができる。よって、第
１，第２トランジスタのＶth変動が抑制される。また、
第１導電型の不純物をドーピングしたシリコン膜下の半
導体基板に第１導電型の埋め込みコンタクト層を形成す
るとともに、第２導電型の不純物をドーピングしたシリ
コン膜下の半導体基板には第２導電型の埋め込みコンタ
クト層を形成するので、シリコン膜の導電型とそれに接
続する埋め込みコンタクト層の導電型とを同一に形成で
きる。したがって、第２シリコン膜と埋め込みコンタク
ト層との間にＰＮ接合は形成されないので、従来の構造
よりもコンタクト抵抗の増加を抑制することができる。
よって、トランジスタ動作の安定化が図れる。
【００７２】上記半導体装置の第２の製造方法によれ
ば、上記第１の製造方法と同様の効果が得られるととも
に、アニーリングを行った後に第２導電型の不純物をド
ーピングしていることから、ゲート電極を形成するため
にエッチングを行う際には上記第２導電型の不純物は活
性化されていない。したがって、導電型の異なるシリコ
ン間のエッチングレートの差に起因するエッチング不良
（エッチング残査や基板掘れ）の問題が解決される。
ば、上記第１の製造方法と同様の効果が得られるととも
に、アニーリングを行った後に第２導電型の不純物をド
ーピングしていることから、ゲート電極を形成するため
にエッチングを行う際には上記第２導電型の不純物は活
性化されていない。したがって、導電型の異なるシリコ
ン間のエッチングレートの差に起因するエッチング不良
（エッチング残査や基板掘れ）の問題が解決される。
【００７３】上記半導体装置の第３の製造方法によれ
ば、上記第２の製造方法と同様の効果が得られる。
ば、上記第２の製造方法と同様の効果が得られる。
【００７４】また、上記第１，第２および第３の製造方
法において、第２導電型の不純物のドーピングを、この
第２導電型の不純物の投影飛程が第２シリコン膜よりも
深い位置にまで到達するように行う方法によれば、第２
シリコン膜にドーピングされる第２導電型の不純物の表
面濃度を薄くできる。よって、不純物の相互拡散を抑制
することができるので、Ｖth変動を抑制することができ
る。また第２シリコン膜と半導体基板との界面近傍の不
純物濃度を高くすることができるので、コンタクト抵抗
を低減することが可能になる。
法において、第２導電型の不純物のドーピングを、この
第２導電型の不純物の投影飛程が第２シリコン膜よりも
深い位置にまで到達するように行う方法によれば、第２
シリコン膜にドーピングされる第２導電型の不純物の表
面濃度を薄くできる。よって、不純物の相互拡散を抑制
することができるので、Ｖth変動を抑制することができ
る。また第２シリコン膜と半導体基板との界面近傍の不
純物濃度を高くすることができるので、コンタクト抵抗
を低減することが可能になる。
【００７５】本発明の半導体装置によれば、第１導電型
の拡散層に接続する第１導電型の埋め込みコンタクト層
に接続するゲート電極配線のコンタクト部が第１導電型
で形成され、第２導電型の拡散層に接続する第２導電型
の埋め込みコンタクト層に接続するゲート電極配線のコ
ンタクト部が第２導電型で形成されているので、各コン
タクト部と各埋め込みコンタクト層との接合にＰＮ接合
は形成されない。そのため、コンタクト抵抗の低減が図
れる。よって、トランジスタ動作の安定化が図れる。
の拡散層に接続する第１導電型の埋め込みコンタクト層
に接続するゲート電極配線のコンタクト部が第１導電型
で形成され、第２導電型の拡散層に接続する第２導電型
の埋め込みコンタクト層に接続するゲート電極配線のコ
ンタクト部が第２導電型で形成されているので、各コン
タクト部と各埋め込みコンタクト層との接合にＰＮ接合
は形成されない。そのため、コンタクト抵抗の低減が図
れる。よって、トランジスタ動作の安定化が図れる。
【図面の簡単な説明】
【図１】本発明の第１の製造方法に係わる第１実施形態
の製造工程図である。
の製造工程図である。
【図２】第１実施形態の製造工程図（続き）である。
【図３】本発明の第２の製造方法に係わる第２実施形態
の製造工程図である。
の製造工程図である。
【図４】第２実施形態の製造工程図（続き）である。
【図５】本発明の第３の製造方法に係わる第３実施形態
の製造工程図である。
の製造工程図である。
【図６】第３実施形態の製造工程図（続き）である。
【図７】本発明の半導体装置に係わる実施形態の概略構
成断面図である。
成断面図である。
１ 第１トランジスタ ２ 第２トランジスタ １
１ 半導体基板 １５ ゲート絶縁膜 １６ 第１シリコン膜（第１ポ
リシリコン膜） １７，１８ 開口部 １９ 第２シリコン膜（第２ポ
リシリコン膜） ２１ 金属を含む導電膜
１ 半導体基板 １５ ゲート絶縁膜 １６ 第１シリコン膜（第１ポ
リシリコン膜） １７，１８ 開口部 １９ 第２シリコン膜（第２ポ
リシリコン膜） ２１ 金属を含む導電膜
Claims (13)
- 【請求項１】 半導体基板に第１トランジスタと第２ト
ランジスタとを形成する半導体装置の製造方法であっ
て、 半導体基板上にゲート絶縁膜を形成した後、該ゲート絶
縁膜上に第１シリコン膜を形成する工程と、 第１トランジスタおよび第２トランジスタの各形成領域
における前記半導体基板とのコンタクトを形成する領域
上の前記第１シリコン膜と前記ゲート絶縁膜とを除去し
て開口部を形成する工程と、 上記第１シリコン膜側の全面に第２シリコン膜を形成す
る工程と、 前記第１，第２トランジスタの各ゲート電極を形成する
領域の前記第１，第２シリコン膜および前記第１トラン
ジスタの形成領域における前記開口部上の前記第２シリ
コン膜に第１導電型の不純物をドーピングするととも
に、前記第２トランジスタの形成領域における前記開口
部上の前記第２シリコン膜に前記第１導電型とは逆導電
型の第２導電型の不純物をドーピングする工程と、 前記第１，第２シリコン膜をアニーリングする工程と、 前記第２シリコン膜上に金属を含む導電膜を形成する工
程とを備えたことを特徴とする半導体装置の製造方法。 - 【請求項２】 請求項１記載の半導体装置の製造方法に
おいて、 前記第２シリコン膜にドーピングした第１導電型の不純
物を前記第１トランジスタの形成領域における開口部よ
り前記半導体基板に拡散して第１導電型の第１埋め込み
コンタクト層を形成するとともに、前記第２シリコン膜
にドーピングした第２導電型の不純物を前記第２トラン
ジスタの形成領域における開口部より前記半導体基板に
拡散して第２導電型の第２埋め込みコンタクト層を形成
する工程を備えたことを特徴とする半導体装置の製造方
法。 - 【請求項３】 請求項１記載の半導体装置の製造方法に
おいて、 前記第２導電型の不純物の投影飛程が該第２シリコン膜
よりも深い位置にまで到達するように該第２導電型の不
純物をドーピングすることを特徴とする半導体装置の製
造方法。 - 【請求項４】 請求項２記載の半導体装置の製造方法に
おいて、 前記第２導電型の不純物の投影飛程が該第２シリコン膜
よりも深い位置にまで到達するように該第２導電型の不
純物をドーピングすることを特徴とする半導体装置の製
造方法。 - 【請求項５】 半導体基板に第１トランジスタと第２ト
ランジスタとを形成する半導体装置の製造方法であっ
て、 半導体基板上にゲート絶縁膜を形成した後、該ゲート絶
縁膜上に第１シリコン膜を形成する工程と、 第１トランジスタおよび第２トランジスタの各形成領域
における前記半導体基板とのコンタクトを形成する領域
上の前記第１シリコン膜と前記ゲート絶縁膜とを除去し
て開口部を形成する工程と、 上記第１シリコン膜側の全面に第２シリコン膜を形成す
る工程と、 前記第１，第２トランジスタの各ゲート電極を形成する
領域の前記第１，第２シリコン膜および前記第１トラン
ジスタの形成領域における前記開口部上の前記第２シリ
コン膜に第１導電型の不純物をドーピングする工程と、 前記第１，第２シリコン膜をアニーリングする工程と、 前記第２トランジスタの形成領域における前記開口部上
の前記第２シリコン膜に前記第１導電型とは逆導電型の
第２導電型の不純物をドーピングする工程と、 前記第２シリコン膜上に金属を含む導電膜を形成する工
程とを備えたことを特徴とする半導体装置の製造方法。 - 【請求項６】 請求項５記載の半導体装置の製造方法に
おいて、 前記第２シリコン膜にドーピングした第１導電型の不純
物を前記第１トランジスタの形成領域における開口部よ
り前記半導体基板に拡散して第１導電型の第１埋め込み
コンタクト層を形成するとともに、前記第２シリコン膜
にドーピングした第２導電型の不純物を前記第２トラン
ジスタの形成領域における開口部より前記半導体基板に
拡散して第２導電型の第２埋め込みコンタクト層を形成
する工程を備えたことを特徴とする半導体装置の製造方
法。 - 【請求項７】 請求項５記載の半導体装置の製造方法に
おいて、 前記第２導電型の不純物の投影飛程が該第２シリコン膜
よりも深い位置にまで到達するように該第２導電型の不
純物をドーピングすることを特徴とする半導体装置の製
造方法。 - 【請求項８】 請求項６記載の半導体装置の製造方法に
おいて、 前記第２導電型の不純物の投影飛程が該第２シリコン膜
よりも深い位置にまで到達するように該第２導電型の不
純物をドーピングすることを特徴とする半導体装置の製
造方法。 - 【請求項９】 半導体基板に第１トランジスタと第２ト
ランジスタとを形成する半導体装置の製造方法であっ
て、 半導体基板上にゲート絶縁膜を形成した後、該ゲート絶
縁膜上に第１シリコン膜を形成する工程と、 第１トランジスタおよび第２トランジスタの各形成領域
における前記半導体基板とのコンタクトを形成する領域
上の前記第１シリコン膜と前記ゲート絶縁膜とを除去し
て開口部を形成する工程と、 上記第１シリコン膜側の全面に第２シリコン膜を形成す
る工程と、 前記第１，第２トランジスタの各ゲート電極を形成する
領域の前記第１，第２シリコン膜および前記第１トラン
ジスタの形成領域における前記開口部上の前記第２シリ
コン膜に第１導電型の不純物をドーピングする工程と、 前記第１，第２シリコン膜をアニーリングする工程と、 前記第２シリコン膜上に金属を含む導電膜を形成する工
程と、 前記第２トランジスタの形成領域における前記開口部上
の前記第２シリコン膜に前記第１導電型とは逆導電型の
第２導電型の不純物をドーピングする工程とを備えたこ
とを特徴とする半導体装置の製造方法。 - 【請求項１０】 請求項９記載の半導体装置の製造方法
において、 前記第２シリコン膜にドーピングした第１導電型の不純
物を前記第１トランジスタの形成領域における開口部よ
り前記半導体基板に拡散して第１導電型の第１埋め込み
コンタクト層を形成するとともに、前記第２シリコン膜
にドーピングした第２導電型の不純物を前記第２トラン
ジスタの形成領域における開口部より前記半導体基板に
拡散して第２導電型の第２埋め込みコンタクト層を形成
する工程を備えたことを特徴とする半導体装置の製造方
法。 - 【請求項１１】 請求項９記載の半導体装置の製造方法
において、 前記第２導電型の不純物の投影飛程が該第２シリコン膜
よりも深い位置にまで到達するように該第２導電型の不
純物をドーピングすることを特徴とする半導体装置の製
造方法。 - 【請求項１２】 請求項１０記載の半導体装置の製造方
法において、 前記第２導電型の不純物の投影飛程が該第２シリコン膜
よりも深い位置にまで到達するように該第２導電型の不
純物をドーピングすることを特徴とする半導体装置の製
造方法。 - 【請求項１３】 半導体基板に第１トランジスタと第２
トランジスタとを備えた半導体装置であって、 前記第１トランジスタの第１ゲート電極と前記第２トラ
ンジスタの第２ゲート電極とは同一ゲート電極配線で形
成されていて、 かつ前記第１ゲート電極のコンタクト部は前記第１トラ
ンジスタの形成領域の前記半導体基板に形成されている
第１導電型の第１拡散層に該第１ゲート電極からの不純
物拡散によって形成された第１埋め込みコンタクト層を
介して接続されているとともに、 前記第２ゲート電極のコンタクト部は前記第２トランジ
スタの形成領域の前記半導体基板に形成されているもの
で前記第１導電型とは逆導電型の第２導電型の第２拡散
層に該第２ゲート電極からの不純物拡散によって形成さ
れた第２埋め込みコンタクト層を介して接続されてい
て、 前記ゲート電極配線のうち、 前記第１ゲート電極、前記第２ゲート電極および前記第
１埋め込みコンタクト層に接続するコンタクト部は第１
導電型で形成されているとともに、 前記第２埋め込みコンタクト層に接続するコンタクト部
は第２導電型で形成されていることを特徴とする半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9105503A JPH10303375A (ja) | 1997-04-23 | 1997-04-23 | 半導体装置の製造方法およびその半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9105503A JPH10303375A (ja) | 1997-04-23 | 1997-04-23 | 半導体装置の製造方法およびその半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10303375A true JPH10303375A (ja) | 1998-11-13 |
Family
ID=14409412
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9105503A Pending JPH10303375A (ja) | 1997-04-23 | 1997-04-23 | 半導体装置の製造方法およびその半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10303375A (ja) |
-
1997
- 1997-04-23 JP JP9105503A patent/JPH10303375A/ja active Pending
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