JPH10189819A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH10189819A JPH10189819A JP8357894A JP35789496A JPH10189819A JP H10189819 A JPH10189819 A JP H10189819A JP 8357894 A JP8357894 A JP 8357894A JP 35789496 A JP35789496 A JP 35789496A JP H10189819 A JPH10189819 A JP H10189819A
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- circuit chip
- pattern
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- Wire Bonding (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 セラミック等の蓋（リッド）を用いることな
く、半導体集積回路チップを気密封止する。 【解決手段】 本発明は、気密封止型の半導体装置に関
するものである。本発明において、半導体集積回路チッ
プ２は、その回路形成面側を下に向けて、いわゆるフリ
ップチップの方法で絶縁基板３上に実装される。半導体
集積回路チップの回路形成面上に形成された電極パッド
２ａ上には、金、半田等の導電性のバンプ８が設けら
れ、これが絶縁基板上の導体パターン６に接合される。
更に、集積回路チップの回路形成面には、上記電極パッ
ドの列を囲んで金、半田等からなる障壁バンプ７が形成
される。障壁バンプ７は、基板に対する集積回路チップ
の実装時に、絶縁基板３の面に接合され、電極パッド２
ａの列を含むチップと基板との間の空間を、外部雰囲気
から遮断する。
く、半導体集積回路チップを気密封止する。 【解決手段】 本発明は、気密封止型の半導体装置に関
するものである。本発明において、半導体集積回路チッ
プ２は、その回路形成面側を下に向けて、いわゆるフリ
ップチップの方法で絶縁基板３上に実装される。半導体
集積回路チップの回路形成面上に形成された電極パッド
２ａ上には、金、半田等の導電性のバンプ８が設けら
れ、これが絶縁基板上の導体パターン６に接合される。
更に、集積回路チップの回路形成面には、上記電極パッ
ドの列を囲んで金、半田等からなる障壁バンプ７が形成
される。障壁バンプ７は、基板に対する集積回路チップ
の実装時に、絶縁基板３の面に接合され、電極パッド２
ａの列を含むチップと基板との間の空間を、外部雰囲気
から遮断する。
Description
【０００１】
【発明の属する技術分野】本発明は、気密封止型の半導
体集積回路パッケージ技術に関し、特に封止用の蓋（リ
ッド）を用いない自己封止型の集積回路パッケージに関
するものである。
体集積回路パッケージ技術に関し、特に封止用の蓋（リ
ッド）を用いない自己封止型の集積回路パッケージに関
するものである。
【０００２】
【従来の技術】微細加工技術の進歩により、デザインル
ールは0.35〜0.18μｍにまで達し、一つの半導体集積回
路チップ上に形成できる素子の数は益々増大し、これを
実装する電子通信機器に飛躍的な高速化、低コスト化を
もたらしている。その一方で、集積回路チップは外部雰
囲気からの影響を極めて敏感に受け易くなっている。気
密封止型の集積回路パッケージは、半導体集積回路チッ
プを密閉容器内に封入し、外部雰囲気からチップを完全
に遮断する。これは、集積回路チップの回路形成面に対
する不純物の付着や湿気からチップを保護し、その信頼
性を維持する上で重要な技術である。
ールは0.35〜0.18μｍにまで達し、一つの半導体集積回
路チップ上に形成できる素子の数は益々増大し、これを
実装する電子通信機器に飛躍的な高速化、低コスト化を
もたらしている。その一方で、集積回路チップは外部雰
囲気からの影響を極めて敏感に受け易くなっている。気
密封止型の集積回路パッケージは、半導体集積回路チッ
プを密閉容器内に封入し、外部雰囲気からチップを完全
に遮断する。これは、集積回路チップの回路形成面に対
する不純物の付着や湿気からチップを保護し、その信頼
性を維持する上で重要な技術である。
【０００３】図１０に従来のセラミック基板を用いた気
密封止型の集積回路パッケージを示す。半導体集積回路
チップ１５は、多層セラミックの基板１６の凹部１６ａ
内に回路形成面を上側にして接着剤１７により固定され
る。基板上の配線パターン１６ｂとチップ１５の電極パ
ッドとをワイヤボンドした後、凹部１６ａを覆うように
セラミック、金属等の蓋１８を、ガラス、半田合金等の
封止材１９で基板１６上に取り付ける。
密封止型の集積回路パッケージを示す。半導体集積回路
チップ１５は、多層セラミックの基板１６の凹部１６ａ
内に回路形成面を上側にして接着剤１７により固定され
る。基板上の配線パターン１６ｂとチップ１５の電極パ
ッドとをワイヤボンドした後、凹部１６ａを覆うように
セラミック、金属等の蓋１８を、ガラス、半田合金等の
封止材１９で基板１６上に取り付ける。
【０００４】しかしながら、上記従来の気密封止型の集
積回路パッケージにおいては、集積回路チップ１５を気
密封止するために、セラミックや金属等の蓋１８が必要
になると共に、その取付けのための工程が必要になる。
最終的に、これがパッケージの製造コストを引き上げる
一因となっている。また、基板上に蓋１８を取り付ける
ことによって、パッケージ全体の高さは高くなる。さら
に、パッケージの平面寸法は、蓋１８を取付けるだけの
スペースを基板の凹部の外周に確保する必要があるため
大きくなる。小型化を要求される機器へ集積回路パッケ
ージを搭載する上で、パッケージの小型化、薄型化は重
要であり、平面寸法が大きく背の高いパッケージはその
障壁となる。
積回路パッケージにおいては、集積回路チップ１５を気
密封止するために、セラミックや金属等の蓋１８が必要
になると共に、その取付けのための工程が必要になる。
最終的に、これがパッケージの製造コストを引き上げる
一因となっている。また、基板上に蓋１８を取り付ける
ことによって、パッケージ全体の高さは高くなる。さら
に、パッケージの平面寸法は、蓋１８を取付けるだけの
スペースを基板の凹部の外周に確保する必要があるため
大きくなる。小型化を要求される機器へ集積回路パッケ
ージを搭載する上で、パッケージの小型化、薄型化は重
要であり、平面寸法が大きく背の高いパッケージはその
障壁となる。
【０００５】さらに、従来のパッケージにおいて集積回
路チップ１５から発生する熱は、蓋１８によって外部雰
囲気より完全に密閉された凹部１６ａ内にこもり、外部
に発散し難くなる。発熱効率が低いことにより、集積回
路チップに誤動作が生じ、機器の信頼性を低下させる。
路チップ１５から発生する熱は、蓋１８によって外部雰
囲気より完全に密閉された凹部１６ａ内にこもり、外部
に発散し難くなる。発熱効率が低いことにより、集積回
路チップに誤動作が生じ、機器の信頼性を低下させる。
【０００６】
【発明が解決しようとする課題】本発明は上記セラミッ
ク等の蓋を用いることなく、半導体集積回路チップを気
密封止することによって、製造工数の削減、コストの低
下を実現する半導体装置を提供することを目的としてい
る。
ク等の蓋を用いることなく、半導体集積回路チップを気
密封止することによって、製造工数の削減、コストの低
下を実現する半導体装置を提供することを目的としてい
る。
【０００７】本発明はまた、小型化を実現するに適した
自己封止型の半導体装置を提供することを目的としてい
る。
自己封止型の半導体装置を提供することを目的としてい
る。
【０００８】さらに本発明は、発熱効率の良い気密封止
型の半導体装置を提供することを目的としている。
型の半導体装置を提供することを目的としている。
【０００９】また本発明は、外部基板上に直接集積回路
チップを搭載する、いわゆるベアチップ実装において、
チップの気密封止を実現することを目的としている。
チップを搭載する、いわゆるベアチップ実装において、
チップの気密封止を実現することを目的としている。
【００１０】
【課題を解決するための手段】本発明は、気密封止型の
半導体装置に関するものである。本発明において、半導
体集積回路チップは、その回路形成面側を下に向けて、
いわゆるフリップチップの方法で絶縁基板上に実装され
る。半導体集積回路チップの回路形成面上に形成された
電極パッド上には、導電性のバンプが設けられ、これが
絶縁基板上の導体パターンに接合される。更に、集積回
路チップの回路形成面には、上記電極パッドの列を囲ん
で障壁が形成される。障壁は、基板に対する集積回路チ
ップの実装時に、基板面に接合され、電極パッドの列を
含むチップと基板との間の空間を、外部雰囲気から遮断
する。理想的には、チップの回路形成面のほぼ全域を外
部雰囲気から隔離するために、上記障壁をチップの周囲
に沿って形成することが好ましい。
半導体装置に関するものである。本発明において、半導
体集積回路チップは、その回路形成面側を下に向けて、
いわゆるフリップチップの方法で絶縁基板上に実装され
る。半導体集積回路チップの回路形成面上に形成された
電極パッド上には、導電性のバンプが設けられ、これが
絶縁基板上の導体パターンに接合される。更に、集積回
路チップの回路形成面には、上記電極パッドの列を囲ん
で障壁が形成される。障壁は、基板に対する集積回路チ
ップの実装時に、基板面に接合され、電極パッドの列を
含むチップと基板との間の空間を、外部雰囲気から遮断
する。理想的には、チップの回路形成面のほぼ全域を外
部雰囲気から隔離するために、上記障壁をチップの周囲
に沿って形成することが好ましい。
【００１１】半導体装置の製造を容易にするために、障
壁は、電極パッドを基板上に接合するための導電性バン
プと同じ材質の、半田又は金のバンプで形成することが
好ましい。この場合、集積回路チップの回路形成面上に
金属のパターンを形成し、この上に障壁を接合する。絶
縁基板上にもその対応位置に金属のパターンを形成す
る。そして絶縁基板上に集積回路チップを搭載後、一括
リフロー又は熱圧着により上記導電性バンプ及び障壁を
溶融し、それぞれ絶縁基板上のパターンに接合する方法
が製造上有利である。もっとも、障壁及び導電性バンプ
をこのような半田又は金のバンプに依らず、導電性又は
非導電性の接着剤樹脂（例えばエポキシ等の樹脂）で形
成したような場合にも、本発明の目的は達成される。
壁は、電極パッドを基板上に接合するための導電性バン
プと同じ材質の、半田又は金のバンプで形成することが
好ましい。この場合、集積回路チップの回路形成面上に
金属のパターンを形成し、この上に障壁を接合する。絶
縁基板上にもその対応位置に金属のパターンを形成す
る。そして絶縁基板上に集積回路チップを搭載後、一括
リフロー又は熱圧着により上記導電性バンプ及び障壁を
溶融し、それぞれ絶縁基板上のパターンに接合する方法
が製造上有利である。もっとも、障壁及び導電性バンプ
をこのような半田又は金のバンプに依らず、導電性又は
非導電性の接着剤樹脂（例えばエポキシ等の樹脂）で形
成したような場合にも、本発明の目的は達成される。
【００１２】本発明の範囲は、半導体装置の絶縁基板の
形状、材質等によって限定されない。絶縁基板の材質と
して、多層セラミック、ガラス、メタル、ガラス・エポ
キシ樹脂、その他を採用することができる。絶縁基板
は、集積回路チップを実装する位置に、凹部を形成して
も、またしなくとも良い。絶縁基板上の導体パターン
は、障壁の外側に外部基板への実装用の端子を位置させ
る目的のために、ビアホールを介してチップ実装面と反
対側にその実装用の端子と接続されるパッドを位置させ
た構造のものが良い。
形状、材質等によって限定されない。絶縁基板の材質と
して、多層セラミック、ガラス、メタル、ガラス・エポ
キシ樹脂、その他を採用することができる。絶縁基板
は、集積回路チップを実装する位置に、凹部を形成して
も、またしなくとも良い。絶縁基板上の導体パターン
は、障壁の外側に外部基板への実装用の端子を位置させ
る目的のために、ビアホールを介してチップ実装面と反
対側にその実装用の端子と接続されるパッドを位置させ
た構造のものが良い。
【００１３】本発明はまた、外部基板上に直接集積回路
チップを搭載する、いわゆるベアチップ実装においてチ
ップの気密封止を実現する。集積回路チップの各電極パ
ッドと外部基板の導体パターンとは、各電極パッド上に
形成した導電性バンプにより電気的に接続される。電極
パッドの列を囲んで集積回路チップの回路形成面側に障
壁が形成され、チップ実装時に外部基板上に接合され
る。電極パッドの列を含むチップと外部基板との間の空
間は、障壁によって外部雰囲気から遮断され、保護され
る。
チップを搭載する、いわゆるベアチップ実装においてチ
ップの気密封止を実現する。集積回路チップの各電極パ
ッドと外部基板の導体パターンとは、各電極パッド上に
形成した導電性バンプにより電気的に接続される。電極
パッドの列を囲んで集積回路チップの回路形成面側に障
壁が形成され、チップ実装時に外部基板上に接合され
る。電極パッドの列を含むチップと外部基板との間の空
間は、障壁によって外部雰囲気から遮断され、保護され
る。
【００１４】
【発明の実施の形態】以下、本発明の実施形態を図面に
沿って説明する。図１及び図２に示すように半導体装置
１は、多層セラミックからなる絶縁基板３を有してい
る。絶縁基板３に形成される各配線パターンの一端はバ
ンプ接合用パッド４ａであり、絶縁基板３の上面に露出
される。後述する集積回路チップ２の電極パッド２ａと
このバンプ接合用パッド４ａが、チップ実装時に電気的
に接続される。各配線パターンの他端は実装用端子接続
パッド４ｂであり、絶縁基板３の下面側に露出される。
外部基板へ本半導体装置１を実装するための端子５が、
この実装用端子接続パッド４ｂに接続されている。上記
バンプ接合用パッド４ａと実装用端子接続パッド４ｂと
は、多層セラミック基板３の層間に形成されたパターン
４ｃ及びビアホール４ｄを介して電気的に接続される。
沿って説明する。図１及び図２に示すように半導体装置
１は、多層セラミックからなる絶縁基板３を有してい
る。絶縁基板３に形成される各配線パターンの一端はバ
ンプ接合用パッド４ａであり、絶縁基板３の上面に露出
される。後述する集積回路チップ２の電極パッド２ａと
このバンプ接合用パッド４ａが、チップ実装時に電気的
に接続される。各配線パターンの他端は実装用端子接続
パッド４ｂであり、絶縁基板３の下面側に露出される。
外部基板へ本半導体装置１を実装するための端子５が、
この実装用端子接続パッド４ｂに接続されている。上記
バンプ接合用パッド４ａと実装用端子接続パッド４ｂと
は、多層セラミック基板３の層間に形成されたパターン
４ｃ及びビアホール４ｄを介して電気的に接続される。
【００１５】絶縁基板３の上面には、配線パターンのバ
ンプ接合用パッド４ａの列を囲むように、金属製のパタ
ーン６が形成されている。金属製のパターン６は後述す
る障壁バンプ７を絶縁基板上に接合し易くするためのも
のであり、電気的には働かない。しかしながら、金属製
のパターン６は、絶縁基板上に配線パターンを形成する
工程で、この配線パターンと共に形成することができる
ので製造上有利である。
ンプ接合用パッド４ａの列を囲むように、金属製のパタ
ーン６が形成されている。金属製のパターン６は後述す
る障壁バンプ７を絶縁基板上に接合し易くするためのも
のであり、電気的には働かない。しかしながら、金属製
のパターン６は、絶縁基板上に配線パターンを形成する
工程で、この配線パターンと共に形成することができる
ので製造上有利である。
【００１６】集積回路チップ２は、その回路形成面を下
に向けて、すなわちフリップチップの方式で、絶縁基板
３上に搭載される。図３及び図４に、集積回路チップ２
の回路形成面上の様子が良く表わされている。集積回路
チップの四辺に沿ってアルミ等からなる電極パッド２ａ
の列が形成されている。各電極パッド２ａのいくつかは
チップ内の回路に電源電位あるいは接地電位を供給する
ためのものであり、その他はチップ内回路と外部との信
号の受け渡し用のものである。集積回路チップの最終工
程で、電極パッド２ａ上に金又は半田からなる導電性バ
ンプ８が形成される。チップの実装時に導電性バンプ８
は、絶縁基板３のバンプ接合用パッド４ａ上に載り、こ
れに続く工程で溶融されて該バンプ接合用パッドと接合
する。なお、半田より形成された導電性バンプ８の表面
には、その電気的特性を良好にするために金等の電解メ
ッキを施すことができる。
に向けて、すなわちフリップチップの方式で、絶縁基板
３上に搭載される。図３及び図４に、集積回路チップ２
の回路形成面上の様子が良く表わされている。集積回路
チップの四辺に沿ってアルミ等からなる電極パッド２ａ
の列が形成されている。各電極パッド２ａのいくつかは
チップ内の回路に電源電位あるいは接地電位を供給する
ためのものであり、その他はチップ内回路と外部との信
号の受け渡し用のものである。集積回路チップの最終工
程で、電極パッド２ａ上に金又は半田からなる導電性バ
ンプ８が形成される。チップの実装時に導電性バンプ８
は、絶縁基板３のバンプ接合用パッド４ａ上に載り、こ
れに続く工程で溶融されて該バンプ接合用パッドと接合
する。なお、半田より形成された導電性バンプ８の表面
には、その電気的特性を良好にするために金等の電解メ
ッキを施すことができる。
【００１７】更に、集積回路チップ２の回路形成面に
は、上記電極パッド２ａの列を囲むように、電極パッド
の列とチップの縁との間にアルミ等によるパターン９が
形成されている。電極パッド２ａを形成する際に、集積
回路チップ２上の上記パターン９の対応箇所にも金属膜
を蒸着し、これによってパターン９を形成することがで
きる。上記電極パッドと障壁用パターンを形成した領域
を除き、回路形成面は窒化シリコン膜（あるいは酸化シ
リコン膜）の層１０で覆われている。
は、上記電極パッド２ａの列を囲むように、電極パッド
の列とチップの縁との間にアルミ等によるパターン９が
形成されている。電極パッド２ａを形成する際に、集積
回路チップ２上の上記パターン９の対応箇所にも金属膜
を蒸着し、これによってパターン９を形成することがで
きる。上記電極パッドと障壁用パターンを形成した領域
を除き、回路形成面は窒化シリコン膜（あるいは酸化シ
リコン膜）の層１０で覆われている。
【００１８】図４に示すように、パターン９上には該パ
ターン９に沿って連続する障壁バンプ７が形成される。
実施例において、障壁バンプ７は電極パッド２ａ上の導
電性バンプ８と同じ金又は半田から形成される。回路形
成面からの障壁バンプ７の高さは導電性バンプ８と同じ
に形成され、集積回路チップ２を絶縁基板３上に搭載し
た際に、その先端が基板上のパターン６に接触する。一
つの実施例において、バンプ７及び８の高さは約２０μ
ｍである。障壁バンプ７をパターン６上に接触させた状
態で、障壁バンプ７が溶融されパターン６に接合され
る。障壁バンプ７は、これがパターン６に接合されるこ
とによって、電極パッド２ａの列を含むチップ２の回路
形成面と絶縁基板３との間の空間を外部雰囲気から遮断
する壁として機能する。従って、外部の水分や不純物は
障壁バンプ７に遮られ、チップの回路形成面、特に電極
パッド２ａ上の導電性バンプ８に到達することができな
い。
ターン９に沿って連続する障壁バンプ７が形成される。
実施例において、障壁バンプ７は電極パッド２ａ上の導
電性バンプ８と同じ金又は半田から形成される。回路形
成面からの障壁バンプ７の高さは導電性バンプ８と同じ
に形成され、集積回路チップ２を絶縁基板３上に搭載し
た際に、その先端が基板上のパターン６に接触する。一
つの実施例において、バンプ７及び８の高さは約２０μ
ｍである。障壁バンプ７をパターン６上に接触させた状
態で、障壁バンプ７が溶融されパターン６に接合され
る。障壁バンプ７は、これがパターン６に接合されるこ
とによって、電極パッド２ａの列を含むチップ２の回路
形成面と絶縁基板３との間の空間を外部雰囲気から遮断
する壁として機能する。従って、外部の水分や不純物は
障壁バンプ７に遮られ、チップの回路形成面、特に電極
パッド２ａ上の導電性バンプ８に到達することができな
い。
【００１９】図５は他の実施形態における半導体装置の
断面図を示している。この実施形態が先の実施形態と異
なる点は、セラミック基板からなる絶縁基板３’を集積
回路チップ２と平面寸法でほぼ同じとなるように構成し
たことである。他の構成に関しては、図１及び図２に示
した先の実施例と同じである。本実施例においては、チ
ップ封止用の構造として、障壁バンプ７のみにより達成
することができることにより集積回路チップを覆う何ら
かの封止用部材を必要としない。したがって、障壁バン
プ７をチップ２の外周近くに配置することにより、集積
回路チップのサイズとほぼ同じサイズでパッケージを形
成でき、いわゆるチップサイズ・パッケージを簡易な構
造で達成することができる。
断面図を示している。この実施形態が先の実施形態と異
なる点は、セラミック基板からなる絶縁基板３’を集積
回路チップ２と平面寸法でほぼ同じとなるように構成し
たことである。他の構成に関しては、図１及び図２に示
した先の実施例と同じである。本実施例においては、チ
ップ封止用の構造として、障壁バンプ７のみにより達成
することができることにより集積回路チップを覆う何ら
かの封止用部材を必要としない。したがって、障壁バン
プ７をチップ２の外周近くに配置することにより、集積
回路チップのサイズとほぼ同じサイズでパッケージを形
成でき、いわゆるチップサイズ・パッケージを簡易な構
造で達成することができる。
【００２０】図６は他の実施形態における半導体装置の
断面図を示している。この実施形態が先の実施形態と異
なる点は、絶縁基板３に凹部３ａを形成し、この凹部３
ａ内に集積回路チップ２を納めた点である。集積回路チ
ップ２の基板に対する実装方法は、先の実施例と同じで
ある。すなわち、凹部３ａ内における基板表面に配線パ
ターンのバンプ接合用パッド４ａ及び金属パターン６が
形成される。集積回路チップ２の各電極パッド２ａ上に
形成された導電性バンプ８及びパターン９上に形成され
た障壁バンプ７は、チップの実装時にそれぞれバンプ接
合用パッド４ａ又は金属パターン６上に置かれる。チッ
プ実装後、導電性バンプ８及び障壁バンプ７は、溶融さ
れ、絶縁基板３側に接合される。
断面図を示している。この実施形態が先の実施形態と異
なる点は、絶縁基板３に凹部３ａを形成し、この凹部３
ａ内に集積回路チップ２を納めた点である。集積回路チ
ップ２の基板に対する実装方法は、先の実施例と同じで
ある。すなわち、凹部３ａ内における基板表面に配線パ
ターンのバンプ接合用パッド４ａ及び金属パターン６が
形成される。集積回路チップ２の各電極パッド２ａ上に
形成された導電性バンプ８及びパターン９上に形成され
た障壁バンプ７は、チップの実装時にそれぞれバンプ接
合用パッド４ａ又は金属パターン６上に置かれる。チッ
プ実装後、導電性バンプ８及び障壁バンプ７は、溶融さ
れ、絶縁基板３側に接合される。
【００２１】この構造のパッケージにおける優位性は、
比較的もろい集積回路チップ２を基板面から突出させな
いことによって、外部から保護することができる点にあ
る。もっとも集積回路チップ２の上部は完全に露出され
ているので、チップ２を覆うように保護部材を設けてチ
ップの物理的な損傷を回避するようにパッケージを構成
してもよい。このような場合でも保護部材の取り付けに
際し、その気密性を考慮する必要はないので、該部材の
選定及び取り付けは容易である。
比較的もろい集積回路チップ２を基板面から突出させな
いことによって、外部から保護することができる点にあ
る。もっとも集積回路チップ２の上部は完全に露出され
ているので、チップ２を覆うように保護部材を設けてチ
ップの物理的な損傷を回避するようにパッケージを構成
してもよい。このような場合でも保護部材の取り付けに
際し、その気密性を考慮する必要はないので、該部材の
選定及び取り付けは容易である。
【００２２】図７は、図３及び図４に示した障壁バンプ
７を備えた集積回路チップ２を、外部基板に直接実装す
る、いわゆるベアチップ実装の場合における本発明の実
施形態を示している。先の実施形態における絶縁基板３
と同様に、外部基板１１の上面側には、バンプ接合用パ
ッド４ａとこれを囲むようにパターン６が形成されてい
る。バンプ接合用パッド４ａはビアホール４ｄを介し
て、基板１１の反対側の配線パターン４に接続されてい
る。先の実施形態における絶縁基板３に対する集積回路
チップ２の実装方法と同様に、外部基板１１上に集積回
路チップ２が実装される。
７を備えた集積回路チップ２を、外部基板に直接実装す
る、いわゆるベアチップ実装の場合における本発明の実
施形態を示している。先の実施形態における絶縁基板３
と同様に、外部基板１１の上面側には、バンプ接合用パ
ッド４ａとこれを囲むようにパターン６が形成されてい
る。バンプ接合用パッド４ａはビアホール４ｄを介し
て、基板１１の反対側の配線パターン４に接続されてい
る。先の実施形態における絶縁基板３に対する集積回路
チップ２の実装方法と同様に、外部基板１１上に集積回
路チップ２が実装される。
【００２３】図８は障壁バンプを備えた集積回路チップ
を絶縁基板上に実装する工程を示している。なお、図７
に示したベアチップ実装において外部基板１１上に集積
回路チップを実装する工程も、実質的に本工程と同様の
ものであることが明らかであろう。絶縁基板３のバンプ
接合用パッド４ａ及びパターン６上に半田バンプ１２を
融着する（工程（Ａ））。半田バンプ１２の上部を潰し
て平滑にし、集積回路チップ２が安定して搭載できるよ
うにする（工程（Ｂ））。別の工程で導電性バンプ８及
び障壁バンプ７を形成した集積回路チップ２を、フラッ
クスを塗布した絶縁基板３上に搭載する（工程
（Ｃ））。この時、チップ側の導電性バンプ８はバンプ
接合用パッド４ａ上に置かれ、障壁バンプ７はパターン
６上に置かれる。絶縁基板上にチップ２を搭載した状態
で、高温リフローにより導電性バンプ８、障壁バンプ７
及び半田バンプ１２を溶融する（工程（Ｄ））。所定時
間経過後、これらのバンプは固化して集積回路チップ２
は絶縁基板３上に固定される。なお、上記絶縁基板３側
に設けた半田バンプ１２は必ずしも必要はなく、パター
ン６及びバンプ接合用パッド４ａ上に直接、障壁バンプ
７及び導電性バンプ８を搭載しても良い。
を絶縁基板上に実装する工程を示している。なお、図７
に示したベアチップ実装において外部基板１１上に集積
回路チップを実装する工程も、実質的に本工程と同様の
ものであることが明らかであろう。絶縁基板３のバンプ
接合用パッド４ａ及びパターン６上に半田バンプ１２を
融着する（工程（Ａ））。半田バンプ１２の上部を潰し
て平滑にし、集積回路チップ２が安定して搭載できるよ
うにする（工程（Ｂ））。別の工程で導電性バンプ８及
び障壁バンプ７を形成した集積回路チップ２を、フラッ
クスを塗布した絶縁基板３上に搭載する（工程
（Ｃ））。この時、チップ側の導電性バンプ８はバンプ
接合用パッド４ａ上に置かれ、障壁バンプ７はパターン
６上に置かれる。絶縁基板上にチップ２を搭載した状態
で、高温リフローにより導電性バンプ８、障壁バンプ７
及び半田バンプ１２を溶融する（工程（Ｄ））。所定時
間経過後、これらのバンプは固化して集積回路チップ２
は絶縁基板３上に固定される。なお、上記絶縁基板３側
に設けた半田バンプ１２は必ずしも必要はなく、パター
ン６及びバンプ接合用パッド４ａ上に直接、障壁バンプ
７及び導電性バンプ８を搭載しても良い。
【００２４】図９は熱圧着により絶縁基板上に集積回路
チップを実装する方法を示している。基台１３に固定し
た絶縁基板３上に集積回路チップ２を搭載し、その上方
より半田の溶融温度にまで熱したヒータ１４を押圧す
る。ヒータ１４の熱により障壁バンプ７及び導電性バン
プ８は溶融し、絶縁基板３上のパターン６及びバンプ接
合用パッド４ａに接合する。ヒータ１４を集積回路チッ
プ２上から除去し、絶縁基板３上へのチップの実装が完
了する。
チップを実装する方法を示している。基台１３に固定し
た絶縁基板３上に集積回路チップ２を搭載し、その上方
より半田の溶融温度にまで熱したヒータ１４を押圧す
る。ヒータ１４の熱により障壁バンプ７及び導電性バン
プ８は溶融し、絶縁基板３上のパターン６及びバンプ接
合用パッド４ａに接合する。ヒータ１４を集積回路チッ
プ２上から除去し、絶縁基板３上へのチップの実装が完
了する。
【００２５】以上、本発明に係る半導体装置のいくつか
の実施形態を図面に沿って説明した。本発明は上記実施
形態に示された範囲に限定されないことは明らかであ
る。実施形態では、絶縁基板の下面にピン型の接続端子
を備えたＰＧＡ(Pin Grid Array)型の半導体パッケージ
に本発明を適用した。しかし、半導体装置の外部接続端
子の形状、配置等に拘わらず種々のタイプの半導体装
置、例えばＱＦＰ(Quad Flat Package)、ＢＧＡ(Ball G
rid Array)等のパッケージに本発明は適用可能である。
また、回路形成面の中央に電極パッドの列を有する集積
回路チップにおいても、本発明を適用することができ
る。
の実施形態を図面に沿って説明した。本発明は上記実施
形態に示された範囲に限定されないことは明らかであ
る。実施形態では、絶縁基板の下面にピン型の接続端子
を備えたＰＧＡ(Pin Grid Array)型の半導体パッケージ
に本発明を適用した。しかし、半導体装置の外部接続端
子の形状、配置等に拘わらず種々のタイプの半導体装
置、例えばＱＦＰ(Quad Flat Package)、ＢＧＡ(Ball G
rid Array)等のパッケージに本発明は適用可能である。
また、回路形成面の中央に電極パッドの列を有する集積
回路チップにおいても、本発明を適用することができ
る。
【００２６】
【発明の効果】本発明によれば、セラミック等の蓋を用
いることなく半導体集積回路チップを気密封止すること
ができ、半導体装置の製造工数の削減、コストの低下を
図ることができる。
いることなく半導体集積回路チップを気密封止すること
ができ、半導体装置の製造工数の削減、コストの低下を
図ることができる。
【００２７】また本発明により製造される半導体装置
は、従来の半導体装置に比べて小型かつ薄型にすること
ができ、小型化が進んでいる電子通信機器に広く利用す
ることができる。
は、従来の半導体装置に比べて小型かつ薄型にすること
ができ、小型化が進んでいる電子通信機器に広く利用す
ることができる。
【００２８】さらに本発明による半導体装置において、
集積回路チップの裏面側はパッケージに覆われることな
く露出されているので、集積回路チップから発生する熱
が効率的に放散され、装置の信頼性を高めることができ
る。
集積回路チップの裏面側はパッケージに覆われることな
く露出されているので、集積回路チップから発生する熱
が効率的に放散され、装置の信頼性を高めることができ
る。
【００２９】また本発明は、外部基板上に直接集積回路
チップを搭載する、いわゆるベアチップ実装において、
チップの気密封止を実現することができる。
チップを搭載する、いわゆるベアチップ実装において、
チップの気密封止を実現することができる。
【図１】本発明をＰＧＡ型の半導体装置に適用した実施
形態を示す断面図である。
形態を示す断面図である。
【図２】図１の要部を拡大して示した図である。
【図３】導電性バンプ及び障壁バンプを実装前の集積回
路チップの回路形成面側の様子を示す平面図である。
路チップの回路形成面側の様子を示す平面図である。
【図４】導電性バンプ及び障壁バンプを実装した状態に
おける図３のＡ−Ａ線における断面図である。
おける図３のＡ−Ａ線における断面図である。
【図５】本発明をいわゆるチップ・サイズ・パッケージ
に適用した実施形態を示す断面図である。
に適用した実施形態を示す断面図である。
【図６】凹部を備えた絶縁基板に集積回路チップを実装
した本発明の他の実施形態における断面図である。
した本発明の他の実施形態における断面図である。
【図７】外部基板上に本発明に係る集積回路チップを直
接実装した状態における断面図である。
接実装した状態における断面図である。
【図８】絶縁基板上に集積回路チップを実装する工程を
示した図である。
示した図である。
【図９】熱圧着により絶縁基板上に集積回路チップを実
装するための方法を示した図である。
装するための方法を示した図である。
【図１０】従来のセラミック基板を用いた気密封止型の
集積回路パッケージを示す断面図である。
集積回路パッケージを示す断面図である。
１ 半導体装置 ２ 集積回路チップ ２ａ 電極パッド ３ 絶縁基板 ３ａ 凹部 ４ 配線パターン ４ａ バンプ接合用パッド ４ｂ 実装用端子接続パッド ４ｃ パターン ４ｄ ビアホール ５ 端子 ６ 金属製のパターン ７ 障壁バンプ ８ 導電性バンプ ９ パターン １０ 酸化膜の層 １１ 外部基板 １２ 半田バンプ １３ 基台 １４ ヒータ
Claims (11)
- 【請求項１】 導体パターンを備えた絶縁基板と、 回路形成面上に電極パッドの列を有し、該回路形成面側
を上記絶縁基板側に向けて該絶縁基板上に実装される半
導体集積回路チップと、 上記半導体集積回路チップの各電極パッド上に設けら
れ、上記絶縁基板の導体パターン上に接合される導電性
のバンプと、 上記電極パッドの列を囲んで上記半導体集積回路チップ
の回路形成面側に設けられ、上記絶縁基板上に接合され
ることによって上記電極パッドの列を外気から封止する
障壁と、を備えた半導体装置。 - 【請求項２】 上記電極パッドの列を囲んで上記半導体
集積回路チップの回路形成面側に金属膜によるパターン
を形成し、該パターン上に上記障壁を接合した請求項１
記載の半導体装置。 - 【請求項３】 上記絶縁基板上に、上記障壁を接合する
ための金属パターンを形成した請求項２記載の半導体装
置。 - 【請求項４】 上記導電性バンプ及び上記障壁が半田又
は金のバンプである請求項３記載の半導体装置。 - 【請求項５】 上記半導体集積回路チップは、その周囲
に沿って上記障壁を備えた請求項１、２、３又は４記載
の半導体装置。 - 【請求項６】 上記絶縁基板は、上記半導体集積回路チ
ップの実装面と反対側の面に、上記導体パターンに接続
された実装用端子を配置した請求項１、２、３、４又は
５記載の半導体装置。 - 【請求項７】 回路形成面上に電極パッドの列を有する
半導体集積回路チップを、該回路形成面を下にして外部
基板上に実装する半導体装置の実装構造において、 上記半導体集積回路チップの各電極パッドと上記外部基
板の導体パターンとを、上記各電極パッド上に形成した
導電性バンプにより電気的に接続し、 上記電極パッドの列を囲んで上記半導体集積回路チップ
の回路形成面側に形成された障壁を上記外部基板上に接
合することによって、上記電極パッドの列を外気から封
止した半導体装置の実装構造。 - 【請求項８】 回路形成面上に電極パッドの列及び該電
極パッドの列を囲んで配置された金属膜によるパターン
を有した半導体集積回路チップを形成する工程と、 上記各電極パッド上に導電性バンプを形成すると共に、
上記パターン上に該パターンに沿って連続する障壁用の
バンプを形成する工程と、 上記各電極パッドを外部基板へ電気的に接続するための
導体パターンを備えると共に、上記障壁用のバンプの位
置に対応して形成された金属パターンを備える絶縁基板
を用意する工程と、 上記絶縁基板上に、上記半導体集積回路チップをその回
路形成面が上記絶縁基板に向くように搭載すると共に、
上記電極パッド上の導電性バンプを上記絶縁基板上の導
体パターンに接合し、上記障壁用のバンプを上記絶縁基
板上の金属パターンに接合する工程と、を含む半導体装
置の製造方法。 - 【請求項９】 上記導電性バンプ及び上記障壁用のバン
プは金又は半田よりなり、上記絶縁基板上に上記半導体
集積回路チップを搭載した後、一括リフロー又は熱圧着
により上記導電性バンプ及び上記障壁用のバンプを上記
絶縁基板上の導体パターン及び金属パターンに接合する
請求項８記載の半導体装置の製造方法。 - 【請求項１０】 回路形成面上に電極パッドの列及び該
電極パッドの列を囲んで配置された金属膜によるパター
ンを有した半導体集積回路チップを形成する工程と、 上記各電極パッド上に導電性バンプを形成すると共に、
上記パターン上に該パターンに沿って連続する障壁用の
バンプを形成する工程と、 上記各電極パッドの位置に対応して形成された導体パタ
ーンを備えると共に、上記障壁用のバンプの位置に対応
して形成された金属パターンを備える上記半導体集積回
路チップが実装される外部基板を用意する工程と、 上記外部基板上に、上記半導体集積回路チップをその回
路形成面が上記外部基板に向くように搭載すると共に、
上記電極パッド上の導電性バンプを上記外部基板上の導
体パターンに接合し、上記障壁用のバンプを上記外部基
板上の金属パターンに接合する工程と、を含む半導体装
置の実装方法。 - 【請求項１１】 上記導電性バンプ及び上記障壁用のバ
ンプは金又は半田よりなり、上記外部基板上に上記半導
体集積回路チップを搭載した後、一括リフロー又は熱圧
着により上記導電性バンプ及び上記障壁用のバンプを上
記外部基板上の導体パターン及び金属パターンに接合す
る請求項１０記載の半導体装置の実装方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8357894A JPH10189819A (ja) | 1996-12-27 | 1996-12-27 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8357894A JPH10189819A (ja) | 1996-12-27 | 1996-12-27 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10189819A true JPH10189819A (ja) | 1998-07-21 |
Family
ID=18456488
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8357894A Withdrawn JPH10189819A (ja) | 1996-12-27 | 1996-12-27 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10189819A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7821131B2 (en) * | 2007-06-21 | 2010-10-26 | Intel Corporation | Substrate including barrier solder bumps to control underfill transgression and microelectronic package including same |
| US7935573B2 (en) | 2005-01-31 | 2011-05-03 | Fujitsu Limited | Electronic device and method for fabricating the same |
-
1996
- 1996-12-27 JP JP8357894A patent/JPH10189819A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7935573B2 (en) | 2005-01-31 | 2011-05-03 | Fujitsu Limited | Electronic device and method for fabricating the same |
| US7821131B2 (en) * | 2007-06-21 | 2010-10-26 | Intel Corporation | Substrate including barrier solder bumps to control underfill transgression and microelectronic package including same |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040302 |