JPH10189890A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH10189890A JPH10189890A JP8351221A JP35122196A JPH10189890A JP H10189890 A JPH10189890 A JP H10189890A JP 8351221 A JP8351221 A JP 8351221A JP 35122196 A JP35122196 A JP 35122196A JP H10189890 A JPH10189890 A JP H10189890A
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 本発明は、半導体記憶装置に関し、チップ上
に無駄な領域を形成することなく冗長セルを選択する配
線を配置可能とし、ひいてはチップ面積の増大を防止す
ることを目的とする。 【解決手段】 冗長セルアレイ部を含むセルアレイ１
と、該冗長セルアレイ部において冗長セルをロウ方向に
選択する第１の配線ＲＲＬ１と、該第１の配線と直交し
且つ該第１の配線と異なる配線層に形成された第２の配
線ＲＲＬ２と、セルアレイ１から離れて配置された周辺
回路部２に設けられる冗長判定回路５とを備え、第１の
配線ＲＲＬ１が、セルアレイ１上で第２の配線ＲＲＬ２
に接続され、さらに該第２の配線を介して冗長判定回路
５に接続されるように構成する。
に無駄な領域を形成することなく冗長セルを選択する配
線を配置可能とし、ひいてはチップ面積の増大を防止す
ることを目的とする。 【解決手段】 冗長セルアレイ部を含むセルアレイ１
と、該冗長セルアレイ部において冗長セルをロウ方向に
選択する第１の配線ＲＲＬ１と、該第１の配線と直交し
且つ該第１の配線と異なる配線層に形成された第２の配
線ＲＲＬ２と、セルアレイ１から離れて配置された周辺
回路部２に設けられる冗長判定回路５とを備え、第１の
配線ＲＲＬ１が、セルアレイ１上で第２の配線ＲＲＬ２
に接続され、さらに該第２の配線を介して冗長判定回路
５に接続されるように構成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
係り、特に、冗長セルを備えた半導体記憶装置において
該冗長セルを選択するための配線のレイアウト技術に関
する。なお、以下の記載において、単に「セル（又は冗
長セル）」とは、『メモリセル（又は冗長メモリセ
ル）」を指すものとする。
係り、特に、冗長セルを備えた半導体記憶装置において
該冗長セルを選択するための配線のレイアウト技術に関
する。なお、以下の記載において、単に「セル（又は冗
長セル）」とは、『メモリセル（又は冗長メモリセ
ル）」を指すものとする。
【０００２】近年の半導体記憶装置は、微細化及びチッ
プサイズの増大により、製造中に発生した欠陥によって
正規のセルが正常な機能を失う確率が高まっている。そ
のため、製造後にその欠陥箇所を救済する目的で冗長セ
ルが多数必要になっている。しかし、冗長セルの数が多
くなると、それを選択するための配線も増え、それによ
りチップ面積を増大させるおそれが出てきた。チップ面
積が増加すると、製造効率がかえって悪化するため、冗
長セルを増やす意味がなくなる。そこで、チップ面積を
増大させずに冗長セルを選択するレイアウト技術が求め
られている。
プサイズの増大により、製造中に発生した欠陥によって
正規のセルが正常な機能を失う確率が高まっている。そ
のため、製造後にその欠陥箇所を救済する目的で冗長セ
ルが多数必要になっている。しかし、冗長セルの数が多
くなると、それを選択するための配線も増え、それによ
りチップ面積を増大させるおそれが出てきた。チップ面
積が増加すると、製造効率がかえって悪化するため、冗
長セルを増やす意味がなくなる。そこで、チップ面積を
増大させずに冗長セルを選択するレイアウト技術が求め
られている。
【０００３】
【従来の技術】例えば図１（ａ）を参照すると、半導体
記憶装置をチップの形態で見た場合の構成が概略的に示
されている。この図１（ａ）に示す構成は、後で本発明
の構成に関連して説明されるが、この構成自体は本発明
の特徴をなすものではない。図中、１はセルアレイを示
し、図示の例ではチップ上に８個設けられている。各セ
ルアレイ１は、複数の正規セルがマトリクス状に配設さ
れてなる正規セルアレイ部と複数の冗長セルがマトリク
ス状に配設されてなる冗長セルアレイ部を含んでおり、
正規セルアレイ部にはＸ方向（ロウ方向）にセルを選択
するロウラインとＹ方向（コラム方向）にセルを選択す
るコラムラインが配列されており、同様に、冗長セルア
レイ部にはＸ方向に冗長セルを選択する冗長ロウライン
とＹ方向に冗長セルを選択する冗長コラムラインが配列
されている。
記憶装置をチップの形態で見た場合の構成が概略的に示
されている。この図１（ａ）に示す構成は、後で本発明
の構成に関連して説明されるが、この構成自体は本発明
の特徴をなすものではない。図中、１はセルアレイを示
し、図示の例ではチップ上に８個設けられている。各セ
ルアレイ１は、複数の正規セルがマトリクス状に配設さ
れてなる正規セルアレイ部と複数の冗長セルがマトリク
ス状に配設されてなる冗長セルアレイ部を含んでおり、
正規セルアレイ部にはＸ方向（ロウ方向）にセルを選択
するロウラインとＹ方向（コラム方向）にセルを選択す
るコラムラインが配列されており、同様に、冗長セルア
レイ部にはＸ方向に冗長セルを選択する冗長ロウライン
とＹ方向に冗長セルを選択する冗長コラムラインが配列
されている。
【０００４】セルアレイ１は四角形の形状にレイアウト
されており、この四角形の２辺に隣接してロウデコーダ
列３とコラムデコーダ列４が配設されている。また、２
は周辺回路部を示し、各セルアレイ１から離れて（つま
りコラムデコーダ列４を間に挟んで）配置されている。
この周辺回路部２には冗長判定回路（図１（ａ）には図
示せず）が設けられている。
されており、この四角形の２辺に隣接してロウデコーダ
列３とコラムデコーダ列４が配設されている。また、２
は周辺回路部を示し、各セルアレイ１から離れて（つま
りコラムデコーダ列４を間に挟んで）配置されている。
この周辺回路部２には冗長判定回路（図１（ａ）には図
示せず）が設けられている。
【０００５】通常の動作では、外部から入力されるアド
レス信号をデコードし、そのデコード結果に基づいて１
本のロウライン（通常は複数のワードラインから成る）
と１本のコラムライン（通常は複数のビットライン対か
ら成る）が選択され、それらの交点に配設されたセルに
対してデータの書き込み又は読み出しが行われる。冗長
時の動作は以下のように行われる。例えば、あるロウラ
イン上に製造途中で欠陥が発生した場合、この不良とな
ったロウラインに対応するロウアドレスを冗長判定回路
に記憶させておき、入力アドレスが当該ロウアドレスに
一致した場合は、不良となったロウラインに代えて、冗
長ロウラインを選択するようにさせている。これは、コ
ラムラインについても同様である。
レス信号をデコードし、そのデコード結果に基づいて１
本のロウライン（通常は複数のワードラインから成る）
と１本のコラムライン（通常は複数のビットライン対か
ら成る）が選択され、それらの交点に配設されたセルに
対してデータの書き込み又は読み出しが行われる。冗長
時の動作は以下のように行われる。例えば、あるロウラ
イン上に製造途中で欠陥が発生した場合、この不良とな
ったロウラインに対応するロウアドレスを冗長判定回路
に記憶させておき、入力アドレスが当該ロウアドレスに
一致した場合は、不良となったロウラインに代えて、冗
長ロウラインを選択するようにさせている。これは、コ
ラムラインについても同様である。
【０００６】図１（ａ）の構成に示されるように、Ｙ方
向に配列されたコラムラインはその一端が周辺回路部２
に接続されているのに対し、セルアレイ１内でＸ方向に
配列された正規のロウライン及び冗長ロウラインは、そ
れぞれ周辺回路部２から離れて（つまりコラムデコーダ
列４を間に挟んで）設けられている。従って、この冗長
ロウラインと周辺回路部２に設けられた冗長判定回路を
接続する配線が、周辺回路部２以外の部分に必要とな
る。
向に配列されたコラムラインはその一端が周辺回路部２
に接続されているのに対し、セルアレイ１内でＸ方向に
配列された正規のロウライン及び冗長ロウラインは、そ
れぞれ周辺回路部２から離れて（つまりコラムデコーダ
列４を間に挟んで）設けられている。従って、この冗長
ロウラインと周辺回路部２に設けられた冗長判定回路を
接続する配線が、周辺回路部２以外の部分に必要とな
る。
【０００７】従来知られている技術では、この配線は、
図９に一例として示されるように、ロウデコーダ列３の
領域上に重なり合う形で配列されていた（図中、ＲＲＬ
２で示される配線）。なお、図９において、ＲＬはＸ方
向に配列された正規のロウライン、ＲＲＬ１は同じくＸ
方向に配列された冗長ロウライン、ＣＬはＹ方向に配列
されたコラムライン、ＲＤは各ロウデコーダ、ＣＤは各
コラムデコーダ、ＰＤＣはプリデコード信号、ＮＲは後
述する「無駄な領域」を示す。
図９に一例として示されるように、ロウデコーダ列３の
領域上に重なり合う形で配列されていた（図中、ＲＲＬ
２で示される配線）。なお、図９において、ＲＬはＸ方
向に配列された正規のロウライン、ＲＲＬ１は同じくＸ
方向に配列された冗長ロウライン、ＣＬはＹ方向に配列
されたコラムライン、ＲＤは各ロウデコーダ、ＣＤは各
コラムデコーダ、ＰＤＣはプリデコード信号、ＮＲは後
述する「無駄な領域」を示す。
【０００８】
【発明が解決しようとする課題】ロウデコーダ列３の幅
は、その上に配列される配線の本数に依存する。正規の
ロウラインＲＬを選択するための信号はプリデコード信
号ＰＤＣであり、例えば２０４８本のロウラインを選択
するには、４＋８＋８＋８＝２４本のプリデコード信号
配線が必要である。例えば、各ロウデコーダＲＤを４入
力ＮＡＮＤ回路で構成し、各入力に４本、８本、８本及
び８本のプリデコード信号のうちの１本づつを接続する
ことにより、２０４８本のロウラインの中から１本を選
択することができる。
は、その上に配列される配線の本数に依存する。正規の
ロウラインＲＬを選択するための信号はプリデコード信
号ＰＤＣであり、例えば２０４８本のロウラインを選択
するには、４＋８＋８＋８＝２４本のプリデコード信号
配線が必要である。例えば、各ロウデコーダＲＤを４入
力ＮＡＮＤ回路で構成し、各入力に４本、８本、８本及
び８本のプリデコード信号のうちの１本づつを接続する
ことにより、２０４８本のロウラインの中から１本を選
択することができる。
【０００９】これに対し、冗長ロウラインＲＲＬ１を選
択するための信号については、上記プリデコード信号Ｐ
ＤＣのようにその信号本数を減らすことはできない。例
えば１６本の冗長ロウラインを設けた場合、１６本の配
線をそのままロウデコーダ列３の領域上に設ける必要が
ある。このように、従来技術の配線レイアウトによれ
ば、ロウデコーダ列の幅が相対的に大きくなるといった
不都合があり、更には図９に示すようにロウデコーダ列
の領域上に回路が全く存在しない無駄な領域ＮＲが形成
されるという問題があった。これは、半導体記憶装置と
してのチップ面積の増大につながり、改善の余地があ
る。
択するための信号については、上記プリデコード信号Ｐ
ＤＣのようにその信号本数を減らすことはできない。例
えば１６本の冗長ロウラインを設けた場合、１６本の配
線をそのままロウデコーダ列３の領域上に設ける必要が
ある。このように、従来技術の配線レイアウトによれ
ば、ロウデコーダ列の幅が相対的に大きくなるといった
不都合があり、更には図９に示すようにロウデコーダ列
の領域上に回路が全く存在しない無駄な領域ＮＲが形成
されるという問題があった。これは、半導体記憶装置と
してのチップ面積の増大につながり、改善の余地があ
る。
【００１０】本発明は、上述した従来技術における課題
に鑑み創作されたもので、チップ上に無駄な領域を形成
することなく冗長セルを選択する配線を配置可能とし、
ひいてはチップ面積の増大を防止することができる半導
体記憶装置を提供することを目的とする。
に鑑み創作されたもので、チップ上に無駄な領域を形成
することなく冗長セルを選択する配線を配置可能とし、
ひいてはチップ面積の増大を防止することができる半導
体記憶装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】図１は本発明に係る半導
体記憶装置の原理構成を示す。図中、（ａ）は本発明の
半導体記憶装置をチップの形態で見た場合の概略構成を
示し、（ｂ）は（ａ）において破線で示されるＡの部分
を拡大して示したものである。上述した従来技術の課題
を解決するため、本発明では、冗長ロウラインと冗長判
定回路を接続する配線を、この冗長ロウラインが形成さ
れる配線層とは異なる配線層において当該冗長ロウライ
ンと直交する方向に形成し、この配線をセルアレイ上で
当該冗長ロウラインと接続するようにしている。
体記憶装置の原理構成を示す。図中、（ａ）は本発明の
半導体記憶装置をチップの形態で見た場合の概略構成を
示し、（ｂ）は（ａ）において破線で示されるＡの部分
を拡大して示したものである。上述した従来技術の課題
を解決するため、本発明では、冗長ロウラインと冗長判
定回路を接続する配線を、この冗長ロウラインが形成さ
れる配線層とは異なる配線層において当該冗長ロウライ
ンと直交する方向に形成し、この配線をセルアレイ上で
当該冗長ロウラインと接続するようにしている。
【００１２】すなわち、図１に示すように、本発明に係
る半導体記憶装置は、正規セルアレイ部及び冗長セルア
レイ部を含むセルアレイ１と、該冗長セルアレイ部にお
いて冗長セルをロウ方向に選択する第１の配線（冗長ロ
ウライン）ＲＲＬ１と、該第１の配線と直交し且つ該第
１の配線と異なる配線層に形成された第２の配線ＲＲＬ
２と、セルアレイ１から離れて配置された周辺回路部２
と、該周辺回路部に設けられ、第１の配線ＲＲＬ１の電
圧レベルを決定する冗長判定回路５とを備え、第１の配
線ＲＲＬ１が、セルアレイ１上で第２の配線ＲＲＬ２に
接続され、さらに該第２の配線を介して冗長判定回路５
に接続されていることを特徴とする。
る半導体記憶装置は、正規セルアレイ部及び冗長セルア
レイ部を含むセルアレイ１と、該冗長セルアレイ部にお
いて冗長セルをロウ方向に選択する第１の配線（冗長ロ
ウライン）ＲＲＬ１と、該第１の配線と直交し且つ該第
１の配線と異なる配線層に形成された第２の配線ＲＲＬ
２と、セルアレイ１から離れて配置された周辺回路部２
と、該周辺回路部に設けられ、第１の配線ＲＲＬ１の電
圧レベルを決定する冗長判定回路５とを備え、第１の配
線ＲＲＬ１が、セルアレイ１上で第２の配線ＲＲＬ２に
接続され、さらに該第２の配線を介して冗長判定回路５
に接続されていることを特徴とする。
【００１３】本発明の好適な一つの形態によれば、上記
半導体記憶装置において、正規セルアレイ部におけるセ
ルをコラム方向に選択するコラムデコーダ列４がセルア
レイ１に隣接して配置され、該コラムデコーダ列を構成
する各コラムデコーダＣＤの間を通り抜けるように第２
の配線ＲＲＬ２が配列されている。また、本発明の好適
な他の形態によれば、上記半導体記憶装置において、第
１の配線ＲＲＬ１の配列間隔（ピッチ）は、該第１の配
線と同じ方向に正規セルアレイ部に配列された配線（ロ
ウライン）ＲＬのピッチよりも大きく選定されている。
半導体記憶装置において、正規セルアレイ部におけるセ
ルをコラム方向に選択するコラムデコーダ列４がセルア
レイ１に隣接して配置され、該コラムデコーダ列を構成
する各コラムデコーダＣＤの間を通り抜けるように第２
の配線ＲＲＬ２が配列されている。また、本発明の好適
な他の形態によれば、上記半導体記憶装置において、第
１の配線ＲＲＬ１の配列間隔（ピッチ）は、該第１の配
線と同じ方向に正規セルアレイ部に配列された配線（ロ
ウライン）ＲＬのピッチよりも大きく選定されている。
【００１４】また、本発明の好適な更に他の形態によれ
ば、上記半導体記憶装置において、コラムデコーダ列４
中で第２の配線ＲＲＬ２が通り抜ける場所近傍のコラム
デコーダは、該第２の配線のためのスペースが確保され
るように他のコラムデコーダと異なる形状にレイアウト
されている。さらに、本発明の好適な他の形態によれ
ば、上記半導体記憶装置において、第２の配線ＲＲＬ２
と同じ方向にセルアレイ上に一定の繰り返しパターンを
もって複数の電源配線が配列され、該複数の電源配線の
一部の電源配線に代えて第２の配線ＲＲＬ２が配列され
ている。
ば、上記半導体記憶装置において、コラムデコーダ列４
中で第２の配線ＲＲＬ２が通り抜ける場所近傍のコラム
デコーダは、該第２の配線のためのスペースが確保され
るように他のコラムデコーダと異なる形状にレイアウト
されている。さらに、本発明の好適な他の形態によれ
ば、上記半導体記憶装置において、第２の配線ＲＲＬ２
と同じ方向にセルアレイ上に一定の繰り返しパターンを
もって複数の電源配線が配列され、該複数の電源配線の
一部の電源配線に代えて第２の配線ＲＲＬ２が配列され
ている。
【００１５】上述したように、本発明では、冗長ロウラ
インＲＲＬ１と冗長判定回路５を接続する配線ＲＲＬ２
は、コラムデコーダ列４の隙間とセルアレイ１上を通り
抜けている。コラムデコーダ列は、通常、数百個等、数
多くのコラムデコーダの集合で構成されており、各コラ
ムデコーダの面積は、それを構成する回路素子の面積に
よって決まっている。従って、コラムデコーダ列全体の
面積を増やさずに、各コラムデコーダの間を通り抜ける
方向に何本かの配線を設けることは可能である。
インＲＲＬ１と冗長判定回路５を接続する配線ＲＲＬ２
は、コラムデコーダ列４の隙間とセルアレイ１上を通り
抜けている。コラムデコーダ列は、通常、数百個等、数
多くのコラムデコーダの集合で構成されており、各コラ
ムデコーダの面積は、それを構成する回路素子の面積に
よって決まっている。従って、コラムデコーダ列全体の
面積を増やさずに、各コラムデコーダの間を通り抜ける
方向に何本かの配線を設けることは可能である。
【００１６】また、個々のセルは最小寸法でレイアウト
されるのに対し、各セルを選択するロウラインやコラム
ラインの配列間隔（ピッチ）は、通常、セル間のピッチ
よりも大きく設定されている。従って、面積を増やさず
に、各コラムラインの間に配線を設け、ロウライン上で
当該配線とのコンタクトのための領域をとることは可能
である。
されるのに対し、各セルを選択するロウラインやコラム
ラインの配列間隔（ピッチ）は、通常、セル間のピッチ
よりも大きく設定されている。従って、面積を増やさず
に、各コラムラインの間に配線を設け、ロウライン上で
当該配線とのコンタクトのための領域をとることは可能
である。
【００１７】このように本発明によれば、チップ上に無
駄な領域を形成することなく冗長セルを選択する配線を
配置することが可能となり、従来例に比べて小さいチッ
プサイズの半導体記憶装置を提供することができる。
駄な領域を形成することなく冗長セルを選択する配線を
配置することが可能となり、従来例に比べて小さいチッ
プサイズの半導体記憶装置を提供することができる。
【００１８】
【発明の実施の形態】以下、本発明の好適な各実施形態
について、図２〜図８を参照しながら説明する。先ず、
図２には本発明の各実施形態に適用される半導体記憶装
置の全体構成が概略的に示される。
について、図２〜図８を参照しながら説明する。先ず、
図２には本発明の各実施形態に適用される半導体記憶装
置の全体構成が概略的に示される。
【００１９】図中、１０は外部から入力されるアクティ
ブ・ローの制御信号（ロウアドレスストローブ信号ＲＡ
ＳＸ、コラムアドレスストローブ信号ＣＡＳＸ及びライ
トイネーブル信号ＷＥＸ）に応答してチップ内の各回路
の動作を制御するための各種クロック信号（図示の例で
は簡略化のためＣ１〜Ｃ３のみ示されている）を発生す
るクロック発生回路、１１は正規のセルアレイ、１２は
冗長セルアレイ、１３はクロック信号Ｃ１に応答して、
外部から入力されるｎビットのアドレス信号ＡＤＤのバ
ッファリングを行うアドレスバッファ、１４はアドレス
バッファ１３からのｉビットのロウアドレス信号ＲＡＤ
をデコードし、セルアレイ１１内のロウラインＲＬのい
ずれか１本を選択するロウデコーダ列、１５は同じくア
ドレスバッファ１３からの（ｎ−ｉ）ビットのコラムア
ドレス信号ＣＡＤをデコードし、セルアレイ１１内のコ
ラムラインＣＬのいずれか１本を選択するコラムデコー
ダ列、１６はコラムデコーダ列１５とセルアレイ１１と
の間でデータの授受を行うコラムゲート列及びセンスア
ンプ（Ｓ／Ａ）列、１７はクロック信号Ｃ２に応答し
て、外部からの入力データＤINのバッファリングを行う
データ入力バッファ、１８はコラムゲート列及びＳ／Ａ
列１６を介して読み出されたデータのバッファリングを
行い、出力データＤOUT として出力するデータ出力バッ
ファ、そして、１９はクロック信号Ｃ３及びロウアドレ
ス信号ＲＡＤに基づいて、冗長セルアレイ１２内の冗長
ロウラインＲＲＬのいずれか１本を活性化する冗長判定
回路を示す。この冗長判定回路１９の機能については前
述した通りである。
ブ・ローの制御信号（ロウアドレスストローブ信号ＲＡ
ＳＸ、コラムアドレスストローブ信号ＣＡＳＸ及びライ
トイネーブル信号ＷＥＸ）に応答してチップ内の各回路
の動作を制御するための各種クロック信号（図示の例で
は簡略化のためＣ１〜Ｃ３のみ示されている）を発生す
るクロック発生回路、１１は正規のセルアレイ、１２は
冗長セルアレイ、１３はクロック信号Ｃ１に応答して、
外部から入力されるｎビットのアドレス信号ＡＤＤのバ
ッファリングを行うアドレスバッファ、１４はアドレス
バッファ１３からのｉビットのロウアドレス信号ＲＡＤ
をデコードし、セルアレイ１１内のロウラインＲＬのい
ずれか１本を選択するロウデコーダ列、１５は同じくア
ドレスバッファ１３からの（ｎ−ｉ）ビットのコラムア
ドレス信号ＣＡＤをデコードし、セルアレイ１１内のコ
ラムラインＣＬのいずれか１本を選択するコラムデコー
ダ列、１６はコラムデコーダ列１５とセルアレイ１１と
の間でデータの授受を行うコラムゲート列及びセンスア
ンプ（Ｓ／Ａ）列、１７はクロック信号Ｃ２に応答し
て、外部からの入力データＤINのバッファリングを行う
データ入力バッファ、１８はコラムゲート列及びＳ／Ａ
列１６を介して読み出されたデータのバッファリングを
行い、出力データＤOUT として出力するデータ出力バッ
ファ、そして、１９はクロック信号Ｃ３及びロウアドレ
ス信号ＲＡＤに基づいて、冗長セルアレイ１２内の冗長
ロウラインＲＲＬのいずれか１本を活性化する冗長判定
回路を示す。この冗長判定回路１９の機能については前
述した通りである。
【００２０】図２の構成において、読み出し動作時に
は、選択されたセルの情報がコラムゲート列及びＳ／Ａ
列１６、データバスＤＢ及びデータ出力バッファ１８を
介して出力され（ＤOUT ）、書き込み動作時には、外部
からの入力データＤINがデータ入力バッファ１７及びデ
ータバスＤＢを介し、さらにコラムゲート列及びＳ／Ａ
列１６を介して選択されたセルに書き込まれる。
は、選択されたセルの情報がコラムゲート列及びＳ／Ａ
列１６、データバスＤＢ及びデータ出力バッファ１８を
介して出力され（ＤOUT ）、書き込み動作時には、外部
からの入力データＤINがデータ入力バッファ１７及びデ
ータバスＤＢを介し、さらにコラムゲート列及びＳ／Ａ
列１６を介して選択されたセルに書き込まれる。
【００２１】なお、図２に示す構成は、単に各回路間の
信号の授受を説明するために模式的に表したものであ
り、各回路の実際の物理的な配置を表すものではない。
以下、各回路（特に配線）の実際の配置形態について説
明する。図３には本発明の第１の実施形態に係るダイナ
ミック型半導体記憶装置の構成が示される。図中、
（ａ）は半導体記憶装置をチップの形態で見た場合の概
略構成を示し、（ｂ）は（ａ）において破線で示される
Ｂの部分を拡大して示したものである。
信号の授受を説明するために模式的に表したものであ
り、各回路の実際の物理的な配置を表すものではない。
以下、各回路（特に配線）の実際の配置形態について説
明する。図３には本発明の第１の実施形態に係るダイナ
ミック型半導体記憶装置の構成が示される。図中、
（ａ）は半導体記憶装置をチップの形態で見た場合の概
略構成を示し、（ｂ）は（ａ）において破線で示される
Ｂの部分を拡大して示したものである。
【００２２】図３（ａ）に示す構成は、図１（ａ）に示
した構成と基本的に同じである。本実施形態において
は、図３（ｂ）に示すように、セルアレイ１の領域上
に、コラムデコーダ列４と平行に複数のセンスアンプ
（Ｓ／Ａ）列２１が配置され、ロウデコーダ列３と平行
に複数のサブ・ロウデコーダ列２２が配置されている。
図４はセルアレイ１の構成を拡大して示したものであ
る。図中、複数のワードラインＷＬｉ（ｉ＝０〜７）と
複数のビットライン対ＢＬｉ，ＢＬＸｉ（ｉ＝０〜７）
の各交点に配設された四角形で示す部分が、１ビットの
セルに対応する。セルが選択されてそのデータが出力さ
れるまでの動作を時間の流れに沿って説明すると、以下
のようになる。
した構成と基本的に同じである。本実施形態において
は、図３（ｂ）に示すように、セルアレイ１の領域上
に、コラムデコーダ列４と平行に複数のセンスアンプ
（Ｓ／Ａ）列２１が配置され、ロウデコーダ列３と平行
に複数のサブ・ロウデコーダ列２２が配置されている。
図４はセルアレイ１の構成を拡大して示したものであ
る。図中、複数のワードラインＷＬｉ（ｉ＝０〜７）と
複数のビットライン対ＢＬｉ，ＢＬＸｉ（ｉ＝０〜７）
の各交点に配設された四角形で示す部分が、１ビットの
セルに対応する。セルが選択されてそのデータが出力さ
れるまでの動作を時間の流れに沿って説明すると、以下
のようになる。
【００２３】先ず最初に、外部から複数ビットのロウア
ドレスが入力される。ロウアドレスのうち２ビットを除
いた残りで１個のロウデコーダＲＤｉ（ｉ＝０，１）が
選択され、対応するロウラインＲＬｉ（ｉ＝０，１）が
活性化される。同時に、除かれた２ビットのアドレスは
１／４デコーダ（図示せず）によってデコードされ、そ
のデコード結果に基づいてＱＷ０〜ＱＷ３の中から１本
の信号ラインが活性化される。活性化されたロウライン
上の信号とＱＷ信号はサブ・ロウデコーダＳＲＤｉ（ｉ
＝０〜７）に入力されて論理合成され、最終的に１本の
ワードラインＷＬｉ（ｉ＝０〜７）が活性化される。こ
れによって、このワードラインＷＬｉにつながるセルは
全て選択状態となる。このようにして、セルアレイ１の
中から１本のワードラインに接続される複数のセルが選
択される。
ドレスが入力される。ロウアドレスのうち２ビットを除
いた残りで１個のロウデコーダＲＤｉ（ｉ＝０，１）が
選択され、対応するロウラインＲＬｉ（ｉ＝０，１）が
活性化される。同時に、除かれた２ビットのアドレスは
１／４デコーダ（図示せず）によってデコードされ、そ
のデコード結果に基づいてＱＷ０〜ＱＷ３の中から１本
の信号ラインが活性化される。活性化されたロウライン
上の信号とＱＷ信号はサブ・ロウデコーダＳＲＤｉ（ｉ
＝０〜７）に入力されて論理合成され、最終的に１本の
ワードラインＷＬｉ（ｉ＝０〜７）が活性化される。こ
れによって、このワードラインＷＬｉにつながるセルは
全て選択状態となる。このようにして、セルアレイ１の
中から１本のワードラインに接続される複数のセルが選
択される。
【００２４】ここに、各ロウラインＲＬｉ（ｉ＝０，
１）は金属（メタル）で形成された１層目の配線層に設
けられ、ワードライン（ＷＬｉ）４本ピッチでセルアレ
イ上に配列されている。本実施形態では、これが冗長に
置き替えられる単位である。つまり、ワードライン（Ｗ
Ｌｉ）は４本束になって１本の冗長ロウラインに置き替
えられる。活性化されたワードラインによって選択され
たセルは、保持しているデータを対応するビット線に送
り出す。このデータは対応するセンスアンプ（Ｓ／Ａ）
ＳＡｉ（ｉ＝０〜７）によって増幅され、ラッチされ
る。
１）は金属（メタル）で形成された１層目の配線層に設
けられ、ワードライン（ＷＬｉ）４本ピッチでセルアレ
イ上に配列されている。本実施形態では、これが冗長に
置き替えられる単位である。つまり、ワードライン（Ｗ
Ｌｉ）は４本束になって１本の冗長ロウラインに置き替
えられる。活性化されたワードラインによって選択され
たセルは、保持しているデータを対応するビット線に送
り出す。このデータは対応するセンスアンプ（Ｓ／Ａ）
ＳＡｉ（ｉ＝０〜７）によって増幅され、ラッチされ
る。
【００２５】次いで、コラムアドレスが入力され、これ
に従って１個のコラムデコーダＣＤｉ（ｉ＝０，１）が
選択され、対応するコラムラインＣＬｉ（ｉ＝０，１）
が活性化される。コラムラインＣＬｉは、対応するセン
スアンプ（Ｓ／Ａ）ＳＡｉとデータバス（図示せず）を
接続するトランスファゲートを開き、Ｓ／Ａにラッチさ
れたデータをデータバスに送り出す。これが更に増幅さ
れて外部に出力され、読み出し動作が完了する。
に従って１個のコラムデコーダＣＤｉ（ｉ＝０，１）が
選択され、対応するコラムラインＣＬｉ（ｉ＝０，１）
が活性化される。コラムラインＣＬｉは、対応するセン
スアンプ（Ｓ／Ａ）ＳＡｉとデータバス（図示せず）を
接続するトランスファゲートを開き、Ｓ／Ａにラッチさ
れたデータをデータバスに送り出す。これが更に増幅さ
れて外部に出力され、読み出し動作が完了する。
【００２６】ここに、各コラムラインＣＬｉ（ｉ＝０，
１）は金属（メタル）で形成された２層目の配線層に設
けられ、ビットライン（ＢＬｉ，ＢＬＸｉ）８本ピッチ
でセルアレイ上に配列されている。つまり、一度に４個
のＳ／Ａが選択され、データは４ビット同時に出力され
る。セルアレイ上にはさらに電源配線ＶＣＣ及びＶＳＳ
が設けられている。これらはサブ・ロウデコーダＳＲＤ
ｉやＳ／Ａドライバ等に電源を供給するための配線で、
ロウ方向はＳ／Ａ列に沿って配列され、コラム方向はコ
ラムラインＣＬｉと平行に各コラムライン間に配列さ
れ、全体としてセルアレイ上でメッシュ状に配列されて
いる。
１）は金属（メタル）で形成された２層目の配線層に設
けられ、ビットライン（ＢＬｉ，ＢＬＸｉ）８本ピッチ
でセルアレイ上に配列されている。つまり、一度に４個
のＳ／Ａが選択され、データは４ビット同時に出力され
る。セルアレイ上にはさらに電源配線ＶＣＣ及びＶＳＳ
が設けられている。これらはサブ・ロウデコーダＳＲＤ
ｉやＳ／Ａドライバ等に電源を供給するための配線で、
ロウ方向はＳ／Ａ列に沿って配列され、コラム方向はコ
ラムラインＣＬｉと平行に各コラムライン間に配列さ
れ、全体としてセルアレイ上でメッシュ状に配列されて
いる。
【００２７】なお、図４において、太線で示した配線は
メタル配線であることを示し、ロウ方向は１層目の配
線、コラム方向は２層目の配線を表している。なお、細
線で示した配線はポリシリコンで形成された配線である
ことを示す。また、黒丸は直交する配線同士が接続して
いることを示す。図５は本発明の特徴をなす部分を拡大
して示したもので、図４に示した部分よりもやや広い範
囲を示している。正規のセル、冗長セル、ワードライ
ン、ビットライン等については、図示の簡単化のため省
略してある。
メタル配線であることを示し、ロウ方向は１層目の配
線、コラム方向は２層目の配線を表している。なお、細
線で示した配線はポリシリコンで形成された配線である
ことを示す。また、黒丸は直交する配線同士が接続して
いることを示す。図５は本発明の特徴をなす部分を拡大
して示したもので、図４に示した部分よりもやや広い範
囲を示している。正規のセル、冗長セル、ワードライ
ン、ビットライン等については、図示の簡単化のため省
略してある。
【００２８】図５に示されるように、ロウラインＲＬ０
〜ＲＬｎと冗長ロウラインＲＲＬ０〜ＲＲＬｎは、Ｓ／
Ａ列同士の間をそれぞれロウ方向に配列されている。ロ
ウ方向に配列された冗長ロウラインＲＲＬ０〜ＲＲＬｎ
は、上述したように１層目の配線層に形成されており、
これとは別の２層目の配線層でコラム方向に形成された
配線に接続され、さらにこの配線を介して周辺回路部に
接続されている。冗長ロウラインのロウ方向配線（１層
目配線）とコラム方向配線（２層目配線）は、セルアレ
イ上でコンタクトしている。
〜ＲＬｎと冗長ロウラインＲＲＬ０〜ＲＲＬｎは、Ｓ／
Ａ列同士の間をそれぞれロウ方向に配列されている。ロ
ウ方向に配列された冗長ロウラインＲＲＬ０〜ＲＲＬｎ
は、上述したように１層目の配線層に形成されており、
これとは別の２層目の配線層でコラム方向に形成された
配線に接続され、さらにこの配線を介して周辺回路部に
接続されている。冗長ロウラインのロウ方向配線（１層
目配線）とコラム方向配線（２層目配線）は、セルアレ
イ上でコンタクトしている。
【００２９】図６に示すように、冗長ロウラインに関し
て１層目配線と２層目配線を接続するには、コンタクト
ホール（Ｈ１，Ｈ２で示す部分）とその周りに位置ずれ
を補償するための余裕スペースが必要である。これはセ
ルの配列間隔（ピッチ）に比べて大きな面積を占め、一
見、好ましくない。しかし、上述したようにロウライン
（冗長ロウライン）はワードライン４本（４ＷＬ）ピッ
チでセルアレイ上に配列されているので、かかるコンタ
クトをとる余裕は十分にある。
て１層目配線と２層目配線を接続するには、コンタクト
ホール（Ｈ１，Ｈ２で示す部分）とその周りに位置ずれ
を補償するための余裕スペースが必要である。これはセ
ルの配列間隔（ピッチ）に比べて大きな面積を占め、一
見、好ましくない。しかし、上述したようにロウライン
（冗長ロウライン）はワードライン４本（４ＷＬ）ピッ
チでセルアレイ上に配列されているので、かかるコンタ
クトをとる余裕は十分にある。
【００３０】また、２層目配線に関しては、電源配線Ｖ
ＣＣ及びＶＳＳが配列されていた部分の一部に代えて冗
長ロウラインが配列されており、セルアレイ上もコラム
デコーダ列上も配線のスペースに困らない。なぜなら、
電源配線（ＶＣＣ，ＶＳＳ）は全体としてセルアレイ上
でメッシュ状に配列されているので、その一部の電源配
線を取り去ってもそれほど大きな問題にはならないから
である。
ＣＣ及びＶＳＳが配列されていた部分の一部に代えて冗
長ロウラインが配列されており、セルアレイ上もコラム
デコーダ列上も配線のスペースに困らない。なぜなら、
電源配線（ＶＣＣ，ＶＳＳ）は全体としてセルアレイ上
でメッシュ状に配列されているので、その一部の電源配
線を取り去ってもそれほど大きな問題にはならないから
である。
【００３１】上述した第１の実施形態では、ロウライン
は元々緩いピッチで配列されていたが、セルと同じピッ
チで配列されている場合についても、次のようにすれば
本発明を適用することができる。図７にその一例を示
す。ロウラインがセルのピッチで配列されている場合、
それと異なる層の配線とコンタクトするスペースが確保
できないことが多いが、図７に示すように、冗長ロウラ
インＲＲＬ０〜ＲＲＬｎの配列間隔（ピッチ）Ｄ１をセ
ルのピッチ（すなわちロウラインＲＬ０〜ＲＬｎの配列
間隔Ｄ２）よりも大きく選定することで、セルアレイ上
のコンタクトを行うことができる。なぜなら、冗長セル
の個数は正規のセルの個数に比べてはるかに少ないの
で、冗長ロウラインの方だけピッチを大きくしてもチッ
プ全体の面積に与える影響は小さいからである。
は元々緩いピッチで配列されていたが、セルと同じピッ
チで配列されている場合についても、次のようにすれば
本発明を適用することができる。図７にその一例を示
す。ロウラインがセルのピッチで配列されている場合、
それと異なる層の配線とコンタクトするスペースが確保
できないことが多いが、図７に示すように、冗長ロウラ
インＲＲＬ０〜ＲＲＬｎの配列間隔（ピッチ）Ｄ１をセ
ルのピッチ（すなわちロウラインＲＬ０〜ＲＬｎの配列
間隔Ｄ２）よりも大きく選定することで、セルアレイ上
のコンタクトを行うことができる。なぜなら、冗長セル
の個数は正規のセルの個数に比べてはるかに少ないの
で、冗長ロウラインの方だけピッチを大きくしてもチッ
プ全体の面積に与える影響は小さいからである。
【００３２】また、上述した第１の実施形態では、コラ
ムデコーダ列を構成する各コラムデコーダの間を通り抜
ける配線（例えば電源配線ＶＣＣ，ＶＳＳ）が既にあっ
てそれを冗長ロウラインと置き替えるように構成した
が、このような配線が無く、しかもコラムデコーダ列領
域が実質上コラムデコーダのみによって占められ、面積
に余裕がない場合でも、次のようにすれば本発明を適用
することができる。図８にその一例を示す。
ムデコーダ列を構成する各コラムデコーダの間を通り抜
ける配線（例えば電源配線ＶＣＣ，ＶＳＳ）が既にあっ
てそれを冗長ロウラインと置き替えるように構成した
が、このような配線が無く、しかもコラムデコーダ列領
域が実質上コラムデコーダのみによって占められ、面積
に余裕がない場合でも、次のようにすれば本発明を適用
することができる。図８にその一例を示す。
【００３３】コラムデコーダは、通常複数の素子から構
成されており、各素子の配置を変えて、回路全体として
縦長や横長のレイアウトに変更することが可能である。
よって、図８に示すように、冗長ロウラインが通り抜け
る場所近傍のコラムデコーダＣＤ１，ＣＤ２を他のコラ
ムデコーダＣＤ３とは異なる形状（図示の例ではほぼ正
方形の形状）にレイアウトすることで、空いたスペース
に冗長ロウラインを通すことができる。なお、図８の例
では、周辺回路部にコラムデコーダ領域が一部突き出し
た形になるが、周辺回路部は元々ランダムなレイアウト
をもった回路の集合体であるから、この突き出し部分を
吸収する余裕スペースは十分にある。
成されており、各素子の配置を変えて、回路全体として
縦長や横長のレイアウトに変更することが可能である。
よって、図８に示すように、冗長ロウラインが通り抜け
る場所近傍のコラムデコーダＣＤ１，ＣＤ２を他のコラ
ムデコーダＣＤ３とは異なる形状（図示の例ではほぼ正
方形の形状）にレイアウトすることで、空いたスペース
に冗長ロウラインを通すことができる。なお、図８の例
では、周辺回路部にコラムデコーダ領域が一部突き出し
た形になるが、周辺回路部は元々ランダムなレイアウト
をもった回路の集合体であるから、この突き出し部分を
吸収する余裕スペースは十分にある。
【００３４】
【発明の効果】以上説明したように本発明によれば、チ
ップ上に無駄な領域を形成することなく、冗長セルを選
択する配線を配置することができる。これは、チップ面
積の増大の防止に大いに寄与するものである。
ップ上に無駄な領域を形成することなく、冗長セルを選
択する配線を配置することができる。これは、チップ面
積の増大の防止に大いに寄与するものである。
【図１】本発明に係る半導体記憶装置の原理構成図であ
る。
る。
【図２】本発明の各実施形態に適用される半導体記憶装
置の全体構成を概略的に示したブロック図である。
置の全体構成を概略的に示したブロック図である。
【図３】本発明の第１の実施形態に係る半導体記憶装置
の要部の構成を概略的に示した図である。
の要部の構成を概略的に示した図である。
【図４】図３におけるセルアレイの構成を拡大して示し
た図である。
た図である。
【図５】図３におけるセルアレイの構成において本発明
の特徴をなす部分を拡大して示した図である。
の特徴をなす部分を拡大して示した図である。
【図６】第１の実施形態の冗長ロウラインに関しての１
層目配線と２層目配線のコンタクト部のレイアウトを示
す図である。
層目配線と２層目配線のコンタクト部のレイアウトを示
す図である。
【図７】本発明の第２の実施形態の構成において本発明
の特徴をなす部分を拡大して示した図である。
の特徴をなす部分を拡大して示した図である。
【図８】本発明の第３の実施形態の構成において本発明
の特徴をなす部分を拡大して示した図である。
の特徴をなす部分を拡大して示した図である。
【図９】従来技術における冗長ロウラインのレイアウト
に関しての問題点を説明するための図である。
に関しての問題点を説明するための図である。
１…セルアレイ（正規セルアレイ部及び冗長セルアレイ
部） ２…周辺回路部 ３…ロウデコーダ列 ４…コラムデコーダ列 ５…冗長判定回路 ＣＤ…コラムデコーダ ＣＬ…コラムライン ＲＤ…ロウデコーダ ＲＬ…ロウライン ＲＲＬ１…冗長ロウライン（第１の配線） ＲＲＬ２…冗長ロウライン（第２の配線）
部） ２…周辺回路部 ３…ロウデコーダ列 ４…コラムデコーダ列 ５…冗長判定回路 ＣＤ…コラムデコーダ ＣＬ…コラムライン ＲＤ…ロウデコーダ ＲＬ…ロウライン ＲＲＬ１…冗長ロウライン（第１の配線） ＲＲＬ２…冗長ロウライン（第２の配線）
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 21/822
Claims (5)
- 【請求項１】 複数の正規セル及び複数の冗長セルがそ
れぞれ配設された正規セルアレイ部及び冗長セルアレイ
部を含むセルアレイと、 前記冗長セルアレイ部上にロウ方向に配列され、前記冗
長セルを選択するための第１の配線と、 該第１の配線と直交し且つ該第１の配線と異なる配線層
に形成された第２の配線と、 周辺回路部と、 該周辺回路部に設けられ、前記第１の配線の電圧レベル
を決定する冗長判定回路とを備え、 前記第１の配線が、前記セルアレイ上で前記第２の配線
に接続され、さらに該第２の配線を介して前記冗長判定
回路に接続されていることを特徴とする半導体記憶装
置。 - 【請求項２】 請求項１に記載の半導体記憶装置におい
て、前記正規セルアレイ部上をコラム方向に延びるコラ
ムラインを選択するためのコラムデコーダ列が前記セル
アレイに隣接して配置され、該コラムデコーダ列を構成
する第１及び第２のコラムデコーダの境界部を通り抜け
るように前記第２の配線が配列されていることを特徴と
する半導体記憶装置。 - 【請求項３】 請求項１に記載の半導体記憶装置におい
て、前記冗長セルアレイ部に配列された前記第１の配線
の各配線の配列間隔は、該第１の配線と同じ方向に延び
る前記正規セルアレイ部上に配列された複数の配線の配
列間隔よりも広く選定されていることを特徴とする半導
体記憶装置。 - 【請求項４】 請求項２に記載の半導体記憶装置におい
て、前記第１及び第２のコラムデコーダは、前記第２の
配線のためのスペースが確保されるように他のコラムデ
コーダと異なる形状にレイアウトされていることを特徴
とする半導体記憶装置。 - 【請求項５】 請求項１から３のいずれか一項に記載の
半導体記憶装置において、前記第２の配線と同じ方向に
前記セルアレイ上に一定の繰り返しパターンをもって配
列された複数の電源配線を有し、該複数の電源配線の一
部の電源配線に代えて前記第２の配線が配列されている
ことを特徴とする半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35122196A JP3466034B2 (ja) | 1996-12-27 | 1996-12-27 | 半導体記憶装置 |
| US08/869,637 US5757691A (en) | 1996-12-27 | 1997-06-04 | Semiconductor memory device having wiring for selection of redundant cells but without useless region on chip |
| KR1019970027468A KR100284715B1 (ko) | 1996-12-27 | 1997-06-26 | 반도체기억장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35122196A JP3466034B2 (ja) | 1996-12-27 | 1996-12-27 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10189890A true JPH10189890A (ja) | 1998-07-21 |
| JP3466034B2 JP3466034B2 (ja) | 2003-11-10 |
Family
ID=18415873
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35122196A Expired - Lifetime JP3466034B2 (ja) | 1996-12-27 | 1996-12-27 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5757691A (ja) |
| JP (1) | JP3466034B2 (ja) |
| KR (1) | KR100284715B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001036033A (ja) * | 1999-07-16 | 2001-02-09 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2015087491A (ja) * | 2013-10-30 | 2015-05-07 | キヤノン株式会社 | 発光素子の駆動回路、露光ヘッド及び画像形成装置 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6223331B1 (en) | 1998-07-30 | 2001-04-24 | Micron Technology, Inc. | Semiconductor circuit design method for employing spacing constraints and circuits thereof |
| JP2000348496A (ja) * | 1999-06-09 | 2000-12-15 | Nec Corp | 半導体記憶装置 |
| JP5028337B2 (ja) * | 2008-05-30 | 2012-09-19 | キヤノン株式会社 | 画像処理装置、画像処理方法、プログラム、及び記憶媒体 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06342599A (ja) * | 1993-05-31 | 1994-12-13 | Sanyo Electric Co Ltd | 半導体記憶装置 |
| US5537346A (en) * | 1994-05-20 | 1996-07-16 | Samsung Electronics Co., Ltd. | Semiconductor memory device obtaining high bandwidth and signal line layout method thereof |
| JPH0863995A (ja) * | 1994-08-24 | 1996-03-08 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US5687108A (en) * | 1996-04-10 | 1997-11-11 | Proebsting; Robert J. | Power bussing layout for memory circuits |
-
1996
- 1996-12-27 JP JP35122196A patent/JP3466034B2/ja not_active Expired - Lifetime
-
1997
- 1997-06-04 US US08/869,637 patent/US5757691A/en not_active Expired - Lifetime
- 1997-06-26 KR KR1019970027468A patent/KR100284715B1/ko not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001036033A (ja) * | 1999-07-16 | 2001-02-09 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2015087491A (ja) * | 2013-10-30 | 2015-05-07 | キヤノン株式会社 | 発光素子の駆動回路、露光ヘッド及び画像形成装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5757691A (en) | 1998-05-26 |
| JP3466034B2 (ja) | 2003-11-10 |
| KR19980063347A (ko) | 1998-10-07 |
| KR100284715B1 (ko) | 2001-03-15 |
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