JPS6233625B2 - - Google Patents
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- Publication number
- JPS6233625B2 JPS6233625B2 JP58171700A JP17170083A JPS6233625B2 JP S6233625 B2 JPS6233625 B2 JP S6233625B2 JP 58171700 A JP58171700 A JP 58171700A JP 17170083 A JP17170083 A JP 17170083A JP S6233625 B2 JPS6233625 B2 JP S6233625B2
- Authority
- JP
- Japan
- Prior art keywords
- memory cell
- cell array
- memory
- address
- error
- Prior art date
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/06—Address interface arrangements, e.g. address buffers
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/004—Error avoidance
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は記憶セルアレーを多重化し、記憶セル
アレー内に発生したエラーを補償する記憶装置に
関する。
アレー内に発生したエラーを補償する記憶装置に
関する。
半導体集積回路の分野においては、微細化によ
る高集積化が著しい進展をみせている。半導体記
憶装置は微細化が進むにつれ、エラービツトの原
因となる微小欠陥の発生確率が高まり、素子製造
歩留りの低下や装置の信頼性の低下といつた問題
が著しくなる。
る高集積化が著しい進展をみせている。半導体記
憶装置は微細化が進むにつれ、エラービツトの原
因となる微小欠陥の発生確率が高まり、素子製造
歩留りの低下や装置の信頼性の低下といつた問題
が著しくなる。
従来、このような欠陥（エラービツト）を含む
記憶素子や記憶セルアレーを多重化し、エラービ
ツトを補償する次のような種々の手が知られてい
る。
記憶素子や記憶セルアレーを多重化し、エラービ
ツトを補償する次のような種々の手が知られてい
る。
(1) 互いにエラービツトのアドレスが異なる記憶
素子を複数個集め、各記憶素子に同一情報を書
込み、読出されたデータのうちから正しいもの
を抽出して出力することにより、不良素子の有
効利用をはかる方法。
素子を複数個集め、各記憶素子に同一情報を書
込み、読出されたデータのうちから正しいもの
を抽出して出力することにより、不良素子の有
効利用をはかる方法。
(2) 正常に動作する複数個の記憶素子に同一情報
を蓄え、各記憶素子の同一アドレスに蓄えた情
報が同時にエラービツトとなる確率は低いこと
を利用して、記憶装置の信頼性を上げる方法。
を蓄え、各記憶素子の同一アドレスに蓄えた情
報が同時にエラービツトとなる確率は低いこと
を利用して、記憶装置の信頼性を上げる方法。
(3) 一記憶素子内に、同一情報を蓄える複数個の
記憶セルアレーと、各記憶セルアレーの出力を
入力とし正しい情報のみを抽出する論理回路と
をもち、製造中に生じた欠陥によつて各記憶セ
ルアレーの同一アドレスに蓄えた情報が同時に
エラービツトになる確率の低いことを利用し
て、記憶素子の歩留りを向上させる方法。
記憶セルアレーと、各記憶セルアレーの出力を
入力とし正しい情報のみを抽出する論理回路と
をもち、製造中に生じた欠陥によつて各記憶セ
ルアレーの同一アドレスに蓄えた情報が同時に
エラービツトになる確率の低いことを利用し
て、記憶素子の歩留りを向上させる方法。
第１図は従来の多重化により、エラービツトを
補償する記憶装置を示す。第１図の記憶装置は、
２重化されたＮ×Ｍビツトの記憶セルアレー１，
２と、各記憶セルアレー内の記憶セルを選択する
Ｎビツトのロウデコーダ回路（ワードドライバを
含む）３，４およびＭビツトのコラムデコーダ回
路（センスアツプを含む）５，６と、記憶セルア
レー１，２の出力を入力とし正しい情報のみを出
力する論理回路７とからなる。外部からのアドレ
スはアドレス入力端子８に与えられ、出力端子９
から記憶装置出力が出力される。ここで、ロウデ
コーダ回路３，４中に付記したロウアドレスの順
序と、コラムデコーダ回路５，６中に付記したコ
ラムアドレスの順序は、２重化された記憶セルア
レー間で同一になつている。アドレス入力端子８
にアドレスが与えられると、ロウデコーダ回路
３，４とコラムデコーダ回路５，６によつて、２
つの記憶セルアレー１，２上の同一位置の記憶セ
ルが選択され、それぞれコラムデコーダ回路５，
６６を介して論理回路７に読み出される。論理回
路７は２つの記憶セルアレーから読み出された情
報から正しい情報を出力する。正しい情報の出力
手法には種々の手法がある。例えば、欠陥記憶セ
ルが予めわかつていれば、その記憶セルのアドレ
スを連想メモリ等に登録しておき、これによつ
て、欠陥のない記憶セルの記憶セルアレーからの
出力を選択して出力する。また欠陥が“０”固定
となるような特性の記憶セルアレーであれば、２
つの記憶セルアレー出力を単に論理和して出力す
ることにより正しい情報として出力することがで
きる。
補償する記憶装置を示す。第１図の記憶装置は、
２重化されたＮ×Ｍビツトの記憶セルアレー１，
２と、各記憶セルアレー内の記憶セルを選択する
Ｎビツトのロウデコーダ回路（ワードドライバを
含む）３，４およびＭビツトのコラムデコーダ回
路（センスアツプを含む）５，６と、記憶セルア
レー１，２の出力を入力とし正しい情報のみを出
力する論理回路７とからなる。外部からのアドレ
スはアドレス入力端子８に与えられ、出力端子９
から記憶装置出力が出力される。ここで、ロウデ
コーダ回路３，４中に付記したロウアドレスの順
序と、コラムデコーダ回路５，６中に付記したコ
ラムアドレスの順序は、２重化された記憶セルア
レー間で同一になつている。アドレス入力端子８
にアドレスが与えられると、ロウデコーダ回路
３，４とコラムデコーダ回路５，６によつて、２
つの記憶セルアレー１，２上の同一位置の記憶セ
ルが選択され、それぞれコラムデコーダ回路５，
６６を介して論理回路７に読み出される。論理回
路７は２つの記憶セルアレーから読み出された情
報から正しい情報を出力する。正しい情報の出力
手法には種々の手法がある。例えば、欠陥記憶セ
ルが予めわかつていれば、その記憶セルのアドレ
スを連想メモリ等に登録しておき、これによつ
て、欠陥のない記憶セルの記憶セルアレーからの
出力を選択して出力する。また欠陥が“０”固定
となるような特性の記憶セルアレーであれば、２
つの記憶セルアレー出力を単に論理和して出力す
ることにより正しい情報として出力することがで
きる。
一方記憶セルアレー上に発生する欠陥について
みると、欠陥の多くはワード線やビツト線の短
絡、断線といつた局所的な欠陥である。これらの
欠陥によつてワード線、ビツト線沿いのビツトは
エラーとなるが、デコーダ回路に近い部分（近端
部）と遠い部分（遠端部）ではエラービツトとな
る確率が異なる。例えば断線の場合、断線個所よ
り遠端部のビツトはエラーとなるが、近端部は正
常に動作する。断線個所がアレー全面にわたつて
ランダムに存在するとしても、断線個所より遠端
部のビツトはエラーとなるので、遠端部ほどエラ
ービツトとなる確率が多くなる。また短絡の場合
にも、配線抵抗が大きければ近端部は正常に動作
する場合が多い。また断線や短絡がなくとも、遠
端部は配線時定数の影響を受けて信号波形が鈍り
やすく、わずかなノイズやタイミングずれによつ
てもエラーを生じる。このようにデコーダ回路と
記憶セルアレーの接続位置関係に依存して、エラ
ービツトの発生しやすい記憶セルが遠端部に偏在
する傾向にあることになる。
みると、欠陥の多くはワード線やビツト線の短
絡、断線といつた局所的な欠陥である。これらの
欠陥によつてワード線、ビツト線沿いのビツトは
エラーとなるが、デコーダ回路に近い部分（近端
部）と遠い部分（遠端部）ではエラービツトとな
る確率が異なる。例えば断線の場合、断線個所よ
り遠端部のビツトはエラーとなるが、近端部は正
常に動作する。断線個所がアレー全面にわたつて
ランダムに存在するとしても、断線個所より遠端
部のビツトはエラーとなるので、遠端部ほどエラ
ービツトとなる確率が多くなる。また短絡の場合
にも、配線抵抗が大きければ近端部は正常に動作
する場合が多い。また断線や短絡がなくとも、遠
端部は配線時定数の影響を受けて信号波形が鈍り
やすく、わずかなノイズやタイミングずれによつ
てもエラーを生じる。このようにデコーダ回路と
記憶セルアレーの接続位置関係に依存して、エラ
ービツトの発生しやすい記憶セルが遠端部に偏在
する傾向にあることになる。
第１図の斜線部１０，１１はそれぞれビツト
線、ワード線沿いのエラービツトの発生しやすい
記憶セルの領域を模擬的に示したもの、１２は記
憶装置の出力として得られる等価的な記憶セルア
レーである。図から明らかなように、同一構成の
記憶セルアレーおよびデコーダ回路を用いて２重
化した場合には、エラービツトの偏在する領域が
重復し、特定のアドレスに蓄えた情報のエラーと
なる確率が高まる。従つて記憶セルアレーの２重
化によつて生じる歩留りの向上、信頼性の向上と
いつた効果が充分には発揮されなくなる問題があ
る。
線、ワード線沿いのエラービツトの発生しやすい
記憶セルの領域を模擬的に示したもの、１２は記
憶装置の出力として得られる等価的な記憶セルア
レーである。図から明らかなように、同一構成の
記憶セルアレーおよびデコーダ回路を用いて２重
化した場合には、エラービツトの偏在する領域が
重復し、特定のアドレスに蓄えた情報のエラーと
なる確率が高まる。従つて記憶セルアレーの２重
化によつて生じる歩留りの向上、信頼性の向上と
いつた効果が充分には発揮されなくなる問題があ
る。
本発明の目的は記憶セルアレーの多重化によつ
てエラービツトを補償する記憶装置におけるエラ
ー確率をさらに低下させることにある。
てエラービツトを補償する記憶装置におけるエラ
ー確率をさらに低下させることにある。
本発明は、外部から与えられるアドレスに対し
て、各記憶セルアレー上の選択される記憶セル位
置を異ならしめることによつて、エラービツトの
偏在する領域が重復しないようにする。
て、各記憶セルアレー上の選択される記憶セル位
置を異ならしめることによつて、エラービツトの
偏在する領域が重復しないようにする。
以下本発明の実施例を図面を参照して説明す
る。
る。
第２図は本発明の一実施例を示す。第２図の記
憶装置は、２重化された記憶セルアレーをもつ記
憶装置であり、２個のＮ×Ｍビツトの記憶セルア
レー２１，２２と、各記憶セルアレーの記憶セル
を選択するＮビツトのロウデコーダ回路（ワード
ドライバを含む）２３，２４およびＭビツトのコ
ラムデコーダ回路（センスアンプを含む）２５，
２６と、記憶セルアレー２１，２２の出力を入力
とし正しい情報のみを出力する論理回路２７とか
らなる。外部からのアドレスはアドレス入力端子
２８に与えられ、記憶装置出力は出力端子２９か
ら出力される。３０，３１で示す斜線部は、それ
ぞれビツト線、ワード線沿いのエラービツトの発
生しやすい領域を模擬的に示したもの、３２は記
憶装置の出力として得られる等価的な記憶セルア
レーである。またロウデコーダ回路及びコラムデ
コーダ回路内の番号はぞれぞれロウアドレスとコ
ラムアドレスであり、記憶セルアレー内の行列要
素は各記憶セルのアドレスを表わしている。
憶装置は、２重化された記憶セルアレーをもつ記
憶装置であり、２個のＮ×Ｍビツトの記憶セルア
レー２１，２２と、各記憶セルアレーの記憶セル
を選択するＮビツトのロウデコーダ回路（ワード
ドライバを含む）２３，２４およびＭビツトのコ
ラムデコーダ回路（センスアンプを含む）２５，
２６と、記憶セルアレー２１，２２の出力を入力
とし正しい情報のみを出力する論理回路２７とか
らなる。外部からのアドレスはアドレス入力端子
２８に与えられ、記憶装置出力は出力端子２９か
ら出力される。３０，３１で示す斜線部は、それ
ぞれビツト線、ワード線沿いのエラービツトの発
生しやすい領域を模擬的に示したもの、３２は記
憶装置の出力として得られる等価的な記憶セルア
レーである。またロウデコーダ回路及びコラムデ
コーダ回路内の番号はぞれぞれロウアドレスとコ
ラムアドレスであり、記憶セルアレー内の行列要
素は各記憶セルのアドレスを表わしている。
本実施例の特徴は、ロウデコーダ回路２３，２
４の出力であるワード線のアドレス順序付け、お
よびコラムデコーダ回路２５，２６の入力である
ビツト線のアドレス順序付けが、２重化された記
憶セルアレー２１，２２の間で逆になるように構
成されていることである。これにより記憶セルア
レー２１，２２内の同一アドレスの記憶セルのデ
コーダに対する位置は、各記憶セルアレー間で異
なつている。
４の出力であるワード線のアドレス順序付け、お
よびコラムデコーダ回路２５，２６の入力である
ビツト線のアドレス順序付けが、２重化された記
憶セルアレー２１，２２の間で逆になるように構
成されていることである。これにより記憶セルア
レー２１，２２内の同一アドレスの記憶セルのデ
コーダに対する位置は、各記憶セルアレー間で異
なつている。
前述したようにビツト線、ワード線沿いエラー
ビツトはデコーダ回路からみて遠端部３０，３１
に偏在化するが、偏在する領域の記憶セルは２重
化された記憶セルアレー間で概ね異つたアドレス
をもつことになる。即ち、一方の記憶セルアレー
でエラーの起りやすい領域にあるアドレスは他方
の記憶セルアレーでは起りにくい領域に存在す
る。例えばアドレスとして“1M”が与えられた
とすると、第１図の従来例ではアドレス“1M”
の記憶セルの位置は両アレー１０，１１共に同じ
図面右上のエラー確率の高い領域にあるのに対
し、第２図の本発明の実施例によれば、記憶セル
アレー２１ではアドレス“1M”の記憶セルの位
置は図面右上のエラー確率の高い領域にあるが、
記憶セルアレー２２ではアドレス“1M”の記憶
セルの位置は図面左下のエラー確率の低い領域に
ある。このようにアドレス順序付けを２組のデコ
ーダ間で変えることによつて、２重化後の等価的
な記憶セルアレー３２上ではエラービツトの発生
し易い領域を従来に比べ格段に小さくすることが
できる。
ビツトはデコーダ回路からみて遠端部３０，３１
に偏在化するが、偏在する領域の記憶セルは２重
化された記憶セルアレー間で概ね異つたアドレス
をもつことになる。即ち、一方の記憶セルアレー
でエラーの起りやすい領域にあるアドレスは他方
の記憶セルアレーでは起りにくい領域に存在す
る。例えばアドレスとして“1M”が与えられた
とすると、第１図の従来例ではアドレス“1M”
の記憶セルの位置は両アレー１０，１１共に同じ
図面右上のエラー確率の高い領域にあるのに対
し、第２図の本発明の実施例によれば、記憶セル
アレー２１ではアドレス“1M”の記憶セルの位
置は図面右上のエラー確率の高い領域にあるが、
記憶セルアレー２２ではアドレス“1M”の記憶
セルの位置は図面左下のエラー確率の低い領域に
ある。このようにアドレス順序付けを２組のデコ
ーダ間で変えることによつて、２重化後の等価的
な記憶セルアレー３２上ではエラービツトの発生
し易い領域を従来に比べ格段に小さくすることが
できる。
また記憶セルアレーを３重化すれば、エラービ
ツトの偏在領域の重復を完全に無くすことができ
る。第３図は３重化された記憶セルアレーの実施
例で、第２図の実施例にさらに第３の記憶セルア
レー３３、ロウデコーダ回路３４およびコラムデ
コーダ回路３５を付加したものである。ロウデコ
ーダ回路３４およびコラムデコーダ回路３５のア
ドレス順序付けは、他のロウデコーダ回路２３，
２４及び他のコラムデコーダ回路２５，２６のア
ドレス順序付けと異なるように構成する。従つて
エラービツトの偏在する領域の記憶セルのアドレ
スは概ね、記憶セルアレー間で互いに異るアドレ
スとなり、３重化後の等価的な記憶セルアレー３
６上では、エラービツトの発生し易い領域を重な
らないようにすることができる。
ツトの偏在領域の重復を完全に無くすことができ
る。第３図は３重化された記憶セルアレーの実施
例で、第２図の実施例にさらに第３の記憶セルア
レー３３、ロウデコーダ回路３４およびコラムデ
コーダ回路３５を付加したものである。ロウデコ
ーダ回路３４およびコラムデコーダ回路３５のア
ドレス順序付けは、他のロウデコーダ回路２３，
２４及び他のコラムデコーダ回路２５，２６のア
ドレス順序付けと異なるように構成する。従つて
エラービツトの偏在する領域の記憶セルのアドレ
スは概ね、記憶セルアレー間で互いに異るアドレ
スとなり、３重化後の等価的な記憶セルアレー３
６上では、エラービツトの発生し易い領域を重な
らないようにすることができる。
以上はロウデコーダ回路及びコラムデコーダ回
路を変えることによつて、同一アドレスをもち同
一情報を蓄えた記憶セル位置を各記憶セルアレー
毎に変えた場合である。
路を変えることによつて、同一アドレスをもち同
一情報を蓄えた記憶セル位置を各記憶セルアレー
毎に変えた場合である。
第４図は同一情報を別のアドレスをもつ記憶セ
ルに蓄える方法を説明する。４１，４２はＮ×Ｍ
ビツトの２重化された記憶セルアレー、４３，４
４は同一のＮビツトのロウデコーダ回路、４５，
４６は同一のＭビツトのコラムデコーダ回路、４
７は記憶セルアレー４１，４２の出力を入力と
し、正しい情報のみを出力する論理回路、４８は
アドレス入力端子、４９は記憶装置の出力端子で
ある。本実施例では各デコーダ回路および、記憶
セルアレーとデコーダ回路との接続関係は両記憶
セルアレーで全く同じである。従つて同一アドレ
スをもつ記憶セルとデコーダ回路との相対位置
も、第１図に示した従来例と同様両記憶セルアレ
ーで同一である。本実施例の特徴は、一方のデコ
ーダ回路の入力アドレス信号を変換回路５０を用
いて変更することにある。第４図のように変換回
路として反転回路を用いると、記憶セルアレー４
１のアドレス（Ｘ，Ｙ）に蓄えられる情報は記憶
セルアレー４２では（，）に蓄えられること
になる。アドレス（Ｘ，Ｙ）の記載セルとアドレ
ス（，）の記憶セル、デコーダ回路に対して
それぞれ遠い位置と近い位置になるため、両記憶
セルが同時にエラービツトに偏在領域にある確率
はきわめて小さくなる。５１は２重化後の等価的
な記憶セルアレーで、第２図の実施例と同様にエ
ラービツトの偏在領域の重複を従来に比べ格段に
小さくすることができる。なお本構成は前述した
３重化への拡張も容易である。
ルに蓄える方法を説明する。４１，４２はＮ×Ｍ
ビツトの２重化された記憶セルアレー、４３，４
４は同一のＮビツトのロウデコーダ回路、４５，
４６は同一のＭビツトのコラムデコーダ回路、４
７は記憶セルアレー４１，４２の出力を入力と
し、正しい情報のみを出力する論理回路、４８は
アドレス入力端子、４９は記憶装置の出力端子で
ある。本実施例では各デコーダ回路および、記憶
セルアレーとデコーダ回路との接続関係は両記憶
セルアレーで全く同じである。従つて同一アドレ
スをもつ記憶セルとデコーダ回路との相対位置
も、第１図に示した従来例と同様両記憶セルアレ
ーで同一である。本実施例の特徴は、一方のデコ
ーダ回路の入力アドレス信号を変換回路５０を用
いて変更することにある。第４図のように変換回
路として反転回路を用いると、記憶セルアレー４
１のアドレス（Ｘ，Ｙ）に蓄えられる情報は記憶
セルアレー４２では（，）に蓄えられること
になる。アドレス（Ｘ，Ｙ）の記載セルとアドレ
ス（，）の記憶セル、デコーダ回路に対して
それぞれ遠い位置と近い位置になるため、両記憶
セルが同時にエラービツトに偏在領域にある確率
はきわめて小さくなる。５１は２重化後の等価的
な記憶セルアレーで、第２図の実施例と同様にエ
ラービツトの偏在領域の重複を従来に比べ格段に
小さくすることができる。なお本構成は前述した
３重化への拡張も容易である。
以上の説明では記憶セルアレー内のアドレス順
序は連続であつた。一方記憶セルアレーを複数個
のサブ記憶セルアレーに分割し、各サブ記憶セル
アレーを任意に配列した記憶セルアレーに対して
は、本発明はより効果的に作用する。第５図は記
憶セルアレーを16個のサブ記憶セルアレーに分割
した実施例である。記憶セルアレー６０と６１の
サブ記憶セルアレーの配置を図のように変えるこ
とによつて、斜線部で示したエラー偏在領域が２
重化後に等価的な記憶セルアレー６２上で、重複
しないようにすることができる。
序は連続であつた。一方記憶セルアレーを複数個
のサブ記憶セルアレーに分割し、各サブ記憶セル
アレーを任意に配列した記憶セルアレーに対して
は、本発明はより効果的に作用する。第５図は記
憶セルアレーを16個のサブ記憶セルアレーに分割
した実施例である。記憶セルアレー６０と６１の
サブ記憶セルアレーの配置を図のように変えるこ
とによつて、斜線部で示したエラー偏在領域が２
重化後に等価的な記憶セルアレー６２上で、重複
しないようにすることができる。
これら実施例によれば、各記憶セルアレー内に
蓄えられた同一情報がともにエラーとなる確率を
大幅に減らすことができ、さらに次のごとき効果
を得ることができる。
蓄えられた同一情報がともにエラーとなる確率を
大幅に減らすことができ、さらに次のごとき効果
を得ることができる。
(1) 同一半導体チツプ上に多重化された記憶セル
アレーをもち、微小欠陥に原因したエラービツ
トを補償して製造歩留りを確保する方法では、
より一層の歩留り向上がはかれる。
アレーをもち、微小欠陥に原因したエラービツ
トを補償して製造歩留りを確保する方法では、
より一層の歩留り向上がはかれる。
(2) 被数の不良記憶素子を用い、記憶セルアレー
の良品部分を結合して１記憶素子の機能をもた
せ、不良素子の有効利用をはかる場合には、本
発明のうち特に第４図に示す方法により、より
一層の有効利用がはかれる。
の良品部分を結合して１記憶素子の機能をもた
せ、不良素子の有効利用をはかる場合には、本
発明のうち特に第４図に示す方法により、より
一層の有効利用がはかれる。
(3) 記憶装置の高信頼化のために記憶素子または
記憶セルアレーを多重化し、エラーの発生を補
償する方法においては、本発明により同一情報
が同時に誤る率が低くなり、より一層の高信頼
化を達成できる。
記憶セルアレーを多重化し、エラーの発生を補
償する方法においては、本発明により同一情報
が同時に誤る率が低くなり、より一層の高信頼
化を達成できる。
以上の説明ではエラーは遠端部に偏在するとし
たが、それに限ることはなく、エラーの偏在領域
がどこにあつても本発明を適用した多重化された
記憶装置を構成できることは明らかである。また
複数個の記憶セルアレーをもてば、それらが同一
半導体チツプ上にあろうと、個別の記憶素子に分
かれてあろうと、本発明の効果は同じである。
たが、それに限ることはなく、エラーの偏在領域
がどこにあつても本発明を適用した多重化された
記憶装置を構成できることは明らかである。また
複数個の記憶セルアレーをもてば、それらが同一
半導体チツプ上にあろうと、個別の記憶素子に分
かれてあろうと、本発明の効果は同じである。
本発明によれば、各記憶セルアレー内に頻繁に
発明する偏在化したエラービツトに対し、エラー
ビツトの発生しやすい領域に同一情報を蓄えない
ようにすることができ、これによつて各記憶セル
アレー内に蓄えられた同一情報がともにエラーと
なる確率を大幅に減らすことができる。
発明する偏在化したエラービツトに対し、エラー
ビツトの発生しやすい領域に同一情報を蓄えない
ようにすることができ、これによつて各記憶セル
アレー内に蓄えられた同一情報がともにエラーと
なる確率を大幅に減らすことができる。
第１図は従来例を示すブロツク図、第２図乃至
第５図は本発明の一実施例を示すブロツク図であ
る。 ２１，２２，３３，４１，４２，６０，６１…
…記憶セルアレー、２３，２４，３４，４３，４
４……ロウデコーダ回路、２５，２６，３５，４
５，４６……コラムデコーダ回路、２７，４７…
……論理回路。
第５図は本発明の一実施例を示すブロツク図であ
る。 ２１，２２，３３，４１，４２，６０，６１…
…記憶セルアレー、２３，２４，３４，４３，４
４……ロウデコーダ回路、２５，２６，３５，４
５，４６……コラムデコーダ回路、２７，４７…
……論理回路。
Claims (1)
- １ 互いに同一情報を蓄える複数の記憶セルアレ
ーと、上記複数の記憶セルアレーの各々に対応し
て設けられ、外部から与えられるアドレスに応じ
て各記憶セルアレー内の記憶セルを選択する複数
のデコーダ回路と、上記複数の記憶セルアレーか
ら読み出された情報のうちから正しい情報を出力
する論理回路とを具備してなる記憶装置におい
て、外部から与えられる同一アドレスに対し、上
記各デコーダ回路により選択される記憶セルアレ
ー上の記憶セル位置を各記憶セルアレー間で異な
らしめることを特徴とする記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58171700A JPS6063651A (ja) | 1983-09-17 | 1983-09-17 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58171700A JPS6063651A (ja) | 1983-09-17 | 1983-09-17 | 記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6063651A JPS6063651A (ja) | 1985-04-12 |
| JPS6233625B2 true JPS6233625B2 (ja) | 1987-07-22 |
Family
ID=15928056
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58171700A Granted JPS6063651A (ja) | 1983-09-17 | 1983-09-17 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6063651A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0648325U (ja) * | 1992-12-08 | 1994-06-28 | 矢崎総業株式会社 | ワイヤーハーネス用プロテクタ |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0639371Y2 (ja) * | 1989-07-11 | 1994-10-12 | 株式会社カンセイ | データ記憶装置 |
| JP6327714B2 (ja) * | 2012-11-30 | 2018-05-23 | 学校法人 中央大学 | 半導体記憶装置およびその制御方法 |
| US9136873B2 (en) * | 2013-03-11 | 2015-09-15 | Intel Corporation | Reduced uncorrectable memory errors |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5298433A (en) * | 1976-02-16 | 1977-08-18 | Hitachi Ltd | Semiconductor memory |
| JPS52104023A (en) * | 1976-02-27 | 1977-09-01 | Hitachi Ltd | Information processing unit |
| JPS604495B2 (ja) * | 1977-02-01 | 1985-02-04 | 日本電気株式会社 | 読み出し専用記憶装置の誤り修正方式 |
| JPS5570997A (en) * | 1978-11-18 | 1980-05-28 | Nec Corp | Error bit check system for read only memory |
-
1983
- 1983-09-17 JP JP58171700A patent/JPS6063651A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0648325U (ja) * | 1992-12-08 | 1994-06-28 | 矢崎総業株式会社 | ワイヤーハーネス用プロテクタ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6063651A (ja) | 1985-04-12 |
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