JPH10189901A5 - - Google Patents
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- JPH10189901A5 JPH10189901A5 JP1996347509A JP34750996A JPH10189901A5 JP H10189901 A5 JPH10189901 A5 JP H10189901A5 JP 1996347509 A JP1996347509 A JP 1996347509A JP 34750996 A JP34750996 A JP 34750996A JP H10189901 A5 JPH10189901 A5 JP H10189901A5
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【００１８】
また、この発明のうち請求項５に係るものは請求項２記載の半導体装置の製造方法であって、（ｙ）工程（ｆ）とともに実行され、半導体基板の表面のうち、第１の位置とは異なる、第１の導電性膜が形成されていない第２の位置に存在する部分を露出する工程と、（ｚ）工程（ｇ）とともに実行され、第２の位置において半導体基板と電気的に接触する第３の導電性膜を形成する工程と、工程（ｇ）及び（ｚ）に引き続く、（ｈ）第２及び第３の導電性膜及び第４の絶縁膜を覆う第５の絶縁膜を形成する工程と、（ｉ）第５の絶縁膜を選択的にエッチングして第３の導電性膜の上方において開口を設ける工程と、（ｊ）第５の絶縁膜の開口を介して第３の導電性膜と電気的に接続される第４の導電性膜を設ける工程とを更に備えることを特徴とするものである。
また、この発明のうち請求項５に係るものは請求項２記載の半導体装置の製造方法であって、（ｙ）工程（ｆ）とともに実行され、半導体基板の表面のうち、第１の位置とは異なる、第１の導電性膜が形成されていない第２の位置に存在する部分を露出する工程と、（ｚ）工程（ｇ）とともに実行され、第２の位置において半導体基板と電気的に接触する第３の導電性膜を形成する工程と、工程（ｇ）及び（ｚ）に引き続く、（ｈ）第２及び第３の導電性膜及び第４の絶縁膜を覆う第５の絶縁膜を形成する工程と、（ｉ）第５の絶縁膜を選択的にエッチングして第３の導電性膜の上方において開口を設ける工程と、（ｊ）第５の絶縁膜の開口を介して第３の導電性膜と電気的に接続される第４の導電性膜を設ける工程とを更に備えることを特徴とするものである。
【００２１】
また、この発明のうち請求項８に係るものは請求項６記載の半導体装置の製造方法であって、（ｙ）工程（ｅ）とともに実行され、半導体基板の表面のうち、第１の位置とは異なる、第１の導電性膜が形成されていない第２の位置に存在する部分を露出する工程と、（ｚ）工程（ｆ）とともに実行され、第２の位置において半導体基板と電気的に接触する第３の導電性膜を形成する工程と、工程（ｆ）及び（ｚ）に引き続く、（ｇ）第２及び第３の導電性膜及び第３の絶縁膜を覆う第４の絶縁膜を形成する工程と、（ｈ）第４の絶縁膜を選択的にエッチングして第３の導電性膜の上方において開口を設ける工程と、（ｉ）第４の絶縁膜の開口を介して第３の導電性膜と電気的に接続される第４の導電性膜を設ける工程とを更に備えることを特徴とするものである。
また、この発明のうち請求項８に係るものは請求項６記載の半導体装置の製造方法であって、（ｙ）工程（ｅ）とともに実行され、半導体基板の表面のうち、第１の位置とは異なる、第１の導電性膜が形成されていない第２の位置に存在する部分を露出する工程と、（ｚ）工程（ｆ）とともに実行され、第２の位置において半導体基板と電気的に接触する第３の導電性膜を形成する工程と、工程（ｆ）及び（ｚ）に引き続く、（ｇ）第２及び第３の導電性膜及び第３の絶縁膜を覆う第４の絶縁膜を形成する工程と、（ｈ）第４の絶縁膜を選択的にエッチングして第３の導電性膜の上方において開口を設ける工程と、（ｉ）第４の絶縁膜の開口を介して第３の導電性膜と電気的に接続される第４の導電性膜を設ける工程とを更に備えることを特徴とするものである。
【００３８】
図１６〜図２７は、本発明の実施の形態２に係る半導体装置の製造工程を順に示す断面図である。まず、実施の形態１に係る工程と同様の工程を経て図４に示す構造と同様の構造を得る。その後、コンタクトホール５０が形成される領域に、通常の転写プロセスによってホトレジスト２４ａを形成する（図１６）。
図１６〜図２７は、本発明の実施の形態２に係る半導体装置の製造工程を順に示す断面図である。まず、実施の形態１に係る工程と同様の工程を経て図４に示す構造と同様の構造を得る。その後、コンタクトホール５０が形成される領域に、通常の転写プロセスによってホトレジスト２４ａを形成する（図１６）。
【００３９】
次に、ホトレジスト２４ａに覆われていない領域の絶縁膜７を、例えばＣＦ4ガスを用いたエッチングプロセスによって除去した後、ホトレジスト２４ａを除去する（図１７）。
次に、ホトレジスト２４ａに覆われていない領域の絶縁膜７を、例えばＣＦ4ガスを用いたエッチングプロセスによって除去した後、ホトレジスト２４ａを除去する（図１７）。
【００９６】
以下、実施の形態１に係る工程と同様の工程を経て配線層１７まで形成する。即ち、全面に絶縁膜７を形成した後（図７９）、絶縁膜７上に層間絶縁膜８を形成し（図８０）、その上に形成したホトレジスト１０をマスクとして、例えばＣ4Ｆ8ガスを用いた酸化膜エッチングプロセスによって層間絶縁膜８をエッチングして、コンタクトホール５０を形成する（図８１）。さらにホトレジスト１０をマスクとして絶縁膜７をエッチングし（図８２）、その後基板保護酸化膜６ｈを除去する（図８３）。次に、導電性膜９をコンタクトホール５０を介してソース／ドレイン領域２６２に接続するように形成し（図８４）、全面に層間絶縁膜１１を形成する（図８５）。次に、層間絶縁膜１１上にホトレジスト１２を形成し（図８６）、これをマスクとして、層間絶縁膜１１，８、絶縁膜７、基板保護酸化膜６ｇをエッチングしてコンタクトホール５１を形成し、ソース／ドレイン領域２６１を露出させる（図８７）。その後キャパシタ下部電極１３をコンタクトホール５１を介してソース／ドレイン領域２６１に接続するように形成し、全面に、キャパシタ誘電膜１４、キャパシタ上部電極１５を形成する（図８８）。さらに全面に層間絶縁膜１６を形成し（図８９）、この上に配線層１７を選択的に形成する（図９０）。
以下、実施の形態１に係る工程と同様の工程を経て配線層１７まで形成する。即ち、全面に絶縁膜７を形成した後（図７９）、絶縁膜７上に層間絶縁膜８を形成し（図８０）、その上に形成したホトレジスト１０をマスクとして、例えばＣ4Ｆ8ガスを用いた酸化膜エッチングプロセスによって層間絶縁膜８をエッチングして、コンタクトホール５０を形成する（図８１）。さらにホトレジスト１０をマスクとして絶縁膜７をエッチングし（図８２）、その後基板保護酸化膜６ｈを除去する（図８３）。次に、導電性膜９をコンタクトホール５０を介してソース／ドレイン領域２６２に接続するように形成し（図８４）、全面に層間絶縁膜１１を形成する（図８５）。次に、層間絶縁膜１１上にホトレジスト１２を形成し（図８６）、これをマスクとして、層間絶縁膜１１，８、絶縁膜７、基板保護酸化膜６ｇをエッチングしてコンタクトホール５１を形成し、ソース／ドレイン領域２６１を露出させる（図８７）。その後キャパシタ下部電極１３をコンタクトホール５１を介してソース／ドレイン領域２６１に接続するように形成し、全面に、キャパシタ誘電膜１４、キャパシタ上部電極１５を形成する（図８８）。さらに全面に層間絶縁膜１６を形成し（図８９）、この上に配線層１７を選択的に形成する（図９０）。
【００９９】
実施の形態１０．
図９１〜図１０８は、本発明の実施の形態１０に係る半導体装置の製造工程を順に示す断面図である。まず、半導体（例えばＳｉ）基板１上に素子分離絶縁膜２をＬＯＣＯＳ法により形成した後、素子分離絶縁膜２が形成されていない半導体基板１上に、ゲート酸化膜３、ゲート電極４、絶縁膜５の順に積層された構造を選択的に形成する（図９１）。なお、半導体基板１は、図中に示すように周辺回路領域とメモリセル領域とに区分される。ここで、図９１において素子分離絶縁膜２上に設けられたゲート電極４の下方にはゲート酸化膜３が設けられていないが、紙面垂直方向で素子分離絶縁膜２の後方に隠れて上述の積層構造が形成される。
実施の形態１０．
図９１〜図１０８は、本発明の実施の形態１０に係る半導体装置の製造工程を順に示す断面図である。まず、半導体（例えばＳｉ）基板１上に素子分離絶縁膜２をＬＯＣＯＳ法により形成した後、素子分離絶縁膜２が形成されていない半導体基板１上に、ゲート酸化膜３、ゲート電極４、絶縁膜５の順に積層された構造を選択的に形成する（図９１）。なお、半導体基板１は、図中に示すように周辺回路領域とメモリセル領域とに区分される。ここで、図９１において素子分離絶縁膜２上に設けられたゲート電極４の下方にはゲート酸化膜３が設けられていないが、紙面垂直方向で素子分離絶縁膜２の後方に隠れて上述の積層構造が形成される。
【０１０９】
次に、全面に、例えばシリコン酸化膜をＣＶＤ法により堆積して層間絶縁膜１６を形成し（図１０６）、この層間絶縁膜１６上に、ソースドレイン領域２６４の上方に開口を呈するホトレジスト２４ｂを通常の転写プロセスにより形成する。その後、このホトレジスト２４ｂをマスクとして層間絶縁膜１６，１１，８をエッチングすることによりコンタクトホール５４を形成してソース／ドレイン領域２６４を露出させる（図１０７）。その後ホトレジスト２４ｂを除去する。
次に、全面に、例えばシリコン酸化膜をＣＶＤ法により堆積して層間絶縁膜１６を形成し（図１０６）、この層間絶縁膜１６上に、ソースドレイン領域２６４の上方に開口を呈するホトレジスト２４ｂを通常の転写プロセスにより形成する。その後、このホトレジスト２４ｂをマスクとして層間絶縁膜１６，１１，８をエッチングすることによりコンタクトホール５４を形成してソース／ドレイン領域２６４を露出させる（図１０７）。その後ホトレジスト２４ｂを除去する。
【０１１７】
ここで、ソース／ドレイン領域２６４，２６５の状態に着目すると、実施の形態１０に係る製造方法によれば不純物拡散層２２の形成時及びコンタクトホール５３，５４の形成時の２工程にわたって半導体基板１がオーバーエッチングされており、表面の結晶欠陥２５も大きかったのに対し、本実施の形態１１に係る製造方法によれば、不純物拡散層２２を形成する際に基板保護酸化膜６ｒ，６ｓを残置させるため、この際のエッチングにより半導体基板１がオーバーエッチングされることはなく、表面付近に結晶欠陥２５が生じることもない。従って、ソース／ドレイン領域２６４，２６５付近の結晶欠陥２５は実施の形態１０に係る製造方法と比較して抑制されているため、配線層２３，１７をそれぞれコンタクトホール５３，５４を介してソース／ドレイン領域２６４，２６５に接続したときに、デバイスの誤動作を引き起こすリーク電流が誘発されることも抑制される。
ここで、ソース／ドレイン領域２６４，２６５の状態に着目すると、実施の形態１０に係る製造方法によれば不純物拡散層２２の形成時及びコンタクトホール５３，５４の形成時の２工程にわたって半導体基板１がオーバーエッチングされており、表面の結晶欠陥２５も大きかったのに対し、本実施の形態１１に係る製造方法によれば、不純物拡散層２２を形成する際に基板保護酸化膜６ｒ，６ｓを残置させるため、この際のエッチングにより半導体基板１がオーバーエッチングされることはなく、表面付近に結晶欠陥２５が生じることもない。従って、ソース／ドレイン領域２６４，２６５付近の結晶欠陥２５は実施の形態１０に係る製造方法と比較して抑制されているため、配線層２３，１７をそれぞれコンタクトホール５３，５４を介してソース／ドレイン領域２６４，２６５に接続したときに、デバイスの誤動作を引き起こすリーク電流が誘発されることも抑制される。
Claims (2)
- （ｙ）前記工程（ｆ）とともに実行され、前記半導体基板の前記表面のうち、前記第１の位置とは異なる、前記第１の導電性膜が形成されていない第２の位置に存在する部分を露出する工程と、
（ｚ）前記工程（ｇ）とともに実行され、前記第２の位置において前記半導体基板と電気的に接触する第３の導電性膜を形成する工程と、
前記工程（ｇ）及び（ｚ）に引き続く、
（ｈ）前記第２及び第３の導電性膜及び前記第４の絶縁膜を覆う第５の絶縁膜を形成する工程と、
（ｉ）前記第５の絶縁膜を選択的にエッチングして前記第３の導電性膜の上方において開口を設ける工程と、
（ｊ）前記第５の絶縁膜の前記開口を介して前記第３の導電性膜と電気的に接続される第４の導電性膜を設ける工程と
を更に備える、請求項２記載の半導体装置の製造方法。 - （ｙ）前記工程（ｅ）とともに実行され、前記半導体基板の前記表面のうち、前記第１の位置とは異なる、前記第１の導電性膜が形成されていない第２の位置に存在する部分を露出する工程と、
（ｚ）前記工程（ｆ）とともに実行され、前記第２の位置において前記半導体基板と電気的に接触する第３の導電性膜を形成する工程と、
前記工程（ｆ）及び（ｚ）に引き続く、
（ｇ）前記第２及び第３の導電性膜及び前記第３の絶縁膜を覆う第４の絶縁膜を形成する工程と、
（ｈ）前記第４の絶縁膜を選択的にエッチングして前記第３の導電性膜の上方において開口を設ける工程と、
（ｉ）前記第４の絶縁膜の前記開口を介して前記第３の導電性膜と電気的に接続される第４の導電性膜を設ける工程と
を更に備える、請求項６記載の半導体装置の製造方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34750996A JP3592870B2 (ja) | 1996-12-26 | 1996-12-26 | 半導体装置の製造方法 |
| TW086105273A TW332928B (en) | 1996-12-26 | 1997-04-23 | Producing method of semiconductor device |
| US08/841,783 US6100134A (en) | 1996-12-26 | 1997-05-05 | Method of fabricating semiconductor device |
| DE19724904A DE19724904A1 (de) | 1996-12-26 | 1997-06-12 | Verfahren zum Herstellen eines Halbleiterbauelements |
| KR1019970024652A KR100351929B1 (ko) | 1996-12-26 | 1997-06-13 | 반도체장치의제조방법 |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| Publication Number | Publication Date |
|---|---|
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| Application Number | Title | Priority Date | Filing Date |
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| US5439835A (en) * | 1993-11-12 | 1995-08-08 | Micron Semiconductor, Inc. | Process for DRAM incorporating a high-energy, oblique P-type implant for both field isolation and punchthrough |
| JPH07235594A (ja) * | 1994-02-22 | 1995-09-05 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JP2765478B2 (ja) * | 1994-03-30 | 1998-06-18 | 日本電気株式会社 | 半導体装置およびその製造方法 |
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| US5482894A (en) * | 1994-08-23 | 1996-01-09 | Texas Instruments Incorporated | Method of fabricating a self-aligned contact using organic dielectric materials |
| US5489546A (en) * | 1995-05-24 | 1996-02-06 | Micron Technology, Inc. | Method of forming CMOS devices using independent thickness spacers in a split-polysilicon DRAM process |
| US5770498A (en) * | 1996-01-31 | 1998-06-23 | Micron Technology, Inc. | Process for forming a diffusion barrier using an insulating spacer layer |
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- 1996-12-26 JP JP34750996A patent/JP3592870B2/ja not_active Expired - Fee Related
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1997
- 1997-04-23 TW TW086105273A patent/TW332928B/zh not_active IP Right Cessation
- 1997-05-05 US US08/841,783 patent/US6100134A/en not_active Expired - Lifetime
- 1997-06-12 DE DE19724904A patent/DE19724904A1/de not_active Withdrawn
- 1997-06-13 KR KR1019970024652A patent/KR100351929B1/ko not_active Expired - Fee Related
- 1997-08-29 CN CNB971177643A patent/CN1155077C/zh not_active Expired - Fee Related
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