JPH10189989A - 半導体装置 - Google Patents
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- JPH10189989A JPH10189989A JP34936496A JP34936496A JPH10189989A JP H10189989 A JPH10189989 A JP H10189989A JP 34936496 A JP34936496 A JP 34936496A JP 34936496 A JP34936496 A JP 34936496A JP H10189989 A JPH10189989 A JP H10189989A
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Abstract
(57)【要約】
【課題】ＳＯＩ基板に確実にトランジスタ動作するＭＯ
Ｓトランジスタを形成すること。 【解決手段】ボディ領域のｎ型シリコン層３（ＳＯＩ
層）のドーパントの濃度プロファイルを調整することに
より、ボディ領域のｎ型シリコン層３の厚さが、該ｎ型
シリコン層３に形成される空乏層の厚さよりも薄くなる
ようにする。
Ｓトランジスタを形成すること。 【解決手段】ボディ領域のｎ型シリコン層３（ＳＯＩ
層）のドーパントの濃度プロファイルを調整することに
より、ボディ領域のｎ型シリコン層３の厚さが、該ｎ型
シリコン層３に形成される空乏層の厚さよりも薄くなる
ようにする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に係
り、特にＳＯＩ基板を用いて形成されたＭＯＳトランジ
スタを有する半導体装置に関する。
り、特にＳＯＩ基板を用いて形成されたＭＯＳトランジ
スタを有する半導体装置に関する。
【０００２】
【従来の技術】絶縁膜上にシリコン膜を形成してなるい
わゆるＳｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ構造
の基板（ＳＯＩ基板）は、高性能の半導体装置を実現で
きる基板として古くから研究の対象となっている。近年
のウェハ技術の発展にともないその応用方法が盛んに議
論されるようになってきた。
わゆるＳｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ構造
の基板（ＳＯＩ基板）は、高性能の半導体装置を実現で
きる基板として古くから研究の対象となっている。近年
のウェハ技術の発展にともないその応用方法が盛んに議
論されるようになってきた。
【０００３】ＳＯＩ基板を用いた高性能トランジスタの
１つとして、ＤＴＭＯＳ( DynamicThreshold Voltage M
OSFET) が提案されている(F.Assaderaghi 他著，IEEE
Electron Device Letters,vol.15,no.12,p.510,199
4.)。
１つとして、ＤＴＭＯＳ( DynamicThreshold Voltage M
OSFET) が提案されている(F.Assaderaghi 他著，IEEE
Electron Device Letters,vol.15,no.12,p.510,199
4.)。
【０００４】図１５、図１６に、それぞれ、従来のＤＴ
ＭＯＳの平面図、断面図を示す。このＤＴＭＯＳの構造
上の特徴は、ｐ+ 型ソース・ドレイン拡散層８４，８５
で挟まれた領域（ボディ領域）のｎ型シリコン層（ＳＯ
Ｉ層）８３が、ｎ型シリコン層８３に選択的に形成され
たｎ+ 拡散層（ボディ拡散層）９１に接続されているこ
とにある。
ＭＯＳの平面図、断面図を示す。このＤＴＭＯＳの構造
上の特徴は、ｐ+ 型ソース・ドレイン拡散層８４，８５
で挟まれた領域（ボディ領域）のｎ型シリコン層（ＳＯ
Ｉ層）８３が、ｎ型シリコン層８３に選択的に形成され
たｎ+ 拡散層（ボディ拡散層）９１に接続されているこ
とにある。
【０００５】これにより、ボディ領域のシリコン層８３
の電位が、基板電位に同期して変化するため、急峻なサ
ブスレショルド係数、低電圧時における低リーク電流、
高駆動能力を実現できる。
の電位が、基板電位に同期して変化するため、急峻なサ
ブスレショルド係数、低電圧時における低リーク電流、
高駆動能力を実現できる。
【０００６】なお、図中、８１はシリコン層（基板）、
８２は埋め込み酸化膜、８７はゲート酸化膜、８８はゲ
ート電極、８９，９０はソース・ドレイン電極、９２は
ボディ拡散層に設けられたボディ電極を示している。
８２は埋め込み酸化膜、８７はゲート酸化膜、８８はゲ
ート電極、８９，９０はソース・ドレイン電極、９２は
ボディ拡散層に設けられたボディ電極を示している。
【０００７】しかしながら、ＤＴＭＯＳを用いて、同一
導電型のゲート電極のＣＭＯＳトランジスタを構成する
と、以下のような問題が起こる。例えば、ゲート電極と
してｎ+ 型ポリシリコン膜を用いると、ｐチャネルＭＯ
Ｓトランジスタとｎ型チャネルもトランジスタのしきい
値電圧を同じにするために、ｐチャネルＭＯＳトランジ
スタのチャネル領域に、ＢＦ2 イオンなどのｐ型不純物
イオンを注入して、ｐ型埋め込みチャネル層を形成する
必要がある。この結果、ｐ型埋め込みチャネル層とｎ型
シリコン層８３とにより、ｐｎ接合ができる。
導電型のゲート電極のＣＭＯＳトランジスタを構成する
と、以下のような問題が起こる。例えば、ゲート電極と
してｎ+ 型ポリシリコン膜を用いると、ｐチャネルＭＯ
Ｓトランジスタとｎ型チャネルもトランジスタのしきい
値電圧を同じにするために、ｐチャネルＭＯＳトランジ
スタのチャネル領域に、ＢＦ2 イオンなどのｐ型不純物
イオンを注入して、ｐ型埋め込みチャネル層を形成する
必要がある。この結果、ｐ型埋め込みチャネル層とｎ型
シリコン層８３とにより、ｐｎ接合ができる。
【０００８】ここで、ｐｎ接合による空乏層がｎ型シリ
コン層８３の底面、つまり、埋め込み酸化膜８２にまで
達すると、ボディ拡散層の電位がボディ領域のｎ型シリ
コン層８３に与えられなくなるので、急峻なサブスレシ
ョルド係数などを実現できなくなる。
コン層８３の底面、つまり、埋め込み酸化膜８２にまで
達すると、ボディ拡散層の電位がボディ領域のｎ型シリ
コン層８３に与えられなくなるので、急峻なサブスレシ
ョルド係数などを実現できなくなる。
【０００９】一方、ＤＴＭＯＳに限らず、ＳＯＩ基板を
用いて形成したＭＯＳトランジスタにおいては、ＳＯＩ
層が薄いので、使用状態によっては、ゲート絶縁膜から
ＳＯＩ層の底面にまで空乏層が達し、トランジスタ動作
しなくなるという問題がある。
用いて形成したＭＯＳトランジスタにおいては、ＳＯＩ
層が薄いので、使用状態によっては、ゲート絶縁膜から
ＳＯＩ層の底面にまで空乏層が達し、トランジスタ動作
しなくなるという問題がある。
【００１０】
【発明が解決しようとする課題】上述の如く、ＳＯＩ基
板を用いて形成したＭＯＳトランジスタにおいては、Ｓ
ＯＩ層が薄いので、使用状態によっては、ＳＯＩ層の底
面にまで空乏層が達し、トランジスタ動作しなくなると
いう問題があった。
板を用いて形成したＭＯＳトランジスタにおいては、Ｓ
ＯＩ層が薄いので、使用状態によっては、ＳＯＩ層の底
面にまで空乏層が達し、トランジスタ動作しなくなると
いう問題があった。
【００１１】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、確実にトランジスタ動
作するＳＯＩ基板に形成されたＭＯＳトランジスタを有
する半導体装置を提供することにある。
ので、その目的とするところは、確実にトランジスタ動
作するＳＯＩ基板に形成されたＭＯＳトランジスタを有
する半導体装置を提供することにある。
【００１２】
［構成］上記目的を達成するために、本発明に係る半導
体装置（請求項１）は、絶縁層上に形成された第１導電
型の半導体層と、この半導体層上にゲート絶縁膜を介し
て配設されたゲート電極と、このゲート電極を挟むよう
に前記半導体層に形成された第２導電型の１対のソース
・ドレイン拡散層とを備えてなり、前記１対のソース・
ドレイン拡散層で挟まれた領域の前記半導体層の厚さ
が、該半導体層に形成される空乏層の厚さよりも厚いこ
とを特徴とする。
体装置（請求項１）は、絶縁層上に形成された第１導電
型の半導体層と、この半導体層上にゲート絶縁膜を介し
て配設されたゲート電極と、このゲート電極を挟むよう
に前記半導体層に形成された第２導電型の１対のソース
・ドレイン拡散層とを備えてなり、前記１対のソース・
ドレイン拡散層で挟まれた領域の前記半導体層の厚さ
が、該半導体層に形成される空乏層の厚さよりも厚いこ
とを特徴とする。
【００１３】また、本発明に係る他の半導体装置（請求
項２）は、絶縁層上に形成された第１導電型の半導体層
と、この半導体層上にゲート絶縁膜を介して配設された
ゲート電極と、このゲート電極を挟むように前記半導体
層に形成された第２導電型の１対のソース・ドレイン拡
散層と、前記半導体層に選択的に形成され、かつ前記１
対のソース・ドレイン拡散層で挟まれた領域の前記半導
体層につながった高濃度の第１導電型の拡散層とを備え
てなり、前記１対のソース・ドレイン拡散層で挟まれた
領域の前記半導体層の厚さが、該半導体層に形成される
空乏層の厚さよりも厚いことを特徴とする。
項２）は、絶縁層上に形成された第１導電型の半導体層
と、この半導体層上にゲート絶縁膜を介して配設された
ゲート電極と、このゲート電極を挟むように前記半導体
層に形成された第２導電型の１対のソース・ドレイン拡
散層と、前記半導体層に選択的に形成され、かつ前記１
対のソース・ドレイン拡散層で挟まれた領域の前記半導
体層につながった高濃度の第１導電型の拡散層とを備え
てなり、前記１対のソース・ドレイン拡散層で挟まれた
領域の前記半導体層の厚さが、該半導体層に形成される
空乏層の厚さよりも厚いことを特徴とする。
【００１４】また、本発明に係る他の半導体装置（請求
項３）は、絶縁層上に形成された第１導電型の半導体層
と、この半導体層上にゲート絶縁膜を介して配設された
ゲート電極と、このゲート電極を挟むように前記半導体
層に形成された第２導電型の１対のソース・ドレイン拡
散層と、前記１対のソース・ドレイン拡散層で挟まれた
領域の前記半導体層に形成された第２導電型の埋め込み
チャネル層と、前記半導体層に選択的に形成され、かつ
前記１対のソース・ドレイン拡散層で挟まれた領域の前
記半導体層につながった高濃度の第１導電型の拡散層と
を備えてなり、前記１対のソース・ドレイン拡散層で挟
まれた領域のうち、前記埋め込みチャネル層下の領域の
前記半導体層の厚さが、該半導体層に形成される空乏層
の厚さよりも厚いことを特徴とする。
項３）は、絶縁層上に形成された第１導電型の半導体層
と、この半導体層上にゲート絶縁膜を介して配設された
ゲート電極と、このゲート電極を挟むように前記半導体
層に形成された第２導電型の１対のソース・ドレイン拡
散層と、前記１対のソース・ドレイン拡散層で挟まれた
領域の前記半導体層に形成された第２導電型の埋め込み
チャネル層と、前記半導体層に選択的に形成され、かつ
前記１対のソース・ドレイン拡散層で挟まれた領域の前
記半導体層につながった高濃度の第１導電型の拡散層と
を備えてなり、前記１対のソース・ドレイン拡散層で挟
まれた領域のうち、前記埋め込みチャネル層下の領域の
前記半導体層の厚さが、該半導体層に形成される空乏層
の厚さよりも厚いことを特徴とする。
【００１５】また、本発明に係る他の半導体装置（請求
項４）は、絶縁層上に形成された第１導電型の第１半導
体層と、この第１半導体層に形成された第２導電型チャ
ネルの第１ＭＯＳトランジスタと、前記絶縁層上に形成
された第２導電型の第２半導体層と、この第２半導体層
に形成され、前記第１ＭＯＳトランジスタとともに、相
補型ＭＯＳトランジスタを構成する第１導電型チャネル
の第２ＭＯＳトランジスタとを備えてなり、前記第１半
導体層が、前記第２半導体層よりも薄いことを特徴とす
る。
項４）は、絶縁層上に形成された第１導電型の第１半導
体層と、この第１半導体層に形成された第２導電型チャ
ネルの第１ＭＯＳトランジスタと、前記絶縁層上に形成
された第２導電型の第２半導体層と、この第２半導体層
に形成され、前記第１ＭＯＳトランジスタとともに、相
補型ＭＯＳトランジスタを構成する第１導電型チャネル
の第２ＭＯＳトランジスタとを備えてなり、前記第１半
導体層が、前記第２半導体層よりも薄いことを特徴とす
る。
【００１６】また、本発明に係る他の半導体装置（請求
項５）は、上記半導体装置（請求項４）において、前記
第１ＭＯＳトランジスタの第２導電型の１対のソース・
ドレイン拡散層で挟まれた領域の前記第１半導体層が、
前記第１半導体層に選択的に形成された高濃度の第２導
電型の拡散層につながり、前記第２ＭＯＳトランジスタ
の第１導電型の１対のソース・ドレイン拡散層で挟まれ
た領域の前記第２半導体層が、前記第２半導体層に選択
的に形成された高濃度の第２導電型の拡散層につながっ
ていることを特徴とする。
項５）は、上記半導体装置（請求項４）において、前記
第１ＭＯＳトランジスタの第２導電型の１対のソース・
ドレイン拡散層で挟まれた領域の前記第１半導体層が、
前記第１半導体層に選択的に形成された高濃度の第２導
電型の拡散層につながり、前記第２ＭＯＳトランジスタ
の第１導電型の１対のソース・ドレイン拡散層で挟まれ
た領域の前記第２半導体層が、前記第２半導体層に選択
的に形成された高濃度の第２導電型の拡散層につながっ
ていることを特徴とする。
【００１７】また、本発明に係る他の半導体装置（請求
項６）は、絶縁層上に形成された第１導電型の第１半導
体層と、この第１半導体層に形成された第２導電型チャ
ネルの第１ＭＯＳトランジスタと、前記絶縁層上に形成
された第２導電型の第２半導体層と、この第２半導体層
に形成され、前記第１ＭＯＳトランジスタとともに、相
補型ＭＯＳトランジスタを構成する第１導電型チャネル
の第２ＭＯＳトランジスタとを備えてなり、前記第１Ｍ
ＯＳトランジスタの第２導電型の１対のソース・ドレイ
ン拡散層で挟まれた領域の前記第１半導体層の表面に
は、第２導電型の埋め込みチャネル層が形成され、前記
第２導電型の１対のソース・ドレイン拡散層で挟まれた
領域の前記第１半導体層の厚さが、該第１半導体層に形
成される空乏層の厚さよりも厚いことを特徴とする。
項６）は、絶縁層上に形成された第１導電型の第１半導
体層と、この第１半導体層に形成された第２導電型チャ
ネルの第１ＭＯＳトランジスタと、前記絶縁層上に形成
された第２導電型の第２半導体層と、この第２半導体層
に形成され、前記第１ＭＯＳトランジスタとともに、相
補型ＭＯＳトランジスタを構成する第１導電型チャネル
の第２ＭＯＳトランジスタとを備えてなり、前記第１Ｍ
ＯＳトランジスタの第２導電型の１対のソース・ドレイ
ン拡散層で挟まれた領域の前記第１半導体層の表面に
は、第２導電型の埋め込みチャネル層が形成され、前記
第２導電型の１対のソース・ドレイン拡散層で挟まれた
領域の前記第１半導体層の厚さが、該第１半導体層に形
成される空乏層の厚さよりも厚いことを特徴とする。
【００１８】また、本発明に係る他の半導体装置（請求
項７）は、上記半導体装置（請求項６）において、前記
第２導電型の１対のソース・ドレイン拡散層で挟まれた
領域の前記第１半導体層が、前記第１半導体層に選択的
に形成された高濃度の第１導電型の拡散層につながり、
前記第１導電型の１対のソース・ドレイン拡散層で挟ま
れた領域の前記第２半導体層が、前記第２半導体層に選
択的に形成された高濃度の第２導電型の拡散層につなが
っていることを特徴とする。
項７）は、上記半導体装置（請求項６）において、前記
第２導電型の１対のソース・ドレイン拡散層で挟まれた
領域の前記第１半導体層が、前記第１半導体層に選択的
に形成された高濃度の第１導電型の拡散層につながり、
前記第１導電型の１対のソース・ドレイン拡散層で挟ま
れた領域の前記第２半導体層が、前記第２半導体層に選
択的に形成された高濃度の第２導電型の拡散層につなが
っていることを特徴とする。
【００１９】［作用］本発明（請求項１，２，３）によ
れば、１対のソース・ドレイン拡散層で挟まれた領域
（ボディ領域）の半導体層の厚さが、該半導体層に形成
される空乏層の厚さよりも厚いので、ゲート電極の材料
に関係なく、つまり、ゲート電極の材料の仕事関数が大
きくても、ＳＯＩ基板に形成したＭＯＳトランジスタを
確実にトランジスタ動作させることができる。
れば、１対のソース・ドレイン拡散層で挟まれた領域
（ボディ領域）の半導体層の厚さが、該半導体層に形成
される空乏層の厚さよりも厚いので、ゲート電極の材料
に関係なく、つまり、ゲート電極の材料の仕事関数が大
きくても、ＳＯＩ基板に形成したＭＯＳトランジスタを
確実にトランジスタ動作させることができる。
【００２０】さらに、本発明（請求項２）によれば、ボ
ディ領域の半導体層の厚さが空乏層の厚さよりも厚いこ
とにより、半導体層の表面に選択的に形成された高濃度
の第１導電型の拡散層の電位を、ボディ領域の半導体層
に確実に伝達することができるので、急峻なＳ係数を実
現できるようになる。
ディ領域の半導体層の厚さが空乏層の厚さよりも厚いこ
とにより、半導体層の表面に選択的に形成された高濃度
の第１導電型の拡散層の電位を、ボディ領域の半導体層
に確実に伝達することができるので、急峻なＳ係数を実
現できるようになる。
【００２１】本発明（請求項４，５）によれば、第１半
導体層が、第２半導体層よりも薄いので、第１半導体層
にｎ型チャネルＭＯＳトランジスタ、第２半導体層にｐ
型チャネルＭＯＳトランジスタを形成すれば、ｎ型チャ
ネルＭＯＳトランジスタの耐圧をｐ型チャネルＭＯＳト
ランジスタのそれと同程度の高いものとすることができ
る。
導体層が、第２半導体層よりも薄いので、第１半導体層
にｎ型チャネルＭＯＳトランジスタ、第２半導体層にｐ
型チャネルＭＯＳトランジスタを形成すれば、ｎ型チャ
ネルＭＯＳトランジスタの耐圧をｐ型チャネルＭＯＳト
ランジスタのそれと同程度の高いものとすることができ
る。
【００２２】電子の衝突イオン化率は正孔のそれよりも
高いので、第１半導体層と第２半導体層が同じ厚さであ
る従来のＣＭＯＳトランジスタの場合には、ｎ型チャネ
ルＭＯＳトランジスタの耐圧はｐ型チャネルＭＯＳトラ
ンジスタのそれよりも低くなる。
高いので、第１半導体層と第２半導体層が同じ厚さであ
る従来のＣＭＯＳトランジスタの場合には、ｎ型チャネ
ルＭＯＳトランジスタの耐圧はｐ型チャネルＭＯＳトラ
ンジスタのそれよりも低くなる。
【００２３】また、第１半導体層にｐ型チャネルＭＯＳ
トランジスタ、第２半導体層にｎ型チャネルＭＯＳトラ
ンジスタを形成すれば、ｐ型チャネルＭＯＳトランジス
タの短チャネル効果をｎ型チャネルＭＯＳトランジスタ
のそれと同程度に抑制できるようになる。
トランジスタ、第２半導体層にｎ型チャネルＭＯＳトラ
ンジスタを形成すれば、ｐ型チャネルＭＯＳトランジス
タの短チャネル効果をｎ型チャネルＭＯＳトランジスタ
のそれと同程度に抑制できるようになる。
【００２４】さらに、本発明（請求項２）によれば、上
記本発明（請求項２）の場合と同様な作用・効果が得ら
れる。本発明（請求項６，７）によれば、第１ＭＯＳト
ランジスタと第２ＭＯＳトランジスタとで同じゲート材
料であっても、埋め込みチャネル層の不純物濃度を調整
することにより、第１ＭＯＳトランジスタと第２ＭＯＳ
トランジスタとのしきい値電圧を容易に同じにすること
ができる。
記本発明（請求項２）の場合と同様な作用・効果が得ら
れる。本発明（請求項６，７）によれば、第１ＭＯＳト
ランジスタと第２ＭＯＳトランジスタとで同じゲート材
料であっても、埋め込みチャネル層の不純物濃度を調整
することにより、第１ＭＯＳトランジスタと第２ＭＯＳ
トランジスタとのしきい値電圧を容易に同じにすること
ができる。
【００２５】また、第１、第２半導体層の厚さはそれぞ
れ第１、第２半導体層に形成される空乏層の厚さよりも
厚いので、埋め込みチャネル層が存在しても、上記本発
明（請求項１）の場合と同様に、ＳＯＩ基板に形成した
ＭＯＳトランジスタを確実にトランジスタ動作させるこ
とができる。さらに、本発明（請求項７）によれば、上
記本発明（請求項２）の場合と同様な作用・効果が得ら
れる。
れ第１、第２半導体層に形成される空乏層の厚さよりも
厚いので、埋め込みチャネル層が存在しても、上記本発
明（請求項１）の場合と同様に、ＳＯＩ基板に形成した
ＭＯＳトランジスタを確実にトランジスタ動作させるこ
とができる。さらに、本発明（請求項７）によれば、上
記本発明（請求項２）の場合と同様な作用・効果が得ら
れる。
【００２６】
【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態（以下、実施形態という）を説明する。 （第１の実施形態）図１は、本発明の第１の実施形態に
係るｐチャネルＭＯＳトランジスタを示す図である。ま
た、図２、図３は、それぞれ図１のｐチャネルＭＯＳト
ランジスタのＡ−Ａ´断面図、Ｂ−Ｂ´断面図である。
の実施の形態（以下、実施形態という）を説明する。 （第１の実施形態）図１は、本発明の第１の実施形態に
係るｐチャネルＭＯＳトランジスタを示す図である。ま
た、図２、図３は、それぞれ図１のｐチャネルＭＯＳト
ランジスタのＡ−Ａ´断面図、Ｂ−Ｂ´断面図である。
【００２７】図中、１はシリコン層を示しており、この
シリコン層１上には、埋め込み酸化膜２を介してｎ型シ
リコン層３が設けられている。シリコン層１と埋め込み
酸化膜２とｎ型シリコン層３によりＳＯＩ基板が構成さ
れている。
シリコン層１上には、埋め込み酸化膜２を介してｎ型シ
リコン層３が設けられている。シリコン層１と埋め込み
酸化膜２とｎ型シリコン層３によりＳＯＩ基板が構成さ
れている。
【００２８】ＳＯＩ基板として、例えば、ＳＩＭＯＸ法
または張り合わせ法により形成されたものを用いる。ｎ
型シリコン層３上には、ゲート酸化膜７を介して、ゲー
ト電極８が配設されている。このゲート電極８を挟むよ
うにｎ型シリコン層３には、ｐ+ 型ソース・ドレイン拡
散層４，５が形成されている。
または張り合わせ法により形成されたものを用いる。ｎ
型シリコン層３上には、ゲート酸化膜７を介して、ゲー
ト電極８が配設されている。このゲート電極８を挟むよ
うにｎ型シリコン層３には、ｐ+ 型ソース・ドレイン拡
散層４，５が形成されている。
【００２９】これらのｐ+ 型ソース・ドレイン拡散層
４，５で挟まれた領域（ボディ領域）のｎ型シリコン層
３の表面には、ｐ型埋め込みチャネル層６が形成されて
いる。また、ｐ+ 型ソース・ドレイン拡散層４，５に
は、それぞれソース・ドレイン電極９，１０が設けられ
ている。
４，５で挟まれた領域（ボディ領域）のｎ型シリコン層
３の表面には、ｐ型埋め込みチャネル層６が形成されて
いる。また、ｐ+ 型ソース・ドレイン拡散層４，５に
は、それぞれソース・ドレイン電極９，１０が設けられ
ている。
【００３０】また、ｎ型シリコン層３の表面には、ボデ
ィ領域のｎ型シリコン層３のｎ型シリコン層３につなが
ったｎ+ 型拡散層（ボディ拡散層）１１が選択的に形成
されている。このボディ拡散層１１にはボディ電極１２
が設けられている。
ィ領域のｎ型シリコン層３のｎ型シリコン層３につなが
ったｎ+ 型拡散層（ボディ拡散層）１１が選択的に形成
されている。このボディ拡散層１１にはボディ電極１２
が設けられている。
【００３１】本実施形態では、ｎ型ドーパントとして砒
素、ｐ型ドーパントとしてホウ素を用い、そして、これ
らのドーパントを図４に示すような濃度プロファイルが
得られるようにｎ型シリコン層３（ＳＯＩ層）に添加し
た。
素、ｐ型ドーパントとしてホウ素を用い、そして、これ
らのドーパントを図４に示すような濃度プロファイルが
得られるようにｎ型シリコン層３（ＳＯＩ層）に添加し
た。
【００３２】図５に、ドーパントの濃度プロファイルを
図４のように設定したときの、ｎ型シリコン層３（ＳＯ
Ｉ層）の電子濃度分布のゲート電圧依存性を示す。図か
ら、ＳＯＩ層の底部の電子濃度はゲート電圧に関係な
く、一定に保たれていることが分かる。
図４のように設定したときの、ｎ型シリコン層３（ＳＯ
Ｉ層）の電子濃度分布のゲート電圧依存性を示す。図か
ら、ＳＯＩ層の底部の電子濃度はゲート電圧に関係な
く、一定に保たれていることが分かる。
【００３３】これは、ｐ型埋め込みチャネル層６下のｎ
型シリコン層３の厚さが、ｎ型シリコン層３とｐ型埋め
込みチャネル層６とのｐｎ接合によって形成される空乏
層の厚さよりも厚いことを意味している。これにより、
ボディ拡散層１の電位をｎ型シリコン層３に伝達するこ
とができ、急峻なＳ係数を実現できるようになる。
型シリコン層３の厚さが、ｎ型シリコン層３とｐ型埋め
込みチャネル層６とのｐｎ接合によって形成される空乏
層の厚さよりも厚いことを意味している。これにより、
ボディ拡散層１の電位をｎ型シリコン層３に伝達するこ
とができ、急峻なＳ係数を実現できるようになる。
【００３４】以上述べたように、本実施形態によれば、
ｎ型シリコン層３の厚さが、該ｎ型シリコン層３に形成
される空乏層の厚さよりも厚くすることにより、ボディ
拡散層１の電位がｎ型シリコン層３に確実に伝達される
ので、急峻なＳ係数を有するｐチャネルＭＯＳトランジ
スタを実現できるようになる。
ｎ型シリコン層３の厚さが、該ｎ型シリコン層３に形成
される空乏層の厚さよりも厚くすることにより、ボディ
拡散層１の電位がｎ型シリコン層３に確実に伝達される
ので、急峻なＳ係数を有するｐチャネルＭＯＳトランジ
スタを実現できるようになる。
【００３５】図６〜図８は、本実施形態の変形例を示す
図であり、それぞれ、図１〜図３に相当する図である。
なお、図１〜図３の素子と対応する部分には図１〜図３
と同一符号を付してある。
図であり、それぞれ、図１〜図３に相当する図である。
なお、図１〜図３の素子と対応する部分には図１〜図３
と同一符号を付してある。
【００３６】これは発明をｎチャネルＭＯＳトランジス
タに適用した例で、基本的には、各層の導電型を逆に変
えたものである。また、ドーパントとしてホウ素、砒素
を用いた場合、ドーパントの濃度プロファイルは、基本
的には、上記ホウ素の濃度分布を図４の砒素のそれと
し、上記砒素の濃度分布を図４のホウ素のそれとすれば
よい。これにより、ｐチャネルＭＯＳトランジスタの場
合と同様に、ＳＯＩ層の厚さを空乏層の厚さよりも厚く
でき、急峻なＳ係数が得られる。
タに適用した例で、基本的には、各層の導電型を逆に変
えたものである。また、ドーパントとしてホウ素、砒素
を用いた場合、ドーパントの濃度プロファイルは、基本
的には、上記ホウ素の濃度分布を図４の砒素のそれと
し、上記砒素の濃度分布を図４のホウ素のそれとすれば
よい。これにより、ｐチャネルＭＯＳトランジスタの場
合と同様に、ＳＯＩ層の厚さを空乏層の厚さよりも厚く
でき、急峻なＳ係数が得られる。
【００３７】なお、本実施形態では、埋め込みチャネル
層があるＭＯＳトランジスタについて説明したが、本発
明は埋め込みチャネル層がないＭＯＳトランジスタにつ
いても有効である。この場合、ゲート電極の材料に関係
なく、つまり、ゲート電極の材料の仕事関数が大きくて
も、ＳＯＩ基板に形成したＭＯＳトランジスタを確実に
トランジスタ動作させることができる。 （第２の実施形態）図９は、本発明の第２の実施形態に
係るＣＭＯＳトランジスタを示す平面図、図１０は、図
９のＣＭＯＳトランジスタのＡ−Ａ´断面図である。な
お、図１〜図３のｐチャネルＭＯＳトランジスタ、図６
〜図８のｎチャネルＭＯＳトランジスタと対応する部分
には、それぞれ、図１〜図３、図６〜図８と同一符号を
付し、詳細な説明は省略する。なお、図中、１３は素子
分離絶縁膜を示している。
層があるＭＯＳトランジスタについて説明したが、本発
明は埋め込みチャネル層がないＭＯＳトランジスタにつ
いても有効である。この場合、ゲート電極の材料に関係
なく、つまり、ゲート電極の材料の仕事関数が大きくて
も、ＳＯＩ基板に形成したＭＯＳトランジスタを確実に
トランジスタ動作させることができる。 （第２の実施形態）図９は、本発明の第２の実施形態に
係るＣＭＯＳトランジスタを示す平面図、図１０は、図
９のＣＭＯＳトランジスタのＡ−Ａ´断面図である。な
お、図１〜図３のｐチャネルＭＯＳトランジスタ、図６
〜図８のｎチャネルＭＯＳトランジスタと対応する部分
には、それぞれ、図１〜図３、図６〜図８と同一符号を
付し、詳細な説明は省略する。なお、図中、１３は素子
分離絶縁膜を示している。
【００３８】本実施形態の特徴は、ＣＭＯＳトランジス
タにおいて、ｎチャネルＭＯＳトランジスタ（ｎＭＯＳ
ＦＥＴ）のｐ型シリコン層（ＳＯＩ層）３ａの厚さを、
ｐチャネルＭＯＳトランジスタ（ｐＭＯＳＦＥＴ）のｎ
型シリコン層（ＳＯＩ層）３の厚さよりも薄くしたこと
にある。
タにおいて、ｎチャネルＭＯＳトランジスタ（ｎＭＯＳ
ＦＥＴ）のｐ型シリコン層（ＳＯＩ層）３ａの厚さを、
ｐチャネルＭＯＳトランジスタ（ｐＭＯＳＦＥＴ）のｎ
型シリコン層（ＳＯＩ層）３の厚さよりも薄くしたこと
にある。
【００３９】これにより、第１の実施形態で述べた効果
の他に、以下のような効果が得られる。電子の衝突イオ
ン化率は正孔のそれよりも高いので、ＳＯＩ層の厚さ
が、ｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳ
トランジスタとで等しい従来のＣＭＯＳトランジスタの
場合、ｎチャネルＭＯＳトランジスタの耐圧はｐチャネ
ルＭＯＳトランジスタのそれよりも低くなる。したがっ
て、従来構造の場合、素子の耐圧はｎチャネルＭＯＳト
ランジスタの耐圧により決定されてしまう。
の他に、以下のような効果が得られる。電子の衝突イオ
ン化率は正孔のそれよりも高いので、ＳＯＩ層の厚さ
が、ｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳ
トランジスタとで等しい従来のＣＭＯＳトランジスタの
場合、ｎチャネルＭＯＳトランジスタの耐圧はｐチャネ
ルＭＯＳトランジスタのそれよりも低くなる。したがっ
て、従来構造の場合、素子の耐圧はｎチャネルＭＯＳト
ランジスタの耐圧により決定されてしまう。
【００４０】一方、ＭＯＳトランジスタの耐圧は、ＳＯ
Ｉ層の厚さが薄いほど高くなる。したがって、ｎチャネ
ルＭＯＳトランジスタのＳＯＩ層の厚さが、ｐチャネル
ＭＯＳトランジスタのＳＯＩ層の厚さよりも薄い、本実
施形態のＣＭＯＳトランジスタにおいては、ｎチャネル
ＭＯＳトランジスタの耐圧とｐチャネルＭＯＳトランジ
スタのそれとを等しくでき、従来よりも素子全体の耐圧
を高くできるようになる。
Ｉ層の厚さが薄いほど高くなる。したがって、ｎチャネ
ルＭＯＳトランジスタのＳＯＩ層の厚さが、ｐチャネル
ＭＯＳトランジスタのＳＯＩ層の厚さよりも薄い、本実
施形態のＣＭＯＳトランジスタにおいては、ｎチャネル
ＭＯＳトランジスタの耐圧とｐチャネルＭＯＳトランジ
スタのそれとを等しくでき、従来よりも素子全体の耐圧
を高くできるようになる。
【００４１】また、ｐ型シリコン層の抵抗は、ｎ型シリ
コン層のそれの２倍程度あるが、本実施形態のｐ型シリ
コン層（ＳＯＩ層）３ａは相対的に厚いので、ｎチャネ
ルＭＯＳトランジスタの駆動力とｐチャネルＭＯＳトラ
ンジスタのそれとを等しくでき、従来よりも素子全体の
駆動力を高くできるようになる。 （第３の実施形態）図１１は、本発明の第３の実施形態
に係るＣＭＯＳトランジスタを示す平面図である。ま
た、図１２は、図１１のＣＭＯＳトランジスタのＡ−Ａ
´断面図である。なお、図１〜図３のｐチャネルＭＯＳ
トランジスタ、図６〜図８のｎチャネルＭＯＳトランジ
スタと対応する部分には、それぞれ、図１〜図３、図６
〜図８と同一符号を付し、詳細な説明は省略する。な
お、図中、１３は素子分離絶縁膜を示している。
コン層のそれの２倍程度あるが、本実施形態のｐ型シリ
コン層（ＳＯＩ層）３ａは相対的に厚いので、ｎチャネ
ルＭＯＳトランジスタの駆動力とｐチャネルＭＯＳトラ
ンジスタのそれとを等しくでき、従来よりも素子全体の
駆動力を高くできるようになる。 （第３の実施形態）図１１は、本発明の第３の実施形態
に係るＣＭＯＳトランジスタを示す平面図である。ま
た、図１２は、図１１のＣＭＯＳトランジスタのＡ−Ａ
´断面図である。なお、図１〜図３のｐチャネルＭＯＳ
トランジスタ、図６〜図８のｎチャネルＭＯＳトランジ
スタと対応する部分には、それぞれ、図１〜図３、図６
〜図８と同一符号を付し、詳細な説明は省略する。な
お、図中、１３は素子分離絶縁膜を示している。
【００４２】本実施形態の特徴は、ＣＭＯＳトランジス
タにおいて、ｎチャネルＭＯＳトランジスタ（ｎＭＯＳ
ＦＥＴ）のｐ型シリコン層（ＳＯＩ層）３ａの厚さを、
ｐチャネルＭＯＳトランジスタ（ｐＭＯＳＦＥＴ）のｎ
型シリコン層（ＳＯＩ層）３の厚さよりも厚くしたこと
にある。
タにおいて、ｎチャネルＭＯＳトランジスタ（ｎＭＯＳ
ＦＥＴ）のｐ型シリコン層（ＳＯＩ層）３ａの厚さを、
ｐチャネルＭＯＳトランジスタ（ｐＭＯＳＦＥＴ）のｎ
型シリコン層（ＳＯＩ層）３の厚さよりも厚くしたこと
にある。
【００４３】これにより、第１の実施形態で述べた効果
の他に、以下のような効果が得られる。ｐ型シリコン層
中のドーパント（例えばホウ素）の拡散係数は、一般
に、ｎ型シリコン層中のドーパント（例えば砒素）のそ
れよりも大きいため、ｐチャネルＭＯＳトランジスタ
は、ｎチャネルＭＯＳトランジスタに比べて、短チャネ
ル効果が起こりやすい。
の他に、以下のような効果が得られる。ｐ型シリコン層
中のドーパント（例えばホウ素）の拡散係数は、一般
に、ｎ型シリコン層中のドーパント（例えば砒素）のそ
れよりも大きいため、ｐチャネルＭＯＳトランジスタ
は、ｎチャネルＭＯＳトランジスタに比べて、短チャネ
ル効果が起こりやすい。
【００４４】一方、ＭＯＳトランジスタの短チャネル効
果は、ＳＯＩ層の厚さが薄いほど抑制される。したがっ
て、ｐチャネルＭＯＳトランジスタのＳＯＩ層の厚さ
が、ｎチャネルＭＯＳトランジスタのＳＯＩ層の厚さよ
りも薄い、本実施形態のＣＭＯＳトランジスタにおいて
は、ｐチャネルＭＯＳトランジスタの短チャネル効果を
ｎチャネルＭＯＳトランジスタのそれと同程度に抑制で
き、従来よりも素子全体における短チャネル効果の影響
を小さくできるようになる。
果は、ＳＯＩ層の厚さが薄いほど抑制される。したがっ
て、ｐチャネルＭＯＳトランジスタのＳＯＩ層の厚さ
が、ｎチャネルＭＯＳトランジスタのＳＯＩ層の厚さよ
りも薄い、本実施形態のＣＭＯＳトランジスタにおいて
は、ｐチャネルＭＯＳトランジスタの短チャネル効果を
ｎチャネルＭＯＳトランジスタのそれと同程度に抑制で
き、従来よりも素子全体における短チャネル効果の影響
を小さくできるようになる。
【００４５】この結果、ｐチャネルＭＯＳトランジスタ
のゲート長をｎチャネルＭＯＳトランジスタのそれと同
程度まで微細化でき、高集積化に有利なＣＭＯＳトラン
ジスタを実現できるようになる。
のゲート長をｎチャネルＭＯＳトランジスタのそれと同
程度まで微細化でき、高集積化に有利なＣＭＯＳトラン
ジスタを実現できるようになる。
【００４６】次にｐチャネルＭＯＳトランジスタとｎチ
ャネルＭＯＳトランジスタとで厚さの異なるＳＯＩ層の
形成方法について説明する。まず、図１３（ａ）に示す
ように、ＳＯＩ層に素子分離絶縁膜１３を形成し、第１
のＭＯＳトランジスタを形成するためのシリコン層１９
と、第１のＭＯＳトランジスタとは逆導電型チャネルの
第２のＭＯＳトランジスタを形成するためのシリコン層
２０とにＳＯＩ層を分離する。素子分離絶縁膜１３は熱
酸化によって形成する。
ャネルＭＯＳトランジスタとで厚さの異なるＳＯＩ層の
形成方法について説明する。まず、図１３（ａ）に示す
ように、ＳＯＩ層に素子分離絶縁膜１３を形成し、第１
のＭＯＳトランジスタを形成するためのシリコン層１９
と、第１のＭＯＳトランジスタとは逆導電型チャネルの
第２のＭＯＳトランジスタを形成するためのシリコン層
２０とにＳＯＩ層を分離する。素子分離絶縁膜１３は熱
酸化によって形成する。
【００４７】次に同図（ａ）に示すように、シリコン層
２０上に酸化膜２１を形成する。酸化膜２１の具体的な
形成方法は以下の通りである。すなわち、シリコン層１
９，２０の全面に熱酸化によって酸化膜を形成した後
に、フォトリソグラフィとエッチングを用いて、シリコ
ン層１９上の上記酸化膜を選択的に除去する。
２０上に酸化膜２１を形成する。酸化膜２１の具体的な
形成方法は以下の通りである。すなわち、シリコン層１
９，２０の全面に熱酸化によって酸化膜を形成した後
に、フォトリソグラフィとエッチングを用いて、シリコ
ン層１９上の上記酸化膜を選択的に除去する。
【００４８】次に図１３（ｂ）に示すように、酸化膜２
１をマスクにして、シリコン層１９上にシリコン層２２
を選択的にエピタキシャル成長させる。最後に、酸化膜
２１を除去して、シリコン層１９とシリコン層２２から
なる厚いＳＯＩ層と、シリコン層２０のみからなる薄い
ＳＯＩ層が完成する。
１をマスクにして、シリコン層１９上にシリコン層２２
を選択的にエピタキシャル成長させる。最後に、酸化膜
２１を除去して、シリコン層１９とシリコン層２２から
なる厚いＳＯＩ層と、シリコン層２０のみからなる薄い
ＳＯＩ層が完成する。
【００４９】このような２つのＳＯＩ層に、それぞれｐ
チャネルＭＯＳトランジスタ、ｎチャネルＭＯＳトラン
ジスタを通常のＣＭＯＳプロセスに従って形成すること
により、第２や第３の実施形態のＣＭＯＳトランジスタ
が得られる。
チャネルＭＯＳトランジスタ、ｎチャネルＭＯＳトラン
ジスタを通常のＣＭＯＳプロセスに従って形成すること
により、第２や第３の実施形態のＣＭＯＳトランジスタ
が得られる。
【００５０】次にｐチャネルＭＯＳトランジスタとｎチ
ャネルＭＯＳトランジスタとで厚さの異なる他のＳＯＩ
層の形成方法について説明する。まず、図１４（ａ）に
示すように、ＳＯＩ層に素子分離絶縁膜１３を形成し、
第１のＭＯＳトランジスタを形成するためのシリコン層
１９と、第１のＭＯＳトランジスタとは逆導電型チャネ
ルの第２のＭＯＳトランジスタを形成するためのシリコ
ン層２０とにＳＯＩ層を分離する。素子分離絶縁膜１３
は熱酸化によって形成する。ここまで、先の方法と同じ
である。
ャネルＭＯＳトランジスタとで厚さの異なる他のＳＯＩ
層の形成方法について説明する。まず、図１４（ａ）に
示すように、ＳＯＩ層に素子分離絶縁膜１３を形成し、
第１のＭＯＳトランジスタを形成するためのシリコン層
１９と、第１のＭＯＳトランジスタとは逆導電型チャネ
ルの第２のＭＯＳトランジスタを形成するためのシリコ
ン層２０とにＳＯＩ層を分離する。素子分離絶縁膜１３
は熱酸化によって形成する。ここまで、先の方法と同じ
である。
【００５１】次に同図（ａ）に示すように、シリコン層
１９上に窒化膜２３を形成する。窒化膜２３の具体的な
形成方法は以下の通りである。すなわち、シリコン層１
９，２０の全面に窒化膜を形成した後に、フォトリソグ
ラフィとエッチングを用いて、シリコン層２０上の上記
窒化膜を選択的に除去する。
１９上に窒化膜２３を形成する。窒化膜２３の具体的な
形成方法は以下の通りである。すなわち、シリコン層１
９，２０の全面に窒化膜を形成した後に、フォトリソグ
ラフィとエッチングを用いて、シリコン層２０上の上記
窒化膜を選択的に除去する。
【００５２】次に図１４（ｂ）に示すように、窒化膜２
３をマスクにして、シリコン層２０の表面を酸化して酸
化膜を形成した後、この酸化膜を除去する。この結果、
シリコン層２０の厚さは薄くなる。このとき、所定の厚
さまで薄くならなかったら、所定の厚さになるまで上記
酸化・除去工程を繰り返す。
３をマスクにして、シリコン層２０の表面を酸化して酸
化膜を形成した後、この酸化膜を除去する。この結果、
シリコン層２０の厚さは薄くなる。このとき、所定の厚
さまで薄くならなかったら、所定の厚さになるまで上記
酸化・除去工程を繰り返す。
【００５３】最後に、窒化膜２１を除去して、元の厚さ
のシリコン層１９からなるＳＯＩ層と、表面が除去され
たシリコン層２２からなる薄いＳＯＩ層が完成する。こ
のような２つのＳＯＩ層に、それぞれｐチャネルＭＯＳ
トランジスタ、ｎチャネルＭＯＳトランジスタを通常の
ＣＭＯＳプロセスに従って形成することにより、第２や
第３の実施形態のＣＭＯＳトランジスタが得られる。
のシリコン層１９からなるＳＯＩ層と、表面が除去され
たシリコン層２２からなる薄いＳＯＩ層が完成する。こ
のような２つのＳＯＩ層に、それぞれｐチャネルＭＯＳ
トランジスタ、ｎチャネルＭＯＳトランジスタを通常の
ＣＭＯＳプロセスに従って形成することにより、第２や
第３の実施形態のＣＭＯＳトランジスタが得られる。
【００５４】なお、本発明は上記実施形態に限定される
ものではない。例えば、上記実施形態では、半導体層の
主成分がシリコン、絶縁膜の主成分がＳｉＯ2 であるＳ
ＯＩ基板の場合について説明したが、本発明は他の材料
系のＳＯＩ(Semiconductor On Insulator)基板にも適用
可能である。また、ＳＯＳ基板のように、埋め込み酸化
膜のないタイプのＳＯＩ基板を用いてもよい。その他、
本発明の要旨を逸脱しない範囲で、種々変形して実施で
きる。
ものではない。例えば、上記実施形態では、半導体層の
主成分がシリコン、絶縁膜の主成分がＳｉＯ2 であるＳ
ＯＩ基板の場合について説明したが、本発明は他の材料
系のＳＯＩ(Semiconductor On Insulator)基板にも適用
可能である。また、ＳＯＳ基板のように、埋め込み酸化
膜のないタイプのＳＯＩ基板を用いてもよい。その他、
本発明の要旨を逸脱しない範囲で、種々変形して実施で
きる。
【００５５】
【発明の効果】以上詳述したように、本発明（請求項
１，２，３，６，７）によれば、ＳＯＩ層の厚さを該Ｓ
ＯＩ層に形成される空乏層の厚さよりも厚くすることに
より、ＳＯＩ基板に形成したＭＯＳトランジスタを確実
にトランジスタ動作させることができる。
１，２，３，６，７）によれば、ＳＯＩ層の厚さを該Ｓ
ＯＩ層に形成される空乏層の厚さよりも厚くすることに
より、ＳＯＩ基板に形成したＭＯＳトランジスタを確実
にトランジスタ動作させることができる。
【００５６】また、本発明（請求項４，５）によれば、
ＣＭＯＳトランジスタの構成する一方のＭＯＳトランジ
スタのＳＯＩ層の厚さを、他方のＭＯＳトランジスタの
それと異なる厚さにすることにより、２つのＭＯＳトラ
ンジスタの間で耐圧が異なるなどの素子特性の違いを改
善できるようになる。
ＣＭＯＳトランジスタの構成する一方のＭＯＳトランジ
スタのＳＯＩ層の厚さを、他方のＭＯＳトランジスタの
それと異なる厚さにすることにより、２つのＭＯＳトラ
ンジスタの間で耐圧が異なるなどの素子特性の違いを改
善できるようになる。
【図１】本発明の第１の実施形態に係るｐチャネルＭＯ
Ｓトランジスタを示す平面図
Ｓトランジスタを示す平面図
【図２】図１のｐチャネルＭＯＳトランジスタのＡ−Ａ
´断面図
´断面図
【図３】図１のｐチャネルＭＯＳトランジスタのＢ−Ｂ
´断面図
´断面図
【図４】ＳＯＩ層内のドーパントの濃度プロファイルを
示す図
示す図
【図５】ＳＯＩ層の電子濃度分布のゲート電圧依存性を
示す図
示す図
【図６】第１の実施形態の変形例を示す平面図
【図７】第１の実施形態の変形例を示す断面図
【図８】第１の実施形態の変形例を示す他の断面図
【図９】本発明の第２の実施形態に係るＣＭＯＳトラン
ジスタを示す平面図
ジスタを示す平面図
【図１０】図９のＣＭＯＳトランジスタのＡ−Ａ´断面
図
図
【図１１】本発明の第３の実施形態に係るＣＭＯＳトラ
ンジスタを示す平面図
ンジスタを示す平面図
【図１２】図１１のＣＭＯＳトランジスタのＡ−Ａ´断
面図
面図
【図１３】ｐチャネルＭＯＳトランジスタとｎチャネル
ＭＯＳトランジスタとで厚さの異なるＳＯＩ層の形成方
法を示す工程断面図
ＭＯＳトランジスタとで厚さの異なるＳＯＩ層の形成方
法を示す工程断面図
【図１４】ｐチャネルＭＯＳトランジスタとｎチャネル
ＭＯＳトランジスタとで厚さの異なるＳＯＩ層の他の形
成方法を示す工程断面図
ＭＯＳトランジスタとで厚さの異なるＳＯＩ層の他の形
成方法を示す工程断面図
【図１５】従来のＤＴＭＯＳを示す平面図
【図１６】図１５のＤＴＭＯＳのＡ−Ａ´断面図
１…シリコン層 ２…埋め込み酸化膜 ３…ｎ型シリコン層 ３ａ…ｐ型シリコン層 ４…ｐ+ 型ソース・ドレイン拡散層 ４ａ…ｎ+ 型ソース・ドレイン拡散層 ５…ｐ+ 型ソース・ドレイン拡散層 ５ａ…ｎ+ 型ソース・ドレイン拡散層 ６…ｐ型埋め込みチャネル層 ６ａ…ｎ型埋め込みチャネル層 ７…ゲート酸化膜 ８…ゲート電極 ９…ソース・ドレイン電極 １０…ソース・ドレイン電極 １１…ｎ+ 型拡散層（ボディ拡散層） １１ａ…ｐ+ 型型拡散層（ボディ拡散層） １２…ボディ電極 １９…シリコン層 ２０…シリコン層 ２１…酸化膜 ２２…シリコン層 ２３…窒化膜
Claims (7)
- 【請求項１】絶縁層上に形成された第１導電型の半導体
層と、 この半導体層上にゲート絶縁膜を介して配設されたゲー
ト電極と、 このゲート電極を挟むように前記半導体層に形成された
第２導電型の１対のソース・ドレイン拡散層とを具備し
てなり、 前記１対のソース・ドレイン拡散層で挟まれた領域の前
記半導体層の厚さは、該半導体層に形成される空乏層の
厚さよりも厚いことを特徴とする半導体装置。 - 【請求項２】絶縁層上に形成された第１導電型の半導体
層と、 この半導体層上にゲート絶縁膜を介して配設されたゲー
ト電極と、 このゲート電極を挟むように前記半導体層に形成された
第２導電型の１対のソース・ドレイン拡散層と、 前記半導体層に選択的に形成され、かつ前記１対のソー
ス・ドレイン拡散層で挟まれた領域の前記半導体層につ
ながった高濃度の第１導電型の拡散層とを具備してな
り、 前記１対のソース・ドレイン拡散層で挟まれた領域の前
記半導体層の厚さは、該半導体層に形成される空乏層の
厚さよりも厚いことを特徴とする半導体装置。 - 【請求項３】絶縁層上に形成された第１導電型の半導体
層と、 この半導体層上にゲート絶縁膜を介して配設されたゲー
ト電極と、 このゲート電極を挟むように前記半導体層に形成された
第２導電型の１対のソース・ドレイン拡散層と、 前記１対のソース・ドレイン拡散層で挟まれた領域の前
記半導体層に形成された第２導電型の埋め込みチャネル
層と、 前記半導体層に選択的に形成され、かつ前記１対のソー
ス・ドレイン拡散層で挟まれた領域の前記半導体層につ
ながった高濃度の第１導電型の拡散層とを具備してな
り、 前記１対のソース・ドレイン拡散層で挟まれた領域のう
ち、前記埋め込みチャネル層下の領域の前記半導体層の
厚さは、該半導体層に形成される空乏層の厚さよりも厚
いことを特徴とする半導体装置。 - 【請求項４】絶縁層上に形成された第１導電型の第１半
導体層と、 この第１半導体層に形成された第２導電型チャネルの第
１ＭＯＳトランジスタと、 前記絶縁層上に形成された第２導電型の第２半導体層
と、 この第２半導体層に形成され、前記第１ＭＯＳトランジ
スタとともに、相補型ＭＯＳトランジスタを構成する第
１導電型チャネルの第２ＭＯＳトランジスタとを具備し
てなり、 前記第１半導体層は、前記第２半導体層よりも薄いこと
を特徴とする半導体装置。 - 【請求項５】前記第１ＭＯＳトランジスタの第２導電型
の１対のソース・ドレイン拡散層で挟まれた領域の前記
第１半導体層は、前記第１半導体層に選択的に形成され
た高濃度の第２導電型の拡散層につながり、 前記第２ＭＯＳトランジスタの第１導電型の１対のソー
ス・ドレイン拡散層で挟まれた領域の前記第２半導体層
は、前記第２半導体層に選択的に形成された高濃度の第
２導電型の拡散層につながっていることを特徴とする請
求項４に記載の半導体装置。 - 【請求項６】絶縁層上に形成された第１導電型の第１半
導体層と、 この第１半導体層に形成された第２導電型チャネルの第
１ＭＯＳトランジスタと、 前記絶縁層上に形成された第２導電型の第２半導体層
と、 この第２半導体層に形成され、前記第１ＭＯＳトランジ
スタとともに、相補型ＭＯＳトランジスタを構成する第
１導電型チャネルの第２ＭＯＳトランジスタとを具備し
てなり、 前記第１ＭＯＳトランジスタの第２導電型の１対のソー
ス・ドレイン拡散層で挟まれた領域の前記第１半導体層
の表面には、第２導電型の埋め込みチャネル層が形成さ
れ、 前記第２導電型の１対のソース・ドレイン拡散層で挟ま
れた領域の前記第１半導体層の厚さは、該第１半導体層
に形成される空乏層の厚さよりも厚いことを特徴とする
半導体装置。 - 【請求項７】前記第２導電型の１対のソース・ドレイン
拡散層で挟まれた領域の前記第１半導体層は、前記第１
半導体層に選択的に形成された高濃度の第１導電型の拡
散層につながり、 前記第１導電型の１対のソース・ドレイン拡散層で挟ま
れた領域の前記第２半導体層は、前記第２半導体層に選
択的に形成された高濃度の第２導電型の拡散層につなが
っていることを特徴とする請求項６に記載の半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34936496A JP3413039B2 (ja) | 1996-12-27 | 1996-12-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34936496A JP3413039B2 (ja) | 1996-12-27 | 1996-12-27 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10189989A true JPH10189989A (ja) | 1998-07-21 |
| JP3413039B2 JP3413039B2 (ja) | 2003-06-03 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34936496A Expired - Fee Related JP3413039B2 (ja) | 1996-12-27 | 1996-12-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3413039B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009038201A (ja) * | 2007-08-01 | 2009-02-19 | Elpida Memory Inc | 半導体装置および半導体装置の製造方法 |
| JP2012028790A (ja) * | 2011-08-19 | 2012-02-09 | Renesas Electronics Corp | 半導体装置 |
| JP2013021084A (ja) * | 2011-07-08 | 2013-01-31 | Ricoh Co Ltd | 半導体装置 |
-
1996
- 1996-12-27 JP JP34936496A patent/JP3413039B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009038201A (ja) * | 2007-08-01 | 2009-02-19 | Elpida Memory Inc | 半導体装置および半導体装置の製造方法 |
| JP2013021084A (ja) * | 2011-07-08 | 2013-01-31 | Ricoh Co Ltd | 半導体装置 |
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| Publication number | Publication date |
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| JP3413039B2 (ja) | 2003-06-03 |
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