JPH10190408A - ディジタルフィルタ手段 - Google Patents
ディジタルフィルタ手段Info
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- JPH10190408A JPH10190408A JP8355413A JP35541396A JPH10190408A JP H10190408 A JPH10190408 A JP H10190408A JP 8355413 A JP8355413 A JP 8355413A JP 35541396 A JP35541396 A JP 35541396A JP H10190408 A JPH10190408 A JP H10190408A
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Abstract
(57)【要約】
【課題】ディジタルフィルタによりアナログフィルタ特
有の挙動を実現する。 【解決手段】第１の加算器ＡＤ２と１サンプリング周期
遅延する第１の遅延回路ＤＬ１からなる第１の累算器内
にソフトリミッタ特性の第１の非線形回路ＮＬ１を挿入
する。第２の加算器ＡＤ３と１サンプリング周期遅延す
る第２の遅延回路ＤＬ２からなる第２の累算器内にソフ
トリミッタ特性の第２の非線形回路ＮＬ２を挿入する。
非線形回路ＮＬ１，ＮＬ２により、加算器ＡＤ２，ＡＤ
３がオーバフローリミットされても、急激にクリップさ
れることなく適度なひずみが入力された信号に与えられ
るようになる。
有の挙動を実現する。 【解決手段】第１の加算器ＡＤ２と１サンプリング周期
遅延する第１の遅延回路ＤＬ１からなる第１の累算器内
にソフトリミッタ特性の第１の非線形回路ＮＬ１を挿入
する。第２の加算器ＡＤ３と１サンプリング周期遅延す
る第２の遅延回路ＤＬ２からなる第２の累算器内にソフ
トリミッタ特性の第２の非線形回路ＮＬ２を挿入する。
非線形回路ＮＬ１，ＮＬ２により、加算器ＡＤ２，ＡＤ
３がオーバフローリミットされても、急激にクリップさ
れることなく適度なひずみが入力された信号に与えられ
るようになる。
Description
【０００１】
【発明の属する技術分野】本発明は、アナログフィルタ
の特徴を備えるディジタルフィルタ手段に関するもので
あり、特に、楽音合成装置における音色制御用のフィル
タとして用いて好適なものである。
の特徴を備えるディジタルフィルタ手段に関するもので
あり、特に、楽音合成装置における音色制御用のフィル
タとして用いて好適なものである。
【０００２】
【従来の技術】楽音合成装置等の音色制御用フィルタと
しては、ＶＣＦ（Volage ControlledFilter）が従来か
ら用いられている。ＶＣＦにはアナログＶＣＦとディジ
タルＶＣＦとがあるが、アナログＶＣＦには米国特許第
3,475,623号として知られている梯子型ＬＰＦ（Low Pas
s Filter）や、状態変数型マルチモードフィルタなどが
ある。前記梯子型ＬＰＦは、カットオフ周波数を変える
ためのインピーダンス素子としてトランジスタを用いて
おり、その非線形特性により適度なひずみが発生するよ
うになる。さらに、増幅器の飽和特性により帰還量が減
るので、発振したときの発振レベルが適当なレベルに抑
制される。このため、発振したときに発振波形と音源波
形とがミキシングされ、発振周波数と、音源波形あるい
はそのスペクトル成分の周波数が近接している場合は、
一種の変調であるビートが生じるようになる。
しては、ＶＣＦ（Volage ControlledFilter）が従来か
ら用いられている。ＶＣＦにはアナログＶＣＦとディジ
タルＶＣＦとがあるが、アナログＶＣＦには米国特許第
3,475,623号として知られている梯子型ＬＰＦ（Low Pas
s Filter）や、状態変数型マルチモードフィルタなどが
ある。前記梯子型ＬＰＦは、カットオフ周波数を変える
ためのインピーダンス素子としてトランジスタを用いて
おり、その非線形特性により適度なひずみが発生するよ
うになる。さらに、増幅器の飽和特性により帰還量が減
るので、発振したときの発振レベルが適当なレベルに抑
制される。このため、発振したときに発振波形と音源波
形とがミキシングされ、発振周波数と、音源波形あるい
はそのスペクトル成分の周波数が近接している場合は、
一種の変調であるビートが生じるようになる。
【０００３】このような現象が独特の音を生み出す基と
なり、アナログならではの音の良さ、あるいは特徴を生
み出す原因の１つとなっている。しかしながら、アナロ
グＶＣＦを構成しているコンデンサや抵抗は温度係数を
ゼロとすることが困難なため、周囲の温度変化に伴い容
量値や抵抗値が変化するようになる。すなわち、周囲温
度に応じてフィルタ特性が変化するという欠点を有して
いた。そこで、これを解決すべく特開昭６１−１８２１
２号公報に記載されているように、アナログフィルタの
特徴を有するようにアナログフィルタを置き換えたディ
ジタルフィルタが知られている。このようなディジタル
フィルタの例として状態変数型マルチモードディジタル
フィルタの構成例を図３に示す。状態変数型フィルタ
は、素子の特性の変化がフィルタ特性に与える影響が小
さい、いわゆる素子感度が小さいフィルタとして知られ
ており、カットオフ周波数ｆｃとＱ（quality factor）
とを独立して制御できる特徴を有している。
なり、アナログならではの音の良さ、あるいは特徴を生
み出す原因の１つとなっている。しかしながら、アナロ
グＶＣＦを構成しているコンデンサや抵抗は温度係数を
ゼロとすることが困難なため、周囲の温度変化に伴い容
量値や抵抗値が変化するようになる。すなわち、周囲温
度に応じてフィルタ特性が変化するという欠点を有して
いた。そこで、これを解決すべく特開昭６１−１８２１
２号公報に記載されているように、アナログフィルタの
特徴を有するようにアナログフィルタを置き換えたディ
ジタルフィルタが知られている。このようなディジタル
フィルタの例として状態変数型マルチモードディジタル
フィルタの構成例を図３に示す。状態変数型フィルタ
は、素子の特性の変化がフィルタ特性に与える影響が小
さい、いわゆる素子感度が小さいフィルタとして知られ
ており、カットオフ周波数ｆｃとＱ（quality factor）
とを独立して制御できる特徴を有している。
【０００４】図３に示す状態変数型マルチモードディジ
タルフィルタを説明する前にアナログフィルタをディジ
タルフィルタに置き換える原理について、図５および図
６を参照しながら説明する。図５は１次アナログＬＰＦ
の構成を示しており、図６は図５に示す１次ＬＰＦをデ
ィジタルフィルタに置き換えた１次ディジタルＬＰＦの
構成を示している。図５に示す１次アナログＬＰＦにお
いて、抵抗１１（抵抗値Ｒ）とコンデンサ１２（容量値
Ｃ）とが直列に接続され、入力信号は抵抗１１の一端か
ら入力され、出力信号はコンデンサ１２の両端から取り
出されている。この１次アナログＬＰＦにおいては、 ｄＶ／ｄｔ＝（Ｅ−Ｖ）／ＣＲ ・・・（１） なる式が成立する。ただし、Ｅは入力電圧、Ｖは出力電
圧である。
タルフィルタを説明する前にアナログフィルタをディジ
タルフィルタに置き換える原理について、図５および図
６を参照しながら説明する。図５は１次アナログＬＰＦ
の構成を示しており、図６は図５に示す１次ＬＰＦをデ
ィジタルフィルタに置き換えた１次ディジタルＬＰＦの
構成を示している。図５に示す１次アナログＬＰＦにお
いて、抵抗１１（抵抗値Ｒ）とコンデンサ１２（容量値
Ｃ）とが直列に接続され、入力信号は抵抗１１の一端か
ら入力され、出力信号はコンデンサ１２の両端から取り
出されている。この１次アナログＬＰＦにおいては、 ｄＶ／ｄｔ＝（Ｅ−Ｖ）／ＣＲ ・・・（１） なる式が成立する。ただし、Ｅは入力電圧、Ｖは出力電
圧である。
【０００５】また、図６に示す１次ディジタルＬＰＦに
おいて入力信号は減算器ＡＤ１１の一方の入力端に入力
され、減算器ＡＤ１１の出力は乗算器ＭＵ１１に入力さ
れ、係数ＣＲが乗算される。そして、乗算器ＭＵ１１の
出力は、加算器ＡＤ１２と１サンプリング周期遅延する
遅延回路ＤＬ１１からなる累算器によって累算されて、
出力信号となる。また、遅延回路ＤＬ１１の出力は減算
器ＡＤ１１の他方の入力端に入力される。このような１
次ディジタルＬＰＦの伝達関数Ｈ（ｚ）は、 Ｈ（ｚ）＝α／｛１−（１−α）Ｚ-1｝ ・・・（２） となる。ただし、α＝１／ＣＲである。ここで、乗算器
ＭＵ１１の乗算係数はＣＲとされているので、図５に示
す１次アナログＬＰＦと等価なディジタルＬＰＦが実現
されていることになる。なお、遅延回路ＤＬ１１はシフ
トレジスタにより構成することができる。
おいて入力信号は減算器ＡＤ１１の一方の入力端に入力
され、減算器ＡＤ１１の出力は乗算器ＭＵ１１に入力さ
れ、係数ＣＲが乗算される。そして、乗算器ＭＵ１１の
出力は、加算器ＡＤ１２と１サンプリング周期遅延する
遅延回路ＤＬ１１からなる累算器によって累算されて、
出力信号となる。また、遅延回路ＤＬ１１の出力は減算
器ＡＤ１１の他方の入力端に入力される。このような１
次ディジタルＬＰＦの伝達関数Ｈ（ｚ）は、 Ｈ（ｚ）＝α／｛１−（１−α）Ｚ-1｝ ・・・（２） となる。ただし、α＝１／ＣＲである。ここで、乗算器
ＭＵ１１の乗算係数はＣＲとされているので、図５に示
す１次アナログＬＰＦと等価なディジタルＬＰＦが実現
されていることになる。なお、遅延回路ＤＬ１１はシフ
トレジスタにより構成することができる。
【０００６】このような原理を用いて構成した状態変数
型ディジタルマルチモードフィルタは図３に示すように
なる。この状態変数型ディジタルマルチモードフィルタ
においては、入力信号ＩＮが減算器ＡＤ１の第１の入力
端に入力され、減算器ＡＤ１の出力が第１の乗算器ＭＵ
１に入力され、乗算係数ｆが乗算される。第１の乗算器
ＭＵ１の出力は、第１の加算器ＡＤ２と１サンプル周期
遅延する第１の遅延回路ＤＬ１からなる第１の累算器に
より累算される。この第１の累算器の出力は、第２の乗
算器ＭＵ２に入力され、乗算係数ｆが乗算される。第２
の乗算器ＭＵ２の出力は、第２の加算器ＡＤ３と１サン
プル周期遅延する第２の遅延回路ＤＬ２からなる第２の
累算器により累算されて、ローパス出力信号（ＬＰＯＵ
Ｔ）となる。また、第２の遅延回路ＤＬ２の出力は減算
器ＡＤ１の第２の入力端に入力されると共に、第１の遅
延回路ＤＬ１の出力は第３の乗算器ＭＵ３において乗算
係数ｑが乗算されて、減算器ＡＤ１の第３の入力端に入
力される。
型ディジタルマルチモードフィルタは図３に示すように
なる。この状態変数型ディジタルマルチモードフィルタ
においては、入力信号ＩＮが減算器ＡＤ１の第１の入力
端に入力され、減算器ＡＤ１の出力が第１の乗算器ＭＵ
１に入力され、乗算係数ｆが乗算される。第１の乗算器
ＭＵ１の出力は、第１の加算器ＡＤ２と１サンプル周期
遅延する第１の遅延回路ＤＬ１からなる第１の累算器に
より累算される。この第１の累算器の出力は、第２の乗
算器ＭＵ２に入力され、乗算係数ｆが乗算される。第２
の乗算器ＭＵ２の出力は、第２の加算器ＡＤ３と１サン
プル周期遅延する第２の遅延回路ＤＬ２からなる第２の
累算器により累算されて、ローパス出力信号（ＬＰＯＵ
Ｔ）となる。また、第２の遅延回路ＤＬ２の出力は減算
器ＡＤ１の第２の入力端に入力されると共に、第１の遅
延回路ＤＬ１の出力は第３の乗算器ＭＵ３において乗算
係数ｑが乗算されて、減算器ＡＤ１の第３の入力端に入
力される。
【０００７】この状態変数型ディジタルマルチモードフ
ィルタにおいては、減算器ＡＤ１から出力するとハイパ
ス出力（ＨＰＯＵＴ）となり、加算器ＡＤ２から出力す
るとバンドパス出力（ＢＰＯＵＴ）となる。さらに、第
１の乗算器ＭＵ１および第２の乗算器ＭＵ２に設定され
る乗算係数ｆを変更することにより、このフィルタのカ
ットオフ周波数ｆｃを変更することができる。さらにま
た、第３の乗算器ＭＵ３に設定される乗算係数ｑを変更
することにより、このフィルタのＱを変更することがで
きる。
ィルタにおいては、減算器ＡＤ１から出力するとハイパ
ス出力（ＨＰＯＵＴ）となり、加算器ＡＤ２から出力す
るとバンドパス出力（ＢＰＯＵＴ）となる。さらに、第
１の乗算器ＭＵ１および第２の乗算器ＭＵ２に設定され
る乗算係数ｆを変更することにより、このフィルタのカ
ットオフ周波数ｆｃを変更することができる。さらにま
た、第３の乗算器ＭＵ３に設定される乗算係数ｑを変更
することにより、このフィルタのＱを変更することがで
きる。
【０００８】
【発明が解決しようとする課題】図３に示す状態変数型
ディジタルマルチモードフィルタは、アナログフィルタ
と同様の制御が可能であるが、加算器の出力ビット数は
あらかじめ決められたビット数とされているため、加算
入力が過大になると演算結果はオーバーフローリミット
される。この加算器の出力特性を図４に正規化して示す
が、横軸は２つの入力を理想的に加算した値を示す入力
であり、縦軸はオーバフローリミットされた加算出力を
示している。図４に示すように２つの入力を理想的に加
算した入力が−１から１までの範囲では、加算出力は−
１から１までの範囲で１：１に対応してリニアに出力さ
れる。また、２つの入力を理想的に加算した入力が−１
以下および１以上の過大な範囲では、加算出力は−１あ
るいは１にクリップされるようになる。
ディジタルマルチモードフィルタは、アナログフィルタ
と同様の制御が可能であるが、加算器の出力ビット数は
あらかじめ決められたビット数とされているため、加算
入力が過大になると演算結果はオーバーフローリミット
される。この加算器の出力特性を図４に正規化して示す
が、横軸は２つの入力を理想的に加算した値を示す入力
であり、縦軸はオーバフローリミットされた加算出力を
示している。図４に示すように２つの入力を理想的に加
算した入力が−１から１までの範囲では、加算出力は−
１から１までの範囲で１：１に対応してリニアに出力さ
れる。また、２つの入力を理想的に加算した入力が−１
以下および１以上の過大な範囲では、加算出力は−１あ
るいは１にクリップされるようになる。
【０００９】このような加算器の出力特性とされると、
クリップされるまでは加算器出力のひずみは生じない
が、クリップされると急激にひずみが生じるようにな
る。また、発振した場合には発振レベルは−１〜１の最
大レベルまで成長し、この最大レベルまで成長した発振
波形と入力された楽音波形とがミキシングされて、楽音
波形が断続的にクリップされるようになる。従って、フ
ィルタリングされた楽音波形は汚い音になり、このディ
ジタルフィルタではアナログフィルタ特有のソフトなひ
ずみが得られないという問題点があった。
クリップされるまでは加算器出力のひずみは生じない
が、クリップされると急激にひずみが生じるようにな
る。また、発振した場合には発振レベルは−１〜１の最
大レベルまで成長し、この最大レベルまで成長した発振
波形と入力された楽音波形とがミキシングされて、楽音
波形が断続的にクリップされるようになる。従って、フ
ィルタリングされた楽音波形は汚い音になり、このディ
ジタルフィルタではアナログフィルタ特有のソフトなひ
ずみが得られないという問題点があった。
【００１０】そこで、本発明は、アナログ素子の持つ非
線形要素を適切に取り入れることにより、アナログフィ
ルタと同様の挙動を実現したディジタルフィルタ手段を
提供することを目的としている。
線形要素を適切に取り入れることにより、アナログフィ
ルタと同様の挙動を実現したディジタルフィルタ手段を
提供することを目的としている。
【００１１】
【課題を解決するための手段】上記目的を達成するため
に本発明のディジタルフィルタ手段は、ループゲインが
１の累算手段を有するフィルタ手段において、前記累算
手段のループ内にソフトリミッタ特性の非線形手段が挿
入するようにしている。
に本発明のディジタルフィルタ手段は、ループゲインが
１の累算手段を有するフィルタ手段において、前記累算
手段のループ内にソフトリミッタ特性の非線形手段が挿
入するようにしている。
【００１２】このような本発明によれば、累算手段の出
力特性が、累算手段のループ内に挿入した非線形手段が
有するソフトリミッタ特性の出力に応じた特性とされる
ため、入力された信号波形に急激にひずみが生じたり、
断続的にクリップされることがなくなる。したがって、
ディジタルフィルタにより楽音波形をフィルタリングす
るようにしても、楽音波形にはアナログフィルタ特有の
ソフトなひずみが得られるようになる。
力特性が、累算手段のループ内に挿入した非線形手段が
有するソフトリミッタ特性の出力に応じた特性とされる
ため、入力された信号波形に急激にひずみが生じたり、
断続的にクリップされることがなくなる。したがって、
ディジタルフィルタにより楽音波形をフィルタリングす
るようにしても、楽音波形にはアナログフィルタ特有の
ソフトなひずみが得られるようになる。
【００１３】
【発明の実施の形態】本発明のディジタルフィルタ手段
の実施の形態の構成の一例を図１に示す。図１に示した
例では、本発明のディジタルフィルタ手段は状態変数型
ディジタルマルチモードフィルタとされている。図１に
示す状態変数型ディジタルマルチモードフィルタにおい
て、入力信号ＩＮは減算器ＡＤ１の第１の入力端に入力
され、減算器ＡＤ１の出力が第１の乗算器ＭＵ１に入力
され、乗算係数ｆが乗算される。第１の乗算器ＭＵ１の
出力は、第１の加算器ＡＤ２と、１サンプル周期遅延す
る第１の遅延回路ＤＬ１とをループ状に接続した第１の
累算器により累算される。この第１の累算器内には、第
１の非線形変換部ＮＬ１が挿入されて第１の加算器ＡＤ
２の出力はその非線形特性に応じた非線形を有するよう
に変換される。
の実施の形態の構成の一例を図１に示す。図１に示した
例では、本発明のディジタルフィルタ手段は状態変数型
ディジタルマルチモードフィルタとされている。図１に
示す状態変数型ディジタルマルチモードフィルタにおい
て、入力信号ＩＮは減算器ＡＤ１の第１の入力端に入力
され、減算器ＡＤ１の出力が第１の乗算器ＭＵ１に入力
され、乗算係数ｆが乗算される。第１の乗算器ＭＵ１の
出力は、第１の加算器ＡＤ２と、１サンプル周期遅延す
る第１の遅延回路ＤＬ１とをループ状に接続した第１の
累算器により累算される。この第１の累算器内には、第
１の非線形変換部ＮＬ１が挿入されて第１の加算器ＡＤ
２の出力はその非線形特性に応じた非線形を有するよう
に変換される。
【００１４】この第１の非線形変換部ＮＬ１から出力さ
れる第１の累算器の出力は、第２の乗算器ＭＵ２に入力
され、乗算係数ｆが乗算される。第２の乗算器ＭＵ２の
出力は、第２の加算器ＡＤ３と１サンプル周期遅延する
第２の遅延回路ＤＬ２とをループ状に接続した第２の累
算器により累算される。この第２の累算器内には、第２
の非線形変換部ＮＬ２が挿入されて第２の加算器ＡＤ２
の出力はその非線形特性に応じた非線形を有するように
変換されて、ローパス出力信号（ＬＰＯＵＴ）となる。
また、第２の遅延回路ＤＬ２の出力は減算器ＡＤ１の第
２の入力端に入力されると共に、第１の遅延回路ＤＬ１
の出力は第３の乗算器ＭＵ３において乗算係数ｑが乗算
されて、減算器ＡＤ１の第３の入力端に入力される。
れる第１の累算器の出力は、第２の乗算器ＭＵ２に入力
され、乗算係数ｆが乗算される。第２の乗算器ＭＵ２の
出力は、第２の加算器ＡＤ３と１サンプル周期遅延する
第２の遅延回路ＤＬ２とをループ状に接続した第２の累
算器により累算される。この第２の累算器内には、第２
の非線形変換部ＮＬ２が挿入されて第２の加算器ＡＤ２
の出力はその非線形特性に応じた非線形を有するように
変換されて、ローパス出力信号（ＬＰＯＵＴ）となる。
また、第２の遅延回路ＤＬ２の出力は減算器ＡＤ１の第
２の入力端に入力されると共に、第１の遅延回路ＤＬ１
の出力は第３の乗算器ＭＵ３において乗算係数ｑが乗算
されて、減算器ＡＤ１の第３の入力端に入力される。
【００１５】この状態変数型ディジタルマルチモードフ
ィルタにおいては、減算器ＡＤ１から出力するとハイパ
ス出力（ＨＰＯＵＴ）となり、第１の非線形変換部ＮＬ
１から出力するとバンドパス出力（ＢＰＯＵＴ）とな
る。さらに、第１の乗算器ＭＵ１および第２の乗算器Ｍ
Ｕ２に設定される乗算係数ｆを変更することにより、こ
のフィルタのカットオフ周波数ｆｃを変更することがで
きる。さらにまた、第３の乗算器ＭＵ３に設定される乗
算係数ｑを変更することにより、このフィルタのクォリ
ティファクターＱを変更することができる。なお、第１
の遅延回路ＤＬ１および第２の遅延回路ＤＬ２はシフト
レジスタにより構成することができる。
ィルタにおいては、減算器ＡＤ１から出力するとハイパ
ス出力（ＨＰＯＵＴ）となり、第１の非線形変換部ＮＬ
１から出力するとバンドパス出力（ＢＰＯＵＴ）とな
る。さらに、第１の乗算器ＭＵ１および第２の乗算器Ｍ
Ｕ２に設定される乗算係数ｆを変更することにより、こ
のフィルタのカットオフ周波数ｆｃを変更することがで
きる。さらにまた、第３の乗算器ＭＵ３に設定される乗
算係数ｑを変更することにより、このフィルタのクォリ
ティファクターＱを変更することができる。なお、第１
の遅延回路ＤＬ１および第２の遅延回路ＤＬ２はシフト
レジスタにより構成することができる。
【００１６】次に、第１の非線形変換部ＮＬ１および第
２の非線形変換部ＮＬ２の出力特性の一例を図２に示
す。図２に示す出力特性は正規化して示しているが、横
軸は第１の加算器ＡＤ２あるいは第２の加算器ＡＤ３か
らの入力であり、縦軸は非線形に変換された出力を示し
ている。この出力特性は、入力が−０．５から０．５ま
での範囲においては出力が１：１に対応されたリニアな
特性とされている。そして、入力が０．５を越えて１ま
では、関数−（ｘ−１）2＋０．７５のソフトに飽和す
る非線形特性とされる。また、入力が−０．５より小さ
く−１までは、関数（ｘ＋１）2−０．７５のソフトに
飽和する非線形特性とされる。ただし、ｘは入力の値を
示している。なお、第１の加算器ＡＤ２あるいは第２の
加算器ＡＤ３の加算器出力特性は、前記した図４に示す
特性とされている。
２の非線形変換部ＮＬ２の出力特性の一例を図２に示
す。図２に示す出力特性は正規化して示しているが、横
軸は第１の加算器ＡＤ２あるいは第２の加算器ＡＤ３か
らの入力であり、縦軸は非線形に変換された出力を示し
ている。この出力特性は、入力が−０．５から０．５ま
での範囲においては出力が１：１に対応されたリニアな
特性とされている。そして、入力が０．５を越えて１ま
では、関数−（ｘ−１）2＋０．７５のソフトに飽和す
る非線形特性とされる。また、入力が−０．５より小さ
く−１までは、関数（ｘ＋１）2−０．７５のソフトに
飽和する非線形特性とされる。ただし、ｘは入力の値を
示している。なお、第１の加算器ＡＤ２あるいは第２の
加算器ＡＤ３の加算器出力特性は、前記した図４に示す
特性とされている。
【００１７】また、図２に示す非線形特性の傾きの最大
値は、累算器を安定に動作させるために１とされる。ま
た、原点Ｏの付近の傾きは、小信号レベルで累算器を正
常、すなわちリニアに動作させるために１とされてお
り、入力値ｘが１あるいは−１の時の傾きは、加算器Ａ
Ｄ２，ＡＤ３の出力がオーバフローした時に非線形変換
部ＮＬ１，ＮＬ２の出力がハードクリップされないよう
に０とされている。この非線形変換部ＮＬ１，ＮＬ２に
より、加算器ＡＤ２，ＡＤ３の出力がオーバフローして
クリップされても、非線形変換部ＮＬ１，ＮＬ２の出力
はソフトリミットされた出力となる。
値は、累算器を安定に動作させるために１とされる。ま
た、原点Ｏの付近の傾きは、小信号レベルで累算器を正
常、すなわちリニアに動作させるために１とされてお
り、入力値ｘが１あるいは−１の時の傾きは、加算器Ａ
Ｄ２，ＡＤ３の出力がオーバフローした時に非線形変換
部ＮＬ１，ＮＬ２の出力がハードクリップされないよう
に０とされている。この非線形変換部ＮＬ１，ＮＬ２に
より、加算器ＡＤ２，ＡＤ３の出力がオーバフローして
クリップされても、非線形変換部ＮＬ１，ＮＬ２の出力
はソフトリミットされた出力となる。
【００１８】なお、このような適度なひずみを与える非
線形変換部ＮＬ１，ＮＬ２を累算器のループ内に挿入し
ているのは次の理由による。非線形要素を累算器のルー
プ外、たとえば乗算器ＭＵ１，ＭＵ２の後等に挿入した
場合、非線形要素が信号を非線形変換することは、乗算
器ＭＵ１，ＭＵ２の乗算係数ｆが変更されたことと等価
になる。このため、カットオフ周波数ｆｃが信号レベル
に応じて変化するようになり、信号は依然としてハード
クリップされてしまうようになる。前記したように、本
発明における非線形変換部ＮＬ１，ＮＬ２は適度なひず
みの付加と発振レベルの制限を行うものであるため、累
算器のループ内に挿入してそのソフトリミッタ特性によ
り適度なひずみの付加と発振レベルの制限をしているの
である。
線形変換部ＮＬ１，ＮＬ２を累算器のループ内に挿入し
ているのは次の理由による。非線形要素を累算器のルー
プ外、たとえば乗算器ＭＵ１，ＭＵ２の後等に挿入した
場合、非線形要素が信号を非線形変換することは、乗算
器ＭＵ１，ＭＵ２の乗算係数ｆが変更されたことと等価
になる。このため、カットオフ周波数ｆｃが信号レベル
に応じて変化するようになり、信号は依然としてハード
クリップされてしまうようになる。前記したように、本
発明における非線形変換部ＮＬ１，ＮＬ２は適度なひず
みの付加と発振レベルの制限を行うものであるため、累
算器のループ内に挿入してそのソフトリミッタ特性によ
り適度なひずみの付加と発振レベルの制限をしているの
である。
【００１９】そして、非線形変換部ＮＬ１，ＮＬ２をそ
れぞれの累算器のループ内に挿入しているため、本発明
のディジタルフィルタ手段において発振が生じて、その
発振レベルが成長しても非線形変換部ＮＬ１，ＮＬ２の
飽和特性により累算器のループゲインが１以下となる。
このため、累算器の損失が増加して発振レベルが制限さ
れるので、発振レベルはほぼ一定に抑制されるようにな
る。この場合、発振波形と入力された音源波形等の信号
波形とがミキシングされて総合したレベルが大きくなっ
ても、非線形変換部ＮＬ１，ＮＬ２はソフトリミッタ特
性とされているので急激にクリップされることはなく、
アナログＶＣＦと同様の特性を実現することができる。
れぞれの累算器のループ内に挿入しているため、本発明
のディジタルフィルタ手段において発振が生じて、その
発振レベルが成長しても非線形変換部ＮＬ１，ＮＬ２の
飽和特性により累算器のループゲインが１以下となる。
このため、累算器の損失が増加して発振レベルが制限さ
れるので、発振レベルはほぼ一定に抑制されるようにな
る。この場合、発振波形と入力された音源波形等の信号
波形とがミキシングされて総合したレベルが大きくなっ
ても、非線形変換部ＮＬ１，ＮＬ２はソフトリミッタ特
性とされているので急激にクリップされることはなく、
アナログＶＣＦと同様の特性を実現することができる。
【００２０】なお、図１に示すディジタルフィルタ手段
は、状態変数型マルチモードフィルタとしているため、
第１の累算器と第２の累算器とに非線形変換部ＮＬ１，
ＮＬ２をそれぞれ挿入しているが、発振レベルを制限す
るのには、第１の累算器あるいは第２の累算器の一方に
非線形変換部を挿入するだけでよい。また、本発明のデ
ィジタルフィルタ手段は、ハードで構成することができ
ることは当然のことであるが、ＭＰＵ（ＣＰＵ）やＤＳ
Ｐにフィルタ用のプログラムを実行させることにより、
本発明のディジタルフィルタ手段を実現するようにして
もよい。さらに、本発明のディジタルフィルタ手段は、
上記説明した状態変数型マルチモードフィルタに限ら
ず、累算手段を備えるディジタルフィルタであればどの
ようなディジタルフィルタにも適用することができる。
は、状態変数型マルチモードフィルタとしているため、
第１の累算器と第２の累算器とに非線形変換部ＮＬ１，
ＮＬ２をそれぞれ挿入しているが、発振レベルを制限す
るのには、第１の累算器あるいは第２の累算器の一方に
非線形変換部を挿入するだけでよい。また、本発明のデ
ィジタルフィルタ手段は、ハードで構成することができ
ることは当然のことであるが、ＭＰＵ（ＣＰＵ）やＤＳ
Ｐにフィルタ用のプログラムを実行させることにより、
本発明のディジタルフィルタ手段を実現するようにして
もよい。さらに、本発明のディジタルフィルタ手段は、
上記説明した状態変数型マルチモードフィルタに限ら
ず、累算手段を備えるディジタルフィルタであればどの
ようなディジタルフィルタにも適用することができる。
【００２１】さらにまた、非線形変換部（図示したＮＬ
１，ＮＬ２など）のディジタル化については、例えば特
公平７−７８６７９号に開示されているように、テーブ
ル参照や各種演算、あるいはそれらを複合したものをハ
ードウェアあるいはソフトウェア化すればよい。
１，ＮＬ２など）のディジタル化については、例えば特
公平７−７８６７９号に開示されているように、テーブ
ル参照や各種演算、あるいはそれらを複合したものをハ
ードウェアあるいはソフトウェア化すればよい。
【００２２】
【発明の効果】以上のように本発明は構成されているの
で、累算手段の出力特性が、累算手段のループ内に挿入
した非線形手段が有するソフトリミッタ特性の出力に応
じた飽和特性とされるため、入力された信号波形に急激
にひずみが生じたり、断続的にクリップされたりするこ
とがなくなる。したがって、ディジタルフィルタにより
楽音波形をフィルタリングするようにしても、楽音波形
にはアナログフィルタ特有のソフトなひずみが与えられ
るようになり、あたかもアナログフィルタを用いたかの
ような音を得ることができ、本発明のディジタルフィル
タ手段によりアナログフィルタの特徴を実現することが
できるようになる。
で、累算手段の出力特性が、累算手段のループ内に挿入
した非線形手段が有するソフトリミッタ特性の出力に応
じた飽和特性とされるため、入力された信号波形に急激
にひずみが生じたり、断続的にクリップされたりするこ
とがなくなる。したがって、ディジタルフィルタにより
楽音波形をフィルタリングするようにしても、楽音波形
にはアナログフィルタ特有のソフトなひずみが与えられ
るようになり、あたかもアナログフィルタを用いたかの
ような音を得ることができ、本発明のディジタルフィル
タ手段によりアナログフィルタの特徴を実現することが
できるようになる。
【図１】本発明のディジタルフィルタ手段の実施の形態
の一例である状態変数型ディジタルマルチモードフィル
タの構成を示すブロック回路図である。
の一例である状態変数型ディジタルマルチモードフィル
タの構成を示すブロック回路図である。
【図２】本発明のディジタルフィルタ手段における非線
形変換部の出力特性の一例を示す図である。
形変換部の出力特性の一例を示す図である。
【図３】従来のディジタルフィルタ手段の一例である状
態変数型マルチモードフィルタの構成を示すブロック回
路図である。
態変数型マルチモードフィルタの構成を示すブロック回
路図である。
【図４】従来のディジタルフィルタ手段における加算器
の出力特性を示す図である。
の出力特性を示す図である。
【図５】アナログフィルタをディジタルフィルタで実現
する原理を説明するためのアナログ１次ＬＰＦの構成を
示す図である。
する原理を説明するためのアナログ１次ＬＰＦの構成を
示す図である。
【図６】アナログフィルタをディジタルフィルタで実現
する原理を説明するためのディジタル１次ＬＰＦの構成
を示す図である。
する原理を説明するためのディジタル１次ＬＰＦの構成
を示す図である。
ＡＤ１ 減算器、ＡＤ２，ＡＤ３ 加算器、ＤＬ１，Ｄ
Ｌ２ 遅延回路、ＭＵ１，ＭＵ２，ＭＵ３ 乗算器、Ｎ
Ｌ１，ＮＬ２ 非線形変換部、ｆ，ｑ 乗算係数
Ｌ２ 遅延回路、ＭＵ１，ＭＵ２，ＭＵ３ 乗算器、Ｎ
Ｌ１，ＮＬ２ 非線形変換部、ｆ，ｑ 乗算係数
Claims (1)
- 【請求項１】 ループゲインが１の累算手段を有するフ
ィルタ手段において、 前記累算手段のループ内にソフトリミッタ特性の非線形
手段が挿入されていることを特徴とするディジタルフィ
ルタ手段。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8355413A JPH10190408A (ja) | 1996-12-24 | 1996-12-24 | ディジタルフィルタ手段 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8355413A JPH10190408A (ja) | 1996-12-24 | 1996-12-24 | ディジタルフィルタ手段 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10190408A true JPH10190408A (ja) | 1998-07-21 |
Family
ID=18443803
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8355413A Withdrawn JPH10190408A (ja) | 1996-12-24 | 1996-12-24 | ディジタルフィルタ手段 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10190408A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007520102A (ja) * | 2003-12-15 | 2007-07-19 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | データ、特に音声、ＴＶ（ｔｅｌｅｖｉｓｉｏｎ）および／または画像データをロックオンおよび／または処理するための回路装置および方法 |
| JP2013195772A (ja) * | 2012-03-21 | 2013-09-30 | Casio Comput Co Ltd | 録音再生装置およびプログラム |
| US12603641B2 (en) | 2022-09-21 | 2026-04-14 | Metacube Co., Ltd. | Digital filter circuit, digital filtering method, and storage medium storing digital filtering program |
-
1996
- 1996-12-24 JP JP8355413A patent/JPH10190408A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007520102A (ja) * | 2003-12-15 | 2007-07-19 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | データ、特に音声、ＴＶ（ｔｅｌｅｖｉｓｉｏｎ）および／または画像データをロックオンおよび／または処理するための回路装置および方法 |
| US7868949B2 (en) | 2003-12-15 | 2011-01-11 | Trident Microsystems (Far East) Ltd. | Circuit arrangement and method for locking onto and/or processing data, in particular audio, T[ele]v[ision] and/or video data |
| JP2013195772A (ja) * | 2012-03-21 | 2013-09-30 | Casio Comput Co Ltd | 録音再生装置およびプログラム |
| US12603641B2 (en) | 2022-09-21 | 2026-04-14 | Metacube Co., Ltd. | Digital filter circuit, digital filtering method, and storage medium storing digital filtering program |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040302 |