JPH10190412A - 発振停止検出回路 - Google Patents
発振停止検出回路Info
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- JPH10190412A JPH10190412A JP8344886A JP34488696A JPH10190412A JP H10190412 A JPH10190412 A JP H10190412A JP 8344886 A JP8344886 A JP 8344886A JP 34488696 A JP34488696 A JP 34488696A JP H10190412 A JPH10190412 A JP H10190412A
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Abstract
(57)【要約】
【課題】 検出対象外クロックパルスを必要としないと
共に、極めて小規模の回路で構成可能な発振停止検出回
路を提供すること。 【解決手段】 発振器１０の出力信号を入力とする出力
反転電圧が電源電圧に近い側にある第１のインバータ１
１と、基準電圧に近い側にある第２のインバータ１２の
２個のインバータと、該２個のインバータ１１、１２の
出力信号を入力とする排他的論理和回路１３と、該排他
的論理和回路出力信号を入力とする積分回路１４と、該
積分回路の出力電圧を入力とし、そのレベルが所定の比
較電圧より高いか低いかの判定を行う比較器１５とを備
え、該比較器の入力が上記所定比較電圧より高いレベル
に保持されたことにより、上記発振器の発振振幅が小さ
くなり後段回路に伝達されなくなったことを検出する。
共に、極めて小規模の回路で構成可能な発振停止検出回
路を提供すること。 【解決手段】 発振器１０の出力信号を入力とする出力
反転電圧が電源電圧に近い側にある第１のインバータ１
１と、基準電圧に近い側にある第２のインバータ１２の
２個のインバータと、該２個のインバータ１１、１２の
出力信号を入力とする排他的論理和回路１３と、該排他
的論理和回路出力信号を入力とする積分回路１４と、該
積分回路の出力電圧を入力とし、そのレベルが所定の比
較電圧より高いか低いかの判定を行う比較器１５とを備
え、該比較器の入力が上記所定比較電圧より高いレベル
に保持されたことにより、上記発振器の発振振幅が小さ
くなり後段回路に伝達されなくなったことを検出する。
Description
【０００１】
【発明の属する技術分野】本発明は、装置を駆動し、又
は装置にデータを供給するためのクロックパルスを発生
する発振器の発振停止状態（発振振幅が小さくなり後段
回路にクロックパルスが伝達されなくなった状態）を検
出する回路に関するものである。
は装置にデータを供給するためのクロックパルスを発生
する発振器の発振停止状態（発振振幅が小さくなり後段
回路にクロックパルスが伝達されなくなった状態）を検
出する回路に関するものである。
【０００２】例えば、水晶発振子と帰還抵抗から成る外
付け発振部が、ＬＳＩの入力・出力端子間に接続される
構成の発振器の場合、上記入力・出力端子間に水分がつ
き、帰還抵抗の値が見かけ上小さくなった場合に、発振
振幅が小さくなり、誤動作を起こす。本発明は、かかる
場合の検出回路に関するものである。
付け発振部が、ＬＳＩの入力・出力端子間に接続される
構成の発振器の場合、上記入力・出力端子間に水分がつ
き、帰還抵抗の値が見かけ上小さくなった場合に、発振
振幅が小さくなり、誤動作を起こす。本発明は、かかる
場合の検出回路に関するものである。
【０００３】
【従来の技術】発振停止検出において、検出対象クロッ
クパルスとは無関係なクロックパルスが利用できる場合
には、数々の方法が報告されている。その一例として、
特開平５−１２２０３２号公報に示されるものがある。
しかしながら、世の中の装置に中には、検出対象クロッ
クパルスとは無関係なクロックパルスが利用できないも
のが多く存在する。また、その検出対象クロックパルス
とは無関係なクロックパルスが常に正常発振していると
は限らない状況が多々考えられる。特開平５−１２２０
３２号公報に示されるような手法は、検出対象クロック
パルスとは無関係なクロックパルスには絶対に発振停止
が起こらないことが前提となる。
クパルスとは無関係なクロックパルスが利用できる場合
には、数々の方法が報告されている。その一例として、
特開平５−１２２０３２号公報に示されるものがある。
しかしながら、世の中の装置に中には、検出対象クロッ
クパルスとは無関係なクロックパルスが利用できないも
のが多く存在する。また、その検出対象クロックパルス
とは無関係なクロックパルスが常に正常発振していると
は限らない状況が多々考えられる。特開平５−１２２０
３２号公報に示されるような手法は、検出対象クロック
パルスとは無関係なクロックパルスには絶対に発振停止
が起こらないことが前提となる。
【０００４】上記の点に鑑み、検出対象クロックパルス
とは無関係なクロックパルスを必要としない発振停止検
出回路も、過去において提案されており、積分回路への
充電時間を管理する方法が種々報告されている。その一
例として、特開平２−２２０５１３号公報に示されるも
のがある。
とは無関係なクロックパルスを必要としない発振停止検
出回路も、過去において提案されており、積分回路への
充電時間を管理する方法が種々報告されている。その一
例として、特開平２−２２０５１３号公報に示されるも
のがある。
【０００５】
【発明が解決しようとする課題】前者の、検出対象クロ
ックパルスとは無関係なクロックパルス（検出対象外ク
ロックパルス）を利用するものにおいては、クロックが
複数種必要となり、システムのコスト高になるばかりで
なく、検出対象外クロックパルスが停止した場合は、そ
の働きが全く期待できなくなる問題が存在する。
ックパルスとは無関係なクロックパルス（検出対象外ク
ロックパルス）を利用するものにおいては、クロックが
複数種必要となり、システムのコスト高になるばかりで
なく、検出対象外クロックパルスが停止した場合は、そ
の働きが全く期待できなくなる問題が存在する。
【０００６】また、後者の、検出対象外クロックパルス
を必要としない発振停止検出回路では前記の問題は解決
されているが、過去の検出回路は、何れも、その回路規
模が大きくなってしまうという問題点を有していた。例
えば、上記特開平２−２２０５１３号公報の発振停止検
出回路は、積分比較回路を４個必要とする他に、２個の
遅延回路も必要としていた。
を必要としない発振停止検出回路では前記の問題は解決
されているが、過去の検出回路は、何れも、その回路規
模が大きくなってしまうという問題点を有していた。例
えば、上記特開平２−２２０５１３号公報の発振停止検
出回路は、積分比較回路を４個必要とする他に、２個の
遅延回路も必要としていた。
【０００７】本発明は、上記の技術課題を解決すべくな
されたものであり、検出対象外クロックパルスを必要と
しないと共に、極めて小規模の回路で構成可能な発振停
止検出回路（発振器の発振振幅が小さくなり、後段回路
にクロックパルスが伝達されなくなる発振停止状態を検
出する回路）を提供するものである。
されたものであり、検出対象外クロックパルスを必要と
しないと共に、極めて小規模の回路で構成可能な発振停
止検出回路（発振器の発振振幅が小さくなり、後段回路
にクロックパルスが伝達されなくなる発振停止状態を検
出する回路）を提供するものである。
【０００８】
【課題を解決するための手段】請求項１に係る本発明の
発振停止検出回路は、発振器の出力信号を入力とする出
力反転電圧が電源電圧に近い側にある第１のインバータ
と、基準電圧に近い側にある第２のインバータの２個の
インバータと、該２個のインバータの出力信号を入力と
する排他的論理和回路と、該排他的論理和回路出力信号
を入力とする積分比較回路とを備えたことを特徴とする
ものである。
発振停止検出回路は、発振器の出力信号を入力とする出
力反転電圧が電源電圧に近い側にある第１のインバータ
と、基準電圧に近い側にある第２のインバータの２個の
インバータと、該２個のインバータの出力信号を入力と
する排他的論理和回路と、該排他的論理和回路出力信号
を入力とする積分比較回路とを備えたことを特徴とする
ものである。
【０００９】請求項２に係る本発明の発振停止検出回路
は、発振器の出力信号を入力とする出力反転電圧が電源
電圧に近い側にある第１のインバータと、基準電圧に近
い側にある第２のインバータの２個のインバータと、該
２個のインバータの出力信号を入力とする排他的論理和
回路と、該排他的論理和回路出力信号を入力とする積分
回路と、該積分回路の出力電圧を入力とし、そのレベル
が所定の比較電圧より高いか低いかの判定を行う比較器
とを備え、該比較器の入力が上記所定比較電圧より高い
レベルに保持されたことにより、上記発振器の発振振幅
が小さくなり後段回路に伝達されなくなったことを検出
することを特徴とするものである。
は、発振器の出力信号を入力とする出力反転電圧が電源
電圧に近い側にある第１のインバータと、基準電圧に近
い側にある第２のインバータの２個のインバータと、該
２個のインバータの出力信号を入力とする排他的論理和
回路と、該排他的論理和回路出力信号を入力とする積分
回路と、該積分回路の出力電圧を入力とし、そのレベル
が所定の比較電圧より高いか低いかの判定を行う比較器
とを備え、該比較器の入力が上記所定比較電圧より高い
レベルに保持されたことにより、上記発振器の発振振幅
が小さくなり後段回路に伝達されなくなったことを検出
することを特徴とするものである。
【００１０】また、請求項３に係る本発明の発振停止検
出回路は、発振器の出力信号を入力とする出力反転電圧
が電源電圧に近い側にある第１のインバータと、基準電
圧に近い側にある第２のインバータの２個のインバータ
と、該２個のインバータの出力信号を入力とする排他的
論理和回路と、該排他的論理和回路出力信号を入力とす
る２段ＣＭＯＳインバータ回路であって、後段インバー
タの電源側ＰチャネルＭＯＳトランジスタのオン抵抗は
大きく、接地側ＮチャネルＭＯＳトランジスタのオン抵
抗は小さく設定された第１の２段ＣＭＯＳインバータ回
路と、該第１の２段ＣＭＯＳインバータ回路の出力電圧
を入力とする２段ＣＭＯＳインバータ回路であって、前
段インバータの反転電圧が所定の比較電圧に設定された
第２の２段ＣＭＯＳインバータ回路とを備え、該第２の
２段ＣＭＯＳインバータ回路の入力が上記所定の比較電
圧よりも高いレベルに保持されたことにより、上記発振
器の発振振幅が小さくなり後段回路に伝達されなくなっ
たことを検出することを特徴とするものである。
出回路は、発振器の出力信号を入力とする出力反転電圧
が電源電圧に近い側にある第１のインバータと、基準電
圧に近い側にある第２のインバータの２個のインバータ
と、該２個のインバータの出力信号を入力とする排他的
論理和回路と、該排他的論理和回路出力信号を入力とす
る２段ＣＭＯＳインバータ回路であって、後段インバー
タの電源側ＰチャネルＭＯＳトランジスタのオン抵抗は
大きく、接地側ＮチャネルＭＯＳトランジスタのオン抵
抗は小さく設定された第１の２段ＣＭＯＳインバータ回
路と、該第１の２段ＣＭＯＳインバータ回路の出力電圧
を入力とする２段ＣＭＯＳインバータ回路であって、前
段インバータの反転電圧が所定の比較電圧に設定された
第２の２段ＣＭＯＳインバータ回路とを備え、該第２の
２段ＣＭＯＳインバータ回路の入力が上記所定の比較電
圧よりも高いレベルに保持されたことにより、上記発振
器の発振振幅が小さくなり後段回路に伝達されなくなっ
たことを検出することを特徴とするものである。
【００１１】本発明の発振停止検出回路によれば、発振
が正常に行われていれば、積分回路の出力電圧が所定の
比較電圧まで達する前に放電が開始され、その出力電圧
が比較電圧を超えることはない。一方、発振振幅が小さ
くなり、発振器の出力波形が２個のインバータの出力反
転電圧間で変化するようになると、放電期間が全くなく
なるため、積分回路の出力電圧は比較電圧レベルを超え
て電源電圧レベルに達し、比較器により、発振停止が検
出される。
が正常に行われていれば、積分回路の出力電圧が所定の
比較電圧まで達する前に放電が開始され、その出力電圧
が比較電圧を超えることはない。一方、発振振幅が小さ
くなり、発振器の出力波形が２個のインバータの出力反
転電圧間で変化するようになると、放電期間が全くなく
なるため、積分回路の出力電圧は比較電圧レベルを超え
て電源電圧レベルに達し、比較器により、発振停止が検
出される。
【００１２】また、本発明の発振停止検出回路によれ
ば、発振が正常に行われていれば、第１の２段ＣＭＯＳ
インバータ回路の後段インバータの出力がＰチャネルＭ
ＯＳトランジスタによる充電により所定の比較電圧に達
する前にＮチャネルＭＯＳトランジスタによる放電が開
始され、該出力の電位が所定の比較電圧を超えることは
ない。一方、発振振幅が小さくなり、発振器の出力波形
が２個のインバータの出力反転電圧間で変化するように
なると、第１の２段ＣＭＯＳインバータ回路の後段イン
バータのＰチャネルＭＯＳトランジスタのみがオンとな
るので、後段インバータの出力電圧が所定の比較電圧を
超えて電源電圧レベルに達し、第２の２段ＣＭＯＳイン
バータ回路の前段インバータの反転電圧を超えるため、
該回路により発振停止が検出される。
ば、発振が正常に行われていれば、第１の２段ＣＭＯＳ
インバータ回路の後段インバータの出力がＰチャネルＭ
ＯＳトランジスタによる充電により所定の比較電圧に達
する前にＮチャネルＭＯＳトランジスタによる放電が開
始され、該出力の電位が所定の比較電圧を超えることは
ない。一方、発振振幅が小さくなり、発振器の出力波形
が２個のインバータの出力反転電圧間で変化するように
なると、第１の２段ＣＭＯＳインバータ回路の後段イン
バータのＰチャネルＭＯＳトランジスタのみがオンとな
るので、後段インバータの出力電圧が所定の比較電圧を
超えて電源電圧レベルに達し、第２の２段ＣＭＯＳイン
バータ回路の前段インバータの反転電圧を超えるため、
該回路により発振停止が検出される。
【００１３】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。
て図面を参照して詳細に説明する。
【００１４】図１は、本発明の一実施形態である発振停
止検出回路の構成図である。
止検出回路の構成図である。
【００１５】本実施形態の発振停止検出回路は、発振器
１０の出力信号を入力とする出力反転電圧が電源電圧に
近い側にある第１のインバータ１１と、基準電圧に近い
側にある第２のインバータ１２の２個のインバータと、
該２個のインバータ１１及び１２の出力信号を入力とす
る排他的論理和回路１３と、該排他的論理和回路出力信
号を入力とする、抵抗Ｒと容量Ｃとから成る積分回路１
４と、該積分回路１４の出力電圧を入力とし、そのレベ
ルが所定の比較電圧より高いか低いかの判定を行う比較
器１５とから構成される。
１０の出力信号を入力とする出力反転電圧が電源電圧に
近い側にある第１のインバータ１１と、基準電圧に近い
側にある第２のインバータ１２の２個のインバータと、
該２個のインバータ１１及び１２の出力信号を入力とす
る排他的論理和回路１３と、該排他的論理和回路出力信
号を入力とする、抵抗Ｒと容量Ｃとから成る積分回路１
４と、該積分回路１４の出力電圧を入力とし、そのレベ
ルが所定の比較電圧より高いか低いかの判定を行う比較
器１５とから構成される。
【００１６】図２に、インバータ１１と１２の伝達特性
を示す。図に示すように、インバータ１１の出力反転電
圧は電源電圧ＶCCに近い側に設定されている。また、イ
ンバータ１２の出力反転電圧は基準電圧ＧＮＤに近い側
に設定されている。
を示す。図に示すように、インバータ１１の出力反転電
圧は電源電圧ＶCCに近い側に設定されている。また、イ
ンバータ１２の出力反転電圧は基準電圧ＧＮＤに近い側
に設定されている。
【００１７】図３に、発振器１０が正常に発振している
正常発振時のａ点、ｂ点、ｃ点、ｄ点、ｅ点及び出力Ｏ
ＵＴのタイミングチャートを示す。
正常発振時のａ点、ｂ点、ｃ点、ｄ点、ｅ点及び出力Ｏ
ＵＴのタイミングチャートを示す。
【００１８】図４に、発振器１０の発振が停止した時
（発振振幅が小さくなった時）のａ点、ｂ点、ｃ点、ｄ
点、ｅ点及び出力ＯＵＴのタイミングチャートを示す。
（発振振幅が小さくなった時）のａ点、ｂ点、ｃ点、ｄ
点、ｅ点及び出力ＯＵＴのタイミングチャートを示す。
【００１９】発振器１０から出力された発振信号は、反
転特性の異なる２個のインバータ１１、１２にて分岐さ
れる。反転特性の異なる２個のインバータを通った発振
信号は、ヂューティの異なる同一周波数クロックとな
り、排他的論理和回路１３に入力される。
転特性の異なる２個のインバータ１１、１２にて分岐さ
れる。反転特性の異なる２個のインバータを通った発振
信号は、ヂューティの異なる同一周波数クロックとな
り、排他的論理和回路１３に入力される。
【００２０】正常発振時の動作を図３を参照して説明す
る。
る。
【００２１】発振器１０から出力される発振波形は、ａ
点のタイミングチャートに示される。インバータ１１、
１２の反転電圧Ｖth1、Ｖth2により、分岐された発振波
形は、ｂ点、ｃ点のタイミングチャートに示すように、
同一周波数の高レベル／低レベルの時間比の異なる２種
類の矩形波となる。該２種類の矩形波の排他的論理和を
とると、ｄ点のタイミングチャートに示されるスパイク
波形となる。排他的論理和回路１３から出力されるスパ
イク波形を積分回路１４に入力する。
点のタイミングチャートに示される。インバータ１１、
１２の反転電圧Ｖth1、Ｖth2により、分岐された発振波
形は、ｂ点、ｃ点のタイミングチャートに示すように、
同一周波数の高レベル／低レベルの時間比の異なる２種
類の矩形波となる。該２種類の矩形波の排他的論理和を
とると、ｄ点のタイミングチャートに示されるスパイク
波形となる。排他的論理和回路１３から出力されるスパ
イク波形を積分回路１４に入力する。
【００２２】積分回路１４では、入力される排他的論理
和回路１３の出力信号が高レベルのとき、抵抗Ｒを通し
て容量Ｃを充電し、入力される排他的論理和回路１３の
出力信号が低レベルのとき、容量Ｃに充電された電荷を
抵抗Ｒを通してすべて放電する。
和回路１３の出力信号が高レベルのとき、抵抗Ｒを通し
て容量Ｃを充電し、入力される排他的論理和回路１３の
出力信号が低レベルのとき、容量Ｃに充電された電荷を
抵抗Ｒを通してすべて放電する。
【００２３】容量Ｃに充電される電荷量は、排他的論理
和回路１３の出力信号の高レベル、低レベルの時間比に
よって増減することになる。該時間比は、発振器１０が
正常に発振しているときは一定であるため、容量Ｃに充
電される最大電荷量も一定値となる。容量Ｃがフル充電
のときのｅ点の電位をＶF、正常に発振しているときの
最大電位（正常発振時の容量Ｃの最大電荷量に基づく電
位）をＶCとすると、正常発振時のある瞬間のｅ点の電
位Ｖには、０＜Ｖ≦ＶC＜ＶFの関係が成立する。積分比
較回路内の比較器１５の比較電圧ＶRは、０＜ＶC＜ＶR
＜ＶFと設定されており、比較対象電圧がＶR未満の場
合、比較器１５は、”０”を出力し、ＶR以上の場合、
比較器１５は、”１”を出力する。
和回路１３の出力信号の高レベル、低レベルの時間比に
よって増減することになる。該時間比は、発振器１０が
正常に発振しているときは一定であるため、容量Ｃに充
電される最大電荷量も一定値となる。容量Ｃがフル充電
のときのｅ点の電位をＶF、正常に発振しているときの
最大電位（正常発振時の容量Ｃの最大電荷量に基づく電
位）をＶCとすると、正常発振時のある瞬間のｅ点の電
位Ｖには、０＜Ｖ≦ＶC＜ＶFの関係が成立する。積分比
較回路内の比較器１５の比較電圧ＶRは、０＜ＶC＜ＶR
＜ＶFと設定されており、比較対象電圧がＶR未満の場
合、比較器１５は、”０”を出力し、ＶR以上の場合、
比較器１５は、”１”を出力する。
【００２４】発振が正常にされている場合は、常に０＜
Ｖ≦ＶC＜ＶR＜ＶFが成立するため、比較器１５から
は、”０”が出力される（ＯＵＴ＝０）。
Ｖ≦ＶC＜ＶR＜ＶFが成立するため、比較器１５から
は、”０”が出力される（ＯＵＴ＝０）。
【００２５】次に、発振振幅が小さくなり後段回路にク
ロックパルスが伝達されなくなった時の動作を図４を参
照して説明する。
ロックパルスが伝達されなくなった時の動作を図４を参
照して説明する。
【００２６】発振器１０の発振振幅が小さくなり、ａ点
のタイミングチャートに示すように、発振波形が２個の
インバータ１１と１２の反転電圧Ｖth1、Ｖth2間で変化
するようになると、ｂ点は高レベルで固定され、ｃ点は
低レベル固定される。したがって、排他的論理和回路１
３の出力には、ｄ点のタイミングチャートに示すよう
に、常に高レベルが出力されるため、積分回路１４の容
量Ｃはフル充電され、Ｖ＝ＶF＞ＶRとなり、比較器１５
は、”１”を出力する（ＯＵＴ＝１）。
のタイミングチャートに示すように、発振波形が２個の
インバータ１１と１２の反転電圧Ｖth1、Ｖth2間で変化
するようになると、ｂ点は高レベルで固定され、ｃ点は
低レベル固定される。したがって、排他的論理和回路１
３の出力には、ｄ点のタイミングチャートに示すよう
に、常に高レベルが出力されるため、積分回路１４の容
量Ｃはフル充電され、Ｖ＝ＶF＞ＶRとなり、比較器１５
は、”１”を出力する（ＯＵＴ＝１）。
【００２７】次に、本発明の他の実施形態について説明
する。本実施形態は、図１の発振停止検出回路に於ける
積分比較回路（積分回路１４、比較器１５）の部分を、
図５に示す積分比較回路に置き換えた構成となっている
ものである。
する。本実施形態は、図１の発振停止検出回路に於ける
積分比較回路（積分回路１４、比較器１５）の部分を、
図５に示す積分比較回路に置き換えた構成となっている
ものである。
【００２８】図５に示す積分比較回路は、入力信号を反
転するＣＭＯＳインバータ５１と、該インバータ５１の
出力を受けるＣＭＯＳインバータであって、導通時のオ
ン抵抗が大きなＰチャネルＭＯＳトランジスタ５２1と
導通時のオン抵抗が小さなＮチャネルＭＯＳトランジス
タ５２2とから成るＣＭＯＳインバータ５２とで構成さ
れる第１の２段ＣＭＯＳインバータ回路５０と、ＣＭＯ
Ｓインバータ５２の出力を受ける、反転電圧を比較電圧
ＶRに設定したＣＭＯＳインバータ５４と、位相合わせ
用ＣＭＯＳインバータ５５とで構成される第２の２段Ｃ
ＭＯＳインバータ回路５３とから成る。
転するＣＭＯＳインバータ５１と、該インバータ５１の
出力を受けるＣＭＯＳインバータであって、導通時のオ
ン抵抗が大きなＰチャネルＭＯＳトランジスタ５２1と
導通時のオン抵抗が小さなＮチャネルＭＯＳトランジス
タ５２2とから成るＣＭＯＳインバータ５２とで構成さ
れる第１の２段ＣＭＯＳインバータ回路５０と、ＣＭＯ
Ｓインバータ５２の出力を受ける、反転電圧を比較電圧
ＶRに設定したＣＭＯＳインバータ５４と、位相合わせ
用ＣＭＯＳインバータ５５とで構成される第２の２段Ｃ
ＭＯＳインバータ回路５３とから成る。
【００２９】該回路に高レベル入力が入った場合、イン
バータ５１を通った信号は低レベルとなり、Ｎチャネル
トランジスタ５２2はオフされ、Ｐチャネルトランジス
タ５２1のオン抵抗を介して電流が電源ラインから流れ
込み、インバータ５４のゲート容量に充電される。しか
し、Ｐチャネルトランジスタ５２1のオン抵抗が大きい
ため、正常発振時は、ｆ点の電位はＶRに達することが
できず、インバータ５４の出力は反転しない（出力
は、”０”）。発振停止時は、前記のように、ｆ点の電
位はＶRを超えて、インバータ５４の出力は反転する
（出力は、”１”）。
バータ５１を通った信号は低レベルとなり、Ｎチャネル
トランジスタ５２2はオフされ、Ｐチャネルトランジス
タ５２1のオン抵抗を介して電流が電源ラインから流れ
込み、インバータ５４のゲート容量に充電される。しか
し、Ｐチャネルトランジスタ５２1のオン抵抗が大きい
ため、正常発振時は、ｆ点の電位はＶRに達することが
できず、インバータ５４の出力は反転しない（出力
は、”０”）。発振停止時は、前記のように、ｆ点の電
位はＶRを超えて、インバータ５４の出力は反転する
（出力は、”１”）。
【００３０】該回路に低レベルが入力された場合は、イ
ンバータ５１により、高レベルが、トランジスタ５
２1、５２2に入力され、Ｐチャネルトランジスタ５２1
はオフし、Ｎチャネルトランジスタ５２2はオンする。
トランジスタ５２2のオン抵抗は小さいため、インバー
タ５４のゲートに充電された電荷は速やかに放電され
る。
ンバータ５１により、高レベルが、トランジスタ５
２1、５２2に入力され、Ｐチャネルトランジスタ５２1
はオフし、Ｎチャネルトランジスタ５２2はオンする。
トランジスタ５２2のオン抵抗は小さいため、インバー
タ５４のゲートに充電された電荷は速やかに放電され
る。
【００３１】なお、本発明は、発振器１０が、同一半導
体チップ上に存在する場合、及び存在しない場合の何れ
に於いても適用可能なものである。
体チップ上に存在する場合、及び存在しない場合の何れ
に於いても適用可能なものである。
【００３２】
【発明の効果】以上詳細に説明したように、本発明の発
振停止検出回路は、発振器の出力信号を入力とする出力
反転電圧が電源電圧に近い側にある第１のインバータ
と、基準電圧に近い側にある第２のインバータの２個の
インバータと、該２個のインバータの出力信号を入力と
する排他的論理和回路と、該排他的論理和回路出力信号
を入力とする積分比較回路とを備えたことを特徴とする
ものであり、より具体的には、発振器の出力信号を入力
とする出力反転電圧が電源電圧に近い側にある第１のイ
ンバータと、基準電圧に近い側にある第２のインバータ
の２個のインバータと、該２個のインバータの出力信号
を入力とする排他的論理和回路と、該排他的論理和回路
出力信号を入力とする積分回路と、該積分回路の出力電
圧を入力とし、そのレベルが所定の比較電圧より高いか
低いかの判定を行う比較器とを備え、該比較器の入力が
上記所定比較電圧より高いレベルに保持されたことによ
り、上記発振器の発振振幅が小さくなり後段回路に伝達
されなくなったことを検出することを特徴とするもので
ある。また、発振器の出力信号を入力とする出力反転電
圧が電源電圧に近い側にある第１のインバータと、基準
電圧に近い側にある第２のインバータの２個のインバー
タと、該２個のインバータの出力信号を入力とする排他
的論理和回路と、該排他的論理和回路出力信号を入力と
する２段ＣＭＯＳインバータ回路であって、後段インバ
ータの電源側ＰチャネルＭＯＳトランジスタのオン抵抗
は大きく、接地側ＮチャネルＭＯＳトランジスタのオン
抵抗は小さく設定された第１の２段ＣＭＯＳインバータ
回路と、該第１の２段ＣＭＯＳインバータ回路の出力電
圧を入力とする２段ＣＭＯＳインバータ回路であって、
前段インバータの反転電圧が所定の比較電圧に設定され
た第２の２段ＣＭＯＳインバータ回路とを備え、該第２
の２段ＣＭＯＳインバータ回路の入力が上記所定の比較
電圧よりも高いレベルに保持されたことにより、上記発
振器の発振振幅が小さくなり後段回路に伝達されなくな
ったことを検出することを特徴とするものである。かか
る本発明によれば、検出対象外クロックパルスを必要と
せず、また、小さな回路規模で実現可能な、極めて有用
な発振停止（発振器の発振振幅が小さくなり、後段回路
にクロックパルスが伝達されなくなった状態）検出回路
が提供されるものである。
振停止検出回路は、発振器の出力信号を入力とする出力
反転電圧が電源電圧に近い側にある第１のインバータ
と、基準電圧に近い側にある第２のインバータの２個の
インバータと、該２個のインバータの出力信号を入力と
する排他的論理和回路と、該排他的論理和回路出力信号
を入力とする積分比較回路とを備えたことを特徴とする
ものであり、より具体的には、発振器の出力信号を入力
とする出力反転電圧が電源電圧に近い側にある第１のイ
ンバータと、基準電圧に近い側にある第２のインバータ
の２個のインバータと、該２個のインバータの出力信号
を入力とする排他的論理和回路と、該排他的論理和回路
出力信号を入力とする積分回路と、該積分回路の出力電
圧を入力とし、そのレベルが所定の比較電圧より高いか
低いかの判定を行う比較器とを備え、該比較器の入力が
上記所定比較電圧より高いレベルに保持されたことによ
り、上記発振器の発振振幅が小さくなり後段回路に伝達
されなくなったことを検出することを特徴とするもので
ある。また、発振器の出力信号を入力とする出力反転電
圧が電源電圧に近い側にある第１のインバータと、基準
電圧に近い側にある第２のインバータの２個のインバー
タと、該２個のインバータの出力信号を入力とする排他
的論理和回路と、該排他的論理和回路出力信号を入力と
する２段ＣＭＯＳインバータ回路であって、後段インバ
ータの電源側ＰチャネルＭＯＳトランジスタのオン抵抗
は大きく、接地側ＮチャネルＭＯＳトランジスタのオン
抵抗は小さく設定された第１の２段ＣＭＯＳインバータ
回路と、該第１の２段ＣＭＯＳインバータ回路の出力電
圧を入力とする２段ＣＭＯＳインバータ回路であって、
前段インバータの反転電圧が所定の比較電圧に設定され
た第２の２段ＣＭＯＳインバータ回路とを備え、該第２
の２段ＣＭＯＳインバータ回路の入力が上記所定の比較
電圧よりも高いレベルに保持されたことにより、上記発
振器の発振振幅が小さくなり後段回路に伝達されなくな
ったことを検出することを特徴とするものである。かか
る本発明によれば、検出対象外クロックパルスを必要と
せず、また、小さな回路規模で実現可能な、極めて有用
な発振停止（発振器の発振振幅が小さくなり、後段回路
にクロックパルスが伝達されなくなった状態）検出回路
が提供されるものである。
【図１】本発明の一実施形態の発振停止検出回路の構成
図である。
図である。
【図２】図１に於けるインバータ１１及び１２の伝達特
性図である。
性図である。
【図３】同実施形態に於ける正常発振時のタイミングチ
ャートである。
ャートである。
【図４】同実施形態に於ける発振停止時（発振振幅が小
さくなった時）のタイミングチャートである。
さくなった時）のタイミングチャートである。
【図５】本発明の他の実施形態の発振停止検出回路の部
分構成図である。
分構成図である。
１０ 発振器 １１ インバータ １２ インバータ １３ 排他的論理和回路 １４ 積分回路 １５ 比較器 ５０ 第１の２段ＣＭＯＳインバータ回路 ５１ ＣＭＯＳインバータ ５２ ＣＭＯＳインバータ ５２1 ＰチャネルＭＯＳトランジスタ ５２2 ＮチャネルＭＯＳトランジスタ ５３ 第２の２段ＣＭＯＳインバータ回路 ５４ ＣＭＯＳインバータ ５５ ＣＭＯＳインバータ
Claims (3)
- 【請求項１】 発振器の出力信号を入力とする出力反転
電圧が電源電圧に近い側にある第１のインバータと、基
準電圧に近い側にある第２のインバータの２個のインバ
ータと、該２個のインバータの出力信号を入力とする排
他的論理和回路と、該排他的論理和回路出力信号を入力
とする積分比較回路とを備えたことを特徴とする発振停
止検出回路。 - 【請求項２】 発振器の出力信号を入力とする出力反転
電圧が電源電圧に近い側にある第１のインバータと、基
準電圧に近い側にある第２のインバータの２個のインバ
ータと、該２個のインバータの出力信号を入力とする排
他的論理和回路と、該排他的論理和回路出力信号を入力
とする積分回路と、該積分回路の出力電圧を入力とし、
そのレベルが所定の比較電圧より高いか低いかの判定を
行う比較器とを備え、該比較器の入力が上記所定比較電
圧より高いレベルに保持されたことにより、上記発振器
の発振振幅が小さくなり後段回路に伝達されなくなった
ことを検出することを特徴とする発振停止検出回路。 - 【請求項３】 発振器の出力信号を入力とする出力反転
電圧が電源電圧に近い側にある第１のインバータと、基
準電圧に近い側にある第２のインバータの２個のインバ
ータと、該２個のインバータの出力信号を入力とする排
他的論理和回路と、該排他的論理和回路出力信号を入力
とする２段ＣＭＯＳインバータ回路であって、後段イン
バータの電源側ＰチャネルＭＯＳトランジスタのオン抵
抗は大きく、接地側ＮチャネルＭＯＳトランジスタのオ
ン抵抗は小さく設定された第１の２段ＣＭＯＳインバー
タ回路と、該第１の２段ＣＭＯＳインバータ回路の出力
電圧を入力とする２段ＣＭＯＳインバータ回路であっ
て、前段インバータの反転電圧が所定の比較電圧に設定
された第２の２段ＣＭＯＳインバータ回路とを備え、該
第２の２段ＣＭＯＳインバータ回路の入力が上記所定の
比較電圧よりも高いレベルに保持されたことにより、上
記発振器の発振振幅が小さくなり後段回路に伝達されな
くなったことを検出することを特徴とする発振停止検出
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8344886A JPH10190412A (ja) | 1996-12-25 | 1996-12-25 | 発振停止検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8344886A JPH10190412A (ja) | 1996-12-25 | 1996-12-25 | 発振停止検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10190412A true JPH10190412A (ja) | 1998-07-21 |
Family
ID=18372763
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8344886A Pending JPH10190412A (ja) | 1996-12-25 | 1996-12-25 | 発振停止検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10190412A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008153718A (ja) * | 2006-12-14 | 2008-07-03 | Meidensha Corp | クロック信号停止判定回路 |
-
1996
- 1996-12-25 JP JP8344886A patent/JPH10190412A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008153718A (ja) * | 2006-12-14 | 2008-07-03 | Meidensha Corp | クロック信号停止判定回路 |
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