JPH10190436A - 出力バッファ回路 - Google Patents
出力バッファ回路Info
- Publication number
- JPH10190436A JPH10190436A JP8345402A JP34540296A JPH10190436A JP H10190436 A JPH10190436 A JP H10190436A JP 8345402 A JP8345402 A JP 8345402A JP 34540296 A JP34540296 A JP 34540296A JP H10190436 A JPH10190436 A JP H10190436A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- mos transistor
- type mos
- output buffer
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Static Random-Access Memory (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【課題】半導体装置の出力バッファの伝搬遅延時間を増
大させることなく、スイッチングノイズを低減すること
ができる出力バッファ回路を提供すること。 【解決手段】内部信号に応じて、出力バッファのＰＭＯ
Ｓのゲートが緩やかにディスチャージされる、または、
出力バッファのＮＭＯＳのゲートが緩やかにチャージア
ップされるときに、出力バッファのＰＭＯＳまたはＮＭ
ＯＳのゲート・ソース間電圧の絶対値が、そのしきい値
電圧の絶対値に到達したことを検出し、出力バッファの
ＰＭＯＳまたはＮＭＯＳのゲート・ソース間電圧の絶対
値が、そのしきい値電圧に到達したことが検出されるま
での間、ディスチャージ回路またはチャージアップ回路
によって、駆動回路と並列に、出力バッファのＰＭＯＳ
のゲートを高速にディスチャージする、または、出力バ
ッファのＮＭＯＳのゲートを高速にチャージアップする
ことにより、上記課題を解決する。
大させることなく、スイッチングノイズを低減すること
ができる出力バッファ回路を提供すること。 【解決手段】内部信号に応じて、出力バッファのＰＭＯ
Ｓのゲートが緩やかにディスチャージされる、または、
出力バッファのＮＭＯＳのゲートが緩やかにチャージア
ップされるときに、出力バッファのＰＭＯＳまたはＮＭ
ＯＳのゲート・ソース間電圧の絶対値が、そのしきい値
電圧の絶対値に到達したことを検出し、出力バッファの
ＰＭＯＳまたはＮＭＯＳのゲート・ソース間電圧の絶対
値が、そのしきい値電圧に到達したことが検出されるま
での間、ディスチャージ回路またはチャージアップ回路
によって、駆動回路と並列に、出力バッファのＰＭＯＳ
のゲートを高速にディスチャージする、または、出力バ
ッファのＮＭＯＳのゲートを高速にチャージアップする
ことにより、上記課題を解決する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の出力
バッファの出力の変化により、インダクタンス成分に起
因して発生するスイッチングノイズを低減することがで
きる出力バッファ回路に関するものである。
バッファの出力の変化により、インダクタンス成分に起
因して発生するスイッチングノイズを低減することがで
きる出力バッファ回路に関するものである。
【０００２】
【従来の技術】半導体装置は、一般的に、例えばボンデ
ィングワイヤにより、半導体チップのＩＯ（入出力）パ
ッドをリードフレームに接続した後、パッケージ等に封
止したもので、プリント基板等に実装されて使用され
る。従って、半導体チップの内部回路から出力された信
号（以下、内部信号という）は、まず、出力バッファ回
路により駆動され、上述するＩＯパッド、ボンディング
ワイヤ、リードフレーム、プリント基板の配線等を経由
して外部に伝達される。
ィングワイヤにより、半導体チップのＩＯ（入出力）パ
ッドをリードフレームに接続した後、パッケージ等に封
止したもので、プリント基板等に実装されて使用され
る。従って、半導体チップの内部回路から出力された信
号（以下、内部信号という）は、まず、出力バッファ回
路により駆動され、上述するＩＯパッド、ボンディング
ワイヤ、リードフレーム、プリント基板の配線等を経由
して外部に伝達される。
【０００３】すなわち、出力バッファ回路により、ＩＯ
パッド、ボンディングワイヤ、リードフレーム、プリン
ト基板の配線等を経由し、半導体装置の内部電源から外
部負荷の容量成分をチャージアップしてハイレベルを出
力し、これとは逆に、外部負荷の容量成分にチャージア
ップされた電荷を、プリント基板の配線、リードフレー
ム、ボンディングワイヤ、ＩＯパッド等を経由し、半導
体チップの内部グランドにディスチャージしてローレベ
ルを出力している。
パッド、ボンディングワイヤ、リードフレーム、プリン
ト基板の配線等を経由し、半導体装置の内部電源から外
部負荷の容量成分をチャージアップしてハイレベルを出
力し、これとは逆に、外部負荷の容量成分にチャージア
ップされた電荷を、プリント基板の配線、リードフレー
ム、ボンディングワイヤ、ＩＯパッド等を経由し、半導
体チップの内部グランドにディスチャージしてローレベ
ルを出力している。
【０００４】以下、従来の出力バッファ回路の構造と、
その問題点について説明する。図４は、従来の出力バッ
ファ回路の一例の構成回路図である。図示例の出力バッ
ファ回路５２は、ＣＭＯＳ構造の半導体装置の出力バッ
ファ回路の一例を示すもので、内部信号に応じて、出力
パッド２２に接続された外部負荷の容量成分Ｃを駆動す
る出力バッファ１２と、この出力バッファ１２を各々駆
動する駆動回路５４ａ，５４ｂとを有する。
その問題点について説明する。図４は、従来の出力バッ
ファ回路の一例の構成回路図である。図示例の出力バッ
ファ回路５２は、ＣＭＯＳ構造の半導体装置の出力バッ
ファ回路の一例を示すもので、内部信号に応じて、出力
パッド２２に接続された外部負荷の容量成分Ｃを駆動す
る出力バッファ１２と、この出力バッファ１２を各々駆
動する駆動回路５４ａ，５４ｂとを有する。
【０００５】ここで、出力バッファ１２は、内部信号Ｎ
２に応じて、容量成分ＣをチャージアップするＰ型ＭＯ
Ｓトランジスタ（以下、ＰＭＯＳという）２４と、内部
信号Ｎ３に応じて、容量成分ＣをディスチャージするＮ
型ＭＯＳトランジスタ（以下、ＮＭＯＳという）２６と
を有し、そのソースは、それぞれ内部電源Ｖddおよび内
部グランドＶssに接続され、そのゲートは、それぞれ内
部信号Ｎ２およびＮ３に接続され、そのドレインは短絡
され出力パッド２２に接続されている。
２に応じて、容量成分ＣをチャージアップするＰ型ＭＯ
Ｓトランジスタ（以下、ＰＭＯＳという）２４と、内部
信号Ｎ３に応じて、容量成分ＣをディスチャージするＮ
型ＭＯＳトランジスタ（以下、ＮＭＯＳという）２６と
を有し、そのソースは、それぞれ内部電源Ｖddおよび内
部グランドＶssに接続され、そのゲートは、それぞれ内
部信号Ｎ２およびＮ３に接続され、そのドレインは短絡
され出力パッド２２に接続されている。
【０００６】なお、内部電源Ｖddおよび内部グランドＶ
ssは、それぞれパッケージ（リードフレーム）の電源ピ
ンおよびグランドピンのインダクタンス成分Ｌ1 ，Ｌ2
を介して、半導体装置に供給される外部電源および外部
グランドに接続されている。
ssは、それぞれパッケージ（リードフレーム）の電源ピ
ンおよびグランドピンのインダクタンス成分Ｌ1 ，Ｌ2
を介して、半導体装置に供給される外部電源および外部
グランドに接続されている。
【０００７】続いて、駆動回路５４ａは、内部信号Ｎ１
に応じて、出力バッファ１２のＰＭＯＳ２４のゲートで
ある内部信号Ｎ２を駆動するインバータであって、ＰＭ
ＯＳ５６およびＮＭＯＳ５８を有する。これらのＰＭＯ
Ｓ５６およびＮＭＯＳ５８のソースは、それぞれ内部電
源Ｖddおよび内部グランドＶssに接続され、そのゲート
は短絡されて内部信号Ｎ１に接続され、そのドレインは
短絡されて内部信号Ｎ２に接続されている。
に応じて、出力バッファ１２のＰＭＯＳ２４のゲートで
ある内部信号Ｎ２を駆動するインバータであって、ＰＭ
ＯＳ５６およびＮＭＯＳ５８を有する。これらのＰＭＯ
Ｓ５６およびＮＭＯＳ５８のソースは、それぞれ内部電
源Ｖddおよび内部グランドＶssに接続され、そのゲート
は短絡されて内部信号Ｎ１に接続され、そのドレインは
短絡されて内部信号Ｎ２に接続されている。
【０００８】また、駆動回路５４ｂは、内部信号Ｎ１に
応じて、出力バッファ１２のＮＭＯＳ２６のゲートであ
る内部信号Ｎ３を駆動するインバータであって、ＰＭＯ
Ｓ６０およびＮＭＯＳ６２を有する。これらのＰＭＯＳ
６０およびＮＭＯＳ６２のソースは、それぞれ内部電源
Ｖddおよび内部グランドＶssに接続され、そのゲートは
短絡されて内部信号Ｎ１に接続され、そのドレインは短
絡され内部信号Ｎ３に接続されている。
応じて、出力バッファ１２のＮＭＯＳ２６のゲートであ
る内部信号Ｎ３を駆動するインバータであって、ＰＭＯ
Ｓ６０およびＮＭＯＳ６２を有する。これらのＰＭＯＳ
６０およびＮＭＯＳ６２のソースは、それぞれ内部電源
Ｖddおよび内部グランドＶssに接続され、そのゲートは
短絡されて内部信号Ｎ１に接続され、そのドレインは短
絡され内部信号Ｎ３に接続されている。
【０００９】出力バッファ回路１２においては、例えば
内部信号Ｎ１がハイレベルからローレベルに変化する
と、駆動回路５４ａ，５４ｂのインバータにより、内部
信号Ｎ２およびＮ３は、それぞれ反転されてローレベル
からハイレベルに変化し、出力バッファ１２のＰＭＯＳ
２４およびＮＭＯＳ２６は、各々オフ状態およびオン状
態に変化する。すなわち、外部負荷の容量成分Ｃにチャ
ージアップされた電荷が、出力バッファ１２のＮＭＯＳ
２６を介してディスチャージされる。
内部信号Ｎ１がハイレベルからローレベルに変化する
と、駆動回路５４ａ，５４ｂのインバータにより、内部
信号Ｎ２およびＮ３は、それぞれ反転されてローレベル
からハイレベルに変化し、出力バッファ１２のＰＭＯＳ
２４およびＮＭＯＳ２６は、各々オフ状態およびオン状
態に変化する。すなわち、外部負荷の容量成分Ｃにチャ
ージアップされた電荷が、出力バッファ１２のＮＭＯＳ
２６を介してディスチャージされる。
【００１０】ところが、外部負荷の容量成分Ｃにチャー
ジアップされた電荷をディスチャージするときに、出力
バッファ１２のＮＭＯＳ２６の抵抗値が急激に変化する
と、すなわち、大電流が急激に流れると、電源ピンやグ
ランドピンにはそれぞれインダクタンス成分Ｌ1 ，Ｌ2
が存在しているため、半導体装置の内部グランドＶssに
スイッチングノイズが発生して電位が上昇してしまい、
内部回路が誤動作する危険性があるという問題点があっ
た。
ジアップされた電荷をディスチャージするときに、出力
バッファ１２のＮＭＯＳ２６の抵抗値が急激に変化する
と、すなわち、大電流が急激に流れると、電源ピンやグ
ランドピンにはそれぞれインダクタンス成分Ｌ1 ，Ｌ2
が存在しているため、半導体装置の内部グランドＶssに
スイッチングノイズが発生して電位が上昇してしまい、
内部回路が誤動作する危険性があるという問題点があっ
た。
【００１１】これとは逆に、内部信号Ｎ１がローレベル
からハイレベルに変化すると、出力バッファ１２のＰＭ
ＯＳ２４およびＮＭＯＳ２６が各々オン状態およびオフ
状態に変化し、外部負荷の容量成分Ｃが出力バッファ１
２のＰＭＯＳ２４を介してチャージアップされる。この
とき、出力バッファ１２のＰＭＯＳ２４の抵抗値が急激
に変化すると、半導体装置の内部電源Ｖddにスイッチン
グノイズが発生して電位が低下するという問題点があっ
た。
からハイレベルに変化すると、出力バッファ１２のＰＭ
ＯＳ２４およびＮＭＯＳ２６が各々オン状態およびオフ
状態に変化し、外部負荷の容量成分Ｃが出力バッファ１
２のＰＭＯＳ２４を介してチャージアップされる。この
とき、出力バッファ１２のＰＭＯＳ２４の抵抗値が急激
に変化すると、半導体装置の内部電源Ｖddにスイッチン
グノイズが発生して電位が低下するという問題点があっ
た。
【００１２】この問題点を解決するために、従来の出力
バッファ回路５２においては、例えば出力バッファ１２
を構成するＰＭＯＳ２４およびＮＭＯＳ２６の、オフ状
態からオン状態へ変化するときの抵抗値の変化が緩やか
になるように、駆動回路５４ａのＮＭＯＳ５８および駆
動回路５４ｂのＰＭＯＳ６０の駆動能力を低下させ、例
えば内部信号Ｎ３の波形例が図５のグラフに示されるよ
うに、内部信号Ｎ２の立ち下がりおよび内部信号Ｎ３の
立ち上がりを緩やかに変化させていた。
バッファ回路５２においては、例えば出力バッファ１２
を構成するＰＭＯＳ２４およびＮＭＯＳ２６の、オフ状
態からオン状態へ変化するときの抵抗値の変化が緩やか
になるように、駆動回路５４ａのＮＭＯＳ５８および駆
動回路５４ｂのＰＭＯＳ６０の駆動能力を低下させ、例
えば内部信号Ｎ３の波形例が図５のグラフに示されるよ
うに、内部信号Ｎ２の立ち下がりおよび内部信号Ｎ３の
立ち上がりを緩やかに変化させていた。
【００１３】しかしながら、上述するように、内部信号
Ｎ２の立ち下がりおよび内部信号Ｎ３の立ち上がりを緩
やかに変化させると、例えば内部信号Ｎ３の波形例が図
６のグラフに示されるように、内部信号Ｎ２の立ち下が
りおよび内部信号Ｎ３の立ち上がりを緩やかにした分だ
け、出力バッファ１２のＰＭＯＳ２４およびＮＭＯＳ２
６のしきい値電圧に到達するまでの時間が長くなるた
め、出力バッファ１２の伝搬遅延時間が増大するという
問題点があった。
Ｎ２の立ち下がりおよび内部信号Ｎ３の立ち上がりを緩
やかに変化させると、例えば内部信号Ｎ３の波形例が図
６のグラフに示されるように、内部信号Ｎ２の立ち下が
りおよび内部信号Ｎ３の立ち上がりを緩やかにした分だ
け、出力バッファ１２のＰＭＯＳ２４およびＮＭＯＳ２
６のしきい値電圧に到達するまでの時間が長くなるた
め、出力バッファ１２の伝搬遅延時間が増大するという
問題点があった。
【００１４】
【発明が解決しようとする課題】本発明の目的は、前記
従来技術に基づく問題点をかえりみて、半導体装置の出
力バッファの伝搬遅延時間を増大させることなく、その
スイッチングノイズを低減することができる出力バッフ
ァ回路を提供することにある。
従来技術に基づく問題点をかえりみて、半導体装置の出
力バッファの伝搬遅延時間を増大させることなく、その
スイッチングノイズを低減することができる出力バッフ
ァ回路を提供することにある。
【００１５】
【課題を解決するための手段】本発明者は、上記課題を
解決すべく鋭意検討を行った結果、ＭＯＳトランジスタ
は、そのゲート電圧がしきい値電圧に到達するまではオ
ン状態とならず、ほとんど電流も流れないということに
着目し、例えば内部信号Ｎ３の波形例が図３のグラフに
示されるように、まず、出力バッファ１２の伝搬遅延時
間が増大するのを防止するために、出力バッファ１２を
構成するＰＭＯＳ２４およびＮＭＯＳ２６がオン状態と
なるしきい値電圧に到達するまでは、内部信号Ｎ２の立
ち下がりおよび内部信号Ｎ３の立ち上がりを急峻に変化
させ、続いて、しきい値電圧に到達した後は、オフ状態
からオン状態へ変化するときの抵抗値の変化が緩やかに
なるように、内部信号Ｎ２の立ち下がりおよび内部信号
Ｎ３の立ち上がりを緩やかに変化させることにより、上
記目的を達成することができることを見い出し、これに
基づいて本発明を完成させるに至った。
解決すべく鋭意検討を行った結果、ＭＯＳトランジスタ
は、そのゲート電圧がしきい値電圧に到達するまではオ
ン状態とならず、ほとんど電流も流れないということに
着目し、例えば内部信号Ｎ３の波形例が図３のグラフに
示されるように、まず、出力バッファ１２の伝搬遅延時
間が増大するのを防止するために、出力バッファ１２を
構成するＰＭＯＳ２４およびＮＭＯＳ２６がオン状態と
なるしきい値電圧に到達するまでは、内部信号Ｎ２の立
ち下がりおよび内部信号Ｎ３の立ち上がりを急峻に変化
させ、続いて、しきい値電圧に到達した後は、オフ状態
からオン状態へ変化するときの抵抗値の変化が緩やかに
なるように、内部信号Ｎ２の立ち下がりおよび内部信号
Ｎ３の立ち上がりを緩やかに変化させることにより、上
記目的を達成することができることを見い出し、これに
基づいて本発明を完成させるに至った。
【００１６】すなわち、上記目的を達成するために、本
発明は、ソースが電源に接続され、ドレインが出力パッ
ドに接続された出力バッファのＰ型ＭＯＳトランジスタ
と、内部信号に応じて、前記Ｐ型ＭＯＳトランジスタの
ゲートをチャージアップまたは緩やかにディスチャージ
する駆動回路と、この駆動回路により、前記Ｐ型ＭＯＳ
トランジスタのゲートがディスチャージされるときに、
前記Ｐ型ＭＯＳトランジスタのゲート・ソース間電圧の
絶対値が、前記Ｐ型ＭＯＳトランジスタのしきい値電圧
の絶対値に到達したことを検出する制御回路と、この制
御回路により、前記Ｐ型ＭＯＳトランジスタのゲート・
ソース間電圧の絶対値が、前記Ｐ型ＭＯＳトランジスタ
のしきい値電圧に到達したことが検出されるまでの間、
前記駆動回路と並列に、前記Ｐ型ＭＯＳトランジスタの
ゲートを急峻にディスチャージするディスチャージ回路
とを有することを特徴とする出力バッファ回路を提供す
るものである。
発明は、ソースが電源に接続され、ドレインが出力パッ
ドに接続された出力バッファのＰ型ＭＯＳトランジスタ
と、内部信号に応じて、前記Ｐ型ＭＯＳトランジスタの
ゲートをチャージアップまたは緩やかにディスチャージ
する駆動回路と、この駆動回路により、前記Ｐ型ＭＯＳ
トランジスタのゲートがディスチャージされるときに、
前記Ｐ型ＭＯＳトランジスタのゲート・ソース間電圧の
絶対値が、前記Ｐ型ＭＯＳトランジスタのしきい値電圧
の絶対値に到達したことを検出する制御回路と、この制
御回路により、前記Ｐ型ＭＯＳトランジスタのゲート・
ソース間電圧の絶対値が、前記Ｐ型ＭＯＳトランジスタ
のしきい値電圧に到達したことが検出されるまでの間、
前記駆動回路と並列に、前記Ｐ型ＭＯＳトランジスタの
ゲートを急峻にディスチャージするディスチャージ回路
とを有することを特徴とする出力バッファ回路を提供す
るものである。
【００１７】また、本発明は、ソースがグランドに接続
され、ドレインが出力パッドに接続された出力バッファ
のＮ型ＭＯＳトランジスタと、内部信号に応じて、前記
Ｎ型ＭＯＳトランジスタのゲートをディスチャージまた
は緩やかにチャージアップする駆動回路と、この駆動回
路により、前記Ｎ型ＭＯＳトランジスタのゲートがチャ
ージアップされるときに、前記Ｎ型ＭＯＳトランジスタ
のゲート・ソース間電圧の絶対値が、前記Ｎ型ＭＯＳト
ランジスタのしきい値電圧の絶対値に到達したことを検
出する制御回路と、この制御回路により、前記Ｎ型ＭＯ
Ｓトランジスタのゲート・ソース間電圧の絶対値が、前
記Ｎ型ＭＯＳトランジスタのしきい値電圧に到達したこ
とが検出されるまでの間、前記駆動回路と並列に、前記
Ｎ型ＭＯＳトランジスタのゲートを急峻にチャージアッ
プするチャージアップ回路とを有することを特徴とする
出力バッファ回路を提供するものである。
され、ドレインが出力パッドに接続された出力バッファ
のＮ型ＭＯＳトランジスタと、内部信号に応じて、前記
Ｎ型ＭＯＳトランジスタのゲートをディスチャージまた
は緩やかにチャージアップする駆動回路と、この駆動回
路により、前記Ｎ型ＭＯＳトランジスタのゲートがチャ
ージアップされるときに、前記Ｎ型ＭＯＳトランジスタ
のゲート・ソース間電圧の絶対値が、前記Ｎ型ＭＯＳト
ランジスタのしきい値電圧の絶対値に到達したことを検
出する制御回路と、この制御回路により、前記Ｎ型ＭＯ
Ｓトランジスタのゲート・ソース間電圧の絶対値が、前
記Ｎ型ＭＯＳトランジスタのしきい値電圧に到達したこ
とが検出されるまでの間、前記駆動回路と並列に、前記
Ｎ型ＭＯＳトランジスタのゲートを急峻にチャージアッ
プするチャージアップ回路とを有することを特徴とする
出力バッファ回路を提供するものである。
【００１８】さらに、本発明は、ソースが各々電源およ
びグランドに接続され、ドレインが短絡されて出力パッ
ドに接続された出力バッファのＰ型ＭＯＳトランジスタ
およびＮ型ＭＯＳトランジスタと、内部信号に応じて、
前記Ｐ型ＭＯＳトランジスタのゲートをチャージアップ
または緩やかにディスチャージする第１の駆動回路と、
この第１の駆動回路により、前記Ｐ型ＭＯＳトランジス
タのゲートがディスチャージされるときに、前記Ｐ型Ｍ
ＯＳトランジスタのゲート・ソース間電圧の絶対値が、
前記Ｐ型ＭＯＳトランジスタのしきい値電圧の絶対値に
到達したことを検出する第１の制御回路と、この第１の
制御回路により、前記Ｐ型ＭＯＳトランジスタのゲート
・ソース間電圧の絶対値が、前記Ｐ型ＭＯＳトランジス
タのしきい値電圧に到達したことが検出されるまでの
間、前記第１の駆動回路と並列に、前記Ｐ型ＭＯＳトラ
ンジスタのゲートを急峻にディスチャージするディスチ
ャージ回路と、前記内部信号に応じて、前記Ｎ型ＭＯＳ
トランジスタのゲートをディスチャージまたは緩やかに
チャージアップする第２の駆動回路と、この第２の駆動
回路により、前記Ｎ型ＭＯＳトランジスタのゲートがチ
ャージアップされるときに、前記Ｎ型ＭＯＳトランジス
タのゲート・ソース間電圧の絶対値が、前記Ｎ型ＭＯＳ
トランジスタのしきい値電圧の絶対値に到達したことを
検出する第２の制御回路と、この第２の制御回路によ
り、前記Ｎ型ＭＯＳトランジスタのゲート・ソース間電
圧の絶対値が、前記Ｎ型ＭＯＳトランジスタのしきい値
電圧に到達したことが検出されるまでの間、前記第２の
駆動回路と並列に、前記Ｎ型ＭＯＳトランジスタのゲー
トを急峻にチャージアップするチャージアップ回路とを
有することを特徴とする出力バッファ回路を提供するも
のである。
びグランドに接続され、ドレインが短絡されて出力パッ
ドに接続された出力バッファのＰ型ＭＯＳトランジスタ
およびＮ型ＭＯＳトランジスタと、内部信号に応じて、
前記Ｐ型ＭＯＳトランジスタのゲートをチャージアップ
または緩やかにディスチャージする第１の駆動回路と、
この第１の駆動回路により、前記Ｐ型ＭＯＳトランジス
タのゲートがディスチャージされるときに、前記Ｐ型Ｍ
ＯＳトランジスタのゲート・ソース間電圧の絶対値が、
前記Ｐ型ＭＯＳトランジスタのしきい値電圧の絶対値に
到達したことを検出する第１の制御回路と、この第１の
制御回路により、前記Ｐ型ＭＯＳトランジスタのゲート
・ソース間電圧の絶対値が、前記Ｐ型ＭＯＳトランジス
タのしきい値電圧に到達したことが検出されるまでの
間、前記第１の駆動回路と並列に、前記Ｐ型ＭＯＳトラ
ンジスタのゲートを急峻にディスチャージするディスチ
ャージ回路と、前記内部信号に応じて、前記Ｎ型ＭＯＳ
トランジスタのゲートをディスチャージまたは緩やかに
チャージアップする第２の駆動回路と、この第２の駆動
回路により、前記Ｎ型ＭＯＳトランジスタのゲートがチ
ャージアップされるときに、前記Ｎ型ＭＯＳトランジス
タのゲート・ソース間電圧の絶対値が、前記Ｎ型ＭＯＳ
トランジスタのしきい値電圧の絶対値に到達したことを
検出する第２の制御回路と、この第２の制御回路によ
り、前記Ｎ型ＭＯＳトランジスタのゲート・ソース間電
圧の絶対値が、前記Ｎ型ＭＯＳトランジスタのしきい値
電圧に到達したことが検出されるまでの間、前記第２の
駆動回路と並列に、前記Ｎ型ＭＯＳトランジスタのゲー
トを急峻にチャージアップするチャージアップ回路とを
有することを特徴とする出力バッファ回路を提供するも
のである。
【００１９】
【発明の実施の形態】以下に、添付の図面に示す好適実
施例に基づいて、本発明の出力バッファ回路を詳細に説
明する。図１は、本発明の出力バッファ回路の一実施例
の構成回路図である。図示例の出力バッファ回路１０
は、ＣＭＯＳ構造の半導体装置の出力バッファ回路の一
例を示すもので、出力バッファ１２、駆動回路１４ａ，
１４ｂ、制御回路１６ａ，１６ｂ、ディスチャージ回路
１８およびチャージアップ回路２０を有する。
施例に基づいて、本発明の出力バッファ回路を詳細に説
明する。図１は、本発明の出力バッファ回路の一実施例
の構成回路図である。図示例の出力バッファ回路１０
は、ＣＭＯＳ構造の半導体装置の出力バッファ回路の一
例を示すもので、出力バッファ１２、駆動回路１４ａ，
１４ｂ、制御回路１６ａ，１６ｂ、ディスチャージ回路
１８およびチャージアップ回路２０を有する。
【００２０】図示例の出力バッファ回路１０において、
まず、出力バッファ１２は、半導体装置の内部信号Ｎ
２，Ｎ３に応じて、出力パッド２２に接続された外部負
荷の容量成分Ｃを駆動するもので、図示例においては、
内部信号Ｎ２に応じて、容量成分Ｃをチャージアップす
るＰ型ＭＯＳトランジスタ（以下、ＰＭＯＳという）２
４と、内部信号Ｎ３に応じて、容量成分Ｃをディスチャ
ージするＮ型ＭＯＳトランジスタ（以下、ＮＭＯＳとい
う）２６とを有する。
まず、出力バッファ１２は、半導体装置の内部信号Ｎ
２，Ｎ３に応じて、出力パッド２２に接続された外部負
荷の容量成分Ｃを駆動するもので、図示例においては、
内部信号Ｎ２に応じて、容量成分Ｃをチャージアップす
るＰ型ＭＯＳトランジスタ（以下、ＰＭＯＳという）２
４と、内部信号Ｎ３に応じて、容量成分Ｃをディスチャ
ージするＮ型ＭＯＳトランジスタ（以下、ＮＭＯＳとい
う）２６とを有する。
【００２１】これらのＰＭＯＳ２４およびＮＭＯＳ２６
のソースは、それぞれ半導体装置の内部電源Ｖddおよび
内部グランドＶssに接続され、そのゲートは、それぞれ
内部信号Ｎ２およびＮ３に接続され、そのドレインは短
絡されて出力パッド２２に接続されている。また、内部
電源Ｖddおよび内部グランドＶssは、それぞれ電源ピン
およびグランドピンのインダクタンス成分Ｌ1 ，Ｌ2 を
介して、半導体装置に供給される外部電源および外部グ
ランドに接続されている。
のソースは、それぞれ半導体装置の内部電源Ｖddおよび
内部グランドＶssに接続され、そのゲートは、それぞれ
内部信号Ｎ２およびＮ３に接続され、そのドレインは短
絡されて出力パッド２２に接続されている。また、内部
電源Ｖddおよび内部グランドＶssは、それぞれ電源ピン
およびグランドピンのインダクタンス成分Ｌ1 ，Ｌ2 を
介して、半導体装置に供給される外部電源および外部グ
ランドに接続されている。
【００２２】続いて、駆動回路１４ａは、内部信号Ｎ１
に応じて、出力バッファ１２のＰＭＯＳ２４のゲートで
ある内部信号Ｎ２を駆動するもので、図示例において
は、ＰＭＯＳ２８と、比較的駆動能力が低いＮＭＯＳ３
０とを有する。これらのＰＭＯＳ２８およびＮＭＯＳ３
０のソースは、それぞれ内部電源Ｖddおよび内部グラン
ドＶssに接続され、そのゲートは短絡されて内部信号Ｎ
１に接続され、そのドレインは短絡され内部信号Ｎ２に
接続されている。
に応じて、出力バッファ１２のＰＭＯＳ２４のゲートで
ある内部信号Ｎ２を駆動するもので、図示例において
は、ＰＭＯＳ２８と、比較的駆動能力が低いＮＭＯＳ３
０とを有する。これらのＰＭＯＳ２８およびＮＭＯＳ３
０のソースは、それぞれ内部電源Ｖddおよび内部グラン
ドＶssに接続され、そのゲートは短絡されて内部信号Ｎ
１に接続され、そのドレインは短絡され内部信号Ｎ２に
接続されている。
【００２３】また、駆動回路１４ｂは、内部信号Ｎ１に
応じて、出力バッファ１２のＮＭＯＳ２６のゲートであ
る内部信号Ｎ３を駆動するもので、図示例においては、
比較的駆動能力が低いＰＭＯＳ３２と、ＮＭＯＳ３４と
を有する。これらのＰＭＯＳ３２およびＮＭＯＳ３４の
ソースは、それぞれ内部電源Ｖddおよび内部グランドＶ
ssに接続され、そのゲートは短絡されて内部信号Ｎ１に
接続され、そのドレインは短絡され内部信号Ｎ３に接続
されている。
応じて、出力バッファ１２のＮＭＯＳ２６のゲートであ
る内部信号Ｎ３を駆動するもので、図示例においては、
比較的駆動能力が低いＰＭＯＳ３２と、ＮＭＯＳ３４と
を有する。これらのＰＭＯＳ３２およびＮＭＯＳ３４の
ソースは、それぞれ内部電源Ｖddおよび内部グランドＶ
ssに接続され、そのゲートは短絡されて内部信号Ｎ１に
接続され、そのドレインは短絡され内部信号Ｎ３に接続
されている。
【００２４】ここで、ＮＭＯＳ３０およびＰＭＯＳ３２
の駆動能力は、電源ピンおよびグランドピンのインダク
タンス成分Ｌ1 ，Ｌ2 に対して、出力パッド２２の出力
に発生するスイッチングノイズを低減するために、出力
バッファ１２を構成するＰＭＯＳ２４およびＮＭＯＳ２
６の、オフ状態からオン状態へ変化するときの抵抗値の
変化が緩やかになるように、すなわち、大電流が急激に
流れないように比較的低い方が好ましい。また、ＰＭＯ
Ｓ２８およびＮＭＯＳ３４は、出力バッファ１２のＰＭ
ＯＳ２４およびＮＭＯＳ２６をオン状態からオフ状態に
するためのものであるから、その駆動能力は、比較的高
い方が好ましいのはもちろんである。
の駆動能力は、電源ピンおよびグランドピンのインダク
タンス成分Ｌ1 ，Ｌ2 に対して、出力パッド２２の出力
に発生するスイッチングノイズを低減するために、出力
バッファ１２を構成するＰＭＯＳ２４およびＮＭＯＳ２
６の、オフ状態からオン状態へ変化するときの抵抗値の
変化が緩やかになるように、すなわち、大電流が急激に
流れないように比較的低い方が好ましい。また、ＰＭＯ
Ｓ２８およびＮＭＯＳ３４は、出力バッファ１２のＰＭ
ＯＳ２４およびＮＭＯＳ２６をオン状態からオフ状態に
するためのものであるから、その駆動能力は、比較的高
い方が好ましいのはもちろんである。
【００２５】続いて、制御回路１６ａは、出力バッファ
１２のＰＭＯＳ２４がオフ状態からオン状態に変化する
ときに、すなわち、内部信号Ｎ２が、駆動回路１４ａに
よってディスチャージされるときに、ＰＭＯＳ２４のゲ
ート・ソース間電圧の絶対値が、そのしきい値電圧の絶
対値に到達したことを検出するもので、図示例において
は、ＰＭＯＳ３６およびＮＭＯＳ３８を有する。これら
のＰＭＯＳ３６およびＮＭＯＳ３８のソースは、それぞ
れ内部電源Ｖddおよび内部グランドＶssに接続され、そ
のゲートは、それぞれ内部信号Ｎ２およびＮ３に接続さ
れ、そのドレインは短絡されて内部信号Ｎ４に接続され
ている。
１２のＰＭＯＳ２４がオフ状態からオン状態に変化する
ときに、すなわち、内部信号Ｎ２が、駆動回路１４ａに
よってディスチャージされるときに、ＰＭＯＳ２４のゲ
ート・ソース間電圧の絶対値が、そのしきい値電圧の絶
対値に到達したことを検出するもので、図示例において
は、ＰＭＯＳ３６およびＮＭＯＳ３８を有する。これら
のＰＭＯＳ３６およびＮＭＯＳ３８のソースは、それぞ
れ内部電源Ｖddおよび内部グランドＶssに接続され、そ
のゲートは、それぞれ内部信号Ｎ２およびＮ３に接続さ
れ、そのドレインは短絡されて内部信号Ｎ４に接続され
ている。
【００２６】また、制御回路１６ｂは、出力バッファ１
２のＮＭＯＳ２６がオフ状態からオン状態に変化すると
きに、すなわち、内部信号Ｎ３が、駆動回路１４ｂによ
ってチャージアップされるときに、ＮＭＯＳ２６のゲー
ト・ソース間電圧の絶対値が、そのしきい値電圧の絶対
値に到達したことを検出するもので、図示例において
は、ＰＭＯＳ４０およびＮＭＯＳ４２を有する。これら
のＰＭＯＳ４０およびＮＭＯＳ４２のソースは、それぞ
れ内部電源Ｖddおよび内部グランドＶssに接続され、そ
のゲートは、それぞれ内部信号Ｎ２およびＮ３に接続さ
れ、そのドレインは短絡されて内部信号Ｎ５に接続され
ている。
２のＮＭＯＳ２６がオフ状態からオン状態に変化すると
きに、すなわち、内部信号Ｎ３が、駆動回路１４ｂによ
ってチャージアップされるときに、ＮＭＯＳ２６のゲー
ト・ソース間電圧の絶対値が、そのしきい値電圧の絶対
値に到達したことを検出するもので、図示例において
は、ＰＭＯＳ４０およびＮＭＯＳ４２を有する。これら
のＰＭＯＳ４０およびＮＭＯＳ４２のソースは、それぞ
れ内部電源Ｖddおよび内部グランドＶssに接続され、そ
のゲートは、それぞれ内部信号Ｎ２およびＮ３に接続さ
れ、そのドレインは短絡されて内部信号Ｎ５に接続され
ている。
【００２７】ところで、ＣＭＯＳ構造の半導体装置を構
成するＰＭＯＳおよびＮＭＯＳのしきい値電圧は、同一
構造を有するトランジスタであっても、トランジスタサ
イズ等に応じて多少の違いがあるが、通常、意識的にト
ランジスタのしきい値電圧を変更したものでない限り、
同一半導体チップ内のＰＭＯＳはいずれもほぼ等しいし
きい値電圧を有し、同様に、同一半導体チップ内のＮＭ
ＯＳはいずれもほぼ等しいしきい値電圧を有している。
成するＰＭＯＳおよびＮＭＯＳのしきい値電圧は、同一
構造を有するトランジスタであっても、トランジスタサ
イズ等に応じて多少の違いがあるが、通常、意識的にト
ランジスタのしきい値電圧を変更したものでない限り、
同一半導体チップ内のＰＭＯＳはいずれもほぼ等しいし
きい値電圧を有し、同様に、同一半導体チップ内のＮＭ
ＯＳはいずれもほぼ等しいしきい値電圧を有している。
【００２８】従って、図示例の制御回路１６ａにおいて
は、ＰＭＯＳ３６により、出力バッファ１２のＰＭＯＳ
２４のしきい値電圧を検出する、換言すれば、ＰＭＯＳ
３６のオンオフによってＰＭＯＳ２４のオンオフを検出
するため、例えばプロセス変動により、これらのＰＭＯ
Ｓ２４，３６のしきい値電圧が変動したとしても、ＰＭ
ＯＳ２４，３６のしきい値電圧は常に同じように変動
し、ほぼ等しいしきい値電圧となるため、ＰＭＯＳ３６
によって、出力バッファ１２のＰＭＯＳ２４のしきい値
電圧を確実に検出することができる。また、制御回路１
６ｂにおいても同じである。
は、ＰＭＯＳ３６により、出力バッファ１２のＰＭＯＳ
２４のしきい値電圧を検出する、換言すれば、ＰＭＯＳ
３６のオンオフによってＰＭＯＳ２４のオンオフを検出
するため、例えばプロセス変動により、これらのＰＭＯ
Ｓ２４，３６のしきい値電圧が変動したとしても、ＰＭ
ＯＳ２４，３６のしきい値電圧は常に同じように変動
し、ほぼ等しいしきい値電圧となるため、ＰＭＯＳ３６
によって、出力バッファ１２のＰＭＯＳ２４のしきい値
電圧を確実に検出することができる。また、制御回路１
６ｂにおいても同じである。
【００２９】また、既に述べたように、駆動回路１４ａ
のＮＭＯＳ３０の駆動能力が比較的低いため、内部信号
Ｎ２は、急峻にチャージアップされるが、後述するよう
に、ＰＭＯＳ２４のしきい値電圧以降は緩やかにディス
チャージされる。また、駆動回路１４ｂのＰＭＯＳ３２
の駆動能力も比較的低いため、内部信号Ｎ３は、急峻に
ディスチャージされるが、後述するように、ＮＭＯＳ２
６のしきい値電圧以降は緩やかにチャージアップされ
る。
のＮＭＯＳ３０の駆動能力が比較的低いため、内部信号
Ｎ２は、急峻にチャージアップされるが、後述するよう
に、ＰＭＯＳ２４のしきい値電圧以降は緩やかにディス
チャージされる。また、駆動回路１４ｂのＰＭＯＳ３２
の駆動能力も比較的低いため、内部信号Ｎ３は、急峻に
ディスチャージされるが、後述するように、ＮＭＯＳ２
６のしきい値電圧以降は緩やかにチャージアップされ
る。
【００３０】従って、図１に示されるように、例えば制
御回路１６ｂにおいては、ＰＭＯＳ４０のゲートを内部
信号Ｎ２ではなく、内部信号Ｎ３に接続してもよいが、
内部信号Ｎ３により、ＮＭＯＳ４２のゲートが、しきい
値電圧以降は緩やかにチャージアップされ駆動能力が低
くなるので、ＰＭＯＳ４０は、そのゲートが急峻にチャ
ージアップされ、瞬時にオン状態からオフ状態となれる
ように、緩やかにチャージアップされる内部信号Ｎ３よ
りも、急峻にチャージアップされる内部信号Ｎ２に接続
する方が好ましい。また、制御回路１６ａにおいても同
じである。
御回路１６ｂにおいては、ＰＭＯＳ４０のゲートを内部
信号Ｎ２ではなく、内部信号Ｎ３に接続してもよいが、
内部信号Ｎ３により、ＮＭＯＳ４２のゲートが、しきい
値電圧以降は緩やかにチャージアップされ駆動能力が低
くなるので、ＰＭＯＳ４０は、そのゲートが急峻にチャ
ージアップされ、瞬時にオン状態からオフ状態となれる
ように、緩やかにチャージアップされる内部信号Ｎ３よ
りも、急峻にチャージアップされる内部信号Ｎ２に接続
する方が好ましい。また、制御回路１６ａにおいても同
じである。
【００３１】続いて、ディスチャージ回路１８は、出力
バッファ１２のＰＭＯＳ２４がオフ状態からオン状態に
変化するときに、制御回路１６ａによって、ＰＭＯＳ２
４のゲート・ソース間電圧の絶対値が、そのしきい値電
圧の絶対値に到達したことが検出されるまでの間、すな
わち、ＰＭＯＳ２４がオフ状態からオン状態となるまで
の間、ＰＭＯＳ２４のゲートを駆動回路１４ａとともに
ディスチャージするもので、図示例においては、ＰＭＯ
Ｓ４４およびＮＭＯＳ４６を有する。これらのＰＭＯＳ
４４およびＮＭＯＳ４６のソースは、それぞれ内部信号
Ｎ２および内部グランドＶssに接続され、そのゲート
は、それぞれ内部信号Ｎ４およびＮ１に接続され、その
ドレインは短絡されている。
バッファ１２のＰＭＯＳ２４がオフ状態からオン状態に
変化するときに、制御回路１６ａによって、ＰＭＯＳ２
４のゲート・ソース間電圧の絶対値が、そのしきい値電
圧の絶対値に到達したことが検出されるまでの間、すな
わち、ＰＭＯＳ２４がオフ状態からオン状態となるまで
の間、ＰＭＯＳ２４のゲートを駆動回路１４ａとともに
ディスチャージするもので、図示例においては、ＰＭＯ
Ｓ４４およびＮＭＯＳ４６を有する。これらのＰＭＯＳ
４４およびＮＭＯＳ４６のソースは、それぞれ内部信号
Ｎ２および内部グランドＶssに接続され、そのゲート
は、それぞれ内部信号Ｎ４およびＮ１に接続され、その
ドレインは短絡されている。
【００３２】また、チャージアップ回路２０は、出力バ
ッファ１２のＮＭＯＳ２６がオフ状態からオン状態に変
化するときに、制御回路１６ｂによって、ＮＭＯＳ２６
のゲート・ソース間電圧の絶対値が、そのしきい値電圧
の絶対値に到達したことが検出されるまでの間、すなわ
ち、ＮＭＯＳ２６がオフ状態からオン状態となるまでの
間、ＮＭＯＳ２６のゲートを駆動回路１４ｂとともにチ
ャージアップするもので、図示例においては、ＰＭＯＳ
４８およびＮＭＯＳ５０を有する。これらのＰＭＯＳ４
８およびＮＭＯＳ５０のソースは、それぞれ内部電源Ｖ
ddおよび内部信号Ｎ３に接続され、そのゲートは、それ
ぞれ内部信号Ｎ１およびＮ５に接続され、そのドレイン
は短絡されている。
ッファ１２のＮＭＯＳ２６がオフ状態からオン状態に変
化するときに、制御回路１６ｂによって、ＮＭＯＳ２６
のゲート・ソース間電圧の絶対値が、そのしきい値電圧
の絶対値に到達したことが検出されるまでの間、すなわ
ち、ＮＭＯＳ２６がオフ状態からオン状態となるまでの
間、ＮＭＯＳ２６のゲートを駆動回路１４ｂとともにチ
ャージアップするもので、図示例においては、ＰＭＯＳ
４８およびＮＭＯＳ５０を有する。これらのＰＭＯＳ４
８およびＮＭＯＳ５０のソースは、それぞれ内部電源Ｖ
ddおよび内部信号Ｎ３に接続され、そのゲートは、それ
ぞれ内部信号Ｎ１およびＮ５に接続され、そのドレイン
は短絡されている。
【００３３】本発明の出力バッファ回路は、基本的に、
以上のような構成を有するものである。なお、上記実施
例においては、ＣＭＯＳ構造の半導体装置の出力バッフ
ァ回路の一例を示したが、本発明の出力バッファ回路は
この実施例に限定されず、ＣＭＯＳ構造の半導体装置に
おいてはもちろん、これ以外であっても、例えばＰＭＯ
Ｓ構造の半導体装置や、ＮＭＯＳ構造の半導体装置にお
いても適用可能なことは言うまでもないことである。
以上のような構成を有するものである。なお、上記実施
例においては、ＣＭＯＳ構造の半導体装置の出力バッフ
ァ回路の一例を示したが、本発明の出力バッファ回路は
この実施例に限定されず、ＣＭＯＳ構造の半導体装置に
おいてはもちろん、これ以外であっても、例えばＰＭＯ
Ｓ構造の半導体装置や、ＮＭＯＳ構造の半導体装置にお
いても適用可能なことは言うまでもないことである。
【００３４】次に、本発明の出力バッファ回路の動作に
ついて説明する。図２は、本発明の出力バッファ回路の
動作を表す一実施例のタイミングチャートである。この
タイミングチャートは、出力パッド２２における出力が
ハイレベルからローレベルに変化する場合の出力バッフ
ァ回路１０の動作を示したもので、図中横軸は時間を表
し、縦軸は、出力バッファ回路１０の内部信号Ｎ１，Ｎ
２，Ｎ３，Ｎ４，Ｎ５および出力パッド２２の出力を表
している。
ついて説明する。図２は、本発明の出力バッファ回路の
動作を表す一実施例のタイミングチャートである。この
タイミングチャートは、出力パッド２２における出力が
ハイレベルからローレベルに変化する場合の出力バッフ
ァ回路１０の動作を示したもので、図中横軸は時間を表
し、縦軸は、出力バッファ回路１０の内部信号Ｎ１，Ｎ
２，Ｎ３，Ｎ４，Ｎ５および出力パッド２２の出力を表
している。
【００３５】なお、以下の説明において、出力バッファ
回路１０を構成する全てのＰＭＯＳは、いずれもほぼ等
しいしきい値電圧を有するものとし、同様に、出力バッ
ファ回路１０を構成する全てのＮＭＯＳは、いずれもほ
ぼ等しいしきい値電圧を有するものとする。
回路１０を構成する全てのＰＭＯＳは、いずれもほぼ等
しいしきい値電圧を有するものとし、同様に、出力バッ
ファ回路１０を構成する全てのＮＭＯＳは、いずれもほ
ぼ等しいしきい値電圧を有するものとする。
【００３６】このタイミングチャートに示されるよう
に、内部信号Ｎ１がハイレベルからローレベルに変化す
ると、まず、駆動回路１４ａ，１４ｂにおいて、ＰＭＯ
Ｓ２８およびＰＭＯＳ３２はいずれもオフ状態からオン
状態となり、ＮＭＯＳ３０およびＮＭＯＳ３４はいずれ
もオン状態からオフ状態となる。すなわち、内部信号Ｎ
２は、ＰＭＯＳ２８により比較的急峻にチャージアップ
され、内部信号Ｎ３は、ＰＭＯＳ３２により比較的緩や
かにチャージアップされる。
に、内部信号Ｎ１がハイレベルからローレベルに変化す
ると、まず、駆動回路１４ａ，１４ｂにおいて、ＰＭＯ
Ｓ２８およびＰＭＯＳ３２はいずれもオフ状態からオン
状態となり、ＮＭＯＳ３０およびＮＭＯＳ３４はいずれ
もオン状態からオフ状態となる。すなわち、内部信号Ｎ
２は、ＰＭＯＳ２８により比較的急峻にチャージアップ
され、内部信号Ｎ３は、ＰＭＯＳ３２により比較的緩や
かにチャージアップされる。
【００３７】また、内部信号Ｎ１がハイレベルからロー
レベルに変化すると、ディスチャージ回路１８のＮＭＯ
Ｓ４６がオン状態からオフ状態となり、かつ、チャージ
アップ回路２０のＰＭＯＳ４８がオフ状態からオン状態
となる。ここで、内部信号Ｎ５はハイレベルであるか
ら、チャージアップ回路２０のＮＭＯＳ５０はオン状態
であり、内部信号Ｎ３は、チャージアップ回路２０のＰ
ＭＯＳ４８およびＮＭＯＳ５０を介して比較的急峻にチ
ャージアップされる。
レベルに変化すると、ディスチャージ回路１８のＮＭＯ
Ｓ４６がオン状態からオフ状態となり、かつ、チャージ
アップ回路２０のＰＭＯＳ４８がオフ状態からオン状態
となる。ここで、内部信号Ｎ５はハイレベルであるか
ら、チャージアップ回路２０のＮＭＯＳ５０はオン状態
であり、内部信号Ｎ３は、チャージアップ回路２０のＰ
ＭＯＳ４８およびＮＭＯＳ５０を介して比較的急峻にチ
ャージアップされる。
【００３８】従って、内部信号Ｎ３は、駆動回路１４ｂ
のＰＭＯＳ３２と並列に、チャージアップ回路２０のＰ
ＭＯＳ４８およびＮＭＯＳ５０を介してチャージアップ
されることにより比較的急峻にチャージアップされる。
なお、ディスチャージ回路１８のＰＭＯＳ４４は、内部
信号Ｎ４がハイレベルであるからオフ状態であり、ディ
スチャージ回路１８は、内部信号Ｎ２から電気的に切り
離されている。
のＰＭＯＳ３２と並列に、チャージアップ回路２０のＰ
ＭＯＳ４８およびＮＭＯＳ５０を介してチャージアップ
されることにより比較的急峻にチャージアップされる。
なお、ディスチャージ回路１８のＰＭＯＳ４４は、内部
信号Ｎ４がハイレベルであるからオフ状態であり、ディ
スチャージ回路１８は、内部信号Ｎ２から電気的に切り
離されている。
【００３９】続いて、内部信号Ｎ２，Ｎ３がチャージア
ップされ、それぞれＰＭＯＳおよびＮＭＯＳのしきい値
電圧まで到達すると、制御回路１６ａ，１６ｂにおい
て、ＰＭＯＳ３６およびＰＭＯＳ４０がいずれもオン状
態からオフ状態となり、ＮＭＯＳ３８およびＮＭＯＳ４
２がいずれもオフ状態からオン状態となる。すなわち、
内部信号Ｎ４は、ＮＭＯＳ３８によりディスチャージさ
れ、内部信号Ｎ５は、ＮＭＯＳ４２によりディスチャー
ジされる。
ップされ、それぞれＰＭＯＳおよびＮＭＯＳのしきい値
電圧まで到達すると、制御回路１６ａ，１６ｂにおい
て、ＰＭＯＳ３６およびＰＭＯＳ４０がいずれもオン状
態からオフ状態となり、ＮＭＯＳ３８およびＮＭＯＳ４
２がいずれもオフ状態からオン状態となる。すなわち、
内部信号Ｎ４は、ＮＭＯＳ３８によりディスチャージさ
れ、内部信号Ｎ５は、ＮＭＯＳ４２によりディスチャー
ジされる。
【００４０】また、内部信号Ｎ２，Ｎ３がチャージアッ
プされ、それぞれＰＭＯＳおよびＮＭＯＳのしきい値電
圧まで到達すると、出力バッファ１２のＰＭＯＳ２４が
オン状態からオフ状態となり、ＮＭＯＳ２６がオフ状態
からオン状態になる。このように、出力バッファ１２の
ＮＭＯＳ２６および制御回路１６ｂのＮＭＯＳ４２のし
きい値電圧はほぼ等しいため、ＮＭＯＳ４２により、内
部信号Ｎ３がＮＭＯＳ２６のしきい値電圧に到達したこ
とを検出している。
プされ、それぞれＰＭＯＳおよびＮＭＯＳのしきい値電
圧まで到達すると、出力バッファ１２のＰＭＯＳ２４が
オン状態からオフ状態となり、ＮＭＯＳ２６がオフ状態
からオン状態になる。このように、出力バッファ１２の
ＮＭＯＳ２６および制御回路１６ｂのＮＭＯＳ４２のし
きい値電圧はほぼ等しいため、ＮＭＯＳ４２により、内
部信号Ｎ３がＮＭＯＳ２６のしきい値電圧に到達したこ
とを検出している。
【００４１】続いて、内部信号Ｎ５がディスチャージさ
れ、ハイレベルからローレベルになると、チャージアッ
プ回路２０のＮＭＯＳ５０がオン状態からオフ状態とな
る。すなわち、チャージアップ回路２０が内部信号Ｎ３
から電気的に切り離されるため、内部信号Ｎ３は、チャ
ージアップ回路２０により急峻にチャージアップされな
くなり、これ以後、駆動回路１４ａのＰＭＯＳ３２だけ
で比較的緩やかにチャージアップされることになる。
れ、ハイレベルからローレベルになると、チャージアッ
プ回路２０のＮＭＯＳ５０がオン状態からオフ状態とな
る。すなわち、チャージアップ回路２０が内部信号Ｎ３
から電気的に切り離されるため、内部信号Ｎ３は、チャ
ージアップ回路２０により急峻にチャージアップされな
くなり、これ以後、駆動回路１４ａのＰＭＯＳ３２だけ
で比較的緩やかにチャージアップされることになる。
【００４２】内部信号Ｎ３、すなわち、出力バッファ１
２のＮＭＯＳ２６のゲートが、比較的緩やかにチャージ
アップされると、ＮＭＯＳ２６の抵抗値も緩やかに変化
する。これにより、容量成分Ｃにチャージアップされた
電荷は、出力バッファ１２のＮＭＯＳ２６を介して緩や
かにディスチャージされ、出力パッド２２の出力は、電
源ピンおよびグランドピンのインダクタンス成分Ｌ1 ，
Ｌ2 があっても、スイッチングノイズの発生が低減され
つつローレベルとなる。
２のＮＭＯＳ２６のゲートが、比較的緩やかにチャージ
アップされると、ＮＭＯＳ２６の抵抗値も緩やかに変化
する。これにより、容量成分Ｃにチャージアップされた
電荷は、出力バッファ１２のＮＭＯＳ２６を介して緩や
かにディスチャージされ、出力パッド２２の出力は、電
源ピンおよびグランドピンのインダクタンス成分Ｌ1 ，
Ｌ2 があっても、スイッチングノイズの発生が低減され
つつローレベルとなる。
【００４３】なお、上記動作説明においては、出力パッ
ド２２における出力がハイレベルからローレベルに変化
する場合を例に挙げて説明したが、出力パッド２２にお
ける出力がローレベルからハイレベルに変化する場合も
同様にして動作する。以上、本発明の出力バッファ回路
について詳細に説明したが、本発明は上記実施例に限定
されず、本発明の主旨を逸脱しない範囲において、種々
の改良や変更をしてもよいのはもちろんである。
ド２２における出力がハイレベルからローレベルに変化
する場合を例に挙げて説明したが、出力パッド２２にお
ける出力がローレベルからハイレベルに変化する場合も
同様にして動作する。以上、本発明の出力バッファ回路
について詳細に説明したが、本発明は上記実施例に限定
されず、本発明の主旨を逸脱しない範囲において、種々
の改良や変更をしてもよいのはもちろんである。
【００４４】
【発明の効果】以上詳細に説明したように、本発明の出
力バッファ回路は、駆動回路により、内部信号に応じ
て、出力バッファのＰＭＯＳのゲートが緩やかにディス
チャージされる、または、出力バッファのＮＭＯＳのゲ
ートが緩やかにチャージアップされるときに、制御回路
により、出力バッファのＰＭＯＳまたはＮＭＯＳのゲー
ト・ソース間電圧の絶対値が、そのしきい値電圧の絶対
値に到達したことを検出し、この制御回路により、出力
バッファのＰＭＯＳまたはＮＭＯＳのゲート・ソース間
電圧の絶対値が、そのしきい値電圧に到達したことが検
出されるまでの間、ディスチャージ回路またはチャージ
アップ回路により、駆動回路と並列に、出力バッファの
ＰＭＯＳのゲートを急峻にディスチャージする、また
は、出力バッファのＮＭＯＳのゲートを急峻にチャージ
アップするように構成したものである。本発明の出力バ
ッファ回路によれば、出力バッファのＰＭＯＳまたはＮ
ＭＯＳのゲート・ソース間電圧の絶対値が、そのしきい
値電圧の絶対値に到達するまでは、出力バッファのＰＭ
ＯＳまたはＮＭＯＳのゲートが、駆動回路およびディス
チャージ回路、または、駆動回路およびチャージアップ
回路により、高速にディスチャージまたはチャージアッ
プされるため、出力バッファの伝搬遅延時間の増大を防
止することができる。また、本発明の出力バッファ回路
によれば、出力バッファのＰＭＯＳまたはＮＭＯＳのゲ
ート・ソース間電圧の絶対値が、そのしきい値電圧の絶
対値に到達した後は、出力バッファのＰＭＯＳまたはＮ
ＭＯＳのゲートが、駆動回路だけで緩やかににディスチ
ャージまたはチャージアップされるため、出力バッファ
のＰＭＯＳまたはＮＭＯＳが、オフ状態からオン状態へ
変化するときの抵抗値の変化が緩やかになり、出力バッ
ファのＰＭＯＳおよびＮＭＯＳを介して、大電流が急激
に流れなくなるため、スイッチングノイズの発生を低減
することができる。
力バッファ回路は、駆動回路により、内部信号に応じ
て、出力バッファのＰＭＯＳのゲートが緩やかにディス
チャージされる、または、出力バッファのＮＭＯＳのゲ
ートが緩やかにチャージアップされるときに、制御回路
により、出力バッファのＰＭＯＳまたはＮＭＯＳのゲー
ト・ソース間電圧の絶対値が、そのしきい値電圧の絶対
値に到達したことを検出し、この制御回路により、出力
バッファのＰＭＯＳまたはＮＭＯＳのゲート・ソース間
電圧の絶対値が、そのしきい値電圧に到達したことが検
出されるまでの間、ディスチャージ回路またはチャージ
アップ回路により、駆動回路と並列に、出力バッファの
ＰＭＯＳのゲートを急峻にディスチャージする、また
は、出力バッファのＮＭＯＳのゲートを急峻にチャージ
アップするように構成したものである。本発明の出力バ
ッファ回路によれば、出力バッファのＰＭＯＳまたはＮ
ＭＯＳのゲート・ソース間電圧の絶対値が、そのしきい
値電圧の絶対値に到達するまでは、出力バッファのＰＭ
ＯＳまたはＮＭＯＳのゲートが、駆動回路およびディス
チャージ回路、または、駆動回路およびチャージアップ
回路により、高速にディスチャージまたはチャージアッ
プされるため、出力バッファの伝搬遅延時間の増大を防
止することができる。また、本発明の出力バッファ回路
によれば、出力バッファのＰＭＯＳまたはＮＭＯＳのゲ
ート・ソース間電圧の絶対値が、そのしきい値電圧の絶
対値に到達した後は、出力バッファのＰＭＯＳまたはＮ
ＭＯＳのゲートが、駆動回路だけで緩やかににディスチ
ャージまたはチャージアップされるため、出力バッファ
のＰＭＯＳまたはＮＭＯＳが、オフ状態からオン状態へ
変化するときの抵抗値の変化が緩やかになり、出力バッ
ファのＰＭＯＳおよびＮＭＯＳを介して、大電流が急激
に流れなくなるため、スイッチングノイズの発生を低減
することができる。
【図面の簡単な説明】
【図１】 本発明の出力バッファ回路の一実施例の構成
回路図である。
回路図である。
【図２】 本発明の出力バッファ回路の動作を表した一
実施例のタイミングチャートである。
実施例のタイミングチャートである。
【図３】 本発明の出力バッファ回路の動作を表した一
実施例のグラフである。
実施例のグラフである。
【図４】 従来の出力バッファ回路の一例の構成回路図
である。
である。
【図５】 従来の出力バッファ回路の動作を表した一例
のグラフである。
のグラフである。
【図６】 従来の出力バッファ回路の動作を表した一例
のグラフである。
のグラフである。
１０ 出力バッファ回路 １２ 出力バッファ １４ａ，１４ｂ 駆動回路 １６ａ，１６ｂ 制御回路 １８ ディスチャージ回路 ２０ チャージアップ回路 ２２ 出力パッド ２４，２８，３２，３６，４０，４４，４８ Ｐ型ＭＯ
Ｓトランジスタ（ＰＭＯＳ） ２６，３０，３４，３８，４２，４６，５０ Ｎ型ＭＯ
Ｓトランジスタ（ＮＭＯＳ） Ｎ１，Ｎ２，Ｎ３，Ｎ４，Ｎ５ 内部信号 Ｖdd 内部電源 Ｖss 内部グランド Ｃ 容量成分 Ｌ1 ，Ｌ2 インダクタンス成分
Ｓトランジスタ（ＰＭＯＳ） ２６，３０，３４，３８，４２，４６，５０ Ｎ型ＭＯ
Ｓトランジスタ（ＮＭＯＳ） Ｎ１，Ｎ２，Ｎ３，Ｎ４，Ｎ５ 内部信号 Ｖdd 内部電源 Ｖss 内部グランド Ｃ 容量成分 Ｌ1 ，Ｌ2 インダクタンス成分
Claims (3)
- 【請求項１】ソースが電源に接続され、ドレインが出力
パッドに接続された出力バッファのＰ型ＭＯＳトランジ
スタと、内部信号に応じて、前記Ｐ型ＭＯＳトランジス
タのゲートをチャージアップまたは緩やかにディスチャ
ージする駆動回路と、この駆動回路により、前記Ｐ型Ｍ
ＯＳトランジスタのゲートがディスチャージされるとき
に、前記Ｐ型ＭＯＳトランジスタのゲート・ソース間電
圧の絶対値が、前記Ｐ型ＭＯＳトランジスタのしきい値
電圧の絶対値に到達したことを検出する制御回路と、こ
の制御回路により、前記Ｐ型ＭＯＳトランジスタのゲー
ト・ソース間電圧の絶対値が、前記Ｐ型ＭＯＳトランジ
スタのしきい値電圧に到達したことが検出されるまでの
間、前記駆動回路と並列に、前記Ｐ型ＭＯＳトランジス
タのゲートを急峻にディスチャージするディスチャージ
回路とを有することを特徴とする出力バッファ回路。 - 【請求項２】ソースがグランドに接続され、ドレインが
出力パッドに接続された出力バッファのＮ型ＭＯＳトラ
ンジスタと、内部信号に応じて、前記Ｎ型ＭＯＳトラン
ジスタのゲートをディスチャージまたは緩やかにチャー
ジアップする駆動回路と、この駆動回路により、前記Ｎ
型ＭＯＳトランジスタのゲートがチャージアップされる
ときに、前記Ｎ型ＭＯＳトランジスタのゲート・ソース
間電圧の絶対値が、前記Ｎ型ＭＯＳトランジスタのしき
い値電圧の絶対値に到達したことを検出する制御回路
と、この制御回路により、前記Ｎ型ＭＯＳトランジスタ
のゲート・ソース間電圧の絶対値が、前記Ｎ型ＭＯＳト
ランジスタのしきい値電圧に到達したことが検出される
までの間、前記駆動回路と並列に、前記Ｎ型ＭＯＳトラ
ンジスタのゲートを急峻にチャージアップするチャージ
アップ回路とを有することを特徴とする出力バッファ回
路。 - 【請求項３】ソースが各々電源およびグランドに接続さ
れ、ドレインが短絡されて出力パッドに接続された出力
バッファのＰ型ＭＯＳトランジスタおよびＮ型ＭＯＳト
ランジスタと、内部信号に応じて、前記Ｐ型ＭＯＳトラ
ンジスタのゲートをチャージアップまたは緩やかにディ
スチャージする第１の駆動回路と、この第１の駆動回路
により、前記Ｐ型ＭＯＳトランジスタのゲートがディス
チャージされるときに、前記Ｐ型ＭＯＳトランジスタの
ゲート・ソース間電圧の絶対値が、前記Ｐ型ＭＯＳトラ
ンジスタのしきい値電圧の絶対値に到達したことを検出
する第１の制御回路と、この第１の制御回路により、前
記Ｐ型ＭＯＳトランジスタのゲート・ソース間電圧の絶
対値が、前記Ｐ型ＭＯＳトランジスタのしきい値電圧に
到達したことが検出されるまでの間、前記第１の駆動回
路と並列に、前記Ｐ型ＭＯＳトランジスタのゲートを急
峻にディスチャージするディスチャージ回路と、前記内
部信号に応じて、前記Ｎ型ＭＯＳトランジスタのゲート
をディスチャージまたは緩やかにチャージアップする第
２の駆動回路と、この第２の駆動回路により、前記Ｎ型
ＭＯＳトランジスタのゲートがチャージアップされると
きに、前記Ｎ型ＭＯＳトランジスタのゲート・ソース間
電圧の絶対値が、前記Ｎ型ＭＯＳトランジスタのしきい
値電圧の絶対値に到達したことを検出する第２の制御回
路と、この第２の制御回路により、前記Ｎ型ＭＯＳトラ
ンジスタのゲート・ソース間電圧の絶対値が、前記Ｎ型
ＭＯＳトランジスタのしきい値電圧に到達したことが検
出されるまでの間、前記第２の駆動回路と並列に、前記
Ｎ型ＭＯＳトランジスタのゲートを急峻にチャージアッ
プするチャージアップ回路とを有することを特徴とする
出力バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34540296A JP3570596B2 (ja) | 1996-12-25 | 1996-12-25 | 出力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34540296A JP3570596B2 (ja) | 1996-12-25 | 1996-12-25 | 出力バッファ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10190436A true JPH10190436A (ja) | 1998-07-21 |
| JP3570596B2 JP3570596B2 (ja) | 2004-09-29 |
Family
ID=18376357
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34540296A Expired - Lifetime JP3570596B2 (ja) | 1996-12-25 | 1996-12-25 | 出力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3570596B2 (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000183716A (ja) * | 1998-12-18 | 2000-06-30 | Kawasaki Steel Corp | 出力バッファ回路 |
| US6215340B1 (en) | 1998-02-18 | 2001-04-10 | Nec Corporation | Signal transition accelerating driver with simple circuit configuration and driver system using the same |
| KR100303770B1 (ko) * | 1998-12-24 | 2001-09-24 | 박종섭 | 저잡음 출력 버퍼 |
| KR100336455B1 (ko) * | 2000-03-29 | 2002-05-11 | 문규 | 이중층 파워라인 구조를 갖는 뮤추얼 인덕터를 이용한파워라인 동시 동작 노이즈 최소화장치 |
| CN100380426C (zh) * | 2003-05-16 | 2008-04-09 | 东芝松下显示技术有限公司 | 有源矩阵型显示装置 |
| JP2008205768A (ja) * | 2007-02-20 | 2008-09-04 | Fujitsu Ltd | バッファ回路及びその制御方法 |
| JP2009129495A (ja) * | 2007-11-22 | 2009-06-11 | Nippon Telegr & Teleph Corp <Ntt> | 断熱充電メモリ回路 |
| CN104467769A (zh) * | 2014-12-10 | 2015-03-25 | 芯原微电子(上海)有限公司 | 片上开关逐级控制电路及方法、片上信号管脚驱动电路 |
| JP2019057843A (ja) * | 2017-09-21 | 2019-04-11 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| CN114420178A (zh) * | 2022-01-26 | 2022-04-29 | 北京紫光青藤微系统有限公司 | 数据输出缓冲器和非挥发性存储器芯片 |
Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS635553A (ja) * | 1986-06-25 | 1988-01-11 | Fujitsu Ltd | バツフア回路 |
| JPH01261923A (ja) * | 1988-04-13 | 1989-10-18 | Seiko Epson Corp | 出力回路 |
| JPH06260923A (ja) * | 1993-03-09 | 1994-09-16 | Oki Micro Design Miyazaki:Kk | 半導体集積回路における出力バッファ回路 |
| JPH0865133A (ja) * | 1994-08-22 | 1996-03-08 | Fujitsu Ltd | Ｃｍｏｓ出力回路 |
| JPH0897700A (ja) * | 1994-09-29 | 1996-04-12 | Nec Corp | 出力バッファ回路 |
| JPH09148909A (ja) * | 1995-11-17 | 1997-06-06 | Hitachi Ltd | 半導体集積回路装置 |
| JPH09167957A (ja) * | 1995-12-15 | 1997-06-24 | Kawasaki Steel Corp | 出力バッファ回路 |
| JPH09275334A (ja) * | 1996-04-04 | 1997-10-21 | Asahi Kasei Micro Syst Kk | 半導体集積回路の出力回路 |
-
1996
- 1996-12-25 JP JP34540296A patent/JP3570596B2/ja not_active Expired - Lifetime
Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS635553A (ja) * | 1986-06-25 | 1988-01-11 | Fujitsu Ltd | バツフア回路 |
| JPH01261923A (ja) * | 1988-04-13 | 1989-10-18 | Seiko Epson Corp | 出力回路 |
| JPH06260923A (ja) * | 1993-03-09 | 1994-09-16 | Oki Micro Design Miyazaki:Kk | 半導体集積回路における出力バッファ回路 |
| JPH0865133A (ja) * | 1994-08-22 | 1996-03-08 | Fujitsu Ltd | Ｃｍｏｓ出力回路 |
| JPH0897700A (ja) * | 1994-09-29 | 1996-04-12 | Nec Corp | 出力バッファ回路 |
| JPH09148909A (ja) * | 1995-11-17 | 1997-06-06 | Hitachi Ltd | 半導体集積回路装置 |
| JPH09167957A (ja) * | 1995-12-15 | 1997-06-24 | Kawasaki Steel Corp | 出力バッファ回路 |
| JPH09275334A (ja) * | 1996-04-04 | 1997-10-21 | Asahi Kasei Micro Syst Kk | 半導体集積回路の出力回路 |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6215340B1 (en) | 1998-02-18 | 2001-04-10 | Nec Corporation | Signal transition accelerating driver with simple circuit configuration and driver system using the same |
| JP2000183716A (ja) * | 1998-12-18 | 2000-06-30 | Kawasaki Steel Corp | 出力バッファ回路 |
| KR100303770B1 (ko) * | 1998-12-24 | 2001-09-24 | 박종섭 | 저잡음 출력 버퍼 |
| KR100336455B1 (ko) * | 2000-03-29 | 2002-05-11 | 문규 | 이중층 파워라인 구조를 갖는 뮤추얼 인덕터를 이용한파워라인 동시 동작 노이즈 최소화장치 |
| CN100380426C (zh) * | 2003-05-16 | 2008-04-09 | 东芝松下显示技术有限公司 | 有源矩阵型显示装置 |
| JP2008205768A (ja) * | 2007-02-20 | 2008-09-04 | Fujitsu Ltd | バッファ回路及びその制御方法 |
| JP2009129495A (ja) * | 2007-11-22 | 2009-06-11 | Nippon Telegr & Teleph Corp <Ntt> | 断熱充電メモリ回路 |
| CN104467769A (zh) * | 2014-12-10 | 2015-03-25 | 芯原微电子(上海)有限公司 | 片上开关逐级控制电路及方法、片上信号管脚驱动电路 |
| CN104467769B (zh) * | 2014-12-10 | 2017-12-26 | 芯原微电子(上海)有限公司 | 片上开关逐级控制电路及方法、片上信号管脚驱动电路 |
| JP2019057843A (ja) * | 2017-09-21 | 2019-04-11 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| CN114420178A (zh) * | 2022-01-26 | 2022-04-29 | 北京紫光青藤微系统有限公司 | 数据输出缓冲器和非挥发性存储器芯片 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3570596B2 (ja) | 2004-09-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4779013A (en) | Slew-rate limited output driver having reduced switching noise | |
| US5391939A (en) | Output circuit of a semiconductor integrated circuit | |
| US20020149392A1 (en) | Level adjustment circuit and data output circuit thereof | |
| JP2567153B2 (ja) | Ｃｍｏｓ出力バッファ回路 | |
| US6366114B1 (en) | Output buffer with control circuitry | |
| US6696858B2 (en) | Level-shifting circuit | |
| US5471150A (en) | Buffer with high and low speed input buffers | |
| JPH10190436A (ja) | 出力バッファ回路 | |
| JP3024774B2 (ja) | 回路素子 | |
| US5488326A (en) | Data output circuit for semiconductor integrated circuit device which prevents current flow from the output to supply voltage | |
| JP2666347B2 (ja) | 出力回路 | |
| JP3838769B2 (ja) | 出力バッファ回路 | |
| JP3745144B2 (ja) | 出力バッファ回路 | |
| JP2647587B2 (ja) | 半導体回路 | |
| JPH0529914A (ja) | 出力バツフア回路 | |
| JP3271269B2 (ja) | 出力駆動回路 | |
| JPH0766711A (ja) | 出力回路 | |
| KR100358134B1 (ko) | 접지 바운싱 잡음을 줄이기 위한 출력 구동 회로 | |
| JP3022812B2 (ja) | 出力バッファ回路 | |
| JP2001007695A (ja) | 出力バッファ回路 | |
| JPH0353715A (ja) | 出力バッファ回路 | |
| JP3263145B2 (ja) | 半導体集積回路における出力バッファ回路 | |
| JP2765330B2 (ja) | 出力回路 | |
| JP3665560B2 (ja) | 半導体集積回路 | |
| JPH10290154A (ja) | 出力回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040513 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040601 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040617 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080702 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090702 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090702 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100702 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110702 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110702 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120702 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120702 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130702 Year of fee payment: 9 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |