JPH09275334A - 半導体集積回路の出力回路 - Google Patents

Abstract

(57)【要約】 【課題】 半導体集積回路の出力回路に関し、高速動作
の際の他の回路の誤動作防止を図ること。 【解決手段】 ＶＣＣとＧＮＤの間に接続されたドライ
バ６，８は、入力信号ＩＮ１，ＩＮ２が入力されＶＣＣ
とＧＮＤの間に接続された出力トランジスタＰＤ，ＮＤ
にＩＮ１，ＩＮ２に応じた信号Ｇ１，Ｇ２を供給するＰ
０２，Ｎ１２と、互いに並列に接続されると共にＰＤ，
ＮＤと逆の導電型とされており、ＰＤ，ＮＤとＰ０２，
Ｎ１２に接続されたＰ０１，Ｎ１１およびＰ００，Ｎ１
０と、Ｇ１，Ｇ２を所定時間遅延させてＰ０１，Ｎ１１
のゲートに供給して遅延制御する遅延回路５，７とを有
してなり、Ｐ００，Ｎ１０のゲートはオン状態となるよ
うにＶＣＣまたはＧＮＤに接続されており、ＩＮ１，Ｉ
Ｎ２に応じてＰＤ，ＮＤをオン動作させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体集積回路の出
力回路に関する。

【０００２】

【従来の技術】従来、ＭＯＳ集積回路に使用される出力
回路は、たとえば図５に示すように、ＶＣＣ電源ノード
とＧＮＤ電源ノードとの間に、出力用のＰ型ＭＯＳトラ
ンジスタＰＤおよびＮ型ＭＯＳトランジスタＮＤが直列
に接続されてなり、この２個のＭＯＳトランジスタの各
ゲートに対してＣＭＯＳインバータＩＮＶＡ，ＩＮＶＢ
より信号Ｇ１，Ｇ２が与えられ、ＭＯＳトランジスタＰ
ＤとＮＤの共通接続点が外部出力ノードＯに接続されて
いる。

【０００３】いま、信号Ｇ１，Ｇ２がローレベル“０”
の時にはＭＯＳトランジスタＮＤおよびＰＤが対応して
オフおよびオンになり、ハイレベル“１”出力状態にな
る。これに対して、信号Ｇ１，Ｇ２がハイレベル“１”
の時にはＭＯＳトランジスタＮＤおよびＰＤが対応して
オンおよびオフになり、ローレベル“０”出力状態にな
る。また、信号Ｇ１およびＧ２がローレベル“０”およ
びハイレベル“１”で対応して入力された場合は、ＭＯ
ＳトランジスタＮＤおよびＰＤは共にオフとなり出力ノ
ードＯは電気的浮遊状態になり、高インピーダンス状態
になる。

【０００４】ところで、図６（Ａ）に示すように上記図
５の出力回路の出力ノードＯがローレベル“０”出力状
態になるときの信号Ｇ１の立ち上がりが急峻であると、
出力ＭＯＳトランジスタＮＤが急激にオンになり、出力
ノードＯに接続されている負荷容量に蓄積されていた電
荷がＧＮＤ電源ノードに向かって急激に放電される。こ
の時、ＧＮＤ電源ノードの配線やボンディングワイヤ等
に存在するインダクタンス成分をＬ、上記配線等の電流
変化をｄｉ、時間変化をｄｔで表すと、ΔＶ＝Ｌ（ｄｉ
／ｄｔ）で示される電源ノイズが例えば図６（Ｂ）に示
したようにＧＮＤ電源ノードにパルス状に発生する。こ
のことは、ハイレベル“１”を出力する場合のＭＯＳト
ランジスタＰＤのオン動作時についても言え、図５の場
合は出力ノードＯに接続されている負荷容量にＭＯＳト
ランジスタＰＤから充電電流が急激に流れるため前述の
場合と同様パルス状の電源ノイズがＶＣＣ電源ノードに
発生する。

【０００５】上記に示したように出力回路のローレベル
“０”出力時、あるいはハイレベル“１”出力時、つま
り出力レベル反転時にパルス状に変化するノイズが電源
ノードに発生すると、この出力回路と同一半導体基板に
形成された他の回路、例えば図７に示すような２段のＣ
ＭＯＳインバータＩＮＶＣおよびＩＮＶＤからなる入力
バッファＢＵＦが誤動作する場合もある。たとえば、こ
の入力バッファＢＵＦの入力ノードＩＮが比較的低いハ
イレベル“１”の時に前述したようなＧＮＤ電源ノード
の電位がパルス状に高くなるようなノイズが発生する
と、この入力ノードＩＮとＧＮＤ電源ノードとの電位差
が小さくなり、初段のインバータＩＮＶＣは入力ノード
ＩＮがローレベルであると検知してしまいＩＮＶＣの出
力はハイレベル“１”になり、次段のインバータＩＮＶ
Ｄの出力がローレベル“０”となるようなことが起こり
半導体集積回路が誤動作してしまう。

【０００６】上記のような出力回路の出力レベル反転時
に発生するノイズは、集積度が増し多ピン化が進むにつ
れ、一度に多数の出力回路が動作して出力電流の変化が
大きくなるのに伴って益々大きくなるので、以下のよう
な技術により解決して出力ノイズに対する安定化や信頼
性確保が試みられている。

【０００７】（１）出力トランジスタを複数個設けて遅
延回路によりこれらを時間差駆動するか、もしくは複数
個設けたトランジスタの駆動能力に差をつけて時間差駆
動することにより電源ラインに流れる電流を時間的に分
散しノイズを抑える技術。

【０００８】（２）出力トランジスタをオンさせるドラ
イバに時定数機能を付加し、最初は緩やかに出力トラン
ジスタをオンさせて出力電流変化を緩やかにし、ノイズ
の大きさを抑える技術。

【０００９】（３）特公平６−６６６７４号公報（発明
の名称「半導体集積回路の出力回路」）に示された実施
例のように、出力トランジスタをオンさせるドライバを
複数設け、第一のドライバに供給する内部電源電位を出
力回路への外部電源電位よりも低い電位とすることで出
力トランジスタオン時の第一のドライバのゲート電位を
出力電流が大きすぎない内部電源電位と同一レベルまで
は急峻に立ち上げ、その後は、遅延回路を介して接続さ
れた第二のドライバによりコンダクタンスが十分高くな
る外部電源電位までゆっくりと立ち上げる技術。

【００１０】つまりドライバを複数設け、各ドライバに
対し内部電源と外部電源の二つを用い、さらに時間差駆
動することで出力トランジスタスイッチング動作時のド
ライバゲート電位を出力電流が大きすぎないレベルまで
は急峻に変化させ、その後はゆっくりと変化させること
で出力電流変化を緩やかにし、ノイズの大きさを抑える
技術。

【００１１】上記従来技術（１）および（２）は、出力
トランジスタをオン動作させる時の初期の電源ラインの
電流変化を緩やかにして上記ΔＶを減少させることを目
的として出力トランジスタを時間差駆動し、または出力
トランジスタのゲート電位を最初はゆっくり変化させる
ことでノイズを抑えようとする技術である。

【００１２】

【発明が解決しようとする課題】しかし、（１）のよう
に複数個の出力トランジスタを時間差駆動した場合、回
路が複雑化すると共に、各出力トランジスタ間に存在す
る時間差が高速化のネックとなる。また（２）の従来技
術は、図８（Ａ）のイメージ例にあるように最初から出
力トランジスタの駆動能力を抑えてしまうため、たとえ
ば出力トランジスタのオン動作開始時間に図６（Ａ）の
場合と比べてＴｄで示されるだけ遅延を生じ、また同図
に示すように出力レベル変化率αも少なくなる。このた
め高速化追求時にこの技術を適応するのは困難である。
次に（３）の従来技術では内部電源回路と出力トランジ
スタを制御するドライバーを２つ設けたことにより回路
が複雑化し、且つ増大してしまって消費電流の増大と面
積コストの増大につながっている。

【００１３】また、（１），（２），（３）の各従来技
術は、共に遅延制御回路で設定する遅延時間に比例して
出力トランジスタの動作に要する時間が増大する関係に
あるため、温度特性及び素子特性がＭＯＳトランジスタ
の駆動能力が下がる方向に変化した場合、遅延制御回路
の遅延時間の延びとともに動作速度が低下し高速化をめ
ざす場合に問題となっていた。

【００１４】そこで、本発明は、半導体集積回路装置の
出力回路において高速化・駆動能力アップの高機能化を
実現しようとした場合、上記に示したように出力回路の
出力変化時に発生するノイズに起因して同一半導体集積
回路内の他の回路で誤動作が生じるという問題点を解決
するためになされたものであって、高速化を追求しつつ
上記出力回路の出力変化時に発生するノイズを低減で
き、比較的小さな回路規模、レイアウト規模で同一半導
体集積回路内の回路の誤動作を防止し得る半導体集積回
路の出力回路を提供することを目的とする。

【００１５】

【課題を解決するための手段】上記目的を達成するため
に、本発明の回路は、第１の電源ノードと第２の電源ノ
ードの間に接続された出力用ＭＯＳトランジスタと、前
記第１の電源ノードと前記第２の電源ノードの間に接続
されており、入力信号に応じて前記出力用ＭＯＳトラン
ジスタをオン動作させる第１の手段と前記入力信号に応
じて前記出力用ＭＯＳトランジスタをオフ動作させる第
２の手段とを具備した半導体集積回路の出力回路であっ
て、前記第１の手段は、前記入力信号が入力され前記出
力用ＭＯＳトランジスタに前記入力信号に応じた信号を
供給する第１のＭＯＳトランジスタと、互いに並列に接
続されると共に前記出力用ＭＯＳトランジスタと逆の導
電型とされており、前記出力用ＭＯＳトランジスタと前
記第１のＭＯＳトランジスタに接続された第２および第
３のＭＯＳトランジスタと、前記入力信号に応じた信号
を前記所定時間遅延させて前記第２のＭＯＳトランジス
タのゲートに供給して前記第２のＭＯＳトランジスタを
遅延制御する遅延回路とを有してなり、前記第３のＭＯ
Ｓトランジスタのゲートはオン状態となるように前記第
１の電源ノードまたは前記第２の電源ノードに接続され
ている構成とした。

【００１６】

【発明の実施の形態】次に、本発明の実施の形態を詳細
に説明する。

【００１７】（第１の実施の形態）図１は本発明を適用
した半導体集積回路の出力回路の第１の実施の形態を示
す回路図である。

【００１８】図１において、一方のＶＣＣ電源ノードと
他方のＧＮＤ電源ノードの間には、スイッチング駆動回
路１と出力回路２とが共通に接続されている。出力回路
２は、ＶＣＣ電源ノードとＧＮＤ電源ノードとの間にＰ
チャネルＭＯＳ型出力トランジスタＰＤとＮチャネルＭ
ＯＳ型出力トランジスタＮＤとを直列に接続されてお
り、両トランジスタの共通接続点が外部出力ノードＯに
接続される構成とされている。ＰチャネルＭＯＳ型出力
トランジスタＰＤとＮチャネルＭＯＳ型出力トランジス
タＮＤは、高速出力、高駆動能力のために配置された比
較的大きなゲートサイズをもち、これらよりも小さいト
ランジスタにより駆動される。

【００１９】両出力トランジスタのゲートには、別々の
ゲート信号Ｇ１，Ｇ２がスイッチング駆動回路１から印
加される。ゲート信号Ｇ１は、同一基板上に配置された
同一半導体集積回路内の他の回路からの入力信号ＩＮ１
に基づいて、駆動回路３により生成される。ゲート信号
Ｇ２は、同一基板上に配置された同一半導体集積回路内
の他の回路からの入力信号ＩＮ２に基づいて、駆動回路
４により生成される。

【００２０】ここで、駆動回路３の構成について説明す
る。駆動回路３は、相補型のＣＭＯＳドライバ部ＤＲＶ
１と遅延回路５とで構成される。ＣＭＯＳドライバ部Ｄ
ＲＶ１は、ＧＮＤ電源ノードとＶＣＣ電源ノードとの間
に、ＮチャネルＭＯＳ型出力トランジスタＮＤをオフさ
せるように制御するＮチャネルＭＯＳ型トランジスタＮ
００と、オンさせるように制御するドライバ６とを直列
に接続されてなる。ＣＭＯＳドライバ部ＤＲＶ１は、Ｎ
チャネルＭＯＳ型出力トランジスタＮＤをスイッチング
駆動する。

【００２１】ドライバ６は、ＶＣＣ電源ノードとＮチャ
ネルＭＯＳ型トランジスタＮ００との間に、Ｐチャネル
ＭＯＳ型トランジスタＰ０２とＰチャネルＭＯＳ型トラ
ンジスタＰ００とを直列に接続されており、Ｐチャネル
ＭＯＳ型トランジスタＰ００とソース、ドレインを共通
接続された出力回路駆動用のＰチャネルＭＯＳ型トラン
ジスタＰ０１を有している。

【００２２】ＰチャネルＭＯＳ型トランジスタＰ０２の
ゲートとＮチャネルＭＯＳ型トランジスタＮ００のゲー
トに入力信号ＩＮ１が印加される。ＰチャネルＭＯＳ型
トランジスタＰ００のゲートはＧＮＤ電源ノードに接続
されている。ドライバ６は、入力信号ＩＮ１に応じてＮ
チャネルＭＯＳ型出力トランジスタＮＤをオンさせるよ
うに制御する。

【００２３】また、ＰチャネルＭＯＳ型トランジスタＰ
０１のゲートは遅延回路５の出力端に接続されている。
遅延回路５の入力端は、ドライバ６とＮチャネルＭＯＳ
型トランジスタＮ００との共通接続点とＮチャネルＭＯ
Ｓ型出力トランジスタＮＤのゲートに接続されている。
ここでは、遅延回路５はファンアウトを小さく設定され
たＣＭＯＳインバータＩＮＶ１とＩＮＶ２との直列回路
で構成され、ＮチャネルＭＯＳ型出力トランジスタＮＤ
のゲートに付与されるゲート信号Ｇ１を所定時間遅延さ
せてドライバ６にフィードバックする。遅延時間は、入
力信号ＩＮ１に応じてＮチャネルＭＯＳ型出力トランジ
スタＮＤがオン動作を開始してから定常状態となる前
に、ＰチャネルＭＯＳ型トランジスタＰ０１がオフする
ように設定されているものとする。

【００２４】次に、駆動回路４の構成について説明す
る。駆動回路４は、相補型のＣＭＯＳドライバ部ＤＲＶ
２と遅延回路７とで構成される。ＣＭＯＳドライバ部Ｄ
ＲＶ２は、ＶＣＣ電源ノードとＧＮＤ電源ノードとの間
に、ＰチャネルＭＯＳ型出力トランジスタＰＤをオフさ
せるように制御するＰチャネルＭＯＳ型トランジスタＰ
１０と、オンさせるように制御するドライバ８とを直列
に接続されてなる。ＣＭＯＳドライバ部ＤＲＶ２は、Ｐ
チャネルＭＯＳ型出力トランジスタＰＤをスイッチング
駆動する。

【００２５】ドライバ８は、ＰチャネルＭＯＳ型トラン
ジスタＰ１０とＧＮＤ電源ノードとの間に、Ｎチャネル
ＭＯＳ型トランジスタＮ１０とＮチャネルＭＯＳ型トラ
ンジスタＮ１２とを直列に接続されており、Ｎチャネル
ＭＯＳ型トランジスタＮ１０とソース、ドレインを共通
接続された出力回路駆動用のＮチャネルＭＯＳ型トラン
ジスタＮ１１を有している。

【００２６】ＰチャネルＭＯＳ型トランジスタＰ１０の
ゲートとＮチャネルＭＯＳ型トランジスタＮ１２のゲー
トに入力信号ＩＮ２が印加される。ＮチャネルＭＯＳ型
トランジスタＮ１０のゲートはＶＣＣ電源ノードに接続
されている。ドライバ８は、入力信号ＩＮ２に応じてＰ
チャネルＭＯＳ型出力トランジスタＰＤをオンさせるよ
うに制御する。

【００２７】また、ＮチャネルＭＯＳ型トランジスタＮ
１１のゲートは遅延回路７の出力端に接続されている。
遅延回路７の入力端は、ドライバ８とＰチャネルＭＯＳ
型トランジスタＰ１０との共通接続点とＰチャネルＭＯ
Ｓ型出力トランジスタＰＤのゲートに接続されている。
ここでは、遅延回路７はファンアウトを小さく設定され
たＣＭＯＳインバータＩＮＶ３とＩＮＶ４との直列回路
で構成され、ＰチャネルＭＯＳ型出力トランジスタＰＤ
のゲートに付与されるゲート信号Ｇ２を所定時間遅延さ
せてドライバ８にフィードバックする。遅延時間は、入
力信号ＩＮ２に応じてＰチャネルＭＯＳ型出力トランジ
スタＰＤがオン動作を開始してから定常状態となる前
に、ＮチャネルＭＯＳ型トランジスタＮ１１がオフする
ように設定されているものとする。

【００２８】上記のとおり構成された本実施の形態の半
導体集積回路の出力回路の出力トランジスタのスイッチ
ング動作制御について、駆動回路３を例にとり説明す
る。

【００２９】駆動回路３では、出力回路２のＮチャネル
ＭＯＳ型出力トランジスタＮＤを駆動制御するＣＭＯＳ
ドライバ部ＤＲＶ１は、ＰチャネルＭＯＳ型トランジス
タＰ０１が入力信号ＩＮ１の論理レベルに応じて遅延回
路５を通じてオン又はオフされ、入力信号のＩＮ１のレ
ベルにより異なる論理閾値を取り得る。たとえば、Ｎチ
ャネルＭＯＳ型出力トランジスタＮＤをオンさせようと
して入力信号ＩＮ１がハイレベル“１”からローレベル
“０”に変化する場合について説明すると、入力信号Ｉ
Ｎ１の変化前の“１”に対してＰチャネルＭＯＳ型トラ
ンジスタＰ０１はオンとされている。このため、入力信
号ＩＮ１が“０”でＰチャネルＭＯＳ型トランジスタＰ
０１がオフ状態のときに比べ、ＣＭＯＳドライバ部ＤＲ
Ｖ１の論理閾値Ｖ_LTは高いレベルに設定されている。

【００３０】逆に、入力信号ＩＮ１がローレベル“０”
レベルから“１”レベルに変化する場合は、変化前の入
力信号ＩＮ１がローレベル“０”のときＰチャネルＭＯ
Ｓ型トランジスタＰ０１はオフ状態にあり、入力信号Ｉ
Ｎ１がハイレベル“１”でＰチャネルＭＯＳ型トランジ
スタＰ０１がオン状態にあるときに比べＣＭＯＳドライ
バ部ＤＲＶ１の論理閾値Ｖ_LTは低いレベルに設定されて
いる。つまり入力信号ＩＮ１の変化前の定常状態のレベ
ルに応じて、ＰチャネルＭＯＳ型トランジスタＰ０１の
オン、オフを反転させ、入力信号ＩＮ１が変化した後も
論理閾値レベルを変化後の定常状態における入力信号Ｉ
Ｎ１のレベルに近い方に偏らせるように制御することが
できる。よって、入力信号ＩＮ１が再度反転するサイク
ルに入った場合でも、ＣＭＯＳドライバ部ＤＲＶ１の次
のスイッチング駆動動作開始時の遅延を抑えて高速動作
がなされる。

【００３１】すなわち、ＮチャネルＭＯＳ型出力トラン
ジスタＮＤを駆動制御するＣＭＯＳドライバ部ＤＲＶ１
は、変化前の定常状態での論理閾値が論理レベル“０”
〜“１”内の入力信号ＩＮ１の変化前のレベル側に偏っ
ているためにスイッチング動作開始時点が早くなり、Ｃ
ＭＯＳドライバ部ＤＲＶ１自体の遅延を最小に抑えるこ
とができる。

【００３２】ここで、駆動回路３のＮチャネルＭＯＳ型
出力トランジスタＮＤをオフ状態からオン状態とするス
イッチング動作制御の場合を例にとり図２を参照してさ
らに詳細に説明する。

【００３３】時刻ＴＡにおいて入力信号ＩＮ１をハイレ
ベル“１”からローレベル“０”に変化させると、入力
信号ＩＮ１の変化前のハイレベル“１”に対して、Ｐチ
ャネルＭＯＳ型トランジスタＰ００および出力回路２を
駆動するＰチャネルＭＯＳ型トランジスタＰ０１がオン
であるため、ＣＭＯＳドライバ部ＤＲＶ１は大きなコン
ダクタンスをもって駆動し駆動能力に大きな制限を与え
ず、図２（Ａ）の時刻ＴＡからＴＢまでの期間Ｔａ１で
は急峻な時間変化で出力回路２のＮチャネルＭＯＳ型ト
ランジスタのゲート電位Ｇ１を上げられるようになって
おり、十分高速でＮチャネルＭＯＳ型トランジスタのオ
ン動作が開始される。これにより、外部出力ノードＯか
らＧＮＤ電源ノードに電流が流れ始める。

【００３４】この時、ＧＮＤ電源側の配線やボンディン
グワイヤ等に存在するインダクタ成分をＬ、上記配線等
の電流変化をｄｉ、時間変化をｄｔで表すと、ΔＶ＝Ｌ
（ｄｉ／ｄｔ）で示されるノイズがＧＮＤ電源ノードに
発生する。しかしながら、高速でオン動作し始めたごく
初期の状態ではｄｉが小さいため、ΔＶのピークから考
えてノイズを考える上で大きな問題とはならない。しか
しながら通常ｄｉは、ＮチャネルＭＯＳ型出力トランジ
スタＮＤのゲート電位がその論理閾値電圧に近づくにつ
れ急峻に増大しΔＶの影響が大きくなる。

【００３５】ところで、入力信号ＩＮ１のハイレベル
“１”からローレベル“０”への変化に伴いＮチャネル
ＭＯＳ型出力トランジスタＮＤのゲート電位（Ｇ１）は
ローレベル“０”からハイレベル“１”へと変化し始め
るが、大きなサイズのＮチャネルＭＯＳ型出力トランジ
スタＮＤをそれに比して小さなトランジスタで駆動する
ため、ゲート電位（Ｇ１）の変化に遅延を生じる。

【００３６】本実施の形態の遅延回路５の入力電位はＧ
１と等しく、その遅延時間はＮチャネルＭＯＳ型出力ト
ランジスタＮＤがオン動作を開始してΔＶが急峻に増大
する辺りでＰチャネルＭＯＳ型トランジスタＰ０１がオ
フするような値、すなわちゲート電位（Ｇ１）の遅延時
間より短い値に設定している。遅延回路５によりゲート
電位（Ｇ１）をフィードバックすることにより、ゲート
電位Ｇ１が“０”レベルから“１”レベルへと反転し終
わる前にＰチャネルＭＯＳ型トランジスタＰ０１をオフ
させることができ、ＮチャネルＭＯＳ型出力トランジス
タＮＤを駆動するＣＭＯＳドライバ部ＤＲＶ１のコンダ
クタンスは遅延回路５で設定された時間後に小さくなり
駆動能力が低下する。この時点ＴＢからゲート電位（Ｇ
１）が緩やかに上昇してＮチャネルＭＯＳ型出力トラン
ジスタＮＤのオン動作がゆっくりと続けられ、従来は電
流変化ｄｉ／ｄｔが急峻であった動作を抑えて電源ノイ
ズΔＶを抑制することができる。

【００３７】すなわち、ＮチャネルＭＯＳ型出力トラン
ジスタＮＤの高速性を追求する際にできるだけ大きな駆
動能力で出力トランジスタのオン動作を早く行わなけれ
ばならない要求と、高駆動能力出力トランジスタを使用
した場合に出力電流変化を小さくして電源ノイズを低減
しようとする２つの要求を、面積をとらない簡単な回路
で同時に改善することができる。

【００３８】本実施の形態の回路では、ＣＭＯＳドライ
バ部の駆動能力が下がる方向に変化した場合、図２
（Ａ）の例で示した時間Ｔａ１が長くなり、事前に設定
した時間ＴＢが後に遅れることが考えられる。この場合
急峻な初期のオン動作時間Ｔａ１が増える。つまり、遅
延時間５の遅延時間の延びそのものは出力回路２全体の
遅延を増大させる方向ではなく、逆に高速化を制限しな
い方向（すなわち、ＣＭＯＳドライバ部ＤＲＶ１のコン
ダクタンスを制限しない方向）に働く。このため、遅延
回路５の挿入は、従来技術に比べ回路の高速化を制限す
るという問題が少なくなり、従来技術の問題で示した温
度特性及びデバイス特性劣化時の遅延回路挿入による出
力回路遅延を減らす事が可能になる。

【００３９】また、時間Ｔａ１の延びは初期電流を増大
する方向に向かわせるが、半導体集積回路内の他のＭＯ
Ｓ特性も同様に劣化しているので電源ラインに流れる電
流は全体に減っており、この場合、出力ノイズに対する
影響もあまり問題とはならない。

【００４０】ＮチャネルＭＯＳ型出力トランジスタＮＤ
を駆動回路３で駆動制御したのと同様に、駆動回路４の
構成により出力回路２のＰチャネルＭＯＳ型出力トラン
ジスタＰＤを駆動制御することで、外部出力ノードＯの
電位を入力信号ＩＮ１，ＩＮ２に応じて変化させること
ができる。

【００４１】以上説明したように本実施の形態によれ
ば、ＭＯＳトランジスタ１０個とインバータ４個のみか
らなる比較的小さな回路規模、レイアウト規模の半導体
集積回路の出力回路を構成することができ、同一半導体
集積回路内の他の回路が誤動作することなく、高速動作
可能で、遅延回路（インバータ）を追加したことによる
温度特性・デバイス特性変化時の出力の遅延を低減する
こともできる。

【００４２】（第２の実施の形態）図３は本発明の第２
の実施の形態を示す回路図である。同図中、図１と同一
構成部分には同一符号を付し、その説明を省略する。

【００４３】図３において、スイッチング駆動回路１ａ
は駆動回路３ａと４ａからなっており、駆動回路３ａは
ＣＭＯＳドライバ部ＤＲＶ１ａを、駆動回路４ａはＣＭ
ＯＳドライバ部ＤＲＶ２ａを含んでいる。ＣＭＯＳドラ
イバ部ＤＲＶ１ａはドライバ６ａを、ＣＭＯＳドライバ
部ＤＲＶ２ａはドライバ８ａを含んでいる。ドライバ６
ａは、並列接続されたＰチャネルＭＯＳ型トランジスタ
Ｐ００とＰ０１を、入力信号ＩＮ１で制御されるＮチャ
ネルＭＯＳ型トランジスタＮ０２のドレイン側ではなく
ＶＣＣ電源ノード側に接続した構成とされている。ドラ
イバ６ａは、入力信号ＩＮ１が定常状態から反転し始め
てから所定時間は大きなコンダクタンスでＮチャネルＭ
ＯＳ型出力トランジスタＮＤを駆動し、その後は小さな
コンダクタンスで駆動する点において第１の実施の形態
のものと同様の機能を有する。

【００４４】一方、ドライバ８ａは、並列接続されたＮ
チャネルＭＯＳ型トランジスタＮ１０とＮ１１を、入力
信号ＩＮ２で制御されるＰチャネルＭＯＳ型トランジス
タＰ１０のドレイン側ではなくＧＮＤ電源ノード側に接
続した構成とされている。ドライバ８ａは、入力信号Ｉ
Ｎ２が定常状態から反転し始めてから所定時間は大きな
コンダクタンスでＰチャネルＭＯＳ型出力トランジスタ
ＰＤを駆動し、その後は小さなコンダクタンスで駆動す
る点において第１の実施の形態のものと同様の機能を有
する。

【００４５】したがって本実施の形態によれば、第１の
実施の形態の回路と同一デバイス数の簡単な回路で、第
１の実施の形態と同様の効果を得ることができる。

【００４６】（第３の実施の形態）図４は本発明の第３
の実施の形態を示す回路図である。同図中、図１と同一
構成部分には同一符号を付し、その説明を省略する。

【００４７】図４に示す半導体回路の出力回路は、駆動
回路３及び駆動回路３と同一構成の駆動回路３ｂにより
出力回路２ａを駆動制御する構成とされている。出力回
路２ａは、２個分割してＶＣＣ電源ノードとＧＮＤ電源
ノードとの間に直列接続して設けたＮチャネルＭＯＳ型
トランジスタＮＤ１及びＮＤ２と、インバータＩＮＳ０
１，……ＩＮＳ０６と抵抗Ｒを含みその出力段がバイポ
ーラトランジスタＱとＮチャネルＭＯＳ型トランジスタ
ＮＡとＮチャネルＭＯＳ型トランジスタＮＢを複合して
構成された周知の構成の出力部２０とで構成されてい
る。

【００４８】出力回路２ａの初段のＮチャネルＭＯＳ型
トランジスタＮＤ１及びＮＤ２は、入力信号ＩＮ１及び
ＩＮ２に応じて駆動回路３及び駆動回路３ｂにより駆動
され、出力部２０を駆動制御する。したがって本実施の
形態によれば、本発明回路を周知の出力回路と複合させ
ることで、第１の実施の形態と同様の効果を得ることが
できる。

【００４９】

【発明の効果】以上説明したように本発明によれば、オ
ン動作時の出力用ＭＯＳトランジスタのゲート電位を始
めは高速に変化させその後は低速で変化させることで出
力用ＭＯＳトランジスタの高速動作時の電源ノードにお
けるノイズを低減できるので、比較的小さな回路規模、
レイアウト規模で同一半導体集積回路内の他の回路が誤
動作することなく高速動作可能で、遅延回路を追加した
ことによる温度特性・デバイス特性変化時の出力の遅延
を低減することもできる半導体集積回路の出力回路を提
供することができる。

【図面の簡単な説明】

【図１】本発明を適用した半導体集積回路の出力回路の
第１の実施の形態を示す回路図である。

【図２】第１の実施の形態の駆動回路３によるＮチャネ
ルＭＯＳトランジスタＮＤのスイッチング動作制御を示
すを示す波形図である。

【図３】本発明を適用した半導体集積回路の出力回路の
第２の実施の形態を示す回路図である。

【図４】本発明を適用した半導体集積回路の出力回路の
第３の実施の形態を示す回路図である。

【図５】従来の半導体集積回路の出力回路の一例を示す
回路図である。

【図６】従来の半導体集積回路の出力回路の一例の動作
を示す波形図である。

【図７】従来の半導体集積回路内の入力バッファを示す
回路図である。

【図８】従来の半導体集積回路の出力回路の他の例の動
作を示す波形図である。

【符号の説明】

１，１ａ スイッチング駆動回路 ２，２ａ 出力回路 ３，３ａ，３ｂ，４，４ａ，４ｂ 駆動回路 ５，５ａ，５ｂ，７ 遅延回路 ６，６ａ，６ｂ，８，８ａ ドライバ ２０ 出力部 ＤＲＶ１，ＤＲＶ１ａ，ＤＲＶ１ｂ，ＤＲＶ２，ＤＲＶ
２ａ ＣＭＯＳドライバ部 Ｏ 外部出力ノード

Claims (1)

【特許請求の範囲】
1. 【請求項１】 第１の電源ノードと第２の電源ノードの
   間に接続された出力用ＭＯＳトランジスタと、前記第１
   の電源ノードと前記第２の電源ノードの間に接続されて
   おり、入力信号に応じて前記出力用ＭＯＳトランジスタ
   をオン動作させる第１の手段と前記入力信号に応じて前
   記出力用ＭＯＳトランジスタをオフ動作させる第２の手
   段とを具備した半導体集積回路の出力回路であって、 前記第１の手段は、前記入力信号が入力され前記出力用
   ＭＯＳトランジスタに前記入力信号に応じた信号を供給
   する第１のＭＯＳトランジスタと、互いに並列に接続さ
   れると共に前記出力用ＭＯＳトランジスタと逆の導電型
   とされており、前記出力用ＭＯＳトランジスタと前記第
   １のＭＯＳトランジスタに接続された第２および第３の
   ＭＯＳトランジスタと、前記入力信号に応じた信号を前
   記所定時間遅延させて前記第２のＭＯＳトランジスタの
   ゲートに供給して前記第２のＭＯＳトランジスタを遅延
   制御する遅延回路とを有してなり、前記第３のＭＯＳト
   ランジスタのゲートはオン状態となるように前記第１の
   電源ノードまたは前記第２の電源ノードに接続されてい
   ることを特徴とする半導体集積回路の出力回路。