JPH10190447A - 電荷共有を減少させる回路 - Google Patents

Abstract

(57)【要約】 【課題】電子回路において電荷共有を減少させる方法お
よび回路を提供する。 【解決手段】Ｎ²個のコントロールデバイス２０４〜２
２０は、Ｎ行Ｎ列を形成する。Ｎ列は第１のノードＡと
第２のノードＧＮＤの間に並列に接続される。電流は、
Ｎ個のコントロールライン（入力１〜入力３）の論理状
態に応答して、Ｎ列のコントロールデバイスを介して第
１のノードから第２のノードへ選択的に流れる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、広くは電子回路に
係わり、特に電子回路内で電荷共有を減少させる回路に
関する。

【０００２】

【従来の技術】電子回路において、電荷共有は、回路の
１つまたはそれ以上のノードでの静電容量から起こり得
る。動的電子回路において、電荷共有があると、回路の
動作目標に反して、完全または部分的に放電した事前充
電ノードとなる可能性がある。したがって、電荷共有を
考慮することは、動的電気回路を設計および実施する上
で、不確実性、複雑さ、時間、手間およびコストを増大
させることになる。

【０００３】したがって、電子回路において電荷共有を
減少させる方法および回路の必要性があった。

【０００４】

【発明が解決しようとする課題】本発明の目的は、電子
回路において電荷共有を減少させる回路を提供すること
である。

【０００５】

【課題を解決するための手段】Ｎ²個のコントロールデ
バイスは、Ｎ行Ｎ列を形成する。Ｎは２以上の整数であ
る。各行はＮ個のコントロールデバイスを含み、各列は
Ｎ個のコントロールデバイスを含んでいる。列は第１お
よび第２のノードの間に並列に接続されている。電流
は、それぞれのＮ個のコントロールラインの論理状態に
応答して、各行のＮ個のコントロールデバイスを選択的
に流れる。電流は、それぞれのＮ個のコントロールライ
ンの論理状態に応答して、各列のＮ個のコントロールデ
バイスを選択的に流れる。電流は、それぞれ所定の論理
状態を有するＮ個のコントロールラインのそれぞれに応
答して、Ｎ²個のコントロールデバイスを介して第１の
ノードから第２のノードへ流れる。

【０００６】電荷共有を電子回路内で減少できることは
技術上の利点である。

【０００７】

【発明の実施の形態】図１から６を参照して実施形態お
よび利点を説明する。

【０００８】図１は、公知例による第１の動的ＡＮＤゲ
ートの電気回路の概略図であり、全体を１００として示
してある。供給電圧ノードＶｄｄの電圧は、基準電圧ノ
ードＧＮＤに対して約２．５ボルトである。トランジス
タ１０２は、ｐチャネル電界効果型トランジスタ（「Ｆ
ＥＴ」）であり、各トランジスタ１０４、１０６および
１０８は、ｎチャネルＦＥＴである。各トランジスタ１
０２、１０４、１０６および１０８のチャネル長はＬで
あり、チャネル幅ＷはＬとほぼ等しい。

【０００９】Ｖｄｄはトランジスタ１０２のソースに接
続されている。トランジスタ１０２のゲートは事前充電
（プリチャージ）クロックノードに接続されている。ト
ランジスタ１０２のドレインはノードＡに接続されてい
る。

【００１０】ノードＡはトランジスタ１０４のドレイン
に接続されている。トランジスタ１０４のゲートは入力
１コントロールラインに接続されている。トランジスタ
１０４のソースはノードＢに接続されている。

【００１１】ノードＢはトランジスタ１０６のドレイン
に接続されている。トランジスタ１０６のゲートは入力
２コントロールラインに接続されている。トランジスタ
１０６のソースはノードＣに接続されている。

【００１２】ノードＣはトランジスタ１０８のドレイン
に接続されている。トランジスタ１０８のゲートは入力
３コントロールラインに接続されている。トランジスタ
１０８のソースはＧＮＤに接続されている。

【００１３】ノードＡは、インバータ１１０を介して出
力ノードに連結されている。

【００１４】回路１００の動作において、事前充電クロ
ックフェーズ中は、入力１、２および３のうち少なくと
も１つが論理０状態であり、事前充電クロックが論理０
状態（ＧＮＤの電圧とほぼ等しい）である。これにより
（１）トランジスタ１０２が実質的にオンにされ、
（２）ノードＡは論理１状態まで事前充電（Ｖｄｄの電
圧とほぼ等しい）され、そして（３）出力が論理０状態
となる。

【００１５】回路１００の評価クロックフェーズ中、事
前充電クロックは論理１状態であり、トランジスタ１０
２は実質的にオフにされる。評価クロックフェーズ中の
回路１００の動作目標によれば、入力１、２および３の
それぞれが論理１状態の場合、（１）各トランジスタ１
０４、１０６および１０８が実質的にオンにされるた
め、ノードＡが論理０状態まで放電され、（２）出力が
論理１状態に遷移する。これに対し、評価クロックフェ
ーズ中の回路１００の動作目標によれば、入力１、２お
よび３のいずれかが論理０状態の場合、（１）トランジ
スタ１０４、１０６および１０８のうち少なくとも１つ
が実質的にオフにされるため、ノードＡが論理１状態を
維持し、（２）出力は論理０状態を維持する。

【００１６】それでも、回路１００の事前充電クロック
フェーズ中、入力１が論理０状態の場合に、ノードＢお
よびＣが低い電荷を有する可能性がある（すなわち、ノ
ードＢおよびＣは、Ｖｄｄの電圧より大幅に低いＧＮＤ
程度の電圧となる可能性がある）。例えば、回路１００
の前の評価クロックフェーズの期間に、トランジスタ１
０６および１０８が実質的にオンにされると（論理１状
態を有する入力２および３に応答して）、ノードＢおよ
びＣは引き続き低電荷を有する可能性がある。したがっ
て、回路１００のその直後の評価クロックフェーズの期
間に、入力３が論理０状態で、入力１および２が論理１
状態の場合、上述の回路１００の動作目標に反して、ノ
ードＢおよびＣでの低電荷が、ノードＡを完全または部
分的に放電する可能性がある。

【００１７】このようなノードＡの望ましくない放電
は、電荷共有の一例である。このような望ましくないノ
ードＡの放電の可能性および程度は、主として、ノード
ＡとノードＢおよびＣとの静電容量の関数である。こう
いったタイプの電荷共有について考えることは、回路１
００のような動的電気回路を設計および実施する上で、
不確実性、複雑さ、時間、手間およびコストを増大させ
る。

【００１８】図２は、本発明の実施例による第１の動的
ＡＮＤゲートの電気回路の概略図であり、全体を２００
として示してある。供給電圧ノードＶｄｄの電圧は、基
準電圧ノードＧＮＤに対して約２．５ボルトである。ト
ランジスタ２０２は、ｐチャネル金属酸化物半導体
（「ＭＯＳ」）ＦＥＴであり、各トランジスタ２０４、
２０６、２０８、２１０、２１２、２１４、２１６、２
１８および２２０は、ｎチャネルＭＯＳ ＦＥＴであ
る。

【００１９】これらのＦＥＴは、集積回路内で互いに統
合されて形成されている。各ＦＥＴは、制御電極（ゲー
ト）および第１および第２の導電ノード（ソース／ドレ
イン領域）を有するコントロールデバイスである。各コ
ントロールデバイスは、制御電極の論理状態に応答して
２つの導電ノード間に電流を流す。

【００２０】トランジスタ２０４は、ゲート、ソースお
よびドレインのそれぞれが互いに接続された複数のｎチ
ャネルＭＯＳ ＦＥＴとして実施することができる。同
様に、トランジスタ２０６、２０８、２１０、２１２、
２１４、２１６、２１８および２２０は、複数のｎチャ
ネルＭＯＳ ＦＥＴとして実施することができる。

【００２１】トランジスタ２０２のチャネル長はＬであ
り、チャネル幅ＷはＬとほぼ等しい。Ｖｄｄは、トラン
ジスタ２０２のソースに接続されている。トランジスタ
２０２のゲートは、事前充電（プリチャージ）クロック
ノードに接続されている。トランジスタ２０２のドレイ
ンは、ノードＡに接続されている。

【００２２】ノードＡは、トランジスタ２０４のドレイ
ンに接続されている。トランジスタ２０４のゲートは入
力１コントロールラインに接続されている。トランジス
タ２０４のソースは、ノードＢに接続されている。

【００２３】ノードＢは、トランジスタ２０６のドレイ
ンに接続されている。トランジスタ２０６のゲートは入
力２コントロールラインに接続されている。トランジス
タ２０６のソースは、ノードＣに接続されている。

【００２４】ノードＣは、トランジスタ２０８のドレイ
ンに接続されている。トランジスタ２０８のゲートは入
力３コントロールラインに接続されている。トランジス
タ２０８のソースは、ＧＮＤに接続されている。

【００２５】さらにノードＡは、トランジスタ２１０の
ドレインに接続されている。トランジスタ２１０のゲー
トは入力３に接続されている。トランジスタ２１０のソ
ースは、ノードＤに接続されている。

【００２６】ノードＤは、トランジスタ２１２のドレイ
ンに接続されている。トランジスタ２１２のゲートは入
力１に接続されている。トランジスタ２１２のソース
は、ノードＥに接続されている。

【００２７】ノードＥは、トランジスタ２１４のドレイ
ンに接続されている。トランジスタ２１４のゲートは入
力２に接続されている。トランジスタ２１４のソース
は、ＧＮＤに接続されている。

【００２８】さらに、ノードＡは、トランジスタ２１６
のドレインに接続されている。トランジスタ２１６のゲ
ートは入力２に接続されている。トランジスタ２１６の
ソースは、ノードＦに接続されている。

【００２９】ノードＦは、トランジスタ２１８のドレイ
ンに接続されている。トランジスタ２１８のゲートは入
力３に接続されている。トランジスタ２１８のソース
は、ノードＧに接続されている。

【００３０】ノードＧは、トランジスタ２２０のドレイ
ンに接続されている。トランジスタ２２０のゲートは入
力１に接続されている。トランジスタ２２０のソース
は、ＧＮＤに接続されている。

【００３１】さらに、ノードＡは、インバータ２２２を
介して出力ノードに連結されている。

【００３２】トランジスタ２０４、２１２および２２０
は、入力１に接続されたゲートをそれぞれ有する第１グ
ループを形成している。同様に、トランジスタ２０６、
２１４および２１６は、入力２に接続されたゲートをそ
れぞれ有する第２グループを形成している。同様に、ト
ランジスタ２０８、２１０および２１８は、入力３に接
続されたゲートをそれぞれ有する第３グループを形成し
ている。

【００３３】第１グループ、第２グループ、第３グルー
プはそれぞれ（１）ドレインが直接ノードＡに接続さ
れ、ソースが他のトランジスタを介してＧＮＤに連結さ
れた第１トランジスタ、（２）ドレインが他のトランジ
スタを介してノードＡに連結され、ソースがさらに他の
トランジスタを介してＧＮＤに連結された第２トランジ
スタおよび（３）ドレインが他のトランジスタを介して
ノードＡに連結され、ソースが直接ＧＮＤに接続された
第３トランジスタをそれぞれ有している。

【００３４】例えば、第３グループは、（１）ドレイン
が直接ノードＡに接続され、ソースがトランジスタ２１
２および２１４を介してＧＮＤへ連結されたトランジス
タ２１０、（２）ドレインがトランジスタ２１６を介し
てノードＡに連結され、ソースがトランジスタ２２０を
介してＧＮＤへ連結されたトランジスタ２１８および
（３）ドレインがトランジスタ２０６および２０４を介
してノードＡに連結され、ソースが直接ＧＮＤへ接続さ
れたトランジスタ２０８を有している。

【００３５】重要なのは、回路２００が入力の数と同じ
数Ｎのグループを含み、そして各グループが入力の数と
同じ数Ｎのトランジスタを含んでいることである。詳細
に述べると、回路２００についてはＮ＝３である。回路
２００は、３つの入力（すなわち、入力１、２および
３）、３つのグループ（すなわち、第１、第２および第
３グループ）そしてグループ当たり３つのトランジスタ
を含んでいる。

【００３６】したがって、回路２００は、合計Ｎ²＝９
個のトランジスタ（すなわち、トランジスタ２０４、２
０６、２０８、２１０、２１２、２１４、２１６、２１
８および２２０）を含むＮ行Ｎ列を形成している。
（ａ）各行は、入力１、入力２および入力３の論理状態
に応答して選択的に通電する合計Ｎ＝３個のトランジス
タを有しており、（ｂ）各列は、入力１、入力２および
入力３の論理状態に応答して選択的に通電する合計Ｎ＝
３個のトランジスタを有している。

【００３７】トランジスタ２０４、２０６および２０８
は、トランジスタの第１列を形成している。トランジス
タ２１０、２１２および２１４は、トランジスタの第２
列を形成しており、実質的に、トランジスタ２０８、２
０４および２０６とそれぞれ同一である。同様に、トラ
ンジスタ２１６、２１８および２２０は、トランジスタ
の第３列を形成しており、実質的に、トランジスタ２０
６、２０８および２０４とそれぞれ同一である。第１、
第２および第３列は、図２に示すように、ノードＡおよ
びＧＮＤ間で互いに並列に接続されている。第１、第２
および第３列には、それぞれ第１、第２および第３グル
ープの１つのトランジスタが含まれている。図２に示す
ように、第１、第２および第３列は、第１、第２および
第３列でそれぞれ異なる順番で、ゲートが入力１、２お
よび３に接続されたＮ＝３個のトランジスタをそれぞれ
有している。

【００３８】トランジスタ２０４、２１０および２１６
は、トランジスタの第１行を形成している。トランジス
タ２０６、２１２および２１８は、トランジスタの第２
行を形成し、実質的にトランジスタ２１６、２０４およ
び２１０とそれぞれ同一である。同様に、トランジスタ
２０８、２１４および２２０は、トランジスタの第３行
を形成し、実質的にトランジスタ２１０、２１６および
２０４とそれぞれ同一である。第１、第２および第３行
は、第１、第２および第３グループの１つのトランジス
タをそれぞれ含んでいる。図２に示すように、第１、第
２および第３行は、第１、第２および第３行でそれぞれ
異なる順番で、ゲートが入力１、２および３に接続され
たＮ＝３個のトランジスタをそれぞれ有している。

【００３９】回路２００の動作において、事前充電クロ
ックフェーズ中は、入力１、２および３のうち少なくと
も１つは論理０状態であり、事前充電クロックは論理０
状態である。これにより（１）トランジスタ２０２が実
質的にオンにされ、（２）ノードＡは論理１状態まで事
前充電され、そして（３）出力は論理０状態となる。

【００４０】回路２００の評価クロックフェーズ中、事
前充電クロックは論理１状態であり、トランジスタ２０
２は実質的にオフにされる。評価クロックフェーズ中の
回路２００の動作目標によれば、入力１、２および３が
それぞれ所定の論理状態にある場合にのみ（すなわち、
入力１、２および３が図２の実施例において論理１状態
にある場合にのみ）、（１）トランジスタ２０４、２０
６、２０８、２１０、２１２、２１４、２１６、２１８
および２２０（「Ｎ²個のトランジスタ」）はそれぞれ
実質的にオンにされ、（２）Ｎ²個のトランジスタは、
ノードＡからＧＮＤへ通電し、（３）ノードＡは、論理
０状態まで放電され、（４）出力が論理１状態へ遷移す
る。

【００４１】これに対し、評価クロックフェーズ中の回
路２００の動作目標によれば、入力１、２および３のど
れかが所定の論理状態にならなかった場合（すなわち、
入力１、２および３のどれかが論理０状態の場合）、
（１）トランジスタの少なくとも１つのグループ（すな
わち、第１グループ、第２グループ、第３グループのう
ち少なくとも１つ）が実質的にオフにされるため、ノー
ドＡが論理１状態を維持し、（２）出力は論理０状態を
維持する。

【００４２】変形実施例において、各トランジスタ２０
６、２１４および２１６は、ｎチャネルＭＯＳ ＦＥＴ
ではなくｐチャネルＭＯＳ ＦＥＴである。変形実施例
によれば、評価クロックフェース期間に入力１、２およ
び３がそれぞれ所定の論理状態にある場合にのみ（すな
わち、入力１および３がそれぞれ論理１状態、入力２が
論理０状態にある場合にのみ）、（１）Ｎ²個のトラン
ジスタはそれぞれ実質的にオンにされ、（２）Ｎ²個の
トランジスタは、ノードＡからＧＮＤへ通電し、（３）
ノードＡは、論理０状態まで放電され、（４）出力が論
理１状態へ遷移する。このように、変形実施例におい
て、入力１および３はそれぞれ第１の所定の論理状態
（論理１状態）であり、入力２は第１の所定の論理状態
とは異なる第２の所定の論理状態（論理０状態）であ
る。

【００４３】インバータ２２２は、図１のインバータ１
１０と実質的に同一である。さらに、トランジスタ１０
４、１０６および１０８のように、トランジスタ２０
４、２０６および２０８のチャネル長はそれぞれＬであ
る。しかし、トランジスタ２０４、２０６および２０８
のチャネル幅は、トランジスタ１０４、１０６および１
０８のチャネル幅の１／Ｎ倍にそれぞれ等しい。

【００４４】したがって、図２の各トランジスタ２０
４、２０６、２０８、２１０、２１２、２１４、２１
６、２１８および２２０のチャネル幅はＷでなくＷ／Ｎ
に等しい。このように、回路２００の評価クロックフェ
ーズ中、入力１、２および３がそれぞれ論理１状態の場
合には、（１）ノードＡは、回路１００（図１）とほぼ
同じ速度で論理０状態まで放電され、（２）出力は、回
路１００とほぼ同じ速度で論理１状態へ遷移する。

【００４５】回路２００の実施例における重要な態様
は、回路２００の事前充電クロックフェーズ中、入力１
が論理０状態で、入力２および３が論理１状態の場合に
は、（１）トランジスタ２０６、２０８および２１４が
実質的にオンになるため、ノードＢ、ＣおよびＥは、Ｇ
ＮＤの電圧とほぼ等しい電圧となり、（２）トランジス
タ２０２、２１０、２１６および２１８が実質的にオン
になるため、ノードＡ、Ｄ、ＦおよびＧは、Ｖｄｄの電
圧とほぼ等しい電圧となる。したがって、回路２００の
その直後の評価クロックフェーズの期間に、入力３が論
理０状態、入力１および２が論理１状態の場合には、上
述の回路２００の動作目標に反して、ノードＢおよびＣ
での可能な低電荷がノードＡを部分的に放電する可能性
がある。

【００４６】しかし、本実施例の重要な態様において、
ノードＡの望ましくない放電の可能性および程度は、回
路２００においては、回路１００（図１）におけるより
小さい。これは、トランジスタ２０６および２０８のそ
れぞれのチャネル幅がＷではなくＷ／Ｎに等しいからで
ある。ノードＢおよびＣの静電容量は、回路２００にお
ける方が回路１００におけるより小さい（すなわち、Ｎ
＝３の場合にはわずか約１／３である）。したがって、
回路２００のノードＡの望ましくない放電の程度は回路
１００と比べてわずか約１／Ｎ（すなわち、１／３）に
なるという利点がある。したがって、回路２００は、回
路１００に比べ電荷共有をあまり考慮しなくてよい。す
なわち、回路２００を設計および実施する上で、不確実
性、複雑さ、時間、手間およびコストが減じる。

【００４７】回路２００の最悪の状態において、評価ク
ロックフェーズ中、入力１、２および３がそれぞれ論理
１状態にあり、その直後の事前充電クロックフェーズの
期間に、入力１、２および３がそれぞれ論理０状態の場
合には、ノードＢ、Ｃ、Ｄ、Ｅ、ＦおよびＧはそれぞれ
可能な低い電荷を有する。このような最悪の状況におい
ても、回路２００における望ましくない放電の程度は、
回路１００のそれに比べてわずか約１／２である。例え
ば、直後の評価クロックフェーズの期間に、入力３が論
理０状態、入力１および２が論理１状態の場合には、ノ
ードＤ、ＥおよびＧの低い電荷が、ノードＡを放電させ
ることはほとんどない。これは、ノードＤ、ＥおよびＧ
が、トランジスタ２１０および２１８（入力３の論理０
状態に応答して実質的にオフにされる）の高抵抗によ
り、実質的にノードＡから隔離されているためである。
同様に、回路２００の他の起こり得る最悪の状態におい
ても、ノードＡの望ましくない放電の程度は、回路１０
０のそれの約１／２を超えることはない。

【００４８】図３は、従来例による第２の動的ＡＮＤゲ
ートの電気回路の概略図であり、全体を３００として示
してある。回路３００は、（１）トランジスタ１０６が
ない、（２）トランジスタ１０８のドレインがノードＢ
およびトランジスタ１０４のソースに直接接続されてい
る、そして（３）トランジスタ１０８のゲートが入力３
ではなく入力２に接続されている以外は回路１００と同
一である。

【００４９】回路３００の動作において、事前充電クロ
ックフェーズ中は、入力１および２のうち少なくとも１
つは論理０状態であり、事前充電クロックは論理０状態
である。これにより、（１）トランジスタ１０２は実質
的にオンにされ、（２）ノードＡは論理１状態まで事前
充電され、（３）出力は論理０状態となる。

【００５０】回路３００の評価クロックフェーズ中、事
前充電クロックは論理１状態となり、トランジスタ１０
２は実質的にオフにされる。評価クロックフェーズ中の
回路３００の動作目標によれば、入力１および２がそれ
ぞれ論理１状態の場合には、（１）トランジスタ１０４
および１０８はそれぞれ実質的にオンにされるため、ノ
ードＡは論理０状態まで放電され、（２）出力は論理１
状態に遷移する。これに対し、評価クロックフェーズ中
の回路３００の動作目標によれば、入力１および２のい
ずれかが論理０状態の場合には、（１）トランジスタ１
０４および１０８のうち少なくとも１つが実質的にオフ
にされるため、ノードＡは論理１状態を維持し、（２）
出力は論理０状態を維持する。

【００５１】図４は、本発明による第２の動的ＡＮＤゲ
ートの電気回路の概略図であり、全体を４００として示
してある。回路４００は、（１）トランジスタ２０６、
２１４、２１６、２１８および２２０がない、（２）ト
ランジスタ２０８のドレインがノードＢおよびトランジ
スタ２０４のソースに直接接続されている、（３）トラ
ンジスタ２１２のソースが直接ＧＮＤに接続されてい
る、そして（４）トランジスタ２０８および２１０のゲ
ートが入力３ではなく入力２に接続されている以外は回
路２００と同一である。

【００５２】回路４００について、トランジスタ２０４
および２１２は、入力１に接続された各ゲートを有する
トランジスタの第１グループを形成している。同様に、
トランジスタ２０８および２１０は、入力２に接続され
た各ゲートを有するトランジスタの第２グループを形成
している。

【００５３】第１グループおよび第２グループは、
（１）ドレインがノードＡに直接接続された第１のトラ
ンジスタおよび（２）ソースがＧＮＤに直接接続された
第２のトランジスタをそれぞれ有している。

【００５４】重要なのは、回路４００が入力数と同じ数
Ｎのグループを有し、そして各グループが入力数と同じ
数Ｎのトランジスタを有することである。詳細に述べる
と、回路４００についてはＮ＝２である。回路４００
は、２つの入力（すなわち、入力１および２）、２つの
グループ（すなわち、第１および第２グループ）そして
グループ当たり２つのトランジスタを含んでいる。

【００５５】したがって、回路４００は、合計Ｎ²＝４
個のトランジスタ（すなわち、トランジスタ２０４、２
０８、２１０および２１２）を含むＮ行Ｎ列を形成して
いる。（ａ）各行は、入力１および入力２の論理状態に
応答して選択的に通電する合計Ｎ＝２個のトランジスタ
を有しており、（ｂ）各列は、入力１および入力２の論
理状態に応答して選択的に通電する合計Ｎ＝２個のトラ
ンジスタを有している。

【００５６】トランジスタ２０４および２０８は、トラ
ンジスタの第１列を形成している。トランジスタ２１０
および２１２は、トランジスタの第２列を形成してお
り、実質的に、トランジスタ２０８および２０４とそれ
ぞれ同一である。第１および第２列は、図４に示すよう
に、ノードＡおよびＧＮＤ間で互いに並列に接続されて
いる。第１および第２列には、それぞれ第１および第２
グループの１つのトランジスタが含まれている。図４に
示すように、第１および第２列は、第１および第２列で
それぞれ異なる順番で、ゲートが入力１および２に接続
されたＮ＝２個のトランジスタをそれぞれ有している。

【００５７】トランジスタ２０４および２１０は、トラ
ンジスタの第１行を形成している。トランジスタ２０８
および２１２は、トランジスタの第２行を形成し、実質
的にトランジスタ２１０および２０４と同一である。第
１および第２行はそれぞれ、第１および第２グループの
１つのトランジスタを含んでいる。図４に示すように、
第１および第２行は、第１および第２行でそれぞれ異な
る順番で、ゲートが入力１および２に接続されたＮ＝２
個のトランジスタをそれぞれ有している。

【００５８】回路４００の動作において、事前充電クロ
ックフェーズ中は、入力１および２のうち少なくとも１
つが論理０状態であり、事前充電クロックが論理０状態
である。これにより（１）トランジスタ２０２が実質的
にオンにされ、（２）ノードＡは論理１状態まで事前充
電され、そして（３）出力が論理０状態となる。

【００５９】回路４００の評価クロックフェーズ中、事
前充電クロックは論理１状態であり、トランジスタ２０
２は実質的にオフにされる。評価クロックフェーズ中の
回路４００の動作目標によれば、入力１および２がそれ
ぞれ所定の論理状態にある場合にのみ（すなわち、入力
１および２が図４の実施例において論理１状態にある場
合にのみ）、（１）トランジスタ２０４、２０８、２１
０および２１２（「Ｎ²個のトランジスタ」）はそれぞ
れ実質的にオンにされ、（２）Ｎ²個のトランジスタ
は、ノードＡからＧＮＤへ通電し、（３）ノードＡは、
論理０状態まで放電され、（４）出力が論理１状態へ遷
移する。

【００６０】これに対し、評価クロックフェーズ中の回
路４００の動作目標によれば、入力１および２のいずれ
かが所定の論理状態にならない（すなわち、入力１およ
び２のどれかが論理０状態の場合）、（１）トランジス
タの少なくとも１つのグループ（すなわち、第１グルー
プ、第２グループのうち少なくとも１つ）が実質的にオ
フにされるため、ノードＡは論理１状態を維持し、
（２）出力は論理０状態を維持する。

【００６１】トランジスタ１０４および１０８のよう
に、トランジスタ２０４および２０８のチャネル長はそ
れぞれＬである。しかし、トランジスタ２０４および２
０８のチャネル幅は、トランジスタ１０４および１０８
のチャネル幅の１／Ｎ倍にそれぞれ等しい。したがっ
て、図４の各トランジスタ２０４、２０８、２１０およ
び２１２のチャネル幅はＷでなくＷ／Ｎに等しい。した
がって、回路４００の評価クロックフェーズ中、入力１
および２がそれぞれ論理１状態の場合には、（１）ノー
ドＡは、回路３００（図３）とほぼ同じ速度で論理０状
態まで放電され、（２）出力は、回路３００とほぼ同じ
速度で論理１状態へ遷移する。

【００６２】ノードＡの望ましくない放電の可能性およ
び程度は、回路４００においては、回路３００（図３）
におけるより小さい。詳しく述べると、回路４００のノ
ードＡの望ましくない放電の程度は回路３００と比べて
わずか約１／Ｎ（すなわち、１／２）である。したがっ
て、回路４００は、回路３００に比べ電荷共有をあまり
考慮しなくてよい。すなわち、回路４００を設計および
実施する上で、不確実性、複雑さ、時間、手間およびコ
ストを減じることができる。

【００６３】図５は、従来例による動的回路の電気回路
の概略図であり、全体を５００として示してある。回路
５００は、トランジスタ１０６がトランジスタ１０８と
並列に接続されている以外は回路３００と同一であり、
（１）トランジスタ１０６のソースがトランジスタ１０
８のソースに接続されている、（２）トランジスタ１０
６のドレインがトランジスタ１０８のドレインに接続さ
れている、そして（３）トランジスタ１０６のゲートが
入力３に接続されている。

【００６４】評価クロックフェーズ中の回路５００の動
作目標によれば、入力１が論理１状態、入力２および３
のうち少なくとも１つが論理１状態の場合、（１）トラ
ンジスタ１０４、およびトランジスタ１０６および１０
８のうちの少なくとも１つが実質的にオンにされるた
め、ノードＡは論理０状態まで放電され、（２）出力が
論理１状態へ遷移する。これに対し、入力１が論理０状
態、および／または入力２および３が論理０状態の場
合、（１）ノードＡは論理１状態を維持し、（２）出力
は論理０状態を維持する。

【００６５】図６は、本発明の実施例による動的回路の
電気回路の概略図であり、全体を６００として示してあ
る。回路６００は、 （１）トランジスタ２０６がトランジスタ２０８と並列
に接続されていて、（ａ）トランジスタ２０６のソース
がトランジスタ２０８のソースに接続され、（ｂ）トラ
ンジスタ２０６のドレインがトランジスタ２０８のドレ
インに接続され、（ｃ）トランジスタ２０６のゲートが
入力３に接続され、 （２）トランジスタ２１４がトランジスタ２１０と並列
に接続されていて、（ａ）トランジスタ２１４のソース
がトランジスタ２１０のソースに接続され、（ｂ）トラ
ンジスタ２１４のドレインがトランジスタ２１０のドレ
インに接続され、（ｃ）トランジスタ２１４のゲートが
入力３に接続されている以外は回路４００と同一であ
る。

【００６６】回路６００について、トランジスタ２０４
および２１２は、入力１に接続された各ゲートを有する
第１グループを形成している。同様に、トランジスタ２
０８および２１０は、入力２に接続された各ゲートを有
する第２グループを形成している。また、トランジスタ
２０６および２１４は、入力３に接続された各ゲートを
有する第３グループを形成している。

【００６７】第１グループ、第２グループ、第３グルー
プは（１）ドレインが直接ノードＡに接続された第１ト
ランジスタ、および（２）ソースが直接ＧＮＤに接続さ
れた第２トランジスタをそれぞれ有している。

【００６８】重要なのは、回路６００が入力数と同じ数
（Ｎ＋１）＝３のグループを含んでいるものの、グルー
プ当たりＮ＝２のトランジスタしか含んでいないことで
ある。したがって、回路６００は、合計（Ｎ＋１）ｘＮ
＝６個のトランジスタ（すなわち、トランジスタ２０
４、２０６、２０８、２１０、２１２および２１４）を
含み、全体としてＮ行Ｎ列を形成している。（ａ）各行
は、入力１、入力２および入力３の論理状態に応答して
選択的に通電する合計（Ｎ＋１）＝３個のトランジスタ
を有しており、（ｂ）各列は、入力１、入力２および入
力３の論理状態に応答して選択的に通電する合計（Ｎ＋
１）＝３個のトランジスタを有している。

【００６９】トランジスタ２０４、２０６および２０８
は、トランジスタの第１列を形成している。トランジス
タ２１０、２１２および２１４は、トランジスタの第２
列を形成しており、実質的に、トランジスタ２０８、２
０４および２０６とそれぞれ同一である。第１および第
２列は、図６に示すように、ノードＡおよびＧＮＤ間で
互いに並列に接続されている。第１および第２列には、
それぞれ第１、第２および第３グループの１つのトラン
ジスタが含まれている。図６に示すように、第１および
第２列は、第１および第２列でそれぞれ異なる順番で、
ゲートが入力１、２および３に接続された（Ｎ＋１）＝
３個のトランジスタをそれぞれ有している。

【００７０】トランジスタ２０４、２１０および２１４
は、トランジスタの第１行を形成している。トランジス
タ２０６、２０８および２１２は、トランジスタの第２
行を形成し、実質的にトランジスタ２１４、２１０およ
び２０４と同一である。第１および第２行はそれぞれ、
第１、第２および第３グループの１つのトランジスタを
含んでいる。図６に示すように、第１および第２行は、
第１および第２行でそれぞれ異なる順番で、ゲートが入
力１、２および３に接続された（Ｎ＋１）＝３個のトラ
ンジスタをそれぞれ有している。

【００７１】評価クロックフェーズ中の回路６００の動
作目標によれば、入力１が論理１状態、入力２および３
のうち少なくとも１つが論理１状態の場合、ノードＡが
論理０状態まで放電され、（２）出力が論理１状態へ遷
移する。これに対し、入力１が論理０状態、および／ま
たは入力２および３が論理０状態の場合には、（１）ノ
ードＡは論理１状態を維持し、（２）出力は論理０状態
を維持する。

【００７２】トランジスタ１０６のように、トランジス
タ２０４〜２１４のチャネル長はそれぞれＬである。し
かし、トランジスタ２０４〜２１４のチャネル幅は、ト
ランジスタ１０６のチャネル幅の１／Ｎ倍にそれぞれ等
しい。したがって、回路６００の評価クロックフェーズ
中、（１）ノードＡは、回路５００（図５）とほぼ同じ
速度で論理０状態まで放電され、（２）出力は、回路５
００とほぼ同じ速度で論理１状態へ遷移する。さらに、
ノードＡの望ましくない放電の可能性および程度は、回
路６００においては、回路５００（図５）におけるより
小さい。

【００７３】まとめとして、本発明の構成に関して以下
の事項を開示する。 （１）第１および第２のノードと、Ｎ個（Ｎは２以上の
整数）のコントロールラインと、それぞれゲートおよび
１対のソース／ドレイン領域を有し、Ｎ行Ｎ列を形成す
るＮ²個のトランジスタとを含み、各前記行には、各前
記行毎に異なる順序で前記Ｎ個のコントロールラインに
それぞれ接続されたゲートを有し、前記Ｎ個のコントロ
ールラインの論理状態に応答して選択的に通電するＮ個
のトランジスタが含まれ、各前記列には、各前記列毎に
異なる順序で前記Ｎ個のコントロールラインにそれぞれ
接続されたゲートを有し、前記Ｎ個のコントロールライ
ンの論理状態に応答して選択的に通電するＮ個のトラン
ジスタが含まれ、そしてそれぞれ所定の論理状態を有す
る前記Ｎ個のコントロールラインにのみ応答して、前記
第１のノードから前記第２のノードへ通電するように、
前記Ｎ列が前記第１および第２のノードの間に並列に接
続されている回路。 （２）第１および第２のノードと、Ｎ個（Ｎは２以上の
整数）のコントロールラインと、Ｎ行Ｎ列を形成するＮ
²個のコントロールデバイスとを含み、各前記行には、
前記Ｎ個のコントロールラインの論理状態に応答して選
択的に通電するＮ個のコントロールデバイスが含まれ、
各前記列には、前記Ｎ個のコントロールラインの論理状
態に応答して選択的に通電するＮ個のコントロールデバ
イスが含まれ、そしてそれぞれ所定の論理状態を有する
前記Ｎ個のコントロールラインに応答して前記第１のノ
ードから前記第２のノードへ通電するように、前記Ｎ列
が前記第１および第２のノードの間に並列に接続されて
いる回路。 （３）前記Ｎ²個のコントロールデバイスがＮ²個のトラ
ンジスタである上記（２）の回路。 （４）各前記行には、各行毎に異なる順序で前記Ｎ個の
コントロールラインにそれぞれ接続された制御電極を有
するＮ個のトランジスタが含まれ、各前記列には、各列
毎に異なる順序で前記Ｎ個のコントロールラインにそれ
ぞれ接続された制御電極を有するＮ個のトランジスタが
含まれている上記（３）の回路。

【図面の簡単な説明】

【図１】公知例の第１の動的ＡＮＤゲートの電気回路の
概略図。

【図２】本発明の実施例による第１の動的ＡＮＤゲート
の電気回路の概略図。

【図３】公知例の第２の動的ＡＮＤゲートの電気回路の
概略図。

【図４】本発明の実施例による第２の動的ＡＮＤゲート
の電気回路の概略図。

【図５】公知例の動的回路の電気回路の概略図。

【図６】本発明の実施例による動的回路の電気回路の概
略図。

【符号の説明】

１００、２００、３００、４００、５００、６００
電気回路 １０２、１０４、１０６、１０８、２０２、２０４、２
０６、２０８、２１０、２１２、２１４、２１６、２１
８、２２０ トランジスタ １１０、２２２ インバータ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 スコット・イー・マコーマック アメリカ合衆国78749 テキサス州 オー スティン カイビュー ドライブ 5904

Claims (4)

【特許請求の範囲】
1. 【請求項１】第１および第２のノードと、 Ｎ個（Ｎは２以上の整数）のコントロールラインと、 それぞれゲートおよび１対のソース／ドレイン領域を有
   し、Ｎ行Ｎ列を形成するＮ²個のトランジスタとを含
   み、 各前記行には、各前記行毎に異なる順序で前記Ｎ個のコ
   ントロールラインにそれぞれ接続されたゲートを有し、
   前記Ｎ個のコントロールラインの論理状態に応答して選
   択的に通電するＮ個のトランジスタが含まれ、 各前記列には、各前記列毎に異なる順序で前記Ｎ個のコ
   ントロールラインにそれぞれ接続されたゲートを有し、
   前記Ｎ個のコントロールラインの論理状態に応答して選
   択的に通電するＮ個のトランジスタが含まれ、そしてそ
   れぞれ所定の論理状態を有する前記Ｎ個のコントロール
   ラインにのみ応答して、前記第１のノードから前記第２
   のノードへ通電するように、前記Ｎ列が前記第１および
   第２のノードの間に並列に接続されている回路。
2. 【請求項２】第１および第２のノードと、 Ｎ個（Ｎは２以上の整数）のコントロールラインと、 Ｎ行Ｎ列を形成するＮ²個のコントロールデバイスとを
   含み、 各前記行には、前記Ｎ個のコントロールラインの論理状
   態に応答して選択的に通電するＮ個のコントロールデバ
   イスが含まれ、 各前記列には、前記Ｎ個のコントロールラインの論理状
   態に応答して選択的に通電するＮ個のコントロールデバ
   イスが含まれ、そしてそれぞれ所定の論理状態を有する
   前記Ｎ個のコントロールラインに応答して前記第１のノ
   ードから前記第２のノードへ通電するように、前記Ｎ列
   が前記第１および第２のノードの間に並列に接続されて
   いる回路。
3. 【請求項３】前記Ｎ²個のコントロールデバイスがＮ²個
   のトランジスタである請求項２の回路。
4. 【請求項４】各前記行には、各行毎に異なる順序で前記
   Ｎ個のコントロールラインにそれぞれ接続された制御電
   極を有するＮ個のトランジスタが含まれ、各前記列に
   は、各列毎に異なる順序で前記Ｎ個のコントロールライ
   ンにそれぞれ接続された制御電極を有するＮ個のトラン
   ジスタが含まれている請求項３の回路。