JPH0457129B2 - - Google Patents

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JPH0457129B2
JPH0457129B2 JP59071038A JP7103884A JPH0457129B2 JP H0457129 B2 JPH0457129 B2 JP H0457129B2 JP 59071038 A JP59071038 A JP 59071038A JP 7103884 A JP7103884 A JP 7103884A JP H0457129 B2 JPH0457129 B2 JP H0457129B2
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JP
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pull
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circuit
transistor
plane
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JP59071038A
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Suteiiun Ro Hanguufuai
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AT&T Corp
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Publication date
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Publication of JPH0457129B2 publication Critical patent/JPH0457129B2/ja
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/01—Modifications for accelerating switching
    • H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
    • H03K19/01728—Modifications for accelerating switching in field-effect transistor circuits in synchronous circuits, i.e. by using clock signals
    • H03K19/01742—Modifications for accelerating switching in field-effect transistor circuits in synchronous circuits, i.e. by using clock signals by means of a pull-up or down element
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/17704—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns
    • H03K19/17708—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays
    • H03K19/17716—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays with synchronous operation, i.e. using clock signals, e.g. of I/O or coupling register
    • H03K19/1772—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays with synchronous operation, i.e. using clock signals, e.g. of I/O or coupling register with synchronous operation of at least one of the logical matrixes

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  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
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  • Logic Circuits (AREA)

Description

【発明の詳細な説明】 本発明は第１の複数個の行入力線と、第２の複
数個の列出力線と、各々行入力線と列出力線の別
個の叉点に位置しており、かつ行入力線に接続さ
れたゲート電極と列出力線に接続された第１の端
子を有しているドライバ・トランジスタの叉点行
列アレイと、各々の出力線に接続されたプルアツ
プ・トランジスタより成る叉点プレインを有する
回路に関する。
プログラムされたロジツク・アレイ（PLA）
はデータ処理システム中のマイクロプロセツサの
制御ユニツトで使用されている。マイクロプロセ
ツサはデータ処理システム、すなわち計算機の脳
と見做すことができる。PLAは論理計算または
論理変換を実行する、すなわちデータ入力に対し
て実行すべきAND、ORおよびNOR等の論理操
作等を含む規則の如き、予め定められた論理変換
規則に従つてデータ信号入力によつて決定される
データ信号出力を提供するようにデータを処理す
るよう作られたトランジスタの叉点アレイであ
る。ここで変換規則は、以下で詳細に述べるよう
にPLA中のトランジスタのアレイの構造によつ
て決定される。
PLAは典型例では、それぞれANDプレインお
よびORプレインとして知られる２つの主要部分
から成つている。ANDプレインの出力はORプレ
インの入力となる。各々のプレインでは叉点論理
アレイの形、すなわち叉点で交差する平行な行線
と平行な列線の矩形アレイの形をしている。選択
された叉点の各々には叉点ドライバ・トランジス
タが接続されており、叉点の選択はプレインによ
つて実現される所望の論理変換規制に依存する。
基本的には各プレインはプレインに加わる２進デ
イジタル・データ（電圧レベルの高低にそれぞれ
相応する１および０）に対してNOR論理変換を
実行するため類似の仕方で動作する。
ANDおよびORプレインによつて実現される
NOR機能の特性は選択された叉点のそれぞれの
プレインの構造、すなわち種々の叉点に接続され
たドライバ・トランジスタが存在するか否かによ
つて形成される構造により決定される。更に詳細
に述べると、所定のプレインに対する入力データ
は（行または列の）入力線に沿つて該プレインの
論理マレイ中の叉点ドライバ・トランジスタのゲ
ート電極に加えられ、プレインからの出力データ
は入力線と直交する平行した（列または行の）出
力線から出て来る。各々のこれら出力線は、該出
力線上の双点に位置するすべてのドライバ・トラ
ンジスタの互いに平行な大電流を流し得るソー
ス・ドレイン信号路を介して地気ノードに接続さ
れている。
ANDプレインの各々の出力線はまた“語線“
と呼ばれており、ORプレインの入力線として作
用する。典型例では、叉点ドライバ・トランジス
タはすべてMOSFET（金属酸化物半導体電界効
果トランジスタ）である。各々のMOSFETは一
対の制御されたソースおよびドレイン、すなわち
大電流を流し得る端子およびゲート電極、すなわ
ち低電流しか流せない端子を有している。
ANDプレイン（および同様にORプレイン）の
有用な動作モードは、各々のプリチヤージ位相期
間中にANDプレインの出力線の各々を高電圧レ
ベルVDDにプリチヤージするクロツクによつて動
作するPMOS（ＰチヤンネルMOS）負荷、すなわ
ちプル・アツプ・トランジスタと、各々の評価、
すなわち論理計算位相期間中に出力線を低電圧レ
ベルVSSに放電する作用をするNMOS（ｎチヤネ
ルMOS）叉点ドライバ・トランジスタおよびク
ロツクによつて動作する地気スイツチ、すなわち
プル・ダウン・トランジスタとにより実現され
る。各クロツク・サイクルはANDプレインのプ
リチヤージ位相から開始される。このプリチヤー
ジ位相は、典型例では、その直後にORプレイン
のプリチヤージ位相が続き、該位相期間中に
ANDプレインはそのサイクルの論理演算を実行
評価する。このようにしてORプレインのプリチ
ヤージ位相は、ANDプレインの評価位相となる。
所定のプレインの各々のプリチヤージ位相期間
中、該プレインのすべてのプル・アツプ・トラン
ジスタはオンであり、プル・ダウン・トランジス
タはオフである。何故ならば、種々の（叉点）ド
ライバ・トランジスタのオン・オフ状態とは無関
係に該当プレインのすべての出力線を高電圧レベ
ルにプリチヤージすることを保証しなければなら
ないからである。プリチヤージ位相の終了時点、
またはそのほんのわずか後に論理評価（すなわち
計算）位相が開始される。評価位相期間中、プ
ル・アツプ・トランジスタはすべてオフで、プ
ル・ダウン・トラジスタはオンである。従つて、
各々の出力線は、その出力線上の少くとも１つの
ドライバがオンであるか否かに応じて低レベル
（地気）にプル・ダウンされるかまたは高電圧レ
ベルに留まる。いずれにしろ評価期間中、特定の
出力線上の少くとも１つのドライバがオンである
と、その出力線はそのドライバおよびプル・ダウ
ン・トランジスタを介して地気に放電される。
前述のごとく動作するPLAは、例えばイー・
ヘーゼンシユトライト等の“ESFISOS技術によ
る高速度プログラマブル・ロジツク・アレイ”、
アイ・イー・イー・イー・ジヤーナル・オブ・ソ
リツド・ステート・サーキツト、第SC−11巻、
頁370−374（1976）のページ371の第３図に示され
ている。
PLAの動作速度は、ANDプレインおよびOR
プレインの出力線が相応するプリチヤージ位相期
間中に高電圧レベルにプリチヤージされるのに要
する時間に依存する。すなわち要求されるプリチ
ヤージ位相が長くなればなるほど動作速度は遅く
なる。
マイクロプロセツサの最も動作速度の遅い部分
は、通常PLAであり、各クロツクサイクルのす
べての位相の長さは通常同じとされているので、
各位相に対して要求される時間すなわち位相期間
を出来るだけ短くすることが動作速度を上げるの
に重要である。PLAのすべての位相の中で、プ
リチヤージ位相が最も長くなる傾向にある。従つ
て、PLAのプレインのプリチヤージ位相に要求
される時間を短かくする方法を見出すことが望ま
れている。
本発明に従い、前述の問題点は補助プルアツ
プ・トランジスタが各々のドライバ・トランジス
タの第２の端子に接続されていることを特徴とす
る回路により解決された。
図示の如く、PLA１００はANDプレイン２
０、ORプレイン３０、入力レジスタ４０および
出力レジスタ５０より成つている。PLA１００
は該PLAが接続されているデータ処理システム
の他の部分（図示せず）と信号を送受する。入力
レジスタ４０は入力データ信号I1およびI2をAND
プレイン２０に加える入力線１１および１２を含
むクロツクの加えられている並列ラツチのリニ
ア・アレイより成る。例えば入力I1に対するラツ
チはクロツクの加えられる通過トランジスタ４１
とインバータ４２の直列接続により成る。入力I2
に対する他のラツチは他の通過トランジスタ４８
を含んでいる。入力I1に対してスタテイツクなラ
ツチ（すなわち以下で述べるクロツク系列が停止
してもその中に記憶された情報を失わないラツ
チ）を提供するために、例えばフイードバツク・
インバータ４３およびフイードバツク・トランジ
スタ４４より成るフイードバツク・ループが付加
されている。インバータ４２および４３は交互接
続（一方の出力が他方の入力に接続されること）
され、フイードバツク・トランジスタ４４がオン
のときデータを記憶するフリツプ・フロツプを形
成している。I2に対するスタテイツク・ラツチを
形成するために、他のフイードバツク・トランジ
スタ４９が交互接続されたインバータ４８．５お
よび４９．５より成る他の対に対して付加されて
いる。通過トランジスタ４１のゲート電極は時間
幅Ｔなる各クロツク・サイクルの各々の最初の位
相t0t1，t3t4期間中トランジスタ４１をオンにす
るために、第１の相互接続線４６を介して加えら
れる第１のクロツク・パルス系列φ1によつてク
ロツクが加えられる。一方、フイードバツク・ト
ランジスタ４４のゲート電極は、前記各々の第１
の位相期間中フイードバツク・トランジスタ４４
をオフにするために第１のクロツク系列φ1の補
元を供給する第１の補元クロツク線４７によつて
クロツクが加えられる。第１の系列の補元は系列
φ1を線路４７およびインバータ４５を通すこと
により得られ、フイードバツク・トランジスタ４
４のゲート電極に加えられる。
I1に対するラツチの出力は補元入力1として
入力線２１によりANDプレイン２０に加えられ
る。同様に入力レジスタ４０は、他の入力線２２
で送信される第２の補元入力信号2の如き他の
入力をANDプレインに加える同様な構成の他の
ラツチを含んでいる。一般に入力レジスタ４０の
クロツク相互接続線４６および４７の点線部分に
よつて図中に示すように、更に多数の入力を
ANDプレイン２０に加えるべく更に多数の入力
線およびラツチ（図示せず）が通常存在すること
を理解されたい。
ANDプレイン２０は特定の論理計算を行うた
め、第１の（最上部）行、すなわち第１の語線
W1に沿つて叉点ドライバ・トランジスタT11およ
びT14を、第２の行、すなわち第２の語線W2に沿
つてドライバT21およびT23を、そして第３（最下
部）の行、すなわち第３の語線W3に沿つてT32お
よびT33を含んでいる。第１の列は第１の列線２
４により、第２の列は第２の列線２６により、第
３の列は第３の列線２７により、第４の列は第４
の列線２８により規定されている。入力I1は列線
バツフア・インバータ２３を通して第１の列２４
に加えられ、その補元1は非反転バツフア２５
を通して第２の列線２６に加えられる。同様に、
第２の入力信号I2は別個のバツフアンイバータを
通して第３の列線２７に加えられ、その補元2
は非反転バツフアを通して第４の列線２８に加え
られる。ドライバT11およびT14の大電流を流し
得るドレイン（被制御）端子は第１の語線W1に
接続されており；T11のゲート電極（制御端子）
は第１の列線２４に、T14のゲート電極は第４の
列線２８に接続されている。ここでANDプレイ
ン２０は行線および列線の点線部分によつて示さ
れるように、更に多数の行および列線ならびに叉
点を有し得ることを理解されたい。
各々語線W1，W2，W3の左端にはプルアツプ、
すなわちプリチヤージ・トランジスタU1，U2，
U3が設けられている。これらプリチヤージ・ト
ランジスタU1，U2，U3のゲート電極は相互接続
クロツク線２６．５に接続されており、それによ
つて第１のクロツク系列φによりクロツクが加え
られる。ANDプレイン２０中の叉点ドライバの
ドレイン端子はすべて第１のクロツク・パルス系
列φの低レベル位相t0t1，t3t4の期間中電圧VDDと
され、それによつてプリチヤージ・トランジスタ
U1，U2，U3はオンとなる。３つのプリチヤー
ジ・トランジスタU1，U2，U3のソースはVDDが
接続されており、そのドレインはすべて語線W1，
W2およびW3にそれぞれ接続されている。これら
叉点ドライバのソース端子の各々は相互接続線２
４．５，２７．５および２９を介して地気ノード
２９．５に接続されている。地気ノード２９．５
は地気スイツチ（または“電源スイツチ”）トラ
ンジスタＧを通して電圧端子VSS（地気）に接続さ
れている。この地気スイツチ・トランジスタＧの
ゲートはクロツク線２６．５に接続されており、
それによつて第１のクロツク系列φ1によりクロ
ツクが加えられる。従つて、地気ノード２９．５
は“クロツクされた地気ノード”と呼ぶことがで
きる。
地気スイツチＧはNMOSトランジスタであり、
プル・アツプ・トランジスタU1，U2およびU3は
すべてPMOSである。従つて、Ｇがオンである
と、U1，U2およびU3はすべてオフであり、Ｇが
オフであるとU1，U2およびU3はオンである。
ANDプレイン２０は更に本発明の特徴に従い、
補助のクロツクされた地気ノード・プル・アツ
プ・トランジスタＸを含んでいる。このトランジ
スタＸのドレインは（制御のために）地気ノード
２９．５に接続されており、そのゲートは第１の
クロツク線２６．５に接続されており、それによ
つてＸは第１のクロツク・パルス系列φ1により
クロツクが加えられる。
語線W1，W2およびW3はANDプレイン２０か
らの出力信号をORプレイン３０に対する入力信
号として供給する。このORプレインは行と列の
機能が入替えられているが、ANDプレイン２０
と電気的には類似の構成である。ORプレインに
対する入力信号は行線W1，W2，W3に沿つて到
来する。ORプレインからの第１および第２の出
力信号O1およびO2は列出力線３１および３２に
沿つてそれぞれ出てくる。ORプレインに対する
クロツク・タイミング制御は第２のクロツク線３
６を介して第２のクロツクパルス系列φ2により
供給される。この第２の系列φ2は第１の系列φ1
とオーバラツプしていない。トランジスタM11 1，
M12 1，M22 1およびM31 1は、ORプレイン３０に対
する叉点ドライバとして作用する。トランジスタ
P1およびP2はプル・アツプ、すなわちプリチヤ
ージ・トランジスタとして作用する。トランジス
タＳは地気スイツチすなわち電源スイツチとして
作用する。トランジスタＹは本発明の特徴に従い
ORプレイン３０のクロツクされた地気ノード３
７．５を制御する補助のクロツクされた地気ノー
ド・プル・アツプ・トランジスタとして作用す
る。この地気ノード３７．５は相互接続線３７お
よび３８を介してORプレインのすべての叉点ト
ランジスタのソースに直接接続されている。
行語線W1，W2，W3および列出力線３１およ
び３２の点線部分によつて示されるように、OR
プレインは図示の３本の行および２本の列より多
い所望の論理計算を実現するのに必要な行および
列を含み得る。
出力線３１および３２は、第１および第２の出
力信号O1およびO2をそれぞれ加えるために出力
レジスタ５０中に延びている。この出力レジスタ
は入力レジスタ４０と類似の構成であり、出力線
３１、通過トランジスタ５１、インバータ５２、
フイードバツク・インバータ５３およびフイード
バツク・トランジスタ５４を含んでいる。インバ
ータ５５はまた、線路５７上に第１および第２の
系列φ1およびφ2とオーバラツプしない第３の補
元クロツク・パルス系列3、すなわちφ3の補元
を成す系列を提供するために設けられている。出
力レジスタ５０の素子５１〜５９はトランジスタ
５１および５４が第３のクロツク・パルス系列
φ3によつてクロツクが加えられている点を除い
て入力レジスタ４０中の素子４１〜４９と類似し
ている。
第３のクロツク系列φ3はt2およびt5において、
すなわち第２のクロツク系列φ2が入力レジスタ
４０中の通過トランジスタ４１とオフする直後
に、出力レジスタ５０中の通過トランジスタ５１
をオンとする。ここで“直後”とは当業者にあつ
て周知のデータ信号の時期尚早の伝送（レース・
スルー）を回避するために、もし必要な場合には
所望の安全マージンに相応する比較的小さな遅延
（タイミング図には示さず）を除いたその直ぐ後
を意味する。インバータ５２により補元出力信号
Ｏ1に反転された後、出力線３１上の出力信号1
は出力レジスタ５０から出力信号Z1（＝1）とし
てフイードバツク線６１上に出て行き、それによ
つて出力信号Z1は次に続くサイクル期間中、すな
わち入力レジスタ４０中の通過トランジスタ４０
が再びオンとなつたとき、入力線１２上の入力レ
ジスタ４０に対する第２の入力信号I2となる。他
方出力線３２上の第２の出力信号O2は出力レジ
スタ５０を通過した後、データ処理システムの他
の部分（図示せず）で利用される他の出力信号Z2
（＝2）となる。
動作期間中、データは各クロツク・サイクルの
各々の第１の位相（例えばt0t1，t3t4）の期間中
２進デイジタル信号として通過トランジスタ４１
および４８を通して入力レジスタ４０中に入るこ
とが許容される。これらデータはサイクルの残り
の第２の位相（例えばt1t2，t4t5）および第３の
位相（例えばt2t3，tt5t6）の期間中、すなわちこ
のレジスタ中のフイードバツク・トランジスタが
オンのとき、この入力レジスタ中にラツチ（記
憶）される。更に各々の第１の位相期間中、
ANDプレイン２０中のプリチヤージ・トランジ
スタU1，U2，U3は地気ノード・プルアツプ・ト
ランジスタＸと同様オンである（何故ならば、
U1，U2，U3およびＸはすべて第１の系列φ1によ
りクロツクが加えられているからである。）。それ
と同時に、地気スイツチ・トランジスタＧはまた
φ1によりクロツクが加えられているが、NMOS
トランジスタなどで該トランジスタＧはオフであ
る。従つて、各々のこのような第１の位相期間
中、例えばU1，T11およびＧは互いに直列に接続
されており、Ｇはオフであるので、叉点トランジ
スタのオン・オフ状態とは無関係に電圧レベル
VDD（高電圧レベル）にプリチヤージされる。そ
れと同時に、地気ノード２９．５はVDDにプリチ
ヤージされる。何故ならば、地気ノード・プルア
ツプ・トランジスタＸはそのときオンだからであ
る。
各々の第２の位相（例えばt1t2，t4t5）の開始
時点（例えばt1，t4）において、プリチヤージ・
トランジスタU1，U2，U3は地気ノード・プルア
ツプ・トランジスタＸと同様にオフとなるが、地
気スイツチＧはオンとなる。従つて語線W1，
W2，W3の各々は、その語線に接続されている
ANDプレインの叉点トランジスタのいずれか１
つがオンであるか否か（これは入力レジスタ４０
中のデータのラツチされた１または０なる論理値
により決まる）に依存して第２および第３の位相
期間中（例えばt1t3，t4t6期間中）地気電圧VSS（低
電圧レベル）にプルダウンされたり、されなかつ
たりする。例えば入力線１１上の第１の入力信号
I1の値が０であると、列線２６上の1の値は１
であり、それによつて叉点トランジスタT32はオ
ンとなり、従つて第３の語線W3の電圧レベルは
（この第３の語線W3に接続されている他の叉点ト
ランジスタT33のオン・オフ状態とは無関係に）
地気、すなわちVSSとなる。またクロツク・サイ
クルの各々の第２の位相（例えばt1t2，t4t5）期
間中、ANDプレイン３０の列出力線３１および
３２はVDDにプリチヤージされる。何故ならば、
そのときクロツク線３６を通してP1，P2および
Ｓに供給される第２のクロツク系列φによりOR
プレインのプリチヤージ・トランジスタP1およ
びP2はオンで、地気スイツチＳはオフだからで
ある。それと同時に、ORプレインの地気ノー
ド・プル・アツプ・トランジスタＹはオンとな
り、それによつて地気ノード３７．５の電圧は
VDDの電圧レベルにプルアツプされる。
各々の第３位相の開始時点（例えばt2，t5）に
おいてORプレインのプリチヤージ・トランジス
タは地気ノード・プル・アツプ・トランジスタＹ
と共にオフとなるが、地気スイツチＳはオンとな
る。それによつて第３の位相期間中（例えば
t2t3，t5t6）、列出力線３１および３２の各々はそ
れぞれ列線に接続された叉点トランジスタの少く
とも１つがオンになるまで、すなわち相応する語
線が高レベルとならないときはVDDに留まる。例
えば第１の語線W1が高レベルであると、両方の
列線３１および３２の電圧レベルは他の語線の電
圧レベルとは無関係に叉点トランジスタM11およ
びM12によつて地気電圧にプルダウンされる。他
方、第２の語線W2が高レベルで、第１および第
３の語線W1およびW2が共に低レベルであると、
叉点トランジスタ・ドライバM22はオンとなり、
他のORプレイン・ドライバM11M12，M31はオフ
となり、第２の列出力線３２のみが低レベルとな
り、第１の列出力線３１は高いプリチヤージ・レ
ベルVDDに留まる。すなわち第１の出力信号O1は
１で、第２の出力信号O2は０となる。
第３の位相（例えばt2t3，t5t6）期間中、出力
レジスタ５０中の通過トランジスタ５１および５
８は共にオンとなり、フイードバツク・トランジ
スタ５４および５９は共にオフとなる。このよう
にして、出力レジスタ５０は出力線３１および３
２上のORプレイン３０からのデータ信号O1およ
びO2をこのとき受信することができ、またこの
ときその出力線６１および６２に沿つてそれぞれ
相応するデータ信号Z1およびZ2を送出することが
できる。出力信号Z1は1（O1を理論的に反転し
たもの）であり；出力信号Z2は2である。出力
信号Z1はフイードバツクされて入力レジスタ４０
の入力I2となる。出力信号Z2はシステムの他の部
分に入力として送出される。出力レジスタはその
直後のサイクル（例えばt3t6）の第１の位相（例
えば、t3t4）の開始時点（例えばt3）の状態にラ
ツチされる（何故ならばこのときフイードバツ
ク・トランジスタ５４および５９はオンだからで
ある。）。これによつて出力Z1およびZ2は（このと
きフイードバツク・トランジスタ５４および５９
がオン状態に留まつているので）直後のサイクル
の第１および第２の位相（例えばt3t5）の期間を
通じて安定な状態に留まる。
地気ノード・プルアツプ・トランジスタＹの動
作の好ましき特徴は、以下に述べるようにして理
解されよう。サイクルt0t3の開始時点t0において、
ノード３７．５の電圧は直前のサイクル期間中の
動作によりVSSとなつている。何故ならば、この
ノードは直前のサイクルの第２および第３の位相
期間中、地気スイツチＳのオン状態によつてVSS
にプルダウンされていたからである。ORプレイ
ン３０のプリチヤージ位相t1t2の開始時点t1にお
いて、すべての語線W1，W2，W3はANDプレイ
ンの直前のプリチヤージ位相t0t1の期間中ANDプ
レインがプリチヤージされることによりORプレ
インの領域において高レベルとなつている。そし
てこれらすべての語線W1，W2，W3はこのプリ
チヤージ位相t1t2の後半期間中にANDプレインか
ら低レベル信号が到来して留まるまで高レベルに
留まる。このようして詳細に述べると、ORプレ
インのプリチヤージ位相t1t2の開始部分を通じて
出力線３１に接続された叉点ドライバ・トランジ
スタM11およびM31は共にオンである。それと同
時に、プルアツプ・プリチヤージ・トランジスタ
P1はオンとなり、出力線３１を所望の電圧レベ
ルVDDにプリチヤージする。このVDDなるレベル
は次のような場合に必要である。例えば直後の評
価位相t2t3期間中に語線W1およびW3上の信号が
低レベルとなり、従つてドライバM11およびM31
がオフとなり（一方、地気スイツチ・トランジス
タＳはオンとなる）、出力線３１が高いプリチヤ
ージ・レベルVDDになるようなときである。しか
しプル・アツプ・トランジスタP1の抵抗、ドラ
イバM11およびM12および地気スイツチＳの容量
ならびにこれらドライバM11およびM31の地気ス
イツチＳへの配線接続の抵抗および（地気に対す
る）容量のため、そして時刻t1における地気ノー
ド３７．５の電圧がVSS（地気）であるために、出
力線３１はプリチヤージ位相t1t2の期間中VDDに
はプリチヤージされず、その代りにプル・アツ
プ・トランジスタP1からのプリチヤージ電流は
地気ノード３７．５に向けられ、それによつて出
力線３１はORプレインのプリチヤージ位相t1t2
が望ましくない程長くならないならば、VSSから
VSSとVDDの間の中間の値に比較的ゆつくりとプ
リチヤージされる。通常データ処理システムで
は、すべての位相は等長とされるので、t1t2を長
くしようとするとt0t1およびt2t3も長くなる（こ
れは望ましくない。）すなわちサイクル時間t0t3
が望ましくない程長くなる。他方、地気ノード・
プル・アツプ・トランジスタＹを付加すると地気
ノード３７．５はORプレインのプリチヤージ位
相t1t2の初期部分の期間中に迅速に高レベルVDD
にプリチヤージされ、それによつてプリチヤージ
電流が出力線３１からドライバを通して地気ノー
ド３７．５に分流することが妨げられ、それによ
つて出力線３１のより速いプリチヤージが可能と
なり、従つてより短い期間のプリチヤージ位相
t1t2で動作するようになる。
以上本発明を特定の実施例に関して詳述してき
たが、更にレジスタ４０および５０中のラツチ
は、クロツクによつて動作するPMOSの代りに、
クロツクによつて動作するCMOSを用いること
もできる。
【図面の簡単な説明】
図は本発明の特定の実施例に従うPLAの回路
図であり、ｐ型伝導性チヤネルを有するMOSト
ランジスタはｐにより、ｎ型伝導性チヤネルを有
するMOSトランジスタはｎにより示されている。
また本発明の理解を助けるため図の左上にタイミ
ング図が示されている。 〔主要部分の符号の説明〕、第１の複数個の行
入力線……W1−W3、第２の複数個の列出力線…
…３１，３２。

Claims (1)

  1. 【特許請求の範囲】 １ 第１の複数の行入力線W1−W3；第２の複数
    の列出力線３１，３２；該行入力線の１つに接続
    されたゲートで電極、該列出力線の１つに接続さ
    れた第１の大電流端子及びクロツク印加地気ノー
    ド３７，５に接続された第２の大電流端子とをそ
    の各々が有するドライバ・トランジスタM11，
    M12，M22，M31の叉点行−列アレイ；該列出力
    線３１，３２に接続され、クロツクの各サイクル
    の第１の所定期間中に第１の所定電圧レベルへと
    該列出力線３１，３２を充電するためのプルアツ
    プ予充電トランジスタ手段P1，P2；及び該クロ
    ツク印加地気ノード３７，５に接続され、クロツ
    クの各サイクルの第２の所定期間中に第２の所定
    電圧レベルへと該クロツク印加地気ノード３７，
    ５を充電するためのプルダウントランジスタ手段
    Ｓとからなる叉点プレインを有する回路におい
    て、 該クロツク印加地気ノード３７，５に接続さ
    れ、クロツクの該第１の所定期間中に該第１の所
    定電圧レベルVDDへと該クロツク印加地気ノード
    ３７，５を充電するための補助プルアツプ地気ノ
    ード予充電トランジスタ手段Ｙを含むことを特徴
    とする回路。 ２ 特許請求の範囲第１項に記載の叉点プレイン
    を有する回路において、該プルアツプトランジス
    タ手段P1と該補助プルアツプトランジスタ手段
    Ｙの各々は同じクロツク源φ2に接続されたゲー
    ト電極を有することを特徴とする回路。 ３ 特許請求の範囲第２項に記載の叉点プレイン
    を有する回路において、該プルアツプトランジス
    タ手段P1，P2と該補助プルアツプトランジスタ
    手段ＹはPMOSトランジスタであり、そして該
    プルダウントランジスタ手段Ｓと該ドライバトラ
    ンジスタはNMOSトランジスタであることを特
    徴とする回路。 ４ 特許請求の範囲第１項に記載の叉点プレイン
    を有する回路において、該プルアツプ予充電トラ
    ンジスタ手段P1と該プルダウントランジスタ手
    段Ｓの各々は互いに逆極性のトランジスタ
    （PMOSとNMOS）であることを特徴とする回
    路。 ５ 特許請求の範囲第４項に記載の叉点プレイン
    を有する回路において、該プルアツプ予充電トラ
    ンジスタ手段P1の制御端子、該プルダウントラ
    ンジスタ手段Ｓの制御端子及び該補助プルアツプ
    地気ノード予充電トランジスタ手段Ｙの制御端子
    はこれら端子の各々にクロツクパルス列φ2を供
    給する端子に接続されていることを特徴とする回
    路。 ６ 特許請求の範囲第４項に記載の叉点プレイン
    を有する回路において、該ドライバ・トランジス
    タM11，M31の全ては該プルダウントランジスタ
    手段Ｓと同一型NMOSであることを特徴とする
    回路。 ７ 特許請求の範囲第１項に記載の叉点プレイン
    を有する回路において、該ドライバ・トランジス
    タM11，M31の全ては該プルダウントランジスタ
    手段Ｓと同一型NMOSであることを特徴とする
    回路。
JP59071038A 1983-04-11 1984-04-11 叉点プレインを有する回路 Granted JPS59200527A (ja)

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US06/483,645 US4577190A (en) 1983-04-11 1983-04-11 Programmed logic array with auxiliary pull-up means to increase precharging speed
US483,645 1983-04-11

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JPS59200527A JPS59200527A (ja) 1984-11-13
JPH0457129B2 true JPH0457129B2 (ja) 1992-09-10

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ID=23920923

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JP59071038A Granted JPS59200527A (ja) 1983-04-11 1984-04-11 叉点プレインを有する回路

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GB (1) GB2138189B (ja)

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GB2138189A (en) 1984-10-17
DE3413139A1 (de) 1984-10-11
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