JPH10190466A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】 【課題】 分圧手段に発生する全てのまたは特定のグリ
ッチを、最小限の面積オーバーヘッドで、且つ最小限の
動作速度の増加で軽減し得る半導体集積回路を提供する
ことを目的とする。 【解決手段】 分圧手段において、第１基準電圧ＧＮＤ
と第２基準電圧Ｖｒｅｆの差電圧を、入力信号Ｂ１〜Ｂ
４の値に応じて選択された分圧比で分圧して電圧を出力
する際に、出力制御手段により、入力信号Ｂ１〜Ｂ４の
値に応じて分圧比を選択した時点、或いは、入力信号Ｂ
１〜Ｂ４の値が変化した時点から所定時間だけ分圧手段
の出力を禁止する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、第１基準電圧と第
２基準電圧の差電圧を前記選択された分圧比で分圧した
電圧を出力する分圧手段を備えた半導体集積回路に係
り、特に、該分圧手段において発生する全てのまたは特
定のグリッチを、最小限の面積オーバーヘッドで、且つ
最小限の動作速度の増加で軽減した半導体集積回路に関
する。

【０００２】

【従来の技術】従来の半導体集積回路においては、抵抗
ストリング形のＤ／Ａ変換回路を構成する場合、全体と
してシリコン占有面積が最小となるようにレイアウトに
工夫が必要となる。図６には、従来の抵抗ストリング形
Ｄ／Ａ変換回路の回路構成図を示す。

【０００３】本従来例のＤ／Ａ変換回路では、抵抗スト
リングは折り曲げて形成されており、４×４のマトリク
ス状に構成されて、あたかもメモリセルアレイにおける
メモリセルのようにＸ方向デコーダＸＤＣ及びＹ方向デ
コーダＹＤＣにより１つのタップ電圧が選択される。

【０００４】Ｘ方向デコーダＸＤＣでは、ＡＮＤゲート
回路ＸＡ１〜ＸＡ４の出力がそれぞれ４連スイッチＳＸ
１〜ＳＸ４のオン／オフを制御しており、入力信号｛Ｂ
４，Ｂ３｝＝”００”のときにＡＮＤゲート回路ＸＡ１
の出力が”１”となって４連スイッチＳＸ１がオンとな
り、入力信号｛Ｂ４，Ｂ３｝＝”０１”のときにＡＮＤ
ゲート回路ＸＡ２の出力が”１”となって４連スイッチ
ＳＸ２がオンとなり、入力信号｛Ｂ４，Ｂ３｝＝”１
０”のときにＡＮＤゲート回路ＸＡ３の出力が”１”と
なって４連スイッチＳＸ３がオンとなり、入力信号｛Ｂ
４，Ｂ３｝＝”１１”のときにＡＮＤゲート回路ＸＡ４
の出力が”１”となって４連スイッチＳＸ４がオンとな
る。

【０００５】また、Ｙ方向デコーダＹＤＣでは、ＡＮＤ
ゲート回路ＹＡ１〜ＹＡ４の出力がそれぞれスイッチＳ
Ｙ１〜ＳＹ４のオン／オフを制御しており、入力信号
｛Ｂ３，Ｂ２，Ｂ１｝＝”０００”または”１１１”の
ときにＡＮＤゲート回路ＹＡ１の出力が”１”となって
スイッチＳＹ１がオンとなり、入力信号｛Ｂ３，Ｂ２，
Ｂ１｝＝”００１”または”１１０”のときにＡＮＤゲ
ート回路ＹＡ２の出力が”１”となってスイッチＳＹ２
がオンとなり、入力信号｛Ｂ３，Ｂ２，Ｂ１｝＝”０１
０”または”１０１”のときにＡＮＤゲート回路ＹＡ３
の出力が”１”となってスイッチＳＹ３がオンとなり、
入力信号｛Ｂ３，Ｂ２，Ｂ１｝＝”０１１”または”１
００”のときにＡＮＤゲート回路ＹＡ４の出力が”１”
となってスイッチＳＹ４がオンとなる。

【０００６】従って、入力信号｛Ｂ４，Ｂ３，Ｂ２，Ｂ
１｝が”００００”から”１１１１”までの値をとると
き、出力電圧ＤＡｏｕｔは接地電位（Ｖ０＝０［Ｖ］）
からＶ１６［Ｖ］までの電圧レベルを持つ電圧を出力す
ることになる。ここに、Ｖ１６は、 Ｖｒｅｆ・（Ｒ１＋…＋Ｒ１５）／（Ｒ１＋…＋Ｒ１
６） である。

【０００７】当然、分解能が高くなればなるほど、Ｘ方
向及びＹ方向に列及び行が増えていくことになり、メモ
リセルアレイでいうビット線に当たるノードＮ１〜Ｎ４
の寄生容量も増えていくことになる。その場合、図５に
示すようなデコーダの構成を採っていると、Ｘ方向デコ
ーダＸＤＣの出力が変化した際に、ノードＮ１〜Ｎ４の
電位も変化するため、抵抗ストリングを通してノードＮ
１〜Ｎ４の寄生容量を充放電することになるが、出力Ｄ
Ａｏｕｔに通じるタップ電圧も電源とのインピーダンス
が高いため、ノードＮ１〜Ｎ４を充放電する電流により
瞬間的に変化してしまい、グリッチを生じることにな
る。

【０００８】上記の原因で発生するグリッチは、図５に
おけるＸ方向デコーダＸＤＣの出力が変化して、尚且
つ、出力電圧ＤＡｏｕｔの変化が小さいときに顕著であ
る。即ち、抵抗ストリングの折り曲げ部分のタップ電圧
を出力するときに大きなグリッチが発生する。尚、抵抗
ストリングの折り曲げ部分のタップ電圧を出力するとき
とは、入力信号線Ｂ１及びＢ２が”０”から”１”へ変
化する時と、入力信号線Ｂ１及びＢ２が”１”から”
０”へと変化する時である。

【０００９】このようなＤ／Ａ変換回路におけるグリッ
チの発生を防止する手法としては、該Ｄ／Ａ変換回路の
出力側にサンプルホールド（Ｓ／Ｈ）回路やＣＲローパ
スフィルタ等を備えて、グリッチを除去する手法があ
る。また、グリッチの発生は、抵抗ストリング形のＤ／
Ａ変換回路に限らず、基準電圧を抵抗で分圧し所望の電
圧を生成する回路であれば、同様に存在すると考えられ
る。

【００１０】

【発明が解決しようとする課題】しかしながら、上記従
来の半導体集積回路におけるグリッチ除去の手法では、
サンプルホールド（Ｓ／Ｈ）回路やＣＲローパスフィル
タ等が大きな容量を必要とするため、面積のオーバーヘ
ッドが大きく、その容量を充放電する時間が動作時間の
ロスにつながるという事情があった。

【００１１】本発明は、上記従来の事情に鑑みてなされ
たものであって、第１基準電圧と第２基準電圧の差電圧
を前記選択された分圧比で分圧した電圧を出力する分圧
手段を備えた半導体集積回路において、該分圧手段に発
生する全てのまたは特定のグリッチを、最小限の面積オ
ーバーヘッドで、且つ最小限の動作速度の増加で軽減し
得る半導体集積回路を提供することを目的としている。

【００１２】

【課題を解決するための手段】上記課題を解決するため
に、本発明の半導体集積回路は、入力信号の値に応じて
分圧比が選択され、第１基準電圧と第２基準電圧の差電
圧を前記選択された分圧比で分圧した電圧を出力する分
圧手段と、前記入力信号の値に応じて分圧比を選択した
時点から所定時間だけ前記分圧手段の出力を禁止する出
力制御手段とを具備するものである。

【００１３】また、本発明の半導体集積回路は、入力信
号の値に応じて分圧比が選択され、第１基準電圧と第２
基準電圧の差電圧を前記選択された分圧比で分圧した電
圧を出力する分圧手段と、前記入力信号の値が変化した
時点から所定時間だけ前記分圧手段の出力を禁止する出
力制御手段とを具備するものである。

【００１４】また、本発明の半導体集積回路は、前記出
力制御手段は、前記入力信号が第１の特定入力値から第
２の特定入力値に変化したときにのみ、前記分圧手段の
出力を禁止するものである。

【００１５】また、本発明の半導体集積回路は、入力信
号を所定タイミングで保持する入力保持手段と、前記入
力保持手段の値に応じて分圧比が選択され、第１基準電
圧と第２基準電圧の差電圧を前記選択された分圧比で分
圧した電圧を出力する分圧手段と、前記入力信号を前記
入力保持手段に保持した時点から所定時間だけ前記分圧
手段の出力を禁止する出力制御手段とを具備するもので
ある。

【００１６】本発明の半導体集積回路では、分圧手段に
おいて、第１基準電圧と第２基準電圧の差電圧を、入力
信号の値に応じて選択された分圧比で分圧して電圧を出
力する際に、出力制御手段により、入力信号の値に応じ
て分圧比を選択した時点、或いは、入力信号の値が変化
した時点から所定時間だけ分圧手段の出力を禁止する。
このように、出力を禁止した所定時間の間にノードの寄
生容量の充放電を行い、充放電が終了し電圧が安定する
まで待ってから出力を開始するので、入力信号の変化に
応じたノードの寄生容量の充放電電流により電圧が瞬間
的に変化することによって生じるグリッチが出力される
のを防ぐことができ、結果として、入力信号の変化によ
り発生するグリッチを、最小限の面積オーバーヘッド
で、且つ最小限の動作速度の増加で軽減することができ
る。

【００１７】また、本発明の半導体集積回路では、入力
信号が第１の特定入力値から第２の特定入力値に変化し
たときにのみ、出力制御手段によって分圧手段の出力を
禁止する。即ち、分圧手段で発生するグリッチの内、顕
著なグリッチについてのみ軽減するよう出力制御手段を
構成するので、入力信号の特定の変化により発生するグ
リッチを、より最小限の面積オーバーヘッドで、且つよ
り最小限の動作速度の増加で軽減することができる。

【００１８】また、本発明の半導体集積回路では、入力
信号を入力保持手段に保持した所定タイミングから所定
時間だけ、出力制御手段によって分圧手段の出力を禁止
する。これにより、入力信号の全ての変化に応じたノー
ドの寄生容量の充放電電流により電圧が瞬間的に変化す
ることによって生じるグリッチが出力されるのを防ぐこ
とができ、結果として、入力信号の全ての変化により発
生するグリッチを、最小限の面積オーバーヘッドで、且
つ最小限の動作速度の増加で軽減することができる。

【００１９】また、本発明の半導体集積回路では、従来
のサンプルホールド回路やＲＣローパスフィルタ等を使
用してグリッチを除去する手法と比較して、ローコスト
でしかも動作スピードの速いＤ／Ａ変換回路やアナログ
電圧発生回路等の分圧手段を構成することができる。更
に、大きな容量を充電しなくても済む分、半導体集積回
路全体としての消費電流も少なく抑えることができる。

【００２０】

【発明の実施の形態】以下、本発明の半導体集積回路の
実施形態について、〔実施形態１〕，〔実施形態２〕，
〔実施形態３〕の順に図面を参照して詳細に説明する。

【００２１】〔実施形態１〕図１は本発明の実施形態１
に係る半導体集積回路の回路構成図である。同図におい
て、図６（従来例）と重複する部分には同一の符号を附
する。

【００２２】図１において、本実施形態の半導体集積回
路は、入力信号Ｂ１〜Ｂ４の値に応じて分圧比が選択さ
れ、接地電位（第１基準電圧）ＧＮＤとレファレンス電
位（第２基準電圧）Ｖｒｅｆとの差電圧を選択された分
圧比で分圧した出力ＤＡｏｕｔを出力する４ビット分解
能の抵抗ストリング形Ｄ／Ａ変換回路と、入力信号Ｂ１
及びＢ２の値が変化した時点から所定時間だけＤ／Ａ変
換回路の出力信号ＤＡｏｕｔの出力を禁止する出力制御
回路とを備えて構成されている。

【００２３】Ｄ／Ａ変換回路は、折り曲げられて４×４
のマトリクス状に構成された抵抗ストリングＲ１〜Ｒ１
６と、入力信号Ｂ１〜Ｂ４から１つのタップ電圧を選択
して出力信号ＤＡｏｕｔを出力するＸ方向デコーダＸＤ
Ｃ及びＹ方向デコーダＹＤＣとを備えて構成されてい
る。

【００２４】尚、抵抗ストリングＲ１〜Ｒ１６には、メ
モリセルアレイでいうビット線に当たるノードＮ１〜Ｎ
４と出力ＤＡｏｕｔ間の接続をそれぞれオン／オフする
スイッチＳＹ１〜ＳＹ４と、４連スイッチＳＸ１〜ＳＸ
４とを備えている。４連スイッチＳＸ１は抵抗Ｒ１〜Ｒ
４の一端とノードＮ１〜Ｎ４間の接続をそれぞれ同時に
オン／オフし、４連スイッチＳＸ２は抵抗Ｒ５〜Ｒ８の
一端とノードＮ１〜Ｎ４間の接続をそれぞれ同時にオン
／オフし、４連スイッチＳＸ３は抵抗Ｒ９〜Ｒ１２の一
端とノードＮ１〜Ｎ４間の接続をそれぞれ同時にオン／
オフし、４連スイッチＳＸ４は抵抗Ｒ１３〜Ｒ１６の一
端とノードＮ１〜Ｎ４間の接続をそれぞれ同時にオン／
オフする。

【００２５】Ｘ方向デコーダＸＤＣは、入力信号Ｂ３及
びＢ４のそれぞれの反転信号を生成するＮＯＴゲート回
路ＸＮ１及びＸＮ２と、４連スイッチＳＸ１〜ＳＸ４の
オン／オフを制御する信号を生成するＡＮＤゲート回路
ＸＡ１〜ＸＡ４とを備える。入力信号｛Ｂ４，Ｂ３｝
＝”００”のときにＡＮＤゲート回路ＸＡ１の出力が”
１”となって４連スイッチＳＸ１がオンとなり、入力信
号｛Ｂ４，Ｂ３｝＝”０１”のときにＡＮＤゲート回路
ＸＡ２の出力が”１”となって４連スイッチＳＸ２がオ
ンとなり、入力信号｛Ｂ４，Ｂ３｝＝”１０”のときに
ＡＮＤゲート回路ＸＡ３の出力が”１”となって４連ス
イッチＳＸ３がオンとなり、入力信号｛Ｂ４，Ｂ３｝
＝”１１”のときにＡＮＤゲート回路ＸＡ４の出力が”
１”となって４連スイッチＳＸ４がオンとなる。

【００２６】Ｙ方向デコーダＹＤＣは、入力信号Ｂ１及
びＢ３の排他的論理和をとるＸＯＲゲート回路ＹＸＯＲ
１と、入力信号Ｂ１及びＢ３の排他的論理和をとるＸＯ
Ｒゲート回路ＹＸＯＲ２と、ＸＯＲゲート回路ＹＸＯＲ
１及びＹＸＯＲ２の出力のそれぞれの反転信号を生成す
るＮＯＴゲート回路ＹＮ１及びＹＮ２と、スイッチＳＹ
１〜ＳＹ４のオン／オフを制御する信号を生成するＡＮ
Ｄゲート回路ＹＡ１〜ＹＡ４とを備える。

【００２７】後述するデグリッチパルスが有効でな
い（”１”）ときに、入力信号｛Ｂ３，Ｂ２，Ｂ１｝
＝”０００”または”１１１”のときにＡＮＤゲート回
路ＹＡ１の出力が”１”となってスイッチＳＹ１がオン
となり、入力信号｛Ｂ３，Ｂ２，Ｂ１｝＝”００１”ま
たは”１１０”のときにＡＮＤゲート回路ＹＡ２の出力
が”１”となってスイッチＳＹ２がオンとなり、入力信
号｛Ｂ３，Ｂ２，Ｂ１｝＝”０１０”または”１０１”
のときにＡＮＤゲート回路ＹＡ３の出力が”１”となっ
てスイッチＳＹ３がオンとなり、入力信号｛Ｂ３，Ｂ
２，Ｂ１｝＝”０１１”または”１００”のときにＡＮ
Ｄゲート回路ＹＡ４の出力が”１”となってスイッチＳ
Ｙ４がオンとなる。

【００２８】従って、入力信号｛Ｂ４，Ｂ３，Ｂ２，Ｂ
１｝が”００００”から”１１１１”までの値をとると
き、出力電圧ＤＡｏｕｔは接地電位（Ｖ０＝０［Ｖ］）
からＶ１６［Ｖ］までの電圧レベルを持つ電圧を出力す
ることになる。ここに、Ｖ１６は、 Ｖｒｅｆ・（Ｒ１＋…＋Ｒ１５）／（Ｒ１＋…＋Ｒ１
６） である。

【００２９】出力制御回路は、入力信号Ｂ１及びＢ２に
基づき入力信号Ｂ１及びＢ２の値が変化した時点から所
定時間だけＤ／Ａ変換回路の出力信号ＤＡｏｕｔの出力
を禁止するデグリッチパルスを生成する第１デグリッチ
パルス生成回路ＤＰＹと、デグリッチパルス及びＡＮＤ
ゲート回路ＹＡ１〜ＹＡ４（Ｙ方向デコーダ）の出力の
論理積をとって、デグリッチパルスが有効（”０”）で
あるときにＡＮＤゲート回路ＹＡ１〜ＹＡ４出力を無効
にし、全てのスイッチＳＹ１〜ＳＹ４をオフとして出力
ＤＡｏｕｔをハイ・インピーダンス状態とする禁止ゲー
ト回路ＹｉＡ１〜ＹｉＡ４とを備えている。

【００３０】第１デグリッチパルス生成回路ＤＰＹは、
入力信号Ｂ１及びＢ２の否定論理積をとるＮＡＮＤゲー
ト回路ＹＤＮＡ１、ＮＡＮＤゲート回路ＹＤＮＡ１の出
力の否定をとるＮＯＴゲート回路ＹＤＮ１、ＮＯＴゲー
ト回路ＹＤＮ１の出力を所定時間遅延する遅延素子ＹＤ
Ｌ１、遅延素子ＹＤＬ１の出力の否定をとるＮＯＴゲー
ト回路ＹＤＮ２、遅延素子ＹＤＬ１の出力とＮＡＮＤゲ
ート回路ＹＤＮＡ１の出力の否定論理積をとるＮＡＮＤ
ゲート回路ＹＤＮＡ２、ＮＯＴゲート回路ＹＤＮ１及び
ＹＤＮ２の出力の否定論理積をとるＮＡＮＤゲート回路
ＹＤＮＡ３、並びに、ＮＡＮＤゲート回路ＹＤＮＡ２及
びＹＤＮＡ３の出力の論理積をとるＡＮＤゲート回路Ｙ
ＤＡ１を備えた構成である。

【００３１】第１デグリッチパルス生成回路ＤＰＹで
は、入力信号Ｂ１及びＢ２がそれぞれ”１”または”
０”から共に”１”になったとき、或いは、入力信号Ｂ
１及びＢ２が共に”１”からそれぞれ”１”または”
０”になったときに、遅延素子ＹＤＬ１の遅延時間の幅
だけ有効（”０”）となるデグリッチパルスを発生し
て、出力ＤＡｏｕｔをハイ・インピーダンス状態とす
る。

【００３２】即ち、本実施形態の出力制御回路は、入力
信号Ｂ１及びＢ２の値が変化した時点から遅延素子ＹＤ
Ｌ１の遅延時間だけ全てのスイッチＳＹ１〜ＳＹ４をオ
フとして、この間にノードＮ１〜Ｎ４の寄生容量の充放
電を行い、充放電が終了して出力ＤＡｏｕｔに通じるタ
ップの電圧が安定するまで待ってから出力を開始するも
のである。これにより、入力信号Ｂ１及びＢ２の変化に
応じたノードＮ１〜Ｎ４の寄生容量の充放電電流により
タップ電圧が瞬間的に変化することによって生じるグリ
ッチが出力されるのを防ぐことができる。

【００３３】尚、本実施形態が入力信号Ｂ１及びＢ２の
変化に基づくグリッチの軽減を目的としているのは、従
来の技術で述べたように、ノードＮ１〜Ｎ４の寄生容量
の充放電電流に起因して発生するグリッチは、抵抗スト
リングの折り曲げ部分のタップ電圧を出力するときに顕
著であるという特質のためであり、結果として、本実施
形態の半導体装置によれば、Ｄ／Ａ変換回路の抵抗スト
リングの折り曲げ部分のタップ電圧を出力するときに発
生するグリッチを軽減することができる。

【００３４】以上のように、本実施形態の半導体集積回
路では、４ビット分解能のＤ／Ａ変換回路において入力
信号Ｂ１及びＢ２（下位２ビット）の変化により発生す
るグリッチを、最小限の面積オーバーヘッドで、且つ最
小限の動作速度の増加で軽減することができる。尚、本
実施形態では、４ビット分解能のＤ／Ａ変換回路につい
て説明したが、分解能によらず適用することが可能であ
り、分解能が高ければ高いほど、ノードＮ１〜Ｎ４の寄
生容量が大きくなるため、本実施形態による効果もより
大きいものとなる。

【００３５】〔実施形態２〕図２は本発明の実施形態２
に係る半導体集積回路における出力制御回路の第２デグ
リッチパルス生成回路ＤＰＸの回路図である。即ち、図
２の第２デグリッチパルス生成回路ＤＰＸは、実施形態
１（図１）における第１デグリッチパルス生成回路ＤＰ
Ｙに置き換えられて、４ビット分解能の抵抗ストリング
形Ｄ／Ａ変換回路及び出力制御回路による半導体集積回
路を構成するものである。

【００３６】図２において、第２デグリッチパルス生成
回路ＤＰＸは、入力信号Ｂ３及びＢ４の変化に応じてデ
グリッチパルスを生成するものであり、入力信号Ｂ３の
否定をとるＮＯＴゲート回路ＸＤＮ１、ＮＯＴゲート回
路ＸＤＮ１の出力を所定時間遅延する第２遅延素子ＸＤ
Ｌ１、第２遅延素子ＸＤＬ１の出力の否定をとるＮＯＴ
ゲート回路ＸＤＮ２、ＮＯＴゲート回路ＸＤＮ１及びＸ
ＤＮ２の出力の否定論理積をとるＮＡＮＤゲート回路Ｘ
ＤＮＡ１、第２遅延素子ＸＤＬ１の出力と入力信号Ｂ３
の否定論理積をとるＮＡＮＤゲート回路ＸＤＮＡ２、入
力信号Ｂ４の否定をとるＮＯＴゲート回路ＸＤＮ３、Ｎ
ＯＴゲート回路ＸＤＮ３の出力を所定時間遅延する第３
遅延素子ＸＤＬ２、第３遅延素子ＸＤＬ２の出力の否定
をとるＮＯＴゲート回路ＸＤＮ４、ＮＯＴゲート回路Ｘ
ＤＮ３及びＸＤＮ４の出力の否定論理積をとるＮＡＮＤ
ゲート回路ＸＤＮＡ３、第３遅延素子ＸＤＬ２の出力と
入力信号Ｂ４の否定論理積をとるＮＡＮＤゲート回路Ｘ
ＤＮＡ４、並びに、ＮＡＮＤゲート回路ＸＤＮＡ１〜Ｘ
ＤＮＡ４の出力の論理積をとるＡＮＤゲート回路ＸＤＡ
１を備えた構成である。

【００３７】第２デグリッチパルス生成回路ＤＰＸで
は、入力信号Ｂ３及びＢ４のうち少なくとも一方が変化
すれば、第２遅延素子ＸＤＬ２または第３遅延素子ＸＤ
Ｌ３の遅延時間の幅だけ有効（”０”）となるデグリッ
チパルスを発生して、出力ＤＡｏｕｔをハイ・インピー
ダンス状態とする。

【００３８】即ち、本実施形態の出力制御回路は、入力
信号Ｂ３及びＢ４の値が変化した時点から第２遅延素子
ＸＤＬ２または第３遅延素子ＸＤＬ３の遅延時間だけ全
てのスイッチＳＹ１〜ＳＹ４をオフとして、この間にノ
ードＮ１〜Ｎ４の寄生容量の充放電を行い、充放電が終
了して出力ＤＡｏｕｔに通じるタップの電圧が安定する
まで待ってから出力を開始するものである。これによ
り、入力信号Ｂ３及びＢ４の変化に応じたノードＮ１〜
Ｎ４の寄生容量の充放電電流によりタップ電圧が瞬間的
に変化することによって生じるグリッチが出力されるの
を防ぐことができる。

【００３９】尚、実施形態１の出力制御回路が、Ｄ／Ａ
変換回路の抵抗ストリングの折り曲げ部分のタップ電圧
を出力するときに発生するグリッチを軽減することを目
的としていたのに対して、本実施形態の出力制御回路
は、Ｄ／Ａ変換回路のＸ方向デコーダＸＤＣの出力（Ａ
ＮＤゲート回路ＸＡ１〜ＸＡ４の出力）が変化する時に
発生するグリッチを全て軽減することを目的としてい
る。

【００４０】〔実施形態３〕次に、図３は本発明の実施
形態３に係る半導体集積回路の回路構成図である。同図
において、図１（実施形態１）と重複する部分には同一
の符号を附する。

【００４１】図３において、本実施形態の半導体集積回
路は、ディジタル信号Ｂ１〜Ｂ４の値に応じて分圧比が
選択され、接地電位（第１基準電圧）ＧＮＤとレファレ
ンス電位（第２基準電圧）Ｖｒｅｆとの差電圧を選択さ
れた分圧比で分圧した出力ＤＡｏｕｔを出力する４ビッ
ト分解能のＤ／Ａ変換回路と、入力信号ＤＡｉｎをタイ
ミング信号ＳＲＴでセットしてディジタル信号Ｂ１〜Ｂ
４を出力する４ビットレジスタＲＧ１と、タイミング信
号ＳＲＴが変化した時点から所定時間だけＤ／Ａ変換回
路の出力信号ＤＡｏｕｔの出力を禁止する出力制御回路
とを備えて構成されている。Ｄ／Ａ変換回路の構成につ
いては、実施形態１と同等であるので、その説明を省略
する。

【００４２】出力制御回路は、タイミング信号ＳＲＴの
立ち上がり変化から所定時間だけＤ／Ａ変換回路の出力
信号ＤＡｏｕｔの出力を禁止するデグリッチパルスを生
成する第３デグリッチパルス生成回路ＤＰと、デグリッ
チパルス及びＡＮＤゲート回路ＹＡ１〜ＹＡ４（Ｙ方向
デコーダ）の出力の論理積をとって、デグリッチパルス
が有効（”０”）であるときにＡＮＤゲート回路ＹＡ１
〜ＹＡ４出力を無効にし、全てのスイッチＳＹ１〜ＳＹ
４をオフとして出力ＤＡｏｕｔをハイ・インピーダンス
状態とする禁止ゲート回路ＹｉＡ１〜ＹｉＡ４とを備え
ている。

【００４３】第３デグリッチパルス生成回路ＤＰは、タ
イミング信号ＳＲＴを所定時間遅延する遅延素子ＤＬ
１、遅延素子ＤＬ１の出力の否定をとるＮＯＴゲート回
路ＤＮ１、並びに、タイミング信号ＳＲＴとＮＯＴゲー
ト回路ＤＮ１の出力の否定論理積をとるＮＡＮＤゲート
回路ＤＮＡ１を備えた構成である。

【００４４】タイミング信号ＳＲＴは、その立ち上がり
エッジで４ビットレジスタＲＧ１のデータを書き換える
クロックであり、Ｄ／Ａ変換回路が変換を開始するタイ
ミングを示す。従って、第３デグリッチパルス生成回路
ＤＰでは、ディジタル信号Ｂ１〜Ｂ４のどのような変化
に対しても、該立ち上がりエッジから遅延素子ＤＬ１の
遅延時間の幅だけ有効（”０”）となるデグリッチパル
スを発生して、出力ＤＡｏｕｔをハイ・インピーダンス
状態とする。

【００４５】即ち、本実施形態の出力制御回路は、ディ
ジタル信号Ｂ１〜Ｂ４の値が変化した時点から遅延素子
ＤＬ１の遅延時間だけ全てのスイッチＳＹ１〜ＳＹ４を
オフとして、この間にノードＮ１〜Ｎ４の寄生容量の充
放電を行い、充放電が終了して出力ＤＡｏｕｔに通じる
タップの電圧が安定するまで待ってから出力を開始する
ものである。これにより、ディジタル信号Ｂ１〜Ｂ４の
全ての変化に応じたノードＮ１〜Ｎ４の寄生容量の充放
電電流によりタップ電圧が瞬間的に変化することによっ
て生じるグリッチが出力されるのを防ぐことができる。

【００４６】以上のように、本実施形態の半導体集積回
路では、４ビット分解能のＤ／Ａ変換回路においてディ
ジタル信号Ｂ１〜Ｂ４（全４ビット）の全ての変化によ
り発生するグリッチを、最小限の面積オーバーヘッド
で、且つ最小限の動作速度の増加で軽減することができ
る。尚、本実施形態では、タイミング信号ＳＲＴの立ち
上がりエッジで４ビットレジスタＲＧ１のデータを書き
換える場合について示したが、タイミング信号ＳＲＴの
立ち下がりエッジでレジスタＲＧ１のデータを書き換え
る場合にも適用可能である。その場合、第３デグリッチ
パルス生成回路ＤＰのＮＡＮＤゲート回路ＤＮＡ１はＯ
Ｒゲート回路に置き換えられる。

【００４７】最後に、本発明のＤ／Ａ変換回路及び出力
制御回路を備えた半導体集積回路による効果を、試作品
のテスト結果によって実証する。図４及び図５は、１０
ビットＤ／Ａ変換回路において、それぞれ本発明を適用
しない従来のＤ／Ａ変換回路及び本発明を適用したＤ／
Ａ変換回路の出力ＤＡｏｕｔについて電圧波形を示した
説明図である。つまり、所定クロック（タイミング信号
ＳＲＴ）により入力ディジタル信号値を増加させていっ
たときの出力ＤＡｏｕｔの電圧波形を示すもので、理想
的には階段状に上昇していくべきものである。図４に示
す従来のＤ／Ａ変換回路の出力ＤＡｏｕｔでは、丸印で
指摘する部分に顕著なグリッチが発生しており、図５の
本発明を適用したＤ／Ａ変換回路の出力ＤＡｏｕｔで
は、そのグリッチが軽減されていることが分かる。

【００４８】

【発明の効果】以上説明したように、本発明の半導体集
積回路によれば、分圧手段において、第１基準電圧と第
２基準電圧の差電圧を、入力信号の値に応じて選択され
た分圧比で分圧して電圧を出力する際に、出力制御手段
により、入力信号の値に応じて分圧比を選択した時点、
或いは、入力信号の値が変化した時点から所定時間だけ
分圧手段の出力を禁止し、その出力を禁止した所定時間
の間にノードの寄生容量の充放電を行い、充放電が終了
し電圧が安定するまで待ってから出力を開始するので、
入力信号の変化に応じたノードの寄生容量の充放電電流
により電圧が瞬間的に変化することによって生じるグリ
ッチが出力されるのを防ぐことができ、結果として、入
力信号の変化により発生するグリッチを、最小限の面積
オーバーヘッドで、且つ最小限の動作速度の増加で軽減
することができる。

【図面の簡単な説明】

【図１】本発明の実施形態１に係る半導体集積回路の回
路構成図である。

【図２】本発明の実施形態２に係る半導体集積回路にお
ける出力制御回路の第２デグリッチパルス生成回路の回
路図である。

【図３】本発明の実施形態３に係る半導体集積回路の回
路構成図である。

【図４】従来のＤ／Ａ変換回路の出力について電圧波形
を示した説明図である。

【図５】本発明を適用したＤ／Ａ変換回路の出力につい
て電圧波形を示した説明図である。

【図６】従来の抵抗ストリング形Ｄ／Ａ変換回路の回路
構成図である。

【符号の説明】

Ｒ１〜Ｒ１６…抵抗（ストリング）、ＸＤＣ…Ｘ方向デ
コーダ、ＹＤＣ…Ｙ方向デコーダ、ＳＹ１〜ＳＹ４…ス
イッチ、ＳＸ１〜ＳＸ４…４連スイッチ、ＤＰＹ…第１
デグリッチパルス生成回路、ＤＰＸ…第２デグリッチパ
ルス生成回路、ＤＰ…第３デグリッチパルス生成回路、
ＧＮＤ…接地電位（第１基準電圧）、Ｖｒｅｆ…レファ
レンス電位（第２基準電圧）、Ｂ１〜Ｂ４…入力信号
（ディジタル信号）、ＤＡｏｕｔ…出力信号、Ｎ１〜Ｎ
４…ノード、ＸＮ１，ＸＮ２，ＹＮ１，ＹＮ２，ＹＤＮ
１，ＹＤＮ２，ＸＤＮ１〜ＸＤＮ４，ＤＮ１…ＮＯＴゲ
ート回路、ＸＡ１〜ＸＡ４，ＹＡ１〜ＹＡ４，ＹＤＡ
１，ＸＤＡ１…ＡＮＤゲート回路、ＹＤＮＡ１〜ＹＤＮ
Ａ３，ＸＤＮＡ１〜ＸＤＮＡ４，ＤＮＡ１ＮＡＮＤゲー
ト回路、ＹＸＯＲ１，ＹＸＯＲ２…ＸＯＲゲート回路、
ＹｉＡ１〜ＹｉＡ４禁止ゲート回路、ＹＤＬ１…遅延素
子、ＸＤＬ１…第２遅延素子、ＸＤＬ２…第３遅延素
子、ＤＬ１…遅延素子、ＲＧ１４…ビットレジスタ、Ｓ
ＲＴ…タイミング信号。

Claims (5)

【特許請求の範囲】
1. 【請求項１】 入力信号の値に応じて分圧比が選択さ
   れ、第１基準電圧と第２基準電圧の差電圧を前記選択さ
   れた分圧比で分圧した電圧を出力する分圧手段と、 前記入力信号の値に応じて分圧比を選択した時点から所
   定時間だけ前記分圧手段の出力を禁止する出力制御手段
   と、 を有する半導体集積回路。
2. 【請求項２】 前記出力制御手段は、 前記入力信号が第１の特定入力値から第２の特定入力値
   に変化したときにのみ、前記分圧手段の出力を禁止する
   請求項１記載の半導体集積回路。
3. 【請求項３】 入力信号の値に応じて分圧比が選択さ
   れ、第１基準電圧と第２基準電圧の差電圧を前記選択さ
   れた分圧比で分圧した電圧を出力する分圧手段と、 前記入力信号の値が変化した時点から所定時間だけ前記
   分圧手段の出力を禁止する出力制御手段と、 を有する半導体集積回路。
4. 【請求項４】 前記出力制御手段は、前記入力信号が第
   １の特定入力値から第２の特定入力値に変化したときに
   のみ、前記分圧手段の出力を禁止する請求項３記載の半
   導体集積回路。
5. 【請求項５】 入力信号を所定タイミングで保持する入
   力保持手段と、 前記入力保持手段の値に応じて分圧比が選択され、第１
   基準電圧と第２基準電圧の差電圧を前記選択された分圧
   比で分圧した電圧を出力する分圧手段と、 前記入力信号を前記入力保持手段に保持した時点から所
   定時間だけ前記分圧手段の出力を禁止する出力制御手段
   と、 を有する半導体集積回路。