JPH10190676A - Ａｔｍ通信インタフェース - Google Patents
Ａｔｍ通信インタフェースInfo
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- JPH10190676A JPH10190676A JP8345889A JP34588996A JPH10190676A JP H10190676 A JPH10190676 A JP H10190676A JP 8345889 A JP8345889 A JP 8345889A JP 34588996 A JP34588996 A JP 34588996A JP H10190676 A JPH10190676 A JP H10190676A
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- 238000001514 detection method Methods 0.000 claims description 24
- 238000000034 method Methods 0.000 abstract description 3
- 239000003990 capacitor Substances 0.000 description 4
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- 239000013256 coordination polymer Substances 0.000 description 3
- 230000003287 optical effect Effects 0.000 description 3
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- 230000002411 adverse Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
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- Maintenance And Management Of Digital Transmission (AREA)
Abstract
(57)【要約】
【課題】クロックの停止をリアルタイムで検知し、ＣＰ
Ｕに直ちにクロック停止を伝え、通信停止時の処置を遅
延無く実施可能とする。 【解決手段】ＡＴＭ通信を制御するＡＴＭ通信制御回路
１と、ＡＴＭ通信ネットワークとの間でＡＴＭ通信セル
を送受信してＡＴＭ通信制御回路１に出力する伝送回路
４と、ＡＴＭ通信制御回路１と外部ＣＰＵを接続するＣ
ＰＵインタフェース回路３と、ＡＴＭ通信制御回路１の
タイミングを定める基本クロック、ＡＴＭ通信制御回路
１と伝送回路４の間の送受信の同期を取る送信クロック
及び受信クロックの少なくとも１つのクロックが停止す
ると、クロック停止信号をＣＰＵインタフェース回路３
に出力するＲＡＳ回路２１から構成される。
Ｕに直ちにクロック停止を伝え、通信停止時の処置を遅
延無く実施可能とする。 【解決手段】ＡＴＭ通信を制御するＡＴＭ通信制御回路
１と、ＡＴＭ通信ネットワークとの間でＡＴＭ通信セル
を送受信してＡＴＭ通信制御回路１に出力する伝送回路
４と、ＡＴＭ通信制御回路１と外部ＣＰＵを接続するＣ
ＰＵインタフェース回路３と、ＡＴＭ通信制御回路１の
タイミングを定める基本クロック、ＡＴＭ通信制御回路
１と伝送回路４の間の送受信の同期を取る送信クロック
及び受信クロックの少なくとも１つのクロックが停止す
ると、クロック停止信号をＣＰＵインタフェース回路３
に出力するＲＡＳ回路２１から構成される。
Description
【０００１】
【発明の属する技術分野】本発明は、ＡＴＭ通信ネット
ワークに適用されるＡＴＭ通信インタフェースに関す
る。
ワークに適用されるＡＴＭ通信インタフェースに関す
る。
【０００２】
【従来の技術】従来のプラント計装制御システムに用い
られるＡＴＭ通信インタフェースを図３に示す。図３に
示すように、ＡＴＭ通信セルを送信する場合には、外部
のＣＰＵから出された命令がＣＰＵインタフェース回路
３を介してＡＴＭ通信制御回路１に伝わる。この命令に
従いＡＴＭ通信制御回路１で生成されたＡＴＭ通信セル
は、発振器２から供給される基本クロックに従って信号
線８により伝送回路４に送られる。このＡＴＭ通信セル
は、伝送回路４において光化などの信号変調を受けて信
号線１０から送出される。ここで、送信の同期を取るた
めの送信クロックは信号線６により供給される。
られるＡＴＭ通信インタフェースを図３に示す。図３に
示すように、ＡＴＭ通信セルを送信する場合には、外部
のＣＰＵから出された命令がＣＰＵインタフェース回路
３を介してＡＴＭ通信制御回路１に伝わる。この命令に
従いＡＴＭ通信制御回路１で生成されたＡＴＭ通信セル
は、発振器２から供給される基本クロックに従って信号
線８により伝送回路４に送られる。このＡＴＭ通信セル
は、伝送回路４において光化などの信号変調を受けて信
号線１０から送出される。ここで、送信の同期を取るた
めの送信クロックは信号線６により供給される。
【０００３】一方、ＡＴＭ通信セルを受信する場合に
は、信号線１１を伝送するＡＴＭ通信セルが伝送回路４
に到達して信号復調を受け、信号線９を通じてＡＴＭ通
信制御回路１で受信される。ここで、受信の同期をとる
ための受信クロックは信号線７で伝送されている。
は、信号線１１を伝送するＡＴＭ通信セルが伝送回路４
に到達して信号復調を受け、信号線９を通じてＡＴＭ通
信制御回路１で受信される。ここで、受信の同期をとる
ための受信クロックは信号線７で伝送されている。
【０００４】
【発明が解決しようとする課題】上記従来のＡＴＭ通信
インタフェースは、基本クロック、送信クロックまたは
受信クロックのいずれかのクロックが停止した場合、通
信は停止してしまう。一般的にプラント制御において
は、通信停止がプラント制御に悪影響を及ぼすため、ネ
ットワークの二重化等により通信停止に備えている。し
かし、通信が停止した場合には直ちにバックアップ用ネ
ットワークに切り換える等して通信を続行する必要があ
るが、通信の停止を検出したときには、プラント制御に
多大な悪影響が及んでいることが多い。
インタフェースは、基本クロック、送信クロックまたは
受信クロックのいずれかのクロックが停止した場合、通
信は停止してしまう。一般的にプラント制御において
は、通信停止がプラント制御に悪影響を及ぼすため、ネ
ットワークの二重化等により通信停止に備えている。し
かし、通信が停止した場合には直ちにバックアップ用ネ
ットワークに切り換える等して通信を続行する必要があ
るが、通信の停止を検出したときには、プラント制御に
多大な悪影響が及んでいることが多い。
【０００５】本発明は、上記課題を解決するためになさ
れたもので、その目的とするところは、クロックの停止
をリアルタイムで検知し、ＣＰＵに直ちにクロック停止
を伝えることが出来、通信停止時の処置を遅延無く実施
可能なＡＴＭ通信インタフェースを提供することにあ
る。
れたもので、その目的とするところは、クロックの停止
をリアルタイムで検知し、ＣＰＵに直ちにクロック停止
を伝えることが出来、通信停止時の処置を遅延無く実施
可能なＡＴＭ通信インタフェースを提供することにあ
る。
【０００６】
【課題を解決するための手段】本発明のＡＴＭ通信イン
タフェースは、ＡＴＭ通信を制御するＡＴＭ通信制御回
路と、ＡＴＭ通信ネットワークとの間でＡＴＭ通信セル
を送受信して前記ＡＴＭ通信制御回路に出力する伝送回
路と、前記ＡＴＭ通信制御回路とＣＰＵを接続するＣＰ
Ｕインタフェース回路と、前記ＡＴＭ通信制御回路のタ
イミングを定める基本クロック又は前記ＡＴＭ通信制御
回路と前記伝送回路の間の送受信の同期を取る送信クロ
ック若しくは受信クロックの少なくとも１つのクロック
の停止を検出し、クロック停止信号を前記ＣＰＵインタ
フェース回路に出力するクロック停止検出回路とを具備
してなることを特徴とする。
タフェースは、ＡＴＭ通信を制御するＡＴＭ通信制御回
路と、ＡＴＭ通信ネットワークとの間でＡＴＭ通信セル
を送受信して前記ＡＴＭ通信制御回路に出力する伝送回
路と、前記ＡＴＭ通信制御回路とＣＰＵを接続するＣＰ
Ｕインタフェース回路と、前記ＡＴＭ通信制御回路のタ
イミングを定める基本クロック又は前記ＡＴＭ通信制御
回路と前記伝送回路の間の送受信の同期を取る送信クロ
ック若しくは受信クロックの少なくとも１つのクロック
の停止を検出し、クロック停止信号を前記ＣＰＵインタ
フェース回路に出力するクロック停止検出回路とを具備
してなることを特徴とする。
【０００７】本発明のＡＴＭ通信インタフェースによれ
ば、以下に示す作用・効果を有する。ＡＴＭ通信セルを
送信する場合には、外部のＣＰＵから出された命令がＣ
ＰＵインタフェース回路を介してＡＴＭ通信制御回路に
伝わる。この命令に従いＡＴＭ通信制御回路で生成され
たＡＴＭ通信セルは、基本クロックに従い伝送回路に送
られる。このＡＴＭ通信セルは、伝送回路において光化
などの信号変調を受けてＡＴＭ通信ネットワークに送出
される。このＡＴＭ通信制御回路から伝送回路への送信
の際には、送信クロックにより同期を取っている。
ば、以下に示す作用・効果を有する。ＡＴＭ通信セルを
送信する場合には、外部のＣＰＵから出された命令がＣ
ＰＵインタフェース回路を介してＡＴＭ通信制御回路に
伝わる。この命令に従いＡＴＭ通信制御回路で生成され
たＡＴＭ通信セルは、基本クロックに従い伝送回路に送
られる。このＡＴＭ通信セルは、伝送回路において光化
などの信号変調を受けてＡＴＭ通信ネットワークに送出
される。このＡＴＭ通信制御回路から伝送回路への送信
の際には、送信クロックにより同期を取っている。
【０００８】また、ＡＴＭ通信セルを受信する場合に
は、ＡＴＭ通信ネットワークからのＡＴＭ通信セルが伝
送回路において信号復調を受け、ＡＴＭ通信制御回路で
受信される。この受信の際には、受信クロックにより同
期を取っている。
は、ＡＴＭ通信ネットワークからのＡＴＭ通信セルが伝
送回路において信号復調を受け、ＡＴＭ通信制御回路で
受信される。この受信の際には、受信クロックにより同
期を取っている。
【０００９】一方、上記した通信動作における基本クロ
ック、送信クロック及び受信クロックのうち少なくとも
１つのクロックは、クロック停止検出回路に入力され
る。クロック停止検出回路は、入力されたクロックの停
止を検出した場合にクロック停止信号をＣＰＵインタフ
ェース回路に出力する。ＣＰＵインタフェース回路は、
このクロック停止信号を受けてクロックの停止を外部の
ＣＰＵに伝える。
ック、送信クロック及び受信クロックのうち少なくとも
１つのクロックは、クロック停止検出回路に入力され
る。クロック停止検出回路は、入力されたクロックの停
止を検出した場合にクロック停止信号をＣＰＵインタフ
ェース回路に出力する。ＣＰＵインタフェース回路は、
このクロック停止信号を受けてクロックの停止を外部の
ＣＰＵに伝える。
【００１０】この基本クロック、送信クロック又は受信
クロックの停止をリアルタイムで検出することで、ＣＰ
Ｕに直ちにクロック停止を伝えることができ、バックア
ップ用ネットワークへの切換えなど通信停止時の処置を
確実に遅延無く実施可能である。
クロックの停止をリアルタイムで検出することで、ＣＰ
Ｕに直ちにクロック停止を伝えることができ、バックア
ップ用ネットワークへの切換えなど通信停止時の処置を
確実に遅延無く実施可能である。
【００１１】
【発明の実施の形態】以下、図面を参照しながら本発明
の一実施形態を説明する。図１は、本発明の一実施形態
に係るプラント制御に用いられるＡＴＭ通信インタフェ
ースを示すブロック図である。このＡＴＭ通信インタフ
ェースでは、ＡＴＭ通信の制御を行うＡＴＭ通信制御回
路１、ＡＴＭ通信制御回路１に基本クロックを供給する
発振器２、ＡＴＭ通信セル、すなわちＡＴＭ通信データ
を光化等の信号変復調により送受信する伝送回路４、Ａ
ＴＭ通信制御回路１に通信命令を出す外部のＣＰＵとの
インタフェースであるＣＰＵインタフェース回路３、基
本クロック、送信クロック及び受信クロックの停止を確
認し、クロック停止信号をＣＰＵインタフェース回路３
に出力するＲＡＳ(Reliability,Availability,Servicea
bility) 回路２１から構成される。
の一実施形態を説明する。図１は、本発明の一実施形態
に係るプラント制御に用いられるＡＴＭ通信インタフェ
ースを示すブロック図である。このＡＴＭ通信インタフ
ェースでは、ＡＴＭ通信の制御を行うＡＴＭ通信制御回
路１、ＡＴＭ通信制御回路１に基本クロックを供給する
発振器２、ＡＴＭ通信セル、すなわちＡＴＭ通信データ
を光化等の信号変復調により送受信する伝送回路４、Ａ
ＴＭ通信制御回路１に通信命令を出す外部のＣＰＵとの
インタフェースであるＣＰＵインタフェース回路３、基
本クロック、送信クロック及び受信クロックの停止を確
認し、クロック停止信号をＣＰＵインタフェース回路３
に出力するＲＡＳ(Reliability,Availability,Servicea
bility) 回路２１から構成される。
【００１２】また、外部ＣＰＵとＣＰＵインタフェース
回路３は信号線１３により、ＣＰＵインタフェース回路
３とＡＴＭ通信制御回路１は信号線１２により、ＡＴＭ
通信制御回路１と発振器２は信号線５により、また伝送
回路４とは信号線６〜９によりそれぞれ接続されてお
り、送信クロック及び受信クロックを供給する信号線
６，８は分岐してＲＡＳ回路２１に接続されている。ま
た、伝送回路４はＡＴＭ通信ネットワークと信号線１
０，１１により、ＲＡＳ回路２１とＣＰＵインタフェー
ス回路３は、信号線２２によりそれぞれ接続されてい
る。
回路３は信号線１３により、ＣＰＵインタフェース回路
３とＡＴＭ通信制御回路１は信号線１２により、ＡＴＭ
通信制御回路１と発振器２は信号線５により、また伝送
回路４とは信号線６〜９によりそれぞれ接続されてお
り、送信クロック及び受信クロックを供給する信号線
６，８は分岐してＲＡＳ回路２１に接続されている。ま
た、伝送回路４はＡＴＭ通信ネットワークと信号線１
０，１１により、ＲＡＳ回路２１とＣＰＵインタフェー
ス回路３は、信号線２２によりそれぞれ接続されてい
る。
【００１３】なお、送信クロックは送信データに重ねる
ことがあり、その場合、信号線６及び信号線８が一本化
される。同様に受信クロックと受信データが重ねられる
と、信号線７及び信号線９が一本化される。
ことがあり、その場合、信号線６及び信号線８が一本化
される。同様に受信クロックと受信データが重ねられる
と、信号線７及び信号線９が一本化される。
【００１４】上記ＲＡＳ回路２１の内部の回路の構成例
を示したのが図２である。図２に示すように、このＲＡ
Ｓ回路２１は、送信クロックの停止を検出する送信クロ
ック停止検出回路２３と、基本クロックの停止を検出す
る基本クロック停止検出回路２４から構成されている。
なお、受信クロックの停止を検出する受信クロック停止
検出回路もあるが、送信クロック停止検出回路２３と同
様の構成となっているため、ここでは省略している。
を示したのが図２である。図２に示すように、このＲＡ
Ｓ回路２１は、送信クロックの停止を検出する送信クロ
ック停止検出回路２３と、基本クロックの停止を検出す
る基本クロック停止検出回路２４から構成されている。
なお、受信クロックの停止を検出する受信クロック停止
検出回路もあるが、送信クロック停止検出回路２３と同
様の構成となっているため、ここでは省略している。
【００１５】送信クロック停止検出回路２３は、２つの
Ｄ−フリップフロップ３１及び３４（以下、Ｄ−ＦＦと
称する）、インバータ素子３２、抵抗３３，３５から構
成されている。１段目のＤ−ＦＦ３１では、そのＣＬＫ
端子には信号線６が接続され、送信クロックが供給され
る。またＤ端子は、抵抗３３に接続されて正レベルを保
持するようになっている。また、ＣＬＲ端子には信号線
５が接続され、基本クロックが供給される。一方、出力
端子である反転出力／Ｑ（Ｑの補数を表す）がＤ−ＦＦ
３４のＤ端子に接続されている。
Ｄ−フリップフロップ３１及び３４（以下、Ｄ−ＦＦと
称する）、インバータ素子３２、抵抗３３，３５から構
成されている。１段目のＤ−ＦＦ３１では、そのＣＬＫ
端子には信号線６が接続され、送信クロックが供給され
る。またＤ端子は、抵抗３３に接続されて正レベルを保
持するようになっている。また、ＣＬＲ端子には信号線
５が接続され、基本クロックが供給される。一方、出力
端子である反転出力／Ｑ（Ｑの補数を表す）がＤ−ＦＦ
３４のＤ端子に接続されている。
【００１６】２段目のＤ−ＦＦ３４では、そのＣＬＫ端
子には基本クロックが供給され、基本クロックの立上が
り毎にＤ入力端子の信号を非反転出力Ｑに出力する。ま
た、Ｄ−ＦＦ３４の反転出力／Ｑが信号線３６によりＡ
ＮＤ素子５１に接続されている。ここで、正常時、すな
わち送信クロック及び基本クロックが停止せずに正常な
ＡＴＭ通信を行っているときは、ＡＮＤ素子５１に入力
される反転出力／Ｑは、常に正レベルを保持するように
設定されている。
子には基本クロックが供給され、基本クロックの立上が
り毎にＤ入力端子の信号を非反転出力Ｑに出力する。ま
た、Ｄ−ＦＦ３４の反転出力／Ｑが信号線３６によりＡ
ＮＤ素子５１に接続されている。ここで、正常時、すな
わち送信クロック及び基本クロックが停止せずに正常な
ＡＴＭ通信を行っているときは、ＡＮＤ素子５１に入力
される反転出力／Ｑは、常に正レベルを保持するように
設定されている。
【００１７】一方、基本クロック停止検出回路２４は、
マルチバイブレータ４１、抵抗４２，４３、コンデンサ
４４から構成される。マルチバイブレータ４１のＡ端子
には信号線５が接続され、基本クロックが供給されてい
る。また、抵抗４２がＢ端子及びＣＬＲ端子に接続さ
れ、これらの端子を正レベルに保持する。また、抵抗４
３及びコンデンサ４４からなる遅延回路がＲＸ／ＣＸ端
子及びＣＸ端子に接続されており、これによりＡ端子に
入力される信号の立ち下がり時からの出力Ｑの反転時間
を定めている。そして、このマルチバイブレータの出力
端子Ｑは信号線４５によりＡＮＤ素子５１に接続されて
おり、上記送信クロック停止検出回路２３の場合と同様
に、正常時、すなわち基本クロックが停止せずに図１に
示すＡＴＭ通信制御回路１に供給されているときは、非
反転出力Ｑが正レベルを保持するように設定されてい
る。
マルチバイブレータ４１、抵抗４２，４３、コンデンサ
４４から構成される。マルチバイブレータ４１のＡ端子
には信号線５が接続され、基本クロックが供給されてい
る。また、抵抗４２がＢ端子及びＣＬＲ端子に接続さ
れ、これらの端子を正レベルに保持する。また、抵抗４
３及びコンデンサ４４からなる遅延回路がＲＸ／ＣＸ端
子及びＣＸ端子に接続されており、これによりＡ端子に
入力される信号の立ち下がり時からの出力Ｑの反転時間
を定めている。そして、このマルチバイブレータの出力
端子Ｑは信号線４５によりＡＮＤ素子５１に接続されて
おり、上記送信クロック停止検出回路２３の場合と同様
に、正常時、すなわち基本クロックが停止せずに図１に
示すＡＴＭ通信制御回路１に供給されているときは、非
反転出力Ｑが正レベルを保持するように設定されてい
る。
【００１８】上記実施形態の動作を説明する。ＡＴＭ通
信セルを送信する場合には、外部のＣＰＵから出された
命令がＣＰＵインタフェース回路３を介してＡＴＭ通信
制御回路１に伝わる。この命令に従い、ＡＴＭ通信制御
回路１で生成されたＡＴＭ通信セルは、発振器２から信
号線５により供給される基本クロックに従って信号線８
により伝送回路４に送られる。このＡＴＭ通信セルは、
伝送回路４において光化などの信号変調を受けて信号線
１０から送出される。ここで、送信の同期を取るための
送信クロックは信号線６を伝送する。
信セルを送信する場合には、外部のＣＰＵから出された
命令がＣＰＵインタフェース回路３を介してＡＴＭ通信
制御回路１に伝わる。この命令に従い、ＡＴＭ通信制御
回路１で生成されたＡＴＭ通信セルは、発振器２から信
号線５により供給される基本クロックに従って信号線８
により伝送回路４に送られる。このＡＴＭ通信セルは、
伝送回路４において光化などの信号変調を受けて信号線
１０から送出される。ここで、送信の同期を取るための
送信クロックは信号線６を伝送する。
【００１９】一方、ＡＴＭ通信セルを受信する場合に
は、信号線１１を伝送してきたＡＴＭ通信セルが伝送回
路４において信号復調を受け、信号線９を通じてＡＴＭ
通信制御回路１で受信される。ここで、受信の同期をと
るための受信クロックは信号線７により供給されてい
る。
は、信号線１１を伝送してきたＡＴＭ通信セルが伝送回
路４において信号復調を受け、信号線９を通じてＡＴＭ
通信制御回路１で受信される。ここで、受信の同期をと
るための受信クロックは信号線７により供給されてい
る。
【００２０】上記した通信動作における基本クロック、
送信クロック及び受信クロックは、信号線５〜７から分
岐してＲＡＳ回路２１に入力される。ＲＡＳ回路２１
は、これらクロックが停止を検出したとき、クロック停
止信号をＣＰＵインタフェース回路３に出力する。ＣＰ
Ｕインタフェース回路３はクロック停止信号を受けて、
割り込み等により外部のＣＰＵにクロック停止を知らせ
る。
送信クロック及び受信クロックは、信号線５〜７から分
岐してＲＡＳ回路２１に入力される。ＲＡＳ回路２１
は、これらクロックが停止を検出したとき、クロック停
止信号をＣＰＵインタフェース回路３に出力する。ＣＰ
Ｕインタフェース回路３はクロック停止信号を受けて、
割り込み等により外部のＣＰＵにクロック停止を知らせ
る。
【００２１】ＲＡＳ回路２１における動作を詳細に説明
する。ＲＡＳ回路２１内の基本クロック停止検出回路２
４において、基本クロックがマルチバイブレータ４１の
Ａ入力端子に入力される。マルチバイブレータ４１は、
この基本クロックのトリガに従い、非反転出力Ｑ端子か
ら正の信号を出力する。この正の信号は、コンデンサ４
４及び抵抗４３から定められる時定数により、トリガの
入力から一定時間正レベルを遅延して保持される。この
ため、この時定数により定められる遅延時間を基本クロ
ックの周期に比較して大きくし、次の基本クロックが入
力されるまで正レベルを保持するように設定する。この
ように時定数を設定すると、非反転出力Ｑは、常時正レ
ベルを保持したままとなる。
する。ＲＡＳ回路２１内の基本クロック停止検出回路２
４において、基本クロックがマルチバイブレータ４１の
Ａ入力端子に入力される。マルチバイブレータ４１は、
この基本クロックのトリガに従い、非反転出力Ｑ端子か
ら正の信号を出力する。この正の信号は、コンデンサ４
４及び抵抗４３から定められる時定数により、トリガの
入力から一定時間正レベルを遅延して保持される。この
ため、この時定数により定められる遅延時間を基本クロ
ックの周期に比較して大きくし、次の基本クロックが入
力されるまで正レベルを保持するように設定する。この
ように時定数を設定すると、非反転出力Ｑは、常時正レ
ベルを保持したままとなる。
【００２２】ここで、基本クロックに異常が生じた場
合、例えば発振器２が基本クロックを送らなくなった場
合、マルチバイブレータ４１の入力端子Ａにクロック信
号が供給されなくなる。すると、マルチバイブレータ４
１にトリガが入力されなくなり、正レベルを常に保持し
ていた非反転出力Ｑは、最後に送られたクロックから時
定数により定められた遅延時間後に負レベルとなる。こ
の負レベルの信号は、ＡＮＤ素子５１に出力される。
合、例えば発振器２が基本クロックを送らなくなった場
合、マルチバイブレータ４１の入力端子Ａにクロック信
号が供給されなくなる。すると、マルチバイブレータ４
１にトリガが入力されなくなり、正レベルを常に保持し
ていた非反転出力Ｑは、最後に送られたクロックから時
定数により定められた遅延時間後に負レベルとなる。こ
の負レベルの信号は、ＡＮＤ素子５１に出力される。
【００２３】ＡＮＤ素子５１は、基本クロック停止検出
回路２４、送信クロック停止検出回路２３、図示しては
いないが受信クロック停止検出回路それぞれの出力信号
が全て正レベルの信号の時のみ、クロック信号が正常で
あると判定する。すなわち、上記した３つのクロック停
止検出回路いずれかが負レベルの信号であれば、ＣＰＵ
インタフェース回路３に異常を知らせる信号を出力す
る。このようにして、外部のＣＰＵに、ＣＰＵインタフ
ェース回路３を経由してクロックの停止が伝えられる。
回路２４、送信クロック停止検出回路２３、図示しては
いないが受信クロック停止検出回路それぞれの出力信号
が全て正レベルの信号の時のみ、クロック信号が正常で
あると判定する。すなわち、上記した３つのクロック停
止検出回路いずれかが負レベルの信号であれば、ＣＰＵ
インタフェース回路３に異常を知らせる信号を出力す
る。このようにして、外部のＣＰＵに、ＣＰＵインタフ
ェース回路３を経由してクロックの停止が伝えられる。
【００２４】一方、送信クロック停止検出回路２３で
は、１段目のＤ−ＦＦ３１のＣＬＫ端子に送信クロック
が入力される。Ｄ−ＦＦ３１は、送信クロックの立ち上
がり毎に、Ｄ入力端子の値、すなわち抵抗３３により保
持された正の信号を取り込み、反転出力／Ｑからその反
転された信号、すなわち負の信号を出力する。ここで、
ＣＬＲ端子には基本クロックが入力され、そのクロック
の立下がり時に、負の信号を非反転出力Ｑから出力す
る。従って、反転出力／Ｑからはその反転された信号、
すなわち正の信号が出力される。
は、１段目のＤ−ＦＦ３１のＣＬＫ端子に送信クロック
が入力される。Ｄ−ＦＦ３１は、送信クロックの立ち上
がり毎に、Ｄ入力端子の値、すなわち抵抗３３により保
持された正の信号を取り込み、反転出力／Ｑからその反
転された信号、すなわち負の信号を出力する。ここで、
ＣＬＲ端子には基本クロックが入力され、そのクロック
の立下がり時に、負の信号を非反転出力Ｑから出力す
る。従って、反転出力／Ｑからはその反転された信号、
すなわち正の信号が出力される。
【００２５】次に、送信クロック停止検出回路２３の２
段目のＤ−ＦＦ３４のＣＬＫ端子には、基本クロックが
入力される。Ｄ−ＦＦ３４は、基本クロックの立ち上が
り時のＤ入力端子の値、すなわちＤ入力端子に接続され
ている１段目のＤ−ＦＦ３１の反転出力／Ｑの値を取り
込む。ここで、上記したようにＤ−ＦＦ３１の反転出力
／Ｑの値は、送信クロック及び基本クロックが入る毎に
それぞれ負の信号、正の信号と反転するが、Ｄ−ＦＦ３
４の反転出力／Ｑからの信号は正常時、すなわち基本ク
ロック及び送信クロック共に停止していなければ常に正
の信号となる。しかし、送信クロックが停止すると、Ｄ
−ＦＦ３１の非反転出力Ｑを正レベルに保持するタイミ
ングが無くなるため、Ｄ−ＦＦ３４の非反転出力Ｑの出
力が正レベルとなり、即ち反転出力／Ｑの出力は負レベ
ルとなる。従って、送信クロック停止検出回路２３の出
力信号３６は負の信号となり、基本クロック停止検出回
路２４の場合と同様にＡＮＤ素子５１からクロック停止
信号が出力される。
段目のＤ−ＦＦ３４のＣＬＫ端子には、基本クロックが
入力される。Ｄ−ＦＦ３４は、基本クロックの立ち上が
り時のＤ入力端子の値、すなわちＤ入力端子に接続され
ている１段目のＤ−ＦＦ３１の反転出力／Ｑの値を取り
込む。ここで、上記したようにＤ−ＦＦ３１の反転出力
／Ｑの値は、送信クロック及び基本クロックが入る毎に
それぞれ負の信号、正の信号と反転するが、Ｄ−ＦＦ３
４の反転出力／Ｑからの信号は正常時、すなわち基本ク
ロック及び送信クロック共に停止していなければ常に正
の信号となる。しかし、送信クロックが停止すると、Ｄ
−ＦＦ３１の非反転出力Ｑを正レベルに保持するタイミ
ングが無くなるため、Ｄ−ＦＦ３４の非反転出力Ｑの出
力が正レベルとなり、即ち反転出力／Ｑの出力は負レベ
ルとなる。従って、送信クロック停止検出回路２３の出
力信号３６は負の信号となり、基本クロック停止検出回
路２４の場合と同様にＡＮＤ素子５１からクロック停止
信号が出力される。
【００２６】このように、基本クロック停止検出回路２
４及び送信クロック停止検出回路２３により基本クロッ
ク及び送信クロックの停止をリアルタイムで検知するた
め、ＣＰＵに直ちにクロック停止を伝えることができ、
プラント制御におけるバックアップ用ネットワークへの
切換え等通信停止時の処置を確実に遅延無く実施するこ
とが可能である。
４及び送信クロック停止検出回路２３により基本クロッ
ク及び送信クロックの停止をリアルタイムで検知するた
め、ＣＰＵに直ちにクロック停止を伝えることができ、
プラント制御におけるバックアップ用ネットワークへの
切換え等通信停止時の処置を確実に遅延無く実施するこ
とが可能である。
【００２７】なお、本実施形態では、送信クロック及び
基本クロックの停止を検出する回路を示したが、送信ク
ロック、受信クロック、基本クロック全ての停止を検出
する回路であってもよいことは勿論である。また、その
うちの１つのクロックのみの停止を検出する回路であっ
ても、選択的に２つのクロックの停止を検出する回路で
あってもよいことは勿論である。また、プラント制御に
限らず、ＡＴＭ通信ネットワーク全般に適用可能である
ことは勿論である。
基本クロックの停止を検出する回路を示したが、送信ク
ロック、受信クロック、基本クロック全ての停止を検出
する回路であってもよいことは勿論である。また、その
うちの１つのクロックのみの停止を検出する回路であっ
ても、選択的に２つのクロックの停止を検出する回路で
あってもよいことは勿論である。また、プラント制御に
限らず、ＡＴＭ通信ネットワーク全般に適用可能である
ことは勿論である。
【００２８】
【発明の効果】以上説明したように本発明によれば、基
本クロック、送信クロック又は受信クロックの停止に起
因する通信停止をリアルタイムで検知可能であるため、
ＣＰＵに直ちにクロック停止を伝えることができ、通信
停止時の処置を遅延なく実施可能となる。
本クロック、送信クロック又は受信クロックの停止に起
因する通信停止をリアルタイムで検知可能であるため、
ＣＰＵに直ちにクロック停止を伝えることができ、通信
停止時の処置を遅延なく実施可能となる。
【図１】本発明の一実施形態に係るＡＴＭ通信インタフ
ェースの全体構成を示すブロック図。
ェースの全体構成を示すブロック図。
【図２】同実施形態におけるＲＡＳ回路の構成を示すブ
ロック図。
ロック図。
【図３】従来のＡＴＭ通信インタフェースの全体構成を
示すブロック図。
示すブロック図。
１ ＡＴＭ通信制御回路 ２ 発振器 ３ ＣＰＵインタフェース回路 ４ 伝送回路 ５〜１３，２２，３６，４５，５２ 信号線 ２１ ＲＡＳ回路 ２３ 送信クロック停止検出回路 ２４ 基本クロック停止検出回路 ３１，３４ Ｄ−フリップフロップ（Ｄ−ＦＦ） ３２ インバータ素子 ３３，３５，４２，４３ 抵抗 ４１ マルチバイブレータ ４４ コンデンサ ５１ ＡＮＤ素子
Claims (1)
- 【請求項１】 ＡＴＭ通信を制御するＡＴＭ通信制御回
路と、 ＡＴＭ通信ネットワークとの間でＡＴＭ通信セルを送受
信して前記ＡＴＭ通信制御回路に出力する伝送回路と、 前記ＡＴＭ通信制御回路とＣＰＵを接続するＣＰＵイン
タフェース回路と、 前記ＡＴＭ通信制御回路のタイミングを定める基本クロ
ック又は前記ＡＴＭ通信制御回路と前記伝送回路の間の
送受信の同期を取る送信クロック若しくは受信クロック
の少なくとも１つのクロックの停止を検出し、クロック
停止信号を前記ＣＰＵインタフェース回路に出力するク
ロック停止検出回路とを具備してなることを特徴とする
ＡＴＭ通信インタフェース。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8345889A JPH10190676A (ja) | 1996-12-25 | 1996-12-25 | Ａｔｍ通信インタフェース |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8345889A JPH10190676A (ja) | 1996-12-25 | 1996-12-25 | Ａｔｍ通信インタフェース |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10190676A true JPH10190676A (ja) | 1998-07-21 |
Family
ID=18379683
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8345889A Withdrawn JPH10190676A (ja) | 1996-12-25 | 1996-12-25 | Ａｔｍ通信インタフェース |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10190676A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012231224A (ja) * | 2011-04-25 | 2012-11-22 | Yamaha Corp | 半導体素子の破壊を検知する検知回路 |
-
1996
- 1996-12-25 JP JP8345889A patent/JPH10190676A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012231224A (ja) * | 2011-04-25 | 2012-11-22 | Yamaha Corp | 半導体素子の破壊を検知する検知回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040302 |