JPH10190742A - データ伝送方法並びに装置、データ受信方法並びに装置、及びリンク層用集積回路 - Google Patents
データ伝送方法並びに装置、データ受信方法並びに装置、及びリンク層用集積回路Info
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- JPH10190742A JPH10190742A JP9293751A JP29375197A JPH10190742A JP H10190742 A JPH10190742 A JP H10190742A JP 9293751 A JP9293751 A JP 9293751A JP 29375197 A JP29375197 A JP 29375197A JP H10190742 A JPH10190742 A JP H10190742A
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Abstract
(57)【要約】
【課題】 ＩＥＥＥ１３９４シリアルバス上にＡＴＭセ
ルをのせて通信できるようにする。 【解決手段】 ＡＴＭセルは５バイトのセルヘッダーと
それに続く４８バイトのペイロードで構成されている。
セルヘッダーの前に３バイトの“予約済”をパディング
として付加することで、セルの長さを５６バイト（４バ
イトの整数倍）にする。セルの前には４バイトのソース
パケットヘッダーを付与し、さらにその前に８バイトの
ＣＩＰヘッダーを付与し、さらにその前に２バイトの１
３９４アイソクロナスパケットヘッダーを付与する。こ
のように構成したアイソクロナスパケットを、ＩＥＥＥ
１３９４シリアルバス上を１２５μｓｅｃで流れている
サイクルスタートパケットのタイミングを規準にしてＩ
ＥＥＥ１３９４シリアルバスに送出する。
ルをのせて通信できるようにする。 【解決手段】 ＡＴＭセルは５バイトのセルヘッダーと
それに続く４８バイトのペイロードで構成されている。
セルヘッダーの前に３バイトの“予約済”をパディング
として付加することで、セルの長さを５６バイト（４バ
イトの整数倍）にする。セルの前には４バイトのソース
パケットヘッダーを付与し、さらにその前に８バイトの
ＣＩＰヘッダーを付与し、さらにその前に２バイトの１
３９４アイソクロナスパケットヘッダーを付与する。こ
のように構成したアイソクロナスパケットを、ＩＥＥＥ
１３９４シリアルバス上を１２５μｓｅｃで流れている
サイクルスタートパケットのタイミングを規準にしてＩ
ＥＥＥ１３９４シリアルバスに送出する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＩＥＥＥ１３９４
（以下１３９４と略す）に準拠した高速シリアルバス
（以下１３９４シリアルバスという）上にＡＴＭ（非同
期転送モード）データをのせて通信を行う技術に関す
る。
（以下１３９４と略す）に準拠した高速シリアルバス
（以下１３９４シリアルバスという）上にＡＴＭ（非同
期転送モード）データをのせて通信を行う技術に関す
る。
【０００２】
【従来の技術】パーソナルコンピュータ（以下パソコン
という）、デジタルビデオカメラ、デジタルチューナ
ー、ハードディスク装置等の電子機器を１３９４シリア
ルバスで接続し、これらの電子機器（以下機器という）
の間で、デジタル画像信号やデジタル音声信号等の通信
を行うシステムが考えられている。このシステムでは、
各機器の間を１３９４で規定されたケーブル（以下１３
９４ケーブルという）で接続することにより、各機器の
間でデジタル画像信号やデジタル音声信号の通信が可能
になり、さらに全ての機器を統一的に制御することが可
能となる。
という）、デジタルビデオカメラ、デジタルチューナ
ー、ハードディスク装置等の電子機器を１３９４シリア
ルバスで接続し、これらの電子機器（以下機器という）
の間で、デジタル画像信号やデジタル音声信号等の通信
を行うシステムが考えられている。このシステムでは、
各機器の間を１３９４で規定されたケーブル（以下１３
９４ケーブルという）で接続することにより、各機器の
間でデジタル画像信号やデジタル音声信号の通信が可能
になり、さらに全ての機器を統一的に制御することが可
能となる。
【０００３】一方、パソコンＬＡＮやＢ−ＩＳＤＮ（広
帯域ＩＳＤＮ）等のネットワークではＡＴＭが使用され
る。このＡＴＭはＩＴＵ−Ｔ（Ｉｎｔｅｒｎａｔｉｏｎ
ａｌＴｅｌｅｃｏｍｍｕｎｉｃａｔｉｏｎ Ｕｕｉｏｎ
−Ｔｅｌｅｃｏｍｍｕｎｉｃａｔｉｏｎ）にて定められ
たフォーマットである。ＡＴＭで使用されるパケット
（通常セルと呼ばれる）は、図６（ａ）に示すように５
バイト長のＡＴＭセルヘッダーとそれに続く４８バイト
長のペイロードからなる５３バイトの固定長を持ってい
る。そして、５バイトのセルヘッダーは、図６（ｂ）に
示す構造を持っている。ＡＴＭにおいては、ネットワー
ク内のフレームの位相とセルの位置やセル同志の位置に
は同期関係は必要ないため、種々のビットレートのデー
タが混在するネットワークの構築に適している。
帯域ＩＳＤＮ）等のネットワークではＡＴＭが使用され
る。このＡＴＭはＩＴＵ−Ｔ（Ｉｎｔｅｒｎａｔｉｏｎ
ａｌＴｅｌｅｃｏｍｍｕｎｉｃａｔｉｏｎ Ｕｕｉｏｎ
−Ｔｅｌｅｃｏｍｍｕｎｉｃａｔｉｏｎ）にて定められ
たフォーマットである。ＡＴＭで使用されるパケット
（通常セルと呼ばれる）は、図６（ａ）に示すように５
バイト長のＡＴＭセルヘッダーとそれに続く４８バイト
長のペイロードからなる５３バイトの固定長を持ってい
る。そして、５バイトのセルヘッダーは、図６（ｂ）に
示す構造を持っている。ＡＴＭにおいては、ネットワー
ク内のフレームの位相とセルの位置やセル同志の位置に
は同期関係は必要ないため、種々のビットレートのデー
タが混在するネットワークの構築に適している。
【０００４】
【発明が解決しようとする課題】本発明はこのような状
況に鑑みてなされたものであって、１３９４シリアルバ
ス上にＡＴＭセルをのせて通信できるようにすることを
目的とする。
況に鑑みてなされたものであって、１３９４シリアルバ
ス上にＡＴＭセルをのせて通信できるようにすることを
目的とする。
【０００５】
【課題を解決するための手段】本発明に係るデータ伝送
方法は、ＡＴＭ方式のネットワークにて使用されるＡＴ
Ｍセルを１３９４フォーマットで定義されているアイソ
クロナスパケットの構成を使用して伝送するように、所
定のヘッダーを付加することを特徴とするものである。
方法は、ＡＴＭ方式のネットワークにて使用されるＡＴ
Ｍセルを１３９４フォーマットで定義されているアイソ
クロナスパケットの構成を使用して伝送するように、所
定のヘッダーを付加することを特徴とするものである。
【０００６】本発明に係るデータ伝送装置は、ＡＴＭ方
式のネットワークにて使用されるＡＴＭセルを１３９４
フォーマットで定義されているアイソクロナスパケット
のデータフィールド内に格納するため、所定のヘッダー
を付加する付加回路を有することを特徴とするものであ
る。
式のネットワークにて使用されるＡＴＭセルを１３９４
フォーマットで定義されているアイソクロナスパケット
のデータフィールド内に格納するため、所定のヘッダー
を付加する付加回路を有することを特徴とするものであ
る。
【０００７】本発明に係るデータ受信方法は、１３９４
フォーマットで定義されているアイソクロナスパケット
のデータフィールド内に格納されたＡＴＭセルを得るた
めに、所定のヘッダーを除去することを特徴とするもの
である。
フォーマットで定義されているアイソクロナスパケット
のデータフィールド内に格納されたＡＴＭセルを得るた
めに、所定のヘッダーを除去することを特徴とするもの
である。
【０００８】本発明に係るデータ受信装置は、１３９４
フォーマットで定義されているアイソクロナスパケット
のデータフィールド内に格納されたＡＴＭセルを得るた
めに、所定のヘッダーを除去する除去回路を有すること
を特徴とするものである。
フォーマットで定義されているアイソクロナスパケット
のデータフィールド内に格納されたＡＴＭセルを得るた
めに、所定のヘッダーを除去する除去回路を有すること
を特徴とするものである。
【０００９】本発明に係るリンク層用集積回路は、１３
９４フォーマットに準拠したシリアルバスと通信する基
本ブロックと、ＡＴＭ方式のネットワークと通信するイ
ンターフェースと、シリアルバスより受信された、アイ
ソクロナスパケットのデータフィールド内に格納された
ＡＴＭセルを得るために、所定のヘッダーを除去する除
去回路と、上記ＡＴＭ方式のネットワークから受信され
たＡＴＭセルを上記アイソクロナスパケットのデータフ
ィールド内に格納するため、所定のヘッダーを付加する
付加回路と、上記付加回路、除去回路と上記インターフ
ェースとの間に設けられたレートの調整を行うためのバ
ッファとを有することを特徴とするものである。
９４フォーマットに準拠したシリアルバスと通信する基
本ブロックと、ＡＴＭ方式のネットワークと通信するイ
ンターフェースと、シリアルバスより受信された、アイ
ソクロナスパケットのデータフィールド内に格納された
ＡＴＭセルを得るために、所定のヘッダーを除去する除
去回路と、上記ＡＴＭ方式のネットワークから受信され
たＡＴＭセルを上記アイソクロナスパケットのデータフ
ィールド内に格納するため、所定のヘッダーを付加する
付加回路と、上記付加回路、除去回路と上記インターフ
ェースとの間に設けられたレートの調整を行うためのバ
ッファとを有することを特徴とするものである。
【００１０】本発明に係るデータ伝送方法によれば、Ａ
ＴＭ方式のネットワークにて使用されるＡＴＭセルに所
定のヘッダーが付加され、１３９４フォーマットで定義
されているアイソクロナスパケットの構成とされ、伝送
される。
ＴＭ方式のネットワークにて使用されるＡＴＭセルに所
定のヘッダーが付加され、１３９４フォーマットで定義
されているアイソクロナスパケットの構成とされ、伝送
される。
【００１１】本発明に係るデータ伝送装置によれば、Ａ
ＴＭ方式のネットワークにて使用されるＡＴＭセルに所
定のヘッダーが付加回路により付加され、１３９４フォ
ーマットで定義されているアイソクロナスパケットのデ
ータフィールド内に格納される。
ＴＭ方式のネットワークにて使用されるＡＴＭセルに所
定のヘッダーが付加回路により付加され、１３９４フォ
ーマットで定義されているアイソクロナスパケットのデ
ータフィールド内に格納される。
【００１２】本発明に係るデータ受信方法によれば、１
３９４フォーマットで定義されているアイソクロナスパ
ケットから所定のヘッダーが除去され、データフィール
ド内に格納されたＡＴＭセルが得られる。
３９４フォーマットで定義されているアイソクロナスパ
ケットから所定のヘッダーが除去され、データフィール
ド内に格納されたＡＴＭセルが得られる。
【００１３】本発明に係るデータ受信装置によれば、１
３９４フォーマットで定義されているアイソクロナスパ
ケットから所定のヘッダーが除去回路により除去され、
データフィールド内に格納されたＡＴＭセルが得られ
る。
３９４フォーマットで定義されているアイソクロナスパ
ケットから所定のヘッダーが除去回路により除去され、
データフィールド内に格納されたＡＴＭセルが得られ
る。
【００１４】本発明に係るリンク層用集積回路によれ
ば、基本ブロックにより１３９４フォーマットに準拠し
たシリアルバスとの通信が行われ、インターフェースに
よりＡＴＭ方式のネットワークとの通信が行われる。そ
して、前記シリアルバスへの送信時には、インターフェ
ースによりＡＴＭ方式のネットワークから受信したＡＴ
Ｍセルに所定のヘッダーが付加回路により付加され、前
記シリアルバスからの受信時には、１３９４フォーマッ
トで定義されているアイソクロナスパケットから所定の
ヘッダーが除去回路により除去され、データフィールド
内に格納されたＡＴＭセルが得られる。さらに、前記シ
リアルに対する送受信時にバッファによりデータのレー
ト調整が行われる。
ば、基本ブロックにより１３９４フォーマットに準拠し
たシリアルバスとの通信が行われ、インターフェースに
よりＡＴＭ方式のネットワークとの通信が行われる。そ
して、前記シリアルバスへの送信時には、インターフェ
ースによりＡＴＭ方式のネットワークから受信したＡＴ
Ｍセルに所定のヘッダーが付加回路により付加され、前
記シリアルバスからの受信時には、１３９４フォーマッ
トで定義されているアイソクロナスパケットから所定の
ヘッダーが除去回路により除去され、データフィールド
内に格納されたＡＴＭセルが得られる。さらに、前記シ
リアルに対する送受信時にバッファによりデータのレー
ト調整が行われる。
【００１５】
【発明の実施の形態】以下本発明の実施の形態について
図面を参照しながら詳細に説明する。
図面を参照しながら詳細に説明する。
【００１６】図１はＡＴＭセルを１３９４シリアルバス
上にのせるまでの処理を示す。これらの処理の詳細は図
５にて後述する。まず、この図の（ａ）に示されている
ように、入力されたＡＴＭソースパケット（図６（ａ）
のＡＴＭセル）の先頭にソースパケットヘッダーを付加
して図１（ｂ）のようにする。次に、図１（ｃ）に示さ
れているように、ＡＴＭソースパケットが後述するＩｓ
ｏパケット送受信ＦＩＦＯ１３に到着したタイミングに
よって、１３９４ケーブルへの転送許可の状態に応じて
１個又は複数の（ＡＴＭセル＋ソースパケットヘッダ
ー）の先頭にＣＩＰ（Ｃｏｍｍｏｎ Ｉｓｏｃｈｒｏｎ
ｏｕｓ Ｐａｃｋｅｔ）ヘッダーを付加する。次に、図
１（ｄ）に示されているように、１３９４アイソクロナ
スパケットヘッダーを付加することで、ＡＴＭセルをア
イソクロナスパケットのデータフィールド内に格納した
形となし、１３９４シリアルバス上を１２５μｓｅｃで
流れているサイクルスタートパケットのタイミングを規
準にして、このアイソクロナスパケットを１３９４シリ
アルバスに送出する。なお、ソースパケットヘッダー、
ＣＩＰヘッダー、及び１３９４アイソクロナスパケット
ヘッダーの詳細については後述する。
上にのせるまでの処理を示す。これらの処理の詳細は図
５にて後述する。まず、この図の（ａ）に示されている
ように、入力されたＡＴＭソースパケット（図６（ａ）
のＡＴＭセル）の先頭にソースパケットヘッダーを付加
して図１（ｂ）のようにする。次に、図１（ｃ）に示さ
れているように、ＡＴＭソースパケットが後述するＩｓ
ｏパケット送受信ＦＩＦＯ１３に到着したタイミングに
よって、１３９４ケーブルへの転送許可の状態に応じて
１個又は複数の（ＡＴＭセル＋ソースパケットヘッダ
ー）の先頭にＣＩＰ（Ｃｏｍｍｏｎ Ｉｓｏｃｈｒｏｎ
ｏｕｓ Ｐａｃｋｅｔ）ヘッダーを付加する。次に、図
１（ｄ）に示されているように、１３９４アイソクロナ
スパケットヘッダーを付加することで、ＡＴＭセルをア
イソクロナスパケットのデータフィールド内に格納した
形となし、１３９４シリアルバス上を１２５μｓｅｃで
流れているサイクルスタートパケットのタイミングを規
準にして、このアイソクロナスパケットを１３９４シリ
アルバスに送出する。なお、ソースパケットヘッダー、
ＣＩＰヘッダー、及び１３９４アイソクロナスパケット
ヘッダーの詳細については後述する。
【００１７】図２は図１において１３９４シリアルバス
にのせるアイソクロナスパケットの構造の例を示し、図
３は図２における１３９４アイソクロナスパケットヘッ
ダーからセルヘッダーまでの７バイトの内容を示す。な
お、図３の（ ）内の数字はビット数である。また、こ
のアイソクロナスパケットは上端の１３９４アイソクロ
ナスパケットヘッダーの左端が最初に伝送され、下端の
データＣＲＣの右端が最後に伝送される。以下図２と図
３を参照しながらアイソクロナスパケットについて説明
する。
にのせるアイソクロナスパケットの構造の例を示し、図
３は図２における１３９４アイソクロナスパケットヘッ
ダーからセルヘッダーまでの７バイトの内容を示す。な
お、図３の（ ）内の数字はビット数である。また、こ
のアイソクロナスパケットは上端の１３９４アイソクロ
ナスパケットヘッダーの左端が最初に伝送され、下端の
データＣＲＣの右端が最後に伝送される。以下図２と図
３を参照しながらアイソクロナスパケットについて説明
する。
【００１８】１３９４アイソクロナスパケットヘッダー
は８バイトの長さを持っており、このヘッダーに続くデ
ータの長さを示すデータ長（２バイト）と、ＣＩＰヘッ
ダーの有無を示すタグ（２ビット）と、アイソクロナス
パケットを伝送するチャネルの番号を示すチャネル（６
ビット）と、パケットの種類を示すｔコード（４ビッ
ト）と、パケットの順番を示すｓｙ（４ビット）と、ヘ
ッダーＣＲＣ（４バイト）とから構成されている。
は８バイトの長さを持っており、このヘッダーに続くデ
ータの長さを示すデータ長（２バイト）と、ＣＩＰヘッ
ダーの有無を示すタグ（２ビット）と、アイソクロナス
パケットを伝送するチャネルの番号を示すチャネル（６
ビット）と、パケットの種類を示すｔコード（４ビッ
ト）と、パケットの順番を示すｓｙ（４ビット）と、ヘ
ッダーＣＲＣ（４バイト）とから構成されている。
【００１９】ＣＩＰヘッダーにおける６ビットのＳＩＤ
（ソースノードＩＤ）は、アイソクロナスパケットを送
出する機器の１３９４シリアルバス上におけるノードＩ
Ｄを表す。１バイトのＤＢＳ（データブロックサイズ）
はデータブロックの長さをクアドレット（＝４バイト）
単位で表した数である。２ビットのＦＮ（フラクション
ナンバー）はソースパケットが分割されるデータブロッ
クの数を表す。３ビットのＱＰＣ（クアドレットパディ
ングカウンタ）はＦＮが“０”以外の値をとる場合に用
いる。１ビットのＳＰＨはソースパケットが独自のソー
スパケットヘッダーを持つ場合に“１”にする。したが
って、ここでは“１”にする。ＤＢＣ（データブロック
カウンタ）は８ビットの連続カウンタであり、ソースパ
ケットの伝送抜けを検出するために用いる。６ビットの
ＦＭＴ（フォーマットＩＤフィールド）は伝送されるデ
ータのフォーマットを示す。ここでは０ｘ２８によりＡ
ＴＭデータであることを示す。３バイトのＦＤＦ（フォ
ーマット依存フィールド）はＦＭＴによりその仕様が決
められる。
（ソースノードＩＤ）は、アイソクロナスパケットを送
出する機器の１３９４シリアルバス上におけるノードＩ
Ｄを表す。１バイトのＤＢＳ（データブロックサイズ）
はデータブロックの長さをクアドレット（＝４バイト）
単位で表した数である。２ビットのＦＮ（フラクション
ナンバー）はソースパケットが分割されるデータブロッ
クの数を表す。３ビットのＱＰＣ（クアドレットパディ
ングカウンタ）はＦＮが“０”以外の値をとる場合に用
いる。１ビットのＳＰＨはソースパケットが独自のソー
スパケットヘッダーを持つ場合に“１”にする。したが
って、ここでは“１”にする。ＤＢＣ（データブロック
カウンタ）は８ビットの連続カウンタであり、ソースパ
ケットの伝送抜けを検出するために用いる。６ビットの
ＦＭＴ（フォーマットＩＤフィールド）は伝送されるデ
ータのフォーマットを示す。ここでは０ｘ２８によりＡ
ＴＭデータであることを示す。３バイトのＦＤＦ（フォ
ーマット依存フィールド）はＦＭＴによりその仕様が決
められる。
【００２０】ＣＩＰヘッダー以降は１５クアドレット
（１クアドレット＝４バイト）単位のＡＴＭデータが送
られる。この１５クアドレットは、１クアドレットのソ
ースパケットヘッダーと、２クアドレットのセルヘッダ
ーと、１２クアドレットのペイロードにより構成されて
いる。
（１クアドレット＝４バイト）単位のＡＴＭデータが送
られる。この１５クアドレットは、１クアドレットのソ
ースパケットヘッダーと、２クアドレットのセルヘッダ
ーと、１２クアドレットのペイロードにより構成されて
いる。
【００２１】ソースパケットヘッダーのサイクルカウン
トとサイクルオフセットは、１２５μｓｅｃ単位の時刻
情報をパケットの送信時刻に基づいて作成されるタイム
スタンプ情報で、該ヘッダ内に対してサイクルマスター
から与えられる。サイクルオフセットは４０ｎｓ毎のカ
ウントが与えられるもので、１２５μｓｅｃになった時
点でサイクルカウントに桁上げが行われる。サイクルカ
ウントは１２５μｓｅｃ（８ｋＨＺ）を１カウントと
し、２５０μｓｅｃで２カウントというように順次カウ
ントアップされた値である。
トとサイクルオフセットは、１２５μｓｅｃ単位の時刻
情報をパケットの送信時刻に基づいて作成されるタイム
スタンプ情報で、該ヘッダ内に対してサイクルマスター
から与えられる。サイクルオフセットは４０ｎｓ毎のカ
ウントが与えられるもので、１２５μｓｅｃになった時
点でサイクルカウントに桁上げが行われる。サイクルカ
ウントは１２５μｓｅｃ（８ｋＨＺ）を１カウントと
し、２５０μｓｅｃで２カウントというように順次カウ
ントアップされた値である。
【００２２】これらサイクルカウントとサイクルオフセ
ットは、１３９４シリアルバス上に接続され上記サイク
ルマスターとして指定された所定の機器内に設けられて
いるサイクルタイムレジスタの値である（図５参照）。
サイクルタイムレジスタ内の値はマスタークロックジェ
ネレータで発生した時刻情報に基づいて格納される。こ
の値はサイクルマスターが１３９４シリアルバス上に送
出するサイクルスタートパケット内に格納され、これに
より１３９４シリアルバス上の他の機器に与えられる。
なお、ソースパケットヘッダーの構成は後述するように
ＭＰＥＧ方式のトランスポートストリーム（ＭＰＥＧー
ＴＳ）で規定されるものと同等である。セルヘッダーは
図６（ｂ）に示したものであり、その内容についてはよ
く知られているので、ここでは説明しない。ただし、本
実施の形態では５バイトのＡＴＭセルヘッダーの前に３
バイトの“予約済”をパディングとして付加すること
で、ペイロードの先頭がクアドレットの先頭から始まる
構造にしてある。このパディングの処理は後述する図５
のＡＴＭ信号処理インターフェース１２にて行われる。
ットは、１３９４シリアルバス上に接続され上記サイク
ルマスターとして指定された所定の機器内に設けられて
いるサイクルタイムレジスタの値である（図５参照）。
サイクルタイムレジスタ内の値はマスタークロックジェ
ネレータで発生した時刻情報に基づいて格納される。こ
の値はサイクルマスターが１３９４シリアルバス上に送
出するサイクルスタートパケット内に格納され、これに
より１３９４シリアルバス上の他の機器に与えられる。
なお、ソースパケットヘッダーの構成は後述するように
ＭＰＥＧ方式のトランスポートストリーム（ＭＰＥＧー
ＴＳ）で規定されるものと同等である。セルヘッダーは
図６（ｂ）に示したものであり、その内容についてはよ
く知られているので、ここでは説明しない。ただし、本
実施の形態では５バイトのＡＴＭセルヘッダーの前に３
バイトの“予約済”をパディングとして付加すること
で、ペイロードの先頭がクアドレットの先頭から始まる
構造にしてある。このパディングの処理は後述する図５
のＡＴＭ信号処理インターフェース１２にて行われる。
【００２３】データＣＲＣはアイソクロナスパケットの
データフィールド（ＣＩＰヘッダーから最後に伝送され
るセルまで）の誤り訂正用の符号である。
データフィールド（ＣＩＰヘッダーから最後に伝送され
るセルまで）の誤り訂正用の符号である。
【００２４】図２と図３に示した構造の利点はＡＴＭセ
ルを１３９４シリアルバス上に乗せることが出来る点で
あるが、もう一つの利点は、ソースパケットヘッダーが
ＭＰＥＧのトランスポートストリーム（ＭＰＥＧ−Ｔ
Ｓ）と同様の構造をとっていることである。したがっ
て、後述するＩｓｏパケット送受信ＦＩＦＯ１３，ヘッ
ダー，同期情報付加回路１４、ヘッダー除去，同期情報
復元回路１５などの回路ブロックがＭＰＥＧ−ＴＳの信
号系で共用できるため、図５のようにリンク層用ＩＣを
共用することが可能である。これにより設計上の面及び
コスト的に有利であると共に、後述するジッターを吸収
するためのタイムスタンプ処理を実行することが可能と
なる。
ルを１３９４シリアルバス上に乗せることが出来る点で
あるが、もう一つの利点は、ソースパケットヘッダーが
ＭＰＥＧのトランスポートストリーム（ＭＰＥＧ−Ｔ
Ｓ）と同様の構造をとっていることである。したがっ
て、後述するＩｓｏパケット送受信ＦＩＦＯ１３，ヘッ
ダー，同期情報付加回路１４、ヘッダー除去，同期情報
復元回路１５などの回路ブロックがＭＰＥＧ−ＴＳの信
号系で共用できるため、図５のようにリンク層用ＩＣを
共用することが可能である。これにより設計上の面及び
コスト的に有利であると共に、後述するジッターを吸収
するためのタイムスタンプ処理を実行することが可能と
なる。
【００２５】なお、図２及び図３ではＡＴＭセルヘッダ
ーの前に３バイトの“予約済”を付加したが、ＡＴＭセ
ルヘッダーの前ではなくペイロードの後に３バイトの
“予約済”を付加することで、ＡＴＭソースパケットの
長さが４バイトの整数倍（ここでは５６バイト）になる
ように構成してもよい。図４にその場合のアイソクロナ
スパケットの構造を示す。
ーの前に３バイトの“予約済”を付加したが、ＡＴＭセ
ルヘッダーの前ではなくペイロードの後に３バイトの
“予約済”を付加することで、ＡＴＭソースパケットの
長さが４バイトの整数倍（ここでは５６バイト）になる
ように構成してもよい。図４にその場合のアイソクロナ
スパケットの構造を示す。
【００２６】次に、以上説明した、ＡＴＭセルを１３９
４シリアルバスにのせる処理を行う機器、例えばＡＴＭ
網に接続されるセットトップボックス（ＳＴＢ）につい
て説明する。図５はこの機器の内部の構成をリンク層用
ＩＣ（以下ＬＩＮＫという）を中心に記載したものであ
る。この機器は、物理層用ＩＣ（以下ＰＨＹという）１
と、ＬＩＮＫ２と、マイクロプロセッサ３と、ＡＴＭ信
号処理系４と、ＰＬＬ５とを備えている。
４シリアルバスにのせる処理を行う機器、例えばＡＴＭ
網に接続されるセットトップボックス（ＳＴＢ）につい
て説明する。図５はこの機器の内部の構成をリンク層用
ＩＣ（以下ＬＩＮＫという）を中心に記載したものであ
る。この機器は、物理層用ＩＣ（以下ＰＨＹという）１
と、ＬＩＮＫ２と、マイクロプロセッサ３と、ＡＴＭ信
号処理系４と、ＰＬＬ５とを備えている。
【００２７】ＰＨＹ１はバスの初期化や使用権の調停等
を行う。また、ＬＩＮＫ２との間でＡＴＭセル等のデー
タ（ｄａｔａ）と各種制御信号（ｃｏｎｔｒｏｌ）の通
信を行うとともにこれらのデータや制御信号を１３９４
ケーブルに対して送受信する。さらに、ＬＩＮＫ２にシ
ステムクロック（ｓｙｓｃｌｋ）を供給する。ＬＩＮＫ
２の詳細は後述する。マイクロプロセッサ３は、ＰＨＹ
１及びＬＩＮＫ２の制御とアイソクロナス通信の帯域取
得等を行う。ＡＴＭ信号処理系４は、ＳＴＢの外部に存
在するＡＴＭ網に接続される端子からのＡＴＭデータを
受け、ＡＴＭセルの生成や分解処理を行う。或いはＡＴ
Ｍ網から直接入力されるＡＴＭセルをＡＴＭ信号処理イ
ンターフェース１２に送信する。また、ＡＴＭ網が備え
る基本周波数クロック８ｋＨｚを後述する８ｋＨｚサイ
クルコントロール回路１６に与える。ＰＬＬ５は、１３
９４ケーブルを介して受信されたＡＴＭセルに付けられ
ているソースパケットヘッダーからのタイミング情報
（上記タイムスタンプ情報）より送出側の機器のクロッ
ク信号（ｃｌｋ）を再生する。このタイミング情報はヘ
ッダ除去，同期情報復元回路１５によって１３９４ケー
ブルより受信したデータのうちのソースパケットヘッダ
ー内より取り出される。なお、このＰＬＬ５はタイミン
グ情報が１３９４ケーブルを介して受信されない場合は
自走でクロックを発生するように構成されている。そし
て、このクロック信号をＬＩＮＫ２とＡＴＭ信号処理系
４に供給する。
を行う。また、ＬＩＮＫ２との間でＡＴＭセル等のデー
タ（ｄａｔａ）と各種制御信号（ｃｏｎｔｒｏｌ）の通
信を行うとともにこれらのデータや制御信号を１３９４
ケーブルに対して送受信する。さらに、ＬＩＮＫ２にシ
ステムクロック（ｓｙｓｃｌｋ）を供給する。ＬＩＮＫ
２の詳細は後述する。マイクロプロセッサ３は、ＰＨＹ
１及びＬＩＮＫ２の制御とアイソクロナス通信の帯域取
得等を行う。ＡＴＭ信号処理系４は、ＳＴＢの外部に存
在するＡＴＭ網に接続される端子からのＡＴＭデータを
受け、ＡＴＭセルの生成や分解処理を行う。或いはＡＴ
Ｍ網から直接入力されるＡＴＭセルをＡＴＭ信号処理イ
ンターフェース１２に送信する。また、ＡＴＭ網が備え
る基本周波数クロック８ｋＨｚを後述する８ｋＨｚサイ
クルコントロール回路１６に与える。ＰＬＬ５は、１３
９４ケーブルを介して受信されたＡＴＭセルに付けられ
ているソースパケットヘッダーからのタイミング情報
（上記タイムスタンプ情報）より送出側の機器のクロッ
ク信号（ｃｌｋ）を再生する。このタイミング情報はヘ
ッダ除去，同期情報復元回路１５によって１３９４ケー
ブルより受信したデータのうちのソースパケットヘッダ
ー内より取り出される。なお、このＰＬＬ５はタイミン
グ情報が１３９４ケーブルを介して受信されない場合は
自走でクロックを発生するように構成されている。そし
て、このクロック信号をＬＩＮＫ２とＡＴＭ信号処理系
４に供給する。
【００２８】ＬＩＮＫ２の内部は、アイソクロナス系、
アシンクロナス系、及び基本ブロックに大別される。ア
イソクロナス系はＡＴＭセルのデータをのせるアイソク
ロナスパケットの生成や解析等を行うブロックであり、
アシンクロナス系は機器の制御等を行うコマンド等の制
御信号をのせるアシンクロナスパケットの生成や解析等
を行うブロックである。
アシンクロナス系、及び基本ブロックに大別される。ア
イソクロナス系はＡＴＭセルのデータをのせるアイソク
ロナスパケットの生成や解析等を行うブロックであり、
アシンクロナス系は機器の制御等を行うコマンド等の制
御信号をのせるアシンクロナスパケットの生成や解析等
を行うブロックである。
【００２９】アシンクロナス系は、マイクロプロセッサ
インターフェース６と、コントロールレジスタ７と、ア
シンクロナスパケット送信ＦＩＦＯ８と、アシンクロナ
スパケット受信ＦＩＦＯ９と、自己ＩＤパケット処理ブ
ロック１０とから構成されている。
インターフェース６と、コントロールレジスタ７と、ア
シンクロナスパケット送信ＦＩＦＯ８と、アシンクロナ
スパケット受信ＦＩＦＯ９と、自己ＩＤパケット処理ブ
ロック１０とから構成されている。
【００３０】基本ブロック１１は、時計１１１、ＣＲ
Ｃ、物理層インターフェース、送信ブロック、受信ブロ
ック等（時計１１１以外は図示を省略）を備えている。
Ｃ、物理層インターフェース、送信ブロック、受信ブロ
ック等（時計１１１以外は図示を省略）を備えている。
【００３１】アイソクロナス系は、ＡＴＭ信号処理イン
ターフェース１２と、アイソクロナスパケット送受信Ｆ
ＩＦＯ１３と、ヘッダー，同期情報付加回路１４と、ヘ
ッダー除去，同期情報復元回路１５と、８ｋＨｚサイク
ルコントロール回路１６と、ＭＰＥＧ−ＴＳ処理インタ
ーフェース１７と、切替部１８とから構成されている。
ターフェース１２と、アイソクロナスパケット送受信Ｆ
ＩＦＯ１３と、ヘッダー，同期情報付加回路１４と、ヘ
ッダー除去，同期情報復元回路１５と、８ｋＨｚサイク
ルコントロール回路１６と、ＭＰＥＧ−ＴＳ処理インタ
ーフェース１７と、切替部１８とから構成されている。
【００３２】マイクロプロセッサインターフェース６
は、マイクロプロセッサ３との間で上位レイヤーの要求
に応じたデータの送受信を行う。
は、マイクロプロセッサ３との間で上位レイヤーの要求
に応じたデータの送受信を行う。
【００３３】コントロールレジスタ７には、マイクロプ
ロセッサ３により所定の位置にデータが書き込まれ、Ｌ
ＩＮＫ２の動作が制御される。また、アシンクロナスパ
ケットの送受信時では、所定のアドレスを読み書きする
ことにより行われる。さらに、アイソクロナスパケット
のヘッダーの一部はこのコントロールレジスタ７を利用
して送受信が行われる。例えば前述したＣＩＰヘッダー
内のＳＩＤを基本ブロック１１よりコントロールレジス
タ７に供給し、コントロールレジスタ７はソースノード
ＩＤの情報をマイクロプロセッサインターフェース６を
介してマイクロプロセッサ３に転送する。このようにす
れば送り元のソースノードの情報がヘッダ除去，同期情
報復元回路１５にて除去されずに本機器（ＳＴＢ）にて
認識可能となる。
ロセッサ３により所定の位置にデータが書き込まれ、Ｌ
ＩＮＫ２の動作が制御される。また、アシンクロナスパ
ケットの送受信時では、所定のアドレスを読み書きする
ことにより行われる。さらに、アイソクロナスパケット
のヘッダーの一部はこのコントロールレジスタ７を利用
して送受信が行われる。例えば前述したＣＩＰヘッダー
内のＳＩＤを基本ブロック１１よりコントロールレジス
タ７に供給し、コントロールレジスタ７はソースノード
ＩＤの情報をマイクロプロセッサインターフェース６を
介してマイクロプロセッサ３に転送する。このようにす
れば送り元のソースノードの情報がヘッダ除去，同期情
報復元回路１５にて除去されずに本機器（ＳＴＢ）にて
認識可能となる。
【００３４】アシンクロナスパケット送信ＦＩＦＯ８に
は、マイクロプロセッサ３により作成されたパケットが
一時的に格納される。格納されたパケットはバスが空き
しだい基本ブロック１１により読み出される。
は、マイクロプロセッサ３により作成されたパケットが
一時的に格納される。格納されたパケットはバスが空き
しだい基本ブロック１１により読み出される。
【００３５】アシンクロナスパケット受信ＦＩＦＯ９に
は、バスから取り込まれたパケットが基本ブロック１１
により書き込まれる。マイクロプロセッサ３はこのＦＩ
ＦＯが空きでないことを確認した後、読み出しを行う。
は、バスから取り込まれたパケットが基本ブロック１１
により書き込まれる。マイクロプロセッサ３はこのＦＩ
ＦＯが空きでないことを確認した後、読み出しを行う。
【００３６】自己ＩＤパケット処理ブロック１０は、バ
スの初期化処理中に受信されるノード情報を処理し、バ
スに接続されているノード数とバスのアイソクロナスチ
ャネルを管理するノードがどのノードであるか等の検知
を行う。
スの初期化処理中に受信されるノード情報を処理し、バ
スに接続されているノード数とバスのアイソクロナスチ
ャネルを管理するノードがどのノードであるか等の検知
を行う。
【００３７】基本ブロック１１の物理層インターフェー
スは、送信データのパラレル／シリアル変換と、受信デ
ータのシリアル／パラレル変換等を行う。また、送信ブ
ロックは、バスの状況を判断し、パケットの送信を制御
する。そして、受信ブロックは、受信したパケットの種
類（アシンクロナス、アイソクロナス）に応じて書き込
み先を決定する。
スは、送信データのパラレル／シリアル変換と、受信デ
ータのシリアル／パラレル変換等を行う。また、送信ブ
ロックは、バスの状況を判断し、パケットの送信を制御
する。そして、受信ブロックは、受信したパケットの種
類（アシンクロナス、アイソクロナス）に応じて書き込
み先を決定する。
【００３８】ＡＴＭ信号処理インターフェース１２は、
送信時にはＡＴＭ信号処理系４のデータをアイソクロナ
スパケットの形式に上記パディングの処理を行って変換
し、受信時にはその逆の処理、即ちパディングされたバ
イトを除去する。
送信時にはＡＴＭ信号処理系４のデータをアイソクロナ
スパケットの形式に上記パディングの処理を行って変換
し、受信時にはその逆の処理、即ちパディングされたバ
イトを除去する。
【００３９】アイソクロナスパケット送受信ＦＩＦＯ１
３は、アイソクロナスパケットの送信／受信を兼用した
ＦＩＦＯである。送信時は前述したようにＡＴＭ網から
受信したＡＴＭセル（図１（ａ））をＡＴＭ信号処理系
４、ＡＴＭ信号処理インターフェース１２を介して該Ｆ
ＩＦＯ１３に書き込む。１３９４ケーブル上には１２５
μｓのサイクルで流れているサイクルスタートパケット
が存在し、このタイミングに合わせて、かつ送出許可が
おりた段階で、基本ブロック１１によりＦＩＦＯ１３に
待機していたＡＴＭセルを１３９４シリアルバス上に送
出する。この場合、ヘッダ，同期情報付加回路１４にて
ヘッダを付加する処理は瞬時に行われるため、時間的に
は問題とされない。
３は、アイソクロナスパケットの送信／受信を兼用した
ＦＩＦＯである。送信時は前述したようにＡＴＭ網から
受信したＡＴＭセル（図１（ａ））をＡＴＭ信号処理系
４、ＡＴＭ信号処理インターフェース１２を介して該Ｆ
ＩＦＯ１３に書き込む。１３９４ケーブル上には１２５
μｓのサイクルで流れているサイクルスタートパケット
が存在し、このタイミングに合わせて、かつ送出許可が
おりた段階で、基本ブロック１１によりＦＩＦＯ１３に
待機していたＡＴＭセルを１３９４シリアルバス上に送
出する。この場合、ヘッダ，同期情報付加回路１４にて
ヘッダを付加する処理は瞬時に行われるため、時間的に
は問題とされない。
【００４０】このように、ＦＩＦＯ１３にてＡＴＭセル
を待機させることでＡＴＭセルのバッファリングが行わ
れ、ＡＴＭセルのジッターを改善する。一般にＡＴＭセ
ルのソースでは２ｍｓｅｃ程度のジッターが生じる程不
安定なためＦＩＦＯによるバッファリングは重要であ
る。ＡＴＭセルのソースがセルレート一定の状態でセル
を送出している場合であっても、幾つかのＡＴＭスイッ
チを通過する度にセルの送出時間が遅れる等により、Ａ
ＴＭセル間の時間間隔が大きく変動する。このため複数
のＡＴＭセルを連続させて送出することを前提にすると
サイクルに間に合わない場合が生じる。したがって１セ
ルずつソースパケットヘッダを付加し、（図１（ｂ））
１３９４シリアルバス上でのサイクルに合わせて出力さ
れるセルに対して適宜ＣＩＰヘッダ、１３９４アイソク
ロナスパケットヘッダを付加して（図１（ｃ），
（ｄ））、１３９４シリアルバスに送り込む。
を待機させることでＡＴＭセルのバッファリングが行わ
れ、ＡＴＭセルのジッターを改善する。一般にＡＴＭセ
ルのソースでは２ｍｓｅｃ程度のジッターが生じる程不
安定なためＦＩＦＯによるバッファリングは重要であ
る。ＡＴＭセルのソースがセルレート一定の状態でセル
を送出している場合であっても、幾つかのＡＴＭスイッ
チを通過する度にセルの送出時間が遅れる等により、Ａ
ＴＭセル間の時間間隔が大きく変動する。このため複数
のＡＴＭセルを連続させて送出することを前提にすると
サイクルに間に合わない場合が生じる。したがって１セ
ルずつソースパケットヘッダを付加し、（図１（ｂ））
１３９４シリアルバス上でのサイクルに合わせて出力さ
れるセルに対して適宜ＣＩＰヘッダ、１３９４アイソク
ロナスパケットヘッダを付加して（図１（ｃ），
（ｄ））、１３９４シリアルバスに送り込む。
【００４１】ＭＰＥＧ−ＴＳ方式の信号を送受する場合
は、ＭＰＥＧ−ＴＳ処理インターフェース１７を介して
図示せぬ外部機器と通信を行う。この場合、切替部１８
を介して経路を選択する。なお、１３９４ケーブルを介
してＭＰＥＧ−ＴＳ信号が入力された場合は、そのヘッ
ダーに含まれる識別データをヘッダー除去，同期情報復
元回路１５により検出し、それに基づいて切替部１８が
制御される。ＭＰＥＧ−ＴＳ方式の場合はソースが比較
的コンスタント（２００μｓｅｃ程度のジッター）であ
るためＡＴＭセルほどのジッターはないが、１３９４シ
リアルバス上の１２５μｓｅｃのサイクルで伝送すると
き、及びそれより受信するときの伝送系での時間のずれ
が生じるため、ＦＩＦＯ１３はこれを吸収する役割も果
たす。
は、ＭＰＥＧ−ＴＳ処理インターフェース１７を介して
図示せぬ外部機器と通信を行う。この場合、切替部１８
を介して経路を選択する。なお、１３９４ケーブルを介
してＭＰＥＧ−ＴＳ信号が入力された場合は、そのヘッ
ダーに含まれる識別データをヘッダー除去，同期情報復
元回路１５により検出し、それに基づいて切替部１８が
制御される。ＭＰＥＧ−ＴＳ方式の場合はソースが比較
的コンスタント（２００μｓｅｃ程度のジッター）であ
るためＡＴＭセルほどのジッターはないが、１３９４シ
リアルバス上の１２５μｓｅｃのサイクルで伝送すると
き、及びそれより受信するときの伝送系での時間のずれ
が生じるため、ＦＩＦＯ１３はこれを吸収する役割も果
たす。
【００４２】このように１３９４シリアルバス上に送出
する前にバッファリングを行ない、セルレートを調整し
て一定にすることにより、ジッターを改善できる。
する前にバッファリングを行ない、セルレートを調整し
て一定にすることにより、ジッターを改善できる。
【００４３】１３９４シリアルバスより受信し、ＰＨＹ
１、基本ブロック１１を介して得たアイソクロナスパケ
ットを、ヘッダー除去，同期情報復元回路１５によりＡ
ＴＭセルの構成にした後、アイソクロナスパケット送受
信ＦＩＦＯ１３にて、該ＦＩＦＯがあふれない範囲で書
き込まれる。書き込まれたＡＴＭセルに対してはヘッダ
ー除去，同期情報復元回路１５にて分離されたヘッダ内
のタイミング情報に基づくＰＬＬ５が再生したクロック
信号により、ＬＩＮＫ２からＡＴＭ信号処理系４に出力
するタイミングが作成される。
１、基本ブロック１１を介して得たアイソクロナスパケ
ットを、ヘッダー除去，同期情報復元回路１５によりＡ
ＴＭセルの構成にした後、アイソクロナスパケット送受
信ＦＩＦＯ１３にて、該ＦＩＦＯがあふれない範囲で書
き込まれる。書き込まれたＡＴＭセルに対してはヘッダ
ー除去，同期情報復元回路１５にて分離されたヘッダ内
のタイミング情報に基づくＰＬＬ５が再生したクロック
信号により、ＬＩＮＫ２からＡＴＭ信号処理系４に出力
するタイミングが作成される。
【００４４】ヘッダー，同期情報付加回路１４は、アイ
ソクロナスパケット送受信ＦＩＦＯから読み出されたセ
ルに図２及び図３に示したソースパケットヘッダー、Ｃ
ＩＰヘッダー、及び１３９４アイソクロナスパケットヘ
ッダーを付加する。このとき、基本ブロック１１内の時
計１１１の値を参照してソースパケットヘッダー内のサ
イクルカウントとサイクルオフセットを設定すること
で、タイムスタンプを付与する。該時計１１１はサイク
ルマスターからのサイクルスタートパケット内の時刻情
報に基づいて基準合わせが行われると共に、８ｋＨｚサ
イクルコントロール回路１６によりカウントアップが行
われる。
ソクロナスパケット送受信ＦＩＦＯから読み出されたセ
ルに図２及び図３に示したソースパケットヘッダー、Ｃ
ＩＰヘッダー、及び１３９４アイソクロナスパケットヘ
ッダーを付加する。このとき、基本ブロック１１内の時
計１１１の値を参照してソースパケットヘッダー内のサ
イクルカウントとサイクルオフセットを設定すること
で、タイムスタンプを付与する。該時計１１１はサイク
ルマスターからのサイクルスタートパケット内の時刻情
報に基づいて基準合わせが行われると共に、８ｋＨｚサ
イクルコントロール回路１６によりカウントアップが行
われる。
【００４５】ヘッダー除去，同期情報復元回路１５は、
基本ブロック１１から受け取ったアイソクロナスパケッ
トから１３９４アイソクロナスパケットヘッダー、ＣＩ
Ｐヘッダー、及びソースパケットヘッダーを除去した
後、セルのみをアイソクロナスパケット送受信ＦＩＦＯ
１３に書き込む。
基本ブロック１１から受け取ったアイソクロナスパケッ
トから１３９４アイソクロナスパケットヘッダー、ＣＩ
Ｐヘッダー、及びソースパケットヘッダーを除去した
後、セルのみをアイソクロナスパケット送受信ＦＩＦＯ
１３に書き込む。
【００４６】８ｋＨｚサイクルコントロール回路１６
は、ＡＴＭネットワークが備える８ｋＨｚの信号を１３
９４シリアルバスにおける８ｋＨｚ（１２５μｓｅｃ）
の信号に同期させる。即ちＡＴＭ網からの８ｋＨｚのタ
イミングをＡＴＭ信号処理系４を介して得ると共に、基
本ブロック１１を介して得たサイクルスタートパケット
の８ｋＨｚの信号を同期させることで、ＡＴＭセルはＩ
ＥＥＥ１３９４上で扱うことが可能となる。
は、ＡＴＭネットワークが備える８ｋＨｚの信号を１３
９４シリアルバスにおける８ｋＨｚ（１２５μｓｅｃ）
の信号に同期させる。即ちＡＴＭ網からの８ｋＨｚのタ
イミングをＡＴＭ信号処理系４を介して得ると共に、基
本ブロック１１を介して得たサイクルスタートパケット
の８ｋＨｚの信号を同期させることで、ＡＴＭセルはＩ
ＥＥＥ１３９４上で扱うことが可能となる。
【００４７】
【発明の効果】以上詳細に説明したように、本発明によ
れば、１３９４シリアルバス上にＡＴＭのセルをのせて
通信することが可能となる。
れば、１３９４シリアルバス上にＡＴＭのセルをのせて
通信することが可能となる。
【図１】ＡＴＭセルを１３９４シリアルバス上にのせる
までの処理を示す図である。
までの処理を示す図である。
【図２】図１において１３９４シリアルバスにのせるア
イソクロナスパケットの構造の例を示す図である。
イソクロナスパケットの構造の例を示す図である。
【図３】図２における１３９４アイソクロナスパケット
ヘッダーからセルヘッダーまでの内容を示す図である。
ヘッダーからセルヘッダーまでの内容を示す図である。
【図４】図１において１３９４シリアルバスにのせるア
イソクロナスパケットの構造の別の例を示す図である。
イソクロナスパケットの構造の別の例を示す図である。
【図５】ＡＴＭセルを１３９４シリアルバス上にのせる
処理を行う機器の構成を示すブロック図である。
処理を行う機器の構成を示すブロック図である。
【図６】ＡＴＭセルの構造を示す図である。
１…ＰＨＹ、２…ＬＩＮＫ、４…ＡＴＭ信号処理系、１
２…ＡＴＭ信号処理インターフェース、１３…アイソク
ロナスパケット送受信ＦＩＦＯ、１４…ヘッダー，同期
情報付加回路
２…ＡＴＭ信号処理インターフェース、１３…アイソク
ロナスパケット送受信ＦＩＦＯ、１４…ヘッダー，同期
情報付加回路
Claims (15)
- 【請求項１】 ＩＥＥＥ１３９４フォーマットに準拠し
たシリアルバスによりデータ伝送を行うデータ伝送方法
であって、 ＡＴＭ方式のネットワークにて使用されるＡＴＭセルを
上記ＩＥＥＥ１３９４フォーマットで定義されているア
イソクロナスパケットの構成を使用して伝送するよう
に、所定のヘッダーを付加することを特徴とするデータ
伝送方法。 - 【請求項２】 上記ＡＴＭセルを該ＡＴＭセルのバイト
長より大なるソースパケットにマッピングする際、該Ａ
ＴＭセルの先頭又は最後に差分のバイトをパディングと
して付加する請求項１に記載のデータ伝送方法。 - 【請求項３】 上記ＡＴＭセルは４８バイト長のペイロ
ードと、該ＡＴＭセルに付加される５バイト長のＡＴＭ
セルヘッダーで構成され、これを５６バイト長の上記ソ
ースパケットにマッピングする際に、上記ＡＴＭセルヘ
ッダーの先頭又は上記ペイロードの最後に差分の３バイ
トをパディングとして付加してＡＴＭソースパケットを
構成するようになす請求項２に記載のデータ伝送方法。 - 【請求項４】 上記ＡＴＭセルに付加する所定のヘッダ
ーは、ソースパケットヘッダーを含み、該ソースパケッ
トヘッダーの構造はＭＰＥＧ方式で規定されたトランス
ポートストリームと同様の構造である請求項１に記載の
データ伝送方法。 - 【請求項５】 上記ソースパケットヘッダーはサイクル
カウントデータとサイクルオフセットデータを有する請
求項４に記載のデータ伝送方法。 - 【請求項６】 ＩＥＥＥ１３９４フォーマットに準拠し
たシリアルバスによりデータ伝送を行うデータ伝送装置
であって、 ＡＴＭ方式のネットワークにて使用されるＡＴＭセルを
上記ＩＥＥＥ１３９４フォーマットで定義されているア
イソクロナスパケットのデータフィールド内に格納する
ため、所定のヘッダーを付加する付加回路を有すること
を特徴とするデータ伝送装置。 - 【請求項７】 上記ＡＴＭセルをバッファリングするバ
ッファを更に備え、該バッファは、上記ＩＥＥＥ１３９
４フォーマットに準拠したシリアルバスへ上記ＡＴＭセ
ルを送出する際に生じるジッターを改善する請求項６に
記載のデータ伝送装置。 - 【請求項８】 ＡＴＭ方式のネットワークが備える８ｋ
Ｈｚの信号を１３９４シリアルバスにおける８ｋＨｚの
信号に同期させる手段を備える請求項６に記載のデータ
伝送装置。 - 【請求項９】 ＩＥＥＥ１３９４フォーマットに準拠し
たシリアルバスにより伝送された、ＡＴＭ方式のネット
ワークに用いられるＡＴＭセルを受信するデータ受信方
法であって、 上記ＩＥＥＥ１３９４フォーマットで定義されているア
イソクロナスパケットのデータフィールド内に格納され
た上記ＡＴＭセルを得るために、所定のヘッダーを除去
することを特徴とするデータ受信方法。 - 【請求項１０】 上記ＡＴＭセルのバイト長より大なる
ソースパケットにマッピングされたＡＴＭセルを得るた
めに、上記ＡＴＭセルの先頭又は最後に付加された差分
のバイトを取り除くようになす請求項９に記載のデータ
受信方法。 - 【請求項１１】 ５６バイト長の上記ソースパケットに
マッピングされたＡＴＭソースパケットより、上記ＡＴ
Ｍセルヘッダーの先頭又は上記ペイロードの最後に付加
された差分の３バイトを除去して、４８バイト長のペイ
ロードと、５バイト長のＡＴＭセルヘッダーで構成され
るＡＴＭセルを得るようになす請求項１０に記載のデー
タ受信方法。 - 【請求項１２】 上記ＡＴＭソースパケットから除去さ
れる所定のヘッダーは、ソースパケットヘッダーを含
み、該ソースパケットヘッダーの構造はＭＰＥＧ方式で
規定されたトランスポートストリームと同様の構造であ
る請求項９に記載のデータ受信方法。 - 【請求項１３】 上記ソースパケットヘッダーはサイク
ルカウントデータとサイクルオフセットデータを有する
請求項１２に記載のデータ受信方法。 - 【請求項１４】 ＩＥＥＥ１３９４フォーマットに準拠
したシリアルバスにより伝送された、ＡＴＭ方式のネッ
トワークにて用いられるＡＴＭセルを受信するデータ受
信装置であって、 上記ＩＥＥＥ１３９４フォーマットで定義されているア
イソクロナスパケットのデータフィールド内に格納され
た上記ＡＴＭセルを得るために、所定のヘッダーを除去
する除去回路を有することを特徴とするデータ受信装
置。 - 【請求項１５】 ＩＥＥＥ１３９４フォーマットに準拠
したシリアルバスと通信する基本ブロックと、 ＡＴＭ方式のネットワークと通信するインターフェース
と、 上記シリアルバスより受信された、アイソクロナスパケ
ットのデータフィールド内に格納されたＡＴＭセルを得
るために、所定のヘッダーを除去する除去回路と、 上記ＡＴＭ方式のネットワークから受信されたＡＴＭセ
ルを上記アイソクロナスパケットのデータフィールド内
に格納するため、所定のヘッダーを付加する付加回路
と、 上記付加回路、除去回路と上記インターフェースとの間
に設けられたレートの調整を行うためのバッファとを有
することを特徴とするリンク層用集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9293751A JPH10190742A (ja) | 1996-11-06 | 1997-10-27 | データ伝送方法並びに装置、データ受信方法並びに装置、及びリンク層用集積回路 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31019796 | 1996-11-06 | ||
| JP8-310197 | 1996-11-06 | ||
| JP9293751A JPH10190742A (ja) | 1996-11-06 | 1997-10-27 | データ伝送方法並びに装置、データ受信方法並びに装置、及びリンク層用集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10190742A true JPH10190742A (ja) | 1998-07-21 |
Family
ID=26559551
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9293751A Pending JPH10190742A (ja) | 1996-11-06 | 1997-10-27 | データ伝送方法並びに装置、データ受信方法並びに装置、及びリンク層用集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10190742A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1132064A (ja) * | 1997-07-14 | 1999-02-02 | Matsushita Electric Ind Co Ltd | 通信プロトコル処理装置 |
| US6904049B1 (en) | 1999-04-28 | 2005-06-07 | Juniper Networks, Inc. | Data transfer system and method for transferring data packets over an ATM link |
| KR100678264B1 (ko) * | 2004-02-06 | 2007-02-01 | 삼성전자주식회사 | 고속 순방향 패킷 접속 방식을 사용하는 이동 통신시스템에서 데이터 처리 속도를 향상시키는 방법 및 그이동 통신 시스템 |
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