JPH10285241A

JPH10285241A - 信号処理回路

Info

Publication number: JPH10285241A
Application number: JP9083136A
Authority: JP
Inventors: Takayasu Muto; 隆保武藤
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1997-04-01
Filing date: 1997-04-01
Publication date: 1998-10-23
Anticipated expiration: 2017-04-01
Also published as: FR2762172B1; TW367678B; NL1008768C2; JP3799726B2; FR2762172A1; KR19980080968A; NL1008768A1

Abstract

(57)【要約】【課題】制御用パケットを通常のトランスポートストリ
ームに挿入して送信することができる信号処理回路を提
供する。【解決手段】アシンクロナス通信系の記憶装置として制
御パケット用ＦＩＦＯ１０４ｃを設け、ＣＰＵ３０から
任意に制御データを設定して、ＣＰＵ３０の制御の下、
送信前処理回路１０６および送信後処理回路１０７によ
り通常ＭＰＥＧトランスポートストリームの間に制御用
パケットを挿入するように構成する。これにより、任意
に通常のトランスポートストリームからなるパケットの
他に制御用のパケットをアイソクロナスパケットとして
送信することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ディジタルシリア
ルインターフェースに用いられる信号処理回路に関する
ものである。

【０００２】

【従来の技術】近年、マルチメディア・データ転送のた
めのインターフェースとして、高速データ転送、リアル
タイム転送を実現するＩＥＥＥ（The Institute of Ele
ctrical and Electronic Engineers) １３９４、Ｈｉｇ
ｈＰｅｒｆｏｒｍａｎｃｅＳｉｒｉａｌＢｕｓが規
格化された。

【０００３】このＩＥＥＥ１３９４シリアルインタフェ
ースのデータ転送には、従来のRequest,Acknoledgeの要
求、受信確認を行うアシンクロナス（Asynchronous) 転
送と、あるノードから１２５μｓに１回必ずデータが送
られるアイソクロナス(Isochronous) 転送がある。

【０００４】このように、２つの転送モードを有するＩ
ＥＥＥ１３９４シリアルインタフェースでのデータは、
パケット単位で転送が行われる。

【０００５】図３は、アイソクロナス通信における１ソ
ースパケットのバイトサイズを示す図である。図３
（Ａ）はＤＶＢ(Digital Video Broadcast) 仕様時、図
３（Ｂ）はＤＳＳ(Digital Satelite System) 仕様時の
パケットサイズを示している。

【０００６】ＤＶＢ仕様時のソースパケットサイズは、
図３（Ａ）に示すように、４バイトのソースパケットヘ
ッダ（ＳＰＨ；Source Packet Header）と１８８バイト
のデータの１９２バイトである。

【０００７】これに対して、ＤＳＳ仕様時のソースパケ
ットサイズは、図３（Ｂ）に示すように、４バイトのソ
ースパケットヘッダ（ＳＰＨ）、１０バイトの付加デー
タ、および１３０バイトのデータの１４４バイトであ
る。付加バイトはソースパケットヘッダとデータとの間
に挿入される。なお、ＩＥＥＥ１３９４規格では、取り
扱う最小データの単位は１クワドレット(quadlet)（＝
４バイト＝３２ビット）であるため、トランスポートス
トリームデータと付加データの合計が３２ビット単位で
構成できる設定であることが必要である。ただし、デフ
ォルトでは付加バイトなしで設定される。

【０００８】図４は、ＩＥＥＥ１３９４規格のアイソク
ロナス通信でデータを送信させるときの元のデータと、
実際に送信されるパケットとの対応関係の一例を示す図
である。

【０００９】図４に示すように、元のデータであるソー
スパケットは、４バイトのソースパケットヘッダと、デ
ータ長を調整するためのパディングデータを付加された
後、所定の数のデータブロックに分割される。なお、パ
ケットを転送するときのデータの単位が１クワドレット
（４バイト）であることから、データブロックや各種ヘ
ッダなどのバイト長は、全て４の倍数に設定される。

【００１０】図５は、ソースパケットヘッダのフォーマ
ットを示す図である。図５に示すように、ソースパケッ
トヘッダのうち、２５ビットには、たとえば上述したＤ
ＶＢ方式等のディジタル衛星放送等で利用されているＭ
ＰＥＧ(Moving Picture Experts Group)−ＴＳ(Transpo
rt Stream)データをアイソクロナス通信で送信するとき
に、ジッタを抑制するために利用されるタイムスタンプ
(TimeStamp)が書き込まれる。

【００１１】そして、このようなパケットヘッダやＣＩ
Ｐ(Common Isochronous Packet) ヘッダ等のデータが、
所定の数のデータブロックに付加されることによりパケ
ットが生成される。

【００１２】図６はアイソクロナス通信用パケットの基
本構成例を示す図である。図６に示すように、アイソク
ロナス通信のパケットは、第１クワドレットが１３９４
ヘッダ(Header)、第２クワドレットがヘッダＣＲＣ(Hea
der-CRC)、第３クワドレットがＣＩＰヘッダ１（CIP-He
ader1)、第４クワドレットがＣＩＰヘッダ２（CIP-Head
er2)、第５クワドレットがソースパケットヘッダ（ＳＰ
Ｈ）で、第６クワドレット以降がデータ領域である。そ
して、最後のクワドレットがデータＣＲＣ(Data-CRC)で
ある。

【００１３】１３９４ヘッダは、データ長を表すdata-l
engt、このパケット転送されるチャネルの番号（０〜６
３のいずれか）を示すchannel 、処理のコードを表すtc
ode、および各アプリケーションで規定される同期コー
ドｓｙにより構成されている。ヘッダＣＲＣは、パケッ
トヘッダの誤り検出符号である。

【００１４】ＣＩＰヘッダ１は、送信ノード番号のため
のＳＩＤ(Source node ID)領域、データブロックの長さ
のためのＤＢＳ(Data Block Size) 領域、パケット化に
おけるデータの分割数のためのＦＮ(Fraction Number)
領域、パディグデータのクワドレット数のためのＱＰＣ
(Quadlet Padding Count) 領域、ソースパケットヘッダ
の有無を表すフラグのためのＳＰＨ領域、アイソクロナ
スパケットの数を検出するカウンタのためのＤＢＣ（Da
ta Block Continuty Counter) 領域により構成されてい
る。なお、ＤＢＳ領域は、１アイソクロナスパケットで
転送するクワドレット数を表す。

【００１５】ＣＩＰヘッダ２は、転送されるデータの種
類を表す信号フォーマットのためのＦＭＴ領域、および
信号フォーマットに対応しえ利用されるＦＤＦ(Format
Dependent Field)領域により構成されている。

【００１６】ＳＰＨヘッダは、トランスポートストリー
ムパケットが到着した軸に固定の遅延値を加えた値が設
定されるタイムスタンプ領域を有している。また、デー
タＣＲＣは、データフィールドの誤り検出符号である。

【００１７】上述した構成を有するパケットの送受信を
行うＩＥＥＥ１３９４シリアルインタフェースの信号処
理回路は、主としてＩＥＥＥ１３９４シリアルバスを直
接ドライブするフィジカル・レイヤ回路と、フィジカル
・レイヤ回路のデータ転送をコントロールするリンク・
レイヤ回路とにより構成される。

【００１８】

【発明が解決しようとする課題】上述したＩＥＥＥ１３
９４シリアルインタフェースにおけるアイソクロナス通
信系では、たとえば図７に示すように、アプリケーショ
ンである側ＭＰＥＧトランスポータ(Transporter) １に
リンク・レイヤ回路２が接続され、リンク・レイヤ回路
２はフィジカル・レイヤ回路３を介してシリアルインタ
フェースバスＢＳに接続されている。ＩＥＥＥ１３９４
シリアルインタフェースのデータ転送では、送信データ
および受信データは一旦リンク・レイヤ回路２に設けら
れたＦＩＦＯ（First-In First-Out）メモリ（以下、単
にＦＩＦＯという）等の記憶装置に格納される。実際に
は、アシンクロナスパケット用ＦＩＦＯとアイソクロナ
スパケット用ＦＩＦＯとは別個に設けられる。

【００１９】ところで、図８に示すように、通常のＭＰ
ＥＧのトランスポートストリームデータＴＳＤの間に制
御用のパケット（以下、インサートパケット；Insert P
acket ）データを挿入する必要が生じるときがある。た
とえば、ＭＰＥＧのトランスポートストリームを流すと
きのＰＡＴ(ProgramAllocation Table)が書かれてい
て、このトランスポータのこのチャンネルには何を割り
当てる、あるいはチャンネルを選んで流すときに必要と
なる。

【００２０】しかしながら、現在のＩＥＥＥ１３９４シ
リアルインタフェースにおける信号処理回路では、上述
した制御用のインサートパケットをＭＰＥＧソースパケ
ットの間にアイソクロナスパケットとして任意に流す構
成は未だ実現されていない。

【００２１】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、制御用パケットを通常のトラン
スポートストリームに挿入して送信することができる信
号処理回路を提供することにある。

【００２２】

【課題を解決するための手段】上記目的を達成するた
め、本発明は、アプリケーション側から送信ストリーム
パケットデータを受けてあらかじめ決められた時間サイ
クルでシリアルインタフェースバスに送出する信号信処
理回路であって、制御用データを生成して、上記送信ス
トリームパケットの間に制御パケットとして挿入し、送
信ストリームパケットとして上記シリアルインタフェー
スバスに送出する制御手段を有する

【００２３】また、本発明は、アプリケーション側から
送信ストリームパケットデータを受けてあらかじめ決め
られた時間サイクルでシリアルインタフェースバスに送
出する信号処理回路であって、第１の記憶手段と、第２
の記憶手段と、制御データを送信する必要が生じた場合
に、当該制御データを上記第１の記憶手段に書き込み、
制御データの送信をする旨を示す制御データを設定する
制御手段と、上記制御データが設定されていない場合に
は、受けた送信ストリームパケットデータに制御データ
を送信しない旨を示すデータをセットしたソースパケッ
トヘッダを付加して所定のフォーマットで上記第２の記
憶手段に格納し、上記制御データが設定されている場合
には、制御パケットを送信すべき旨を示すデータをセッ
トしたソースパケットヘッダを生成して上記第２の記憶
手段に格納する第１の送信回路と、上記第２の記憶手段
に格納されたソースパケットヘッダに制御データを送信
しない旨を示すデータがセットされている場合には当該
第２の記憶手段に格納されているデータを送信ストリー
ムパケットとして上記シリアルインタフェースバスに送
出し、上記第２の記憶手段に格納されたソースパケット
ヘッダに制御データを送信する旨を示すデータがセット
されている場合には上記第１の記憶手段に格納されてい
る制御データを制御パケットとして上記シリアルインタ
フェースバスに送出する第２の送信回路とを有する。

【００２４】本発明の信号処理回路によれば、アプリケ
ーション側からの送信ストリームパケットを送信中に、
制御データを送信する必要が生じた場合に、送信制御手
段により制御用データが生成され、この制御データが送
信ストリームパケットの間に制御パケットとして挿入さ
れ、送信ストリームパケットとしてシリアルインタフェ
ースバスに送出される。

【００２５】また、本発明によれば、アプリケーション
側からの送信ストリームパケットを送信中に、制御デー
タを送信する必要が生じた場合に、制御手段によりこの
制御データが第１の記憶手段に書き込まれ、また制御デ
ータの送信をする旨を示す制御データが設定される。こ
こで、上記制御データが設定されていない場合には、第
１の送信回路により送信ストリームパケットデータに制
御データを送信しない旨を示すデータがセットされたソ
ースパケットヘッダが付加されて所定のフォーマットで
第２の記憶手段に格納される。そして、第２の送信処理
回路では、第２の記憶手段に格納されたソースパケット
ヘッダに制御データを送信しない旨を示すデータがセッ
トされていることから、第２の記憶手段に格納されてい
るデータを送信ストリームパケットとしてシリアルイン
タフェースバスに送出される。一方、上記制御データが
設定されている場合には、第１の送信回路により制御パ
ケットを送信すべき旨を示すデータをセットされ、ソー
スパケットヘッダが生成され第２の記憶手段に格納され
る。そして、第２の送信回路では、第２の記憶手段に格
納されたソースパケットヘッダに制御データを送信する
旨を示すデータがセットされていることから、第１の記
憶手段に格納されている制御データが制御パケットとし
てシリアルインタフェースバスに送出される。

【００２６】

【発明の実施の形態】第１実施形態図１は、ＩＥＥＥ１３９４シリアルインタフェースに適
用される本発明に係るＭＰＥＧ用信号処理回路の一実施
形態を示すブロック構成図である。

【００２７】この信号処理回路は、リンク・レイヤ回路
１０、フィジカル・レイヤ回路２０、ホストコンピュー
タとしてのＣＰＵ３０により構成されている。また、４
０はＭＰＥＧトランスポータを示している。

【００２８】リンク・レイヤ回路１０は、ＣＰＵ３０の
制御の下、アシンクロナス転送およびとアイソクロナス
転送の制御、並びにフィジカル・レイヤ回路２０の制御
を行う。具体的には、図１に示すように、リンクコア(L
ink Core))１０１、ホストインタフェース回路（Host I
/F）１０２、アプリケーションインタフェース回路（AP
I/F) １０３、送信用ＦＩＦＯ（AT-FIFO)１０４ａ、受
信用ＦＩＦＯ（AR-FIFO)１０４ｂ、インサートパケット
用ＦＩＦＯ（INS-FIFO) １０４ｃからなるアシンクロナ
ス通信および制御パケット用ＦＩＦＯ１０４、セルフＩ
Ｄ用リゾルバ(Resolver)１０５、アイソクロナス通信用
送信前処理回路(TXOPRE)１０６、アイソクロナス通信用
送信後処理回路(TXOPRO)１０７、アイソクロナス通信用
受信前処理回路(TXIPRE)１０８、アイソクロナス通信用
受信前処理回路(TXIPRO)１０９、アイソクロナス通信用
ＦＩＦＯ(I-FIFO)１１０、およびコンフィギュレーショ
ンレジスタ（Configuration Register、以下ＣＦＲとい
う）により構成されている。

【００２９】図１の回路おいて、ホストインタフェース
回路１０２、送信用ＦＩＦＯ１０４ａ、アシンクロナス
通信の受信用ＦＩＦＯ１０４ｂおよびリンクコア１０１
によりアシンクロナス通信系回路が構成される。そし
て、アプリケーションインタフェース回路１０３、送信
前処理回路１０６、送信後処理回路１０７、受信前処理
回路１０８、受信前処理回路１０９、ＦＩＦＯ１１０お
よびリンクコア１０１によりアイソクロナス通信系回路
が構成される。

【００３０】リンクコア１０１は、アシンクロナス通信
用パケットおよびアイソクロナス通信用パケットの送信
回路、受信回路、これらパケットのＩＥＥＥ１３９４シ
リアルバスＢＳを直接ドライブするフィジカル・レイヤ
回路２０とのインタフェース回路、１２５μｓ毎にリセ
ットされるサイクルタイマ、サイクルモニタやＣＲＣ回
路から構成されている。そして、たとえばサイクルタイ
マ等の時間データ等はＣＦＲ１１１を通してアイソクロ
ナス通信系処理回路に供給される。

【００３１】ホストインタフェース回路１０２は、主と
してホストコンピュータとしてのＣＰＵ３０と送信用Ｆ
ＩＦＯ１０４ａ、受信用ＦＩＦＯ１０４ｂとのアシンク
ロナス通信用パケットの書き込み、読み出し等の調停、
ＣＰＵ３０とインサートパケット用ＦＩＦＯ１０４ｃと
のインサートパケットの書き込みの調停、並びに、ＣＰ
Ｕ３０とＣＦＲ１１１との各種データの送受信の調停を
行う。たとえばＣＰＵ３０からは、アイソクロナス通信
用パケットのＳＰＨ（ソースパケットヘッダ）に設定さ
れるタイムスタンプ用遅延時間Txdelay がホストインタ
フェース１０２を通してＣＦＲ１１１にセットされる。
また、ＣＰＵ３０からは、通常のＭＰＥＧのトランスポ
ートストリームデータＴＳＤの間に制御用パケットであ
るはインサートパケットデータを挿入する必要が生じた
とき、ＣＦＲ１１１のレジスタＩＰＴｘＧｏに論理
「１」がセットされる。

【００３２】送信用ＦＩＦＯ１０４ａには、ＩＥＥＥ１
３９４シリアルバスＢＳに伝送させるアシンクロナス通
信用パケットが格納され、受信用ＦＩＦＯ１０４ｂには
ＩＥＥＥ１３９４シリアルバスＢＳを伝送されてきたア
シンクロナス通信用パケットが格納される。

【００３３】インサートパケット用ＦＩＦＯ１０４ｃに
は、制御用パケットデータがＣＰＵ３０から書き込まれ
る。ＦＩＦＯ１０４ｃの容量は、たとえば１８８バイト
であり、１８８バイトまでのデータが有効で、この容量
を越えたデータに関しては送信されない。送信するデー
タが１８８バイト以下の場合は、書き込まれたデータ以
外が「１」にセットされて送信される。なお、インサー
トパケット用ＦＩＦＯ１０４ｃは、たとえば３３ビット
幅であり、そのＭＳＢは、最終クワドレットで「１」に
セットされる。また、ＭＳＢが１のデータを出力した後
に、さらに後述する送信後処理回路１０７からの読出パ
ルス信号ＩＮＳ−ＲＤを受けた場合には、「０ｘＦＦ
ＦＦＦＦＦＦ（全ビット１）」を出力するように制御さ
れる。そして、一度書き込んだデータは送信後も保持さ
れ、同じ内容のものを続けて送信するときは、上述した
レジスタＩＰＴｘＧｏが「０」になったことを確認した
後、このレジスタＩＰＴｘＧｏを「１」にセットするこ
とにより行われる。

【００３４】アプリケーションインタフェース回路１０
３は、ＭＰＥＧトランスポータ４０とアイソクロナス通
信用送信前処理回路１０６およびアイソクロナス通信用
受信前処理回路１０９とのクロック信号や制御信号等を
含むＭＰＥＧトランスポートストリームデータの送受信
の調停を行う。

【００３５】リゾルバ１０５は、ＩＥＥＥ１３９４シリ
アルバスＢＳを伝送されてきたセルフＩＤパケットを解
析し、ＣＦＲ１１１に格納する。

【００３６】送信前処理回路１０６は、ＣＦＲ１１１の
レジスタＩＰＴｘＧｏの設定を確認し、その設定が
「０」の場合と「１」の場合で異なる処理を行う。レジ
スタＩＰＴｘＧｏの設定が「０」の場合には、アプリケ
ーションインタフェース回路１０３を介してＭＰＥＧト
ランスポータ４０によるＭＰＥＧトランスポートストリ
ームデータを受けて、ＩＥＥＥ１３９４規格のアイソク
ロナス通信用としてクワドレット（４バイト）単位にデ
ータ長を調整し、かつＣＦＲ１１１に設定された遅延時
間Txdelay を用いてタイムスタンプの値を設定して４バ
イトのソースパケットヘッダ（ＳＰＨ）を付加してＦＩ
ＦＯ１１０に格納する。

【００３７】なお、ソースパケットヘッダを付加すると
きに受信側のデータ出力時間を決定するタイムスタンプ
を設定するが、この設定は以下のように行われる。ま
ず、ＭＰＥＧトランスポータ４０からパケットの最終デ
ータを受け取ったタイミングで内部のサイクルレジスタ
の値をラッチする。次に、ＣＰＵ３０からホストインタ
フェース１０２を介してＣＦＲ１１１にセットされた遅
延時間Txdelay を上記サイクルレジスタの値に加算す
る。そして、加算した値をタイムスタンプとして、受け
取ったパケットのソースパケットヘッダに挿入（設定）
する。

【００３８】図２は、タイムスタンプの具体的な構成を
説明するための図である。図２に示すように、受信側の
データ出力時間を決定するためのタイムスタンプは、２
５ビットで現時刻を表す。すなわち、タイムスタンプは
２５ビットで構成され、下位１２ビットがサイクルオフ
セットＣＯ(cycle-offset)領域、上位１３ビットがサイ
クルカウントＣＣ(cycle-count) 領域として割り当てら
れている。サイクルオフセットは０〜３０７１（１２ｂ
１０１１１１１１１１１１）の１２５μｓをカウント
し（クロックＣＬＫ＝２４．５７６ＭＨｚ）、サイクル
カウントは０〜７９９９（１３ｂ１１１１１００１１
１１１１）の１秒をカウントするものである。したがっ
て、原則として、タイムスタンプの下位１２ビットは３
０７２以上を示すことはなく、上位１３ビットは８００
０以上を示すことはない。

【００３９】また、送信前処理回路１０６は、ＣＦＲ１
１１のレジスタＩＰＴｘＧｏの設定が「１」の場合に
は、たとえばパケットギャップ(Packet Gap)の立ち下が
りでソースパケットヘッダを生成し、ＦＩＦＯ１１０に
書き込む。このとき、図２に示すように、インサートパ
ケットマークＩＰＭ用に指定された２９ビットを「１」
に設定し、このＦＩＦＯ１１０に書き込んだソースパケ
ットヘッダがインサートパケット用のものであることを
印す。なお、上述したレジスタＩＰＴｘＧｏの設定が
「０」の場合の通常のソースパケットヘッダの生成時に
は、ＩＰＭビット２９は、必ず「０」に保持する。それ
から、ＦＩＦＯ書き込みポインターを次のパケットの先
頭に移す。ポインターをずらす量Ｓは、パケットサイズ
をＰＳとすると次式で与えられる。

【００４０】

【数１】Ｓ＝（ＰＳ−４）／４（クワドレット）

【００４１】たとえばポインターをずらす量Ｓは、ＤＶ
Ｂ方式の場合の１８８／４で４７、ＤＳＳ方式の場合に
は１４０／４で３５である。以後、レジスタＩＰＴｘＧ
ｏの設定が「０」に戻るまで、インサートパケット用ソ
ースパケットヘッダは生成しない。

【００４２】送信後処理回路１０７は、ＦＩＦＯ１１０
に格納されたデータを読み出し、ソースパケットヘッダ
の先頭毎に、ソースパケットヘッダのインサートパケッ
トマークＩＰＭ用に指定された２９ビットが「０」であ
るか「１」であるかを確認し、その設定値によって異な
る処理を行う。インサートパケットマークＩＰＭが
「０」の場合には、ＦＩＦＯ１１０に格納されたソース
パケットヘッダを含むデータを読出て、図９に示すよう
に、１３９４ヘッダ、ＣＩＰヘッダ１，２を付加してリ
ンクコア１０１の送信回路に出力する。

【００４３】また、送信後処理回路１０７は、インサー
トパケットマークＩＰＭが「１」の場合には、インサー
トパケット送信処理を行う。なお、インサートパケット
マークＩＰＭを確認したら、ソースパケットヘッダの上
記７ビットは、ＣＦＲ１１１のレジスタＳＰＨ−ＲＳＶ
の内容で置き換えてリンクコア１０１に送る。具体的に
は、インサートパケットマークＩＰＭが「１」の場合に
は、ソースパケットヘッダ以降のデータとして、インサ
ートパケット用ＦＩＦＯ１０４ｃにＣＰＵ３０によって
書き込まれたデータを用いるために、読み出しパルス信
号ＩＮＳ−ＲＤを必要なデータ個数分だけＦＩＦＯ１０
４ｃに出力して、必要なデータを順次読み出し、たとえ
ば上述した所定のヘッダを付加してインサートパケット
をデータをリンクコア１０１に出力する。

【００４４】また、送信後処理回路１０７は、インサー
トパケット送信処理中は、信号ＩＮＳ−ＭＫを論理
「１」に設定する。この信号ＩＮＳ−ＭＫは、実際はソ
ースパケットヘッダのＩＰＭをラッチしたものである。
なお、信号ＩＮＳ−ＭＫの設定は、インサートパケット
のソースパケットヘッダがＬＡＴＥ判断されて送信され
なかったとしても行われる。信号ＩＮＳ−ＭＫは、レジ
スタＩＰＴｘＧｏを「０」にリセットするために用いら
れ、ＣＰＵ３０はレジスタＩＰＴｘＧｏを「０」になっ
たことを確認して、インサートパケット送信処理が終了
したことを知る。そして、送信後処理回路１０７は、次
のアイソクロナスパケットのソースパケットヘッダを処
理するときに、信号ＩＮＳ−ＭＫを「０」にセットす
る。

【００４５】受信前処理回路１０８は、リンクコア１０
１を介してＩＥＥＥ１３９４シリアルバスＢＳを伝送さ
れてきたアイソクロナス通信用パケットを受けて、受信
パケットの１３９４ヘッダ、ＣＩＰヘッダ１，２等の内
容を解析し、データを復元してソースパケットヘッダと
データをＦＩＦＯ１１０に格納する。

【００４６】受信後処理回路１０９は、内部レジスタに
ＦＩＦＯ１１０に格納されたソースパケットヘッダのタ
イムスタンプの時間データを読み出し、読み出したタイ
ムスタンプデータ（ＴＳ）とリンクコア１０１内にある
サイクルタイマによるサイクルタイム（ＣＴ）を比較
し、サイクルタイムＣＴがタイムスタンプデータＴＳよ
り大きい場合には、ＦＩＦＯ１１０に格納されているソ
ースパケットヘッダを除くデータを読み出しアプリケー
ションインタフェース回路１０３を介し、ＭＰＥＧ用ト
ランスポートストリームデータとしてＭＰＥＧトランス
ポータ４０に出力する。

【００４７】ＣＰＵ３０は、システム全体の制御を行
う。また上述したようにアイソクロナス通信用パケット
のＳＰＨ（ソースパケットヘッダ）を設定するためのタ
イムスタンプ用遅延時間Txdelay をホストインタフェー
ス１０２を通してＣＦＲ１１１にセットする。さらにま
た、通常のＭＰＥＧのトランスポートストリームデータ
ＴＳＤの間に制御用パケットであるインサートパケット
データを挿入する必要が生じたとき、ＣＦＲ１１１のレ
ジスタＩＰＴｘＧｏに「１」をセットする。そして、こ
のレジスタＩＰＴｘＧｏが「０」に切り換わったときに
インサートパケットが終了したことを認識する。

【００４８】次に、ＩＥＥＥ１３９４シリアルバスＢＳ
を伝送されるアイソクロナス通信用パケットの送信動作
を説明する。

【００４９】ＩＥＥＥ１３９４シリアルバスＢＳにアシ
ンクロナス通信用パケットを送出する場合には、たとえ
ばＣＰＵ３０からアイソクロナス通信用パケットのＳＰ
Ｈ（ソースパケットヘッダ）に設定されるタイムスタン
プ用遅延時間Txdelay がホストインタフェース１０２を
通してＣＦＲ１１１にセットされる。また、通常のＭＰ
ＥＧのトランスポートストリームデータＴＳＤの間に制
御用パケットであるインサートパケットデータを挿入す
る必要が生じていない通常処理時には、ＣＦＲ１１１の
レジスタＩＰＴｘＧｏが「０」のままに保持される。

【００５０】この通常の送信処理では、送信前処理回路
１０６では、アプリケーションインタフェース回路１０
３を介してＭＰＥＧトランスポータ４０によるＭＰＥＧ
トランスポートストリームデータを受けて、ＩＥＥＥ１
３９４規格のアイソクロナス通信用としてクワドレット
（４バイト）単位にデータ長が調整される。このとき、
ＣＲ１１１にセットされた遅延時間Txdelay を用いてタ
イムスタンプの値が設定され４バイトのソースパケット
ヘッダ（ＳＰＨ）が付加されＦＩＦＯ１１０に格納され
る。また、レジスタＩＰＴｘＧｏの設定が「０」の場合
の通常のソースパケットヘッダの生成時には、２９ビッ
トのインサートパケットマークＩＰＭビット２９は
「０」に保持される。

【００５１】この場合、送信後処理回路１０７では、送
信前処理回路１０６のＦＩＯＦアクセス制御回路１０６
２による格納情報信号Ｓ１０６を受けて、ＦＩＦＯ１１
０に格納されたソースパケットヘッダを含むデータに対
して、１３９４ヘッダ、ＣＩＰヘッダ１，２が付加され
しリンクコア１０１の送信回路に出力され、フィジカル
・レイヤ回路２０を介してＩＥＥＥ１３９４シリアルバ
スＢＳにアシンクロナス通信用パケットとして送出され
る。

【００５２】ここで通常のＭＰＥＧのトランスポートス
トリームデータＴＳＤの間に制御用パケットであるイン
サートパケットデータを挿入する必要が生じた場合、ま
ず、インサートパケット用ＦＩＦＯ１０４ｃに、制御用
パケットデータがＣＰＵ３０から書き込まれる。また、
ＣＰＵ３０によりＣＦＲ１１１のレジスタＩＰＴｘＧｏ
に「１」がセットされる。

【００５３】そして、送信前処理回路１０６では、ＣＦ
Ｒ１１１のレジスタＩＰＴｘＧｏが「１」に設定される
ことが確認されると、パケットギャップの立ち下がりで
ソースパケットヘッダが生成され、ＦＩＦＯ１１０への
書き込みが行われる。このとき、インサートパケットマ
ークＩＰＭ用に指定された２９ビットが「１」に設定さ
れ、このＦＩＦＯ１１０に書き込んだソースパケットヘ
ッダがインサートパケット用のものであることを印され
る。それから、ＦＩＦＯ書き込みポインターが次のパケ
ットの先頭に移される。

【００５４】次に、送信後処理回路１０７において、Ｆ
ＩＦＯ１１０に格納されたソースパケットデータが読み
出され、インサートパケットマークＩＰＭが「１」に設
定されていることが確認されると、インサートパケット
送信処理が行われる。インサートパケットマークＩＰＭ
が「１」であることが確認されると、ソースパケットヘ
ッダ以降のデータとして、インサートパケット用ＦＩＦ
Ｏ１０４ｃにＣＰＵ３０によって書き込まれたデータを
用いるために、読み出しパルス信号ＩＮＳ−ＲＤが必要
なデータ個数分だけＦＩＦＯ１０４ｃに出力される。こ
れにより、必要な制御パケットデータが順次読み出さ
れ、たとえば所定のヘッダが付加されてインサートパケ
ットデータがリンクコア１０１に出力される。

【００５５】また、送信後処理回路１０７では、インサ
ートパケット送信処理中は、信号ＩＮＳ−ＭＫが「１」
に設定される。そして、送信後処理回路１０７では、イ
ンサートパケットの送信が終了し、次のアイソクロナス
パケットのソースパケットヘッダを処理するときに、信
号ＩＮＳ−ＭＫが「０」にセットされる。そして、ＣＰ
Ｕ３０において、レジスタＩＰＴｘＧｏが「０」になっ
たことが確認されることにより、インサートパケット送
信処理が終了したことが認知される。

【００５６】以上説明したように、本実施形態によれ
ば、アシンクロナス通信系の記憶装置として制御パケッ
ト用ＦＩＦＯ１０４ｃを設け、ＣＰＵ３０から任意に制
御データを設定して、ＣＰＵ３０の制御の下、送信前処
理回路１０６および送信後処理回路１０７により通常Ｍ
ＰＥＧトランスポートストリームの間に制御用パケット
を挿入するように構成したので、任意に通常のトランス
ポートストリームからなるパケットの他に制御用のパケ
ットをアイソクロナスパケットとして送信することがで
きる。

【００５７】

【発明の効果】以上説明したように、本発明によれば、
制御用パケットを通常のトランスポートストリームに挿
入して送信することができる。

【図面の簡単な説明】

【図１】ＩＥＥＥ１３９４シリアルインタフェースに適
用される本発明に係るＭＰＥＧ用信号処理回路の一実施
形態を示すブロック構成図である。

【図２】タイムスタンプの具体的な構成を説明するため
の図である。

【図３】アイソクロナス通信における１ソースパケット
のバイトサイズを示す図であって、（Ａ）はＤＶＢ仕様
時、（Ｂ）はＤＳＳ仕様時のパケットサイズを示す図で
ある。

【図４】ＩＥＥＥ１３９４規格のアイソクロナス通信で
データを送信させるときの元のデータと、実際に送信さ
れるパケットとの対応関係の一例を示す図である。

【図５】ソースパケットヘッダのフォーマットを示す図
である。

【図６】アイソクロナス通信用パケットの基本構成例を
示す図である。

【図７】ＩＥＥＥ１３９４シリアルインタフェースにお
けるアイソクロナス通信系回路の基本構成を示すブロッ
ク図である。

【図８】通常のＭＰＥＧのトランスポートストリームデ
ータＴＳＤの間に制御用のパケットデータを挿入する必
要がある場合の説明図である。

【符号の説明】

１０…リンク・レイヤ回路、１０１…リンクコア(Link
Core))、１０２…ホストインタフェース回路（Host I/
F）、１０３２…アプリケーションインタフェース回路
（AP I/F) 、１０４…アシンクロナス通信および制御パ
ケット用ＦＩＦＯ、１０４ａ…送信用ＦＩＦＯ（AT-FIF
O)、１０４ｂ…受信用ＦＩＦＯ（AR-FIFO)、１０４ｃ…
インサートパケット（制御パケット）用ＦＩＦＯ（INS-
FIFO) 、１０５…セルフＩＤ用リゾルバ(Resolver)、１
０６…アイソクロナス通信用送信前処理回路(TXOut1)、
１０７…アイソクロナス通信用送信後処理回路(TXOut
2)、１０８…アイソクロナス通信用受信前処理回路(TXI
n1) 、１０９…アイソクロナス通信用受信前処理回路(T
XIn2) 、１１０…アイソクロナス通信用ＦＩＦＯ(I-FIF
O)、１１１…コンフィギュレーションレジスタ（ＣＦ
Ｒ）、２０…フィジカル・レイヤ回路、３０…ＣＰＵ、
４０…ＭＰＥＧトランスポータ。

Claims

【特許請求の範囲】

【請求項１】アプリケーション側から送信ストリーム
パケットデータを受けてあらかじめ決められた時間サイ
クルでシリアルインタフェースバスに送出する信号信処
理回路であって、制御用データを生成して、上記送信ストリームパケット
の間に制御パケットとして挿入し、送信ストリームパケ
ットとして上記シリアルインタフェースバスに送出する
制御手段を有する信号処理回路。
【請求項２】アプリケーション側から送信ストリーム
パケットデータを受けてあらかじめ決められた時間サイ
クルでシリアルインタフェースバスに送出する信号処理
回路であって、第１の記憶手段と、第２の記憶手段と、制御データを送信する必要が生じた場合に、当該制御デ
ータを上記第１の記憶手段に書き込み、制御データの送
信をする旨を示す制御データを設定する制御手段と、上記制御データが設定されていない場合には、受けた送
信ストリームパケットデータに制御データを送信しない
旨を示すデータをセットしたソースパケットヘッダを付
加して所定のフォーマットで上記第２の記憶手段に格納
し、上記制御データが設定されている場合には、制御パ
ケットを送信すべき旨を示すデータをセットしたソース
パケットヘッダを生成して上記第２の記憶手段に格納す
る第１の送信回路と、上記第２の記憶手段に格納されたソースパケットヘッダ
に制御データを送信しない旨を示すデータがセットされ
ている場合には当該第２の記憶手段に格納されているデ
ータを送信ストリームパケットとして上記ディジタルシ
リアルインタフェースバスに送出し、上記第２の記憶手
段に格納されたソースパケットヘッダに制御データを送
信する旨を示すデータがセットされている場合には上記
第１の記憶手段に格納されている制御データを制御パケ
ットとして上記ディジタルシリアルインタフェースバス
に送出する第２の送信回路とを有する信号処理回路。
【請求項３】上記第２の送信回路は、制御パケットの
送出が終了すると上記制御手段により設定された制御デ
ータをリセットする請求項２記載の信号処理回路。