JPH10197603A - 半導体集積回路および半導体集積回路の検査方法 - Google Patents
半導体集積回路および半導体集積回路の検査方法Info
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- JPH10197603A JPH10197603A JP9002020A JP202097A JPH10197603A JP H10197603 A JPH10197603 A JP H10197603A JP 9002020 A JP9002020 A JP 9002020A JP 202097 A JP202097 A JP 202097A JP H10197603 A JPH10197603 A JP H10197603A
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- integrated circuit
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Abstract
(57)【要約】
【課題】 スキャン設計された半導体集積回路におい
て、スキャンテスト時の消費電力を削減する。 【解決手段】 順序回路部41は、スキャンチェーング
ループ31と32を備え、スキャンチェーングループ3
1と32はそれぞれ、1つ以上のスキャンチェーンから
構成されている。検査時において、スキャン制御部51
は、スキャンチェーングループ31と32に対して、そ
れぞれ選択的にシフト動作のクロックを供給する。
て、スキャンテスト時の消費電力を削減する。 【解決手段】 順序回路部41は、スキャンチェーング
ループ31と32を備え、スキャンチェーングループ3
1と32はそれぞれ、1つ以上のスキャンチェーンから
構成されている。検査時において、スキャン制御部51
は、スキャンチェーングループ31と32に対して、そ
れぞれ選択的にシフト動作のクロックを供給する。
Description
【0001】
【発明の属する技術分野】本発明は、スキャン設計され
た半導体集積回路およびこの回路における検査方法、特
に検査時における省電力化に関する。
た半導体集積回路およびこの回路における検査方法、特
に検査時における省電力化に関する。
【0002】
【従来の技術】半導体集積回路の消費電力を増大させる
要因として、回路中のクロック、フリップフロップの動
作によるものが挙げられる。このため、使用されていな
い機能ブロックへのクロック供給を止め、同時に動作し
ているブロックを削減することで、半導体集積回路の省
電力化が図られている。
要因として、回路中のクロック、フリップフロップの動
作によるものが挙げられる。このため、使用されていな
い機能ブロックへのクロック供給を止め、同時に動作し
ているブロックを削減することで、半導体集積回路の省
電力化が図られている。
【0003】一方、製造された半導体集積回路に故障が
無いかどうか検査する方法として、予め作成しておいた
テストデータを入力した際に、所定の出力が得られるか
どうかで判別する方法が広く知られている。この際、回
路中のフリップフロップの値を、外部から設定または観
測し易くするために、フリップフロップの一部または全
部をスキャンフリップフロップに置き換える、いわゆる
スキャン設計が行なわれる。
無いかどうか検査する方法として、予め作成しておいた
テストデータを入力した際に、所定の出力が得られるか
どうかで判別する方法が広く知られている。この際、回
路中のフリップフロップの値を、外部から設定または観
測し易くするために、フリップフロップの一部または全
部をスキャンフリップフロップに置き換える、いわゆる
スキャン設計が行なわれる。
【0004】図6に従来のスキャンチェーンを用いた半
導体集積回路の一例を示す。スキャンフリップフロップ
11〜14は、スキャンチェーン33を構成し、クロッ
ク生成部90から生成されるクロック91によって、ス
キャンイン10からテストデータがスキャンインされ、
スキャンアウト30からスキャンアウトされる。
導体集積回路の一例を示す。スキャンフリップフロップ
11〜14は、スキャンチェーン33を構成し、クロッ
ク生成部90から生成されるクロック91によって、ス
キャンイン10からテストデータがスキャンインされ、
スキャンアウト30からスキャンアウトされる。
【0005】また、スキャンフリップフロップ21〜2
4は、スキャンチェーン34を構成し、クロック生成部
90から生成されるクロック92によって、スキャンイ
ン20からテストデータがスキャンインされ、スキャン
アウト40からスキャンアウトされる。
4は、スキャンチェーン34を構成し、クロック生成部
90から生成されるクロック92によって、スキャンイ
ン20からテストデータがスキャンインされ、スキャン
アウト40からスキャンアウトされる。
【0006】例えば、スキャンイン10からテストデー
タ1010が与えられ、スキャンイン20からテストデ
ータ0011が与えられると、これらのテストデータの
値は、それぞれ同時に、各々のスキャンチェーンを構成
するスキャンフリップフロップに設定される。スキャン
チェーン33を構成するスキャンフリップフロップ11
〜14は、スキャンフリップフロップ11から14にそ
れぞれ順に1、0、1、0の値が設定され、同時にスキ
ャンチェーン34を構成するスキャンフリップフロップ
21〜24に対して、スキャンフリップフロップ21か
ら24にそれぞれ、順に0、0、1、1の値が設定され
る。
タ1010が与えられ、スキャンイン20からテストデ
ータ0011が与えられると、これらのテストデータの
値は、それぞれ同時に、各々のスキャンチェーンを構成
するスキャンフリップフロップに設定される。スキャン
チェーン33を構成するスキャンフリップフロップ11
〜14は、スキャンフリップフロップ11から14にそ
れぞれ順に1、0、1、0の値が設定され、同時にスキ
ャンチェーン34を構成するスキャンフリップフロップ
21〜24に対して、スキャンフリップフロップ21か
ら24にそれぞれ、順に0、0、1、1の値が設定され
る。
【0007】また、テストデータが与えられる前にスキ
ャンフリップフロップに格納されていた値は、スキャン
アウトから順番に出力される。
ャンフリップフロップに格納されていた値は、スキャン
アウトから順番に出力される。
【0008】このように従来のスキャンチェーンを用い
た半導体集積回路では、検査時に各々のスキャンチェー
ンに対して、一斉にクロックを動かし、テストデータの
スキャンイン、スキャンアウトが行われている。
た半導体集積回路では、検査時に各々のスキャンチェー
ンに対して、一斉にクロックを動かし、テストデータの
スキャンイン、スキャンアウトが行われている。
【0009】
【発明が解決しようとする課題】スキャン設計がなされ
た半導体集積回路では、検査時に回路中のクロックが一
斉に動き、すべてのスキャンフリップフロップが同時に
動作するために、検査時における回路の消費電力が大き
くなる。
た半導体集積回路では、検査時に回路中のクロックが一
斉に動き、すべてのスキャンフリップフロップが同時に
動作するために、検査時における回路の消費電力が大き
くなる。
【0010】使用されていない機能ブロックのクロック
を止めることによって、省電力化がなされている半導体
集積回路に対して、上記のようなスキャンテスト方法を
適用すると、通常動作以上の電力を消費することとな
り、回路が誤動作したり、最悪の場合には回路が破壊さ
れる恐れがある等の問題点があった。
を止めることによって、省電力化がなされている半導体
集積回路に対して、上記のようなスキャンテスト方法を
適用すると、通常動作以上の電力を消費することとな
り、回路が誤動作したり、最悪の場合には回路が破壊さ
れる恐れがある等の問題点があった。
【0011】また、電源線を太くすることで一斉に動作
させることも可能であるが、その場合、回路面積が大き
くなる問題点がある。
させることも可能であるが、その場合、回路面積が大き
くなる問題点がある。
【0012】上記問題点に鑑み、本発明は、スキャン設
計された半導体集積回路において、検査時の消費電力を
低く抑えることを目的とする。
計された半導体集積回路において、検査時の消費電力を
低く抑えることを目的とする。
【0013】
【課題を解決するための手段】この課題を解決するため
に、本発明は、回路中のスキャンチェーンを、複数のス
キャンチェーングループにグループ化し、検査時には、
スキャンチェーングループ毎に選択的にシフト動作のク
ロックを供給することで、同時に動作するスキャンフリ
ップフロップの数を削減することを特徴とする。
に、本発明は、回路中のスキャンチェーンを、複数のス
キャンチェーングループにグループ化し、検査時には、
スキャンチェーングループ毎に選択的にシフト動作のク
ロックを供給することで、同時に動作するスキャンフリ
ップフロップの数を削減することを特徴とする。
【0014】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しながら説明する。
て図面を参照しながら説明する。
【0015】(実施の形態1)図1は本発明の実施の形
態1における半導体集積回路の構成を示す図である。同
図に示すように、順序回路部41において、スキャンチ
ェーングループ31とスキャンチェーングループ32を
定義する。
態1における半導体集積回路の構成を示す図である。同
図に示すように、順序回路部41において、スキャンチ
ェーングループ31とスキャンチェーングループ32を
定義する。
【0016】スキャンチェーングループ31は、スキャ
ンチェーン35とスキャンチェーン36から成り、スキ
ャンチェーングループ32は、スキャンチェーン37と
スキャンチェーン38から成る。
ンチェーン35とスキャンチェーン36から成り、スキ
ャンチェーングループ32は、スキャンチェーン37と
スキャンチェーン38から成る。
【0017】スキャンチェーン35は、スキャンフリッ
プフロップ13、14で構成される。同様に、スキャン
チェーン36はスキャンフリップフロップ11と12
で、スキャンチェーン37はスキャンフリップ23と2
4で、スキャンチェーン38はスキャンフリップフロッ
プ21と22で構成される。
プフロップ13、14で構成される。同様に、スキャン
チェーン36はスキャンフリップフロップ11と12
で、スキャンチェーン37はスキャンフリップ23と2
4で、スキャンチェーン38はスキャンフリップフロッ
プ21と22で構成される。
【0018】スキャン制御部51は、検査時において、
スキャンチェーングループ31、32のそれぞれに選択
的にシフト動作のクロックを供給する。
スキャンチェーングループ31、32のそれぞれに選択
的にシフト動作のクロックを供給する。
【0019】以上の様に構成された本実施形態の半導体
集積回路における検査の手順を、図2に示すフローチャ
ートに沿って説明する。
集積回路における検査の手順を、図2に示すフローチャ
ートに沿って説明する。
【0020】まず、ステップST11において、テスト
データのスキャンイン処理が完了していないスキャンチ
ェーンが回路中に存在するか否かを判断する。
データのスキャンイン処理が完了していないスキャンチ
ェーンが回路中に存在するか否かを判断する。
【0021】存在すれば、ステップST12に進み、存
在しなければステップST14に進む。
在しなければステップST14に進む。
【0022】ここでは、まだ1つのスキャンチェーンも
処理していないので、ステップST12に進む。
処理していないので、ステップST12に進む。
【0023】ステップST12では、回路中のスキャン
チェーングループの一つにテストクロックを与え、テス
トデータのスキャンイン処理を行う。
チェーングループの一つにテストクロックを与え、テス
トデータのスキャンイン処理を行う。
【0024】ここでは、スキャンチェーングループ31
を選択したものとする。スキャン制御部51は、スキャ
ンチェーングループ31を構成するスキャンチェーン3
5および36に対してのみ、シフト動作のクロックを供
給する。
を選択したものとする。スキャン制御部51は、スキャ
ンチェーングループ31を構成するスキャンチェーン3
5および36に対してのみ、シフト動作のクロックを供
給する。
【0025】これによって、スキャンチェーン35、3
6には、それぞれスキャンイン1、2からテストデータ
がスキャンイン処理され、スキャンフリップフロップ1
1〜14に値が設定される。
6には、それぞれスキャンイン1、2からテストデータ
がスキャンイン処理され、スキャンフリップフロップ1
1〜14に値が設定される。
【0026】次に、ステップST13において、ステッ
プST12でスキャンイン処理が完了したスキャンチェ
ーングループに対するテストクロックを止めることで、
スキャンチェーングループに含まれるスキャンチェーン
を構成するすべてのスキャンフリップフロップの値を保
持する。
プST12でスキャンイン処理が完了したスキャンチェ
ーングループに対するテストクロックを止めることで、
スキャンチェーングループに含まれるスキャンチェーン
を構成するすべてのスキャンフリップフロップの値を保
持する。
【0027】本実施形態では、スキャンフリップフロッ
プ11〜14の値の設定が完了すれば、スキャン制御部
51からの、スキャンチェーングループ31に対するシ
フト動作のクロックの供給が止まり、スキャンフリップ
フロップ11〜14のスキャンフリップフロップの値が
保持される。
プ11〜14の値の設定が完了すれば、スキャン制御部
51からの、スキャンチェーングループ31に対するシ
フト動作のクロックの供給が止まり、スキャンフリップ
フロップ11〜14のスキャンフリップフロップの値が
保持される。
【0028】これら、図2のステップST11〜ステッ
プST13までを、回路中の全てのスキャンチェーング
ループに対してテストデータがスキャンイン処理される
まで繰り返し行う。
プST13までを、回路中の全てのスキャンチェーング
ループに対してテストデータがスキャンイン処理される
まで繰り返し行う。
【0029】再びステップST11において、テストデ
ータのスキャンイン処理が完了していないスキャンチェ
ーングループが存在するかどうか判断する。本実施形態
では、スキャンチェーングループ32に対するスキャン
イン処理が完了していないので、ステップST12に進
む。
ータのスキャンイン処理が完了していないスキャンチェ
ーングループが存在するかどうか判断する。本実施形態
では、スキャンチェーングループ32に対するスキャン
イン処理が完了していないので、ステップST12に進
む。
【0030】ステップST12では、スキャンチェーン
グループ32を構成するスキャンチェーン37、38に
対してのみ、スキャン制御部51からシフト動作のクロ
ックが供給される。これによって、スキャンイン3、4
からテストデータがスキャンイン処理され、スキャンフ
リップフロップ21〜24に値が設定される。
グループ32を構成するスキャンチェーン37、38に
対してのみ、スキャン制御部51からシフト動作のクロ
ックが供給される。これによって、スキャンイン3、4
からテストデータがスキャンイン処理され、スキャンフ
リップフロップ21〜24に値が設定される。
【0031】次にステップST13において、スキャン
チェーングループ32に対するシフト動作のクロック供
給を止めることで、スキャンチェーン37、38を構成
するスキャンフリップに設定された値が保持される。
チェーングループ32に対するシフト動作のクロック供
給を止めることで、スキャンチェーン37、38を構成
するスキャンフリップに設定された値が保持される。
【0032】これで回路中の全てのスキャンチェーング
ループに対してテストデータがスキャンイン処理された
ことになるので、ステップST11からステップST1
4に進む。
ループに対してテストデータがスキャンイン処理された
ことになるので、ステップST11からステップST1
4に進む。
【0033】ステップST14では、スキャンイン処理
が完了した全てのスキャンチェーングループについて、
一つのスキャンチェーングループ毎に順々にスキャンア
ウト処理を行う。
が完了した全てのスキャンチェーングループについて、
一つのスキャンチェーングループ毎に順々にスキャンア
ウト処理を行う。
【0034】まず、スキャンチェーングループ31に対
して、スキャン制御部51からシフト動作のクロックを
供給してスキャンアウト処理を行ない、スキャンアウト
5、6からテスト結果のデータを観測する。次にスキャ
ングループ32に対して同様にスキャンアウト処理を行
ない、スキャンアウト7、8でテスト結果のデータを観
測する。
して、スキャン制御部51からシフト動作のクロックを
供給してスキャンアウト処理を行ない、スキャンアウト
5、6からテスト結果のデータを観測する。次にスキャ
ングループ32に対して同様にスキャンアウト処理を行
ない、スキャンアウト7、8でテスト結果のデータを観
測する。
【0035】次に、ステップST15において、そのま
ま検査を終了するか、ステップST11に戻るかを判断
する。終了と判断されると、検査が終了する。
ま検査を終了するか、ステップST11に戻るかを判断
する。終了と判断されると、検査が終了する。
【0036】上述のように、本実施形態によれば、一つ
のスキャンチェーングループごとに順々にテストデータ
のスキャンイン処理、スキャンアウト処理を行うこと
で、同時に動作する回路中のスキャンフリップフロップ
の数、クロックを減少させ、検査時の消費電力を抑制す
ることができる。
のスキャンチェーングループごとに順々にテストデータ
のスキャンイン処理、スキャンアウト処理を行うこと
で、同時に動作する回路中のスキャンフリップフロップ
の数、クロックを減少させ、検査時の消費電力を抑制す
ることができる。
【0037】また、検査時の消費電力に合わせて電源線
を太くする必要がないため、回路面積の増加を抑えるこ
とが可能となる。
を太くする必要がないため、回路面積の増加を抑えるこ
とが可能となる。
【0038】なお、本実施形態では、テストデータのス
キャンイン処理、スキャンアウト処理は全てのスキャン
チェーングループについて行う検査方法を説明したが、
半導体回路内に仮定された故障を検出するために必要な
スキャンチェーングループに対してのみ、テストデータ
のスキャンイン処理、スキャンアウト処理を行った場合
でも、本実施形態と同様の効果が得られる。
キャンイン処理、スキャンアウト処理は全てのスキャン
チェーングループについて行う検査方法を説明したが、
半導体回路内に仮定された故障を検出するために必要な
スキャンチェーングループに対してのみ、テストデータ
のスキャンイン処理、スキャンアウト処理を行った場合
でも、本実施形態と同様の効果が得られる。
【0039】(実施の形態2)図3は本発明の実施の形
態2における半導体集積回路の構成を示す図である。図
3において、第1の実施形態における図1の半導体集積
回路と同様の部分については同じ番号を付し、説明を省
略する。
態2における半導体集積回路の構成を示す図である。図
3において、第1の実施形態における図1の半導体集積
回路と同様の部分については同じ番号を付し、説明を省
略する。
【0040】データ制御部52は、スキャンチェーン3
5とスキャンチェーン37のスキャンインピンを外部入
力ピンであるスキャンイン61に、スキャンアウトピン
を外部入力ピンであるスキャンアウト63に、それぞれ
論理的に接続する。
5とスキャンチェーン37のスキャンインピンを外部入
力ピンであるスキャンイン61に、スキャンアウトピン
を外部入力ピンであるスキャンアウト63に、それぞれ
論理的に接続する。
【0041】また、データ制御部52は、スキャンチェ
ーン36とスキャンチェーン38のスキャンインピンを
外部入力ピンであるスキャンイン62に、スキャンアウ
トピンを外部入力ピンであるスキャンアウト64に論理
的に接続する。
ーン36とスキャンチェーン38のスキャンインピンを
外部入力ピンであるスキャンイン62に、スキャンアウ
トピンを外部入力ピンであるスキャンアウト64に論理
的に接続する。
【0042】以上の様に構成された半導体集積回路にお
いて、実施の形態1と同様に図2に示すフローチャート
に沿ってスキャンイン処理、スキャンアウト処理を行な
う。
いて、実施の形態1と同様に図2に示すフローチャート
に沿ってスキャンイン処理、スキャンアウト処理を行な
う。
【0043】テストデータのスキャンインおよびスキャ
ンアウトはスキャングループ毎に順に行われるため、異
なるスキャングループのスキャンチェーン35およびス
キャンチェーン37のスキャンチェーンには同時にスキ
ャンインおよびスキャンアウトされることがない。
ンアウトはスキャングループ毎に順に行われるため、異
なるスキャングループのスキャンチェーン35およびス
キャンチェーン37のスキャンチェーンには同時にスキ
ャンインおよびスキャンアウトされることがない。
【0044】よって、これらのスキャンチェーンのスキ
ャンインピンおよびスキャンアウトピンは共有して、そ
れぞれスキャンイン61、スキャンアウト63を利用す
ることができる。
ャンインピンおよびスキャンアウトピンは共有して、そ
れぞれスキャンイン61、スキャンアウト63を利用す
ることができる。
【0045】また、同様に、スキャンチェーン36およ
びスキャンチェーン38のスキャンチェーンには同時に
スキャンインおよびスキャンアウトされることがないの
で、これらのスキャンチェーンのスキャンインピンおよ
びスキャンアウトピンは共有して、それぞれスキャンイ
ン62、スキャンアウト64を利用することができる。
びスキャンチェーン38のスキャンチェーンには同時に
スキャンインおよびスキャンアウトされることがないの
で、これらのスキャンチェーンのスキャンインピンおよ
びスキャンアウトピンは共有して、それぞれスキャンイ
ン62、スキャンアウト64を利用することができる。
【0046】このように、異なるスキャンチェーングル
ープのスキャンインピン同士、異なるスキャンチェーン
グループのスキャンアウトピン同士を共有して使用する
ことで、回路の外部入出力ピンの数を少なくすることが
可能である。
ープのスキャンインピン同士、異なるスキャンチェーン
グループのスキャンアウトピン同士を共有して使用する
ことで、回路の外部入出力ピンの数を少なくすることが
可能である。
【0047】なお、本実施形態では、データ制御部52
にはネットの分岐を利用したが、図4に示すように、デ
ータ制御部52に出力ピンを選択する選択回路71、7
2を設けても、本実施形態と同様の効果が得られる。
にはネットの分岐を利用したが、図4に示すように、デ
ータ制御部52に出力ピンを選択する選択回路71、7
2を設けても、本実施形態と同様の効果が得られる。
【0048】(実施の形態3)図5は、本発明の第3の
実施の形態における半導体集積回路の構成を示す図であ
る。同図において、図1と同じ部分については同一の番
号を付し、説明を省略する。
実施の形態における半導体集積回路の構成を示す図であ
る。同図において、図1と同じ部分については同一の番
号を付し、説明を省略する。
【0049】データ制御部52は、スキャンチェーン3
5のスキャンアウトピンとスキャンチェーン37のスキ
ャンインピンを共通のスキャンインアウト81に、スキ
ャンチェーン36のスキャンアウトピンとスキャンチェ
ーン38のスキャンインピンを共通のスキャンインアウ
ト82に、スキャンチェーン35のスキャンインピンと
スキャンチェーン37のスキャンアウトピンを共通のス
キャンインアウト83に、スキャンチェーン36のスキ
ャンインピンとスキャンチェーン38のスキャンアウト
ピンを共通のスキャンインアウト84に、それぞれ入出
力切替え回路55、56、57、58を介して、論理的
に接続する。
5のスキャンアウトピンとスキャンチェーン37のスキ
ャンインピンを共通のスキャンインアウト81に、スキ
ャンチェーン36のスキャンアウトピンとスキャンチェ
ーン38のスキャンインピンを共通のスキャンインアウ
ト82に、スキャンチェーン35のスキャンインピンと
スキャンチェーン37のスキャンアウトピンを共通のス
キャンインアウト83に、スキャンチェーン36のスキ
ャンインピンとスキャンチェーン38のスキャンアウト
ピンを共通のスキャンインアウト84に、それぞれ入出
力切替え回路55、56、57、58を介して、論理的
に接続する。
【0050】テストデータのスキャンインおよびスキャ
ンアウトはスキャングループごとに順に行われるため、
異なるスキャングループのスキャンチェーン35のスキ
ャンアウトと、スキャンチェーチェーン37のスキャン
インは同時起こらない。
ンアウトはスキャングループごとに順に行われるため、
異なるスキャングループのスキャンチェーン35のスキ
ャンアウトと、スキャンチェーチェーン37のスキャン
インは同時起こらない。
【0051】従って、入出力切り替え回路55を介して
これらの出力および入力を適宜切り替えることで、一つ
の入出力ピンスキャンインアウト81で兼用することが
可能となる。
これらの出力および入力を適宜切り替えることで、一つ
の入出力ピンスキャンインアウト81で兼用することが
可能となる。
【0052】同様に、スキャンチェーン36のスキャン
アウトとスキャンチェーチェーン38のスキャンイン、
スキャンチェーン35のスキャンインとスキャンチェー
チェーン37のスキャンアウト、およびスキャンチェー
ン36のスキャンインとスキャンチェーチェーン38の
スキャンアウトを、1つの入出力ピンで共有して使用す
ることが可能である。
アウトとスキャンチェーチェーン38のスキャンイン、
スキャンチェーン35のスキャンインとスキャンチェー
チェーン37のスキャンアウト、およびスキャンチェー
ン36のスキャンインとスキャンチェーチェーン38の
スキャンアウトを、1つの入出力ピンで共有して使用す
ることが可能である。
【0053】このように、異なるスキャンチェーングル
ープのスキャンインピンとスキャンアウトピンとを共有
して使用することで、回路の外部入出力ピンの数を少な
くすることが可能である。
ープのスキャンインピンとスキャンアウトピンとを共有
して使用することで、回路の外部入出力ピンの数を少な
くすることが可能である。
【0054】
【発明の効果】以上のように、本発明は、スキャンチェ
ーングループ毎に順々にテストデータのスキャンイン、
スキャンアウトを行うことで、同時に動作する回路中の
スキャンフリップフロップの数、クロックを減少させ、
検査時の消費電力を抑制することが可能とである。ま
た、検査時の消費電力を低く抑えることができるため、
電源線を細くすることが可能となり、回路面積を削減す
ることができる。
ーングループ毎に順々にテストデータのスキャンイン、
スキャンアウトを行うことで、同時に動作する回路中の
スキャンフリップフロップの数、クロックを減少させ、
検査時の消費電力を抑制することが可能とである。ま
た、検査時の消費電力を低く抑えることができるため、
電源線を細くすることが可能となり、回路面積を削減す
ることができる。
【0055】更に、スキャンイン、スキャンアウトをス
キャンチェーングループごとに順に行う際に、同時に使
用されないスキャンチェーンの外部入出力ピンを共有す
ることで、外部ピン数の増加を防ぐことができる。
キャンチェーングループごとに順に行う際に、同時に使
用されないスキャンチェーンの外部入出力ピンを共有す
ることで、外部ピン数の増加を防ぐことができる。
【図1】第1の実施形態における半導体集積回路の構成
図
図
【図2】第1の実施形態における検査の手順を示すフロ
ーチャート
ーチャート
【図3】第2の実施形態における半導体集積回路の構成
図
図
【図4】第2の実施形態におけるデータ制御部の別の構
成例を示す図
成例を示す図
【図5】第3の実施形態における半導体集積回路の構成
図
図
【図6】従来のスキャンチェーンを用いた半導体集積回
路の構成図
路の構成図
1 スキャンイン 2 スキャンイン 3 スキャンイン 4 スキャンイン 5 スキャンアウト 6 スキャンアウト 7 スキャンアウト 8 スキャンアウト 11 スキャンフリップフロップ 12 スキャンフリップフロップ 13 スキャンフリップフロップ 14 スキャンフリップフロップ 21 スキャンフリップフロップ 22 スキャンフリップフロップ 23 スキャンフリップフロップ 24 スキャンフリップフロップ 31 スキャンチェーングループ 32 スキャンチェーングループ 35 スキャンチェーン 36 スキャンチェーン 37 スキャンチェーン 38 スキャンチェーン 41 順序回路部 51 スキャン制御部
Claims (5)
- 【請求項1】 複数のスキャンチェーンを備えた半導体
集積回路において、前記各スキャンチェーンに対して選
択的にシフト動作のクロックを供給することを特徴とす
る半導体集積回路。 - 【請求項2】 順序回路部と、スキャン制御部とを備
え、 前記順序回路部は、複数のスキャンチェーングループを
有し、 前記各スキャンチェーングループは、1つ以上のスキャ
ンチェーンから構成され、 前記スキャン制御部は、前記各スキャンチェーングルー
プに対してシフト動作のクロックを選択的に供給可能に
構成されたことを特徴とする半導体集積回路。 - 【請求項3】 請求項2記載の半導体集積回路における
回路の検査方法であって、 検査時において、各スキャンチェーングループに対して
選択的にシフト動作のクロックを供給するとともに、ス
キャンチェーンを構成するスキャンフリップフロップへ
の値の設定またはスキャンフリップの値の読み出しを行
なうことを特徴とする半導体集積回路の検査方法。 - 【請求項4】 異なるスキャンチェーングループに属す
る複数のスキャンチェーンの、スキャンインピンまたは
スキャンアウトピンに対応する外部ピンと、 前記複数のスキャンチェーンのうち、現在スキャン制御
部によって選択的にシフト動作のクロックが供給されて
いるスキャンチェーンのスキャンアウトピンと、前記外
部ピンとを論理的に接続するデータ制御部とを備えたこ
とを特徴とする請求項2記載の半導体集積回路。 - 【請求項5】 同時にシフト動作のクロックが供給され
ることのないスキャンチェーン同士で、スキャンインま
たはスキャンアウトのための外部ピンを共有するよう構
成された請求項1記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9002020A JPH10197603A (ja) | 1997-01-09 | 1997-01-09 | 半導体集積回路および半導体集積回路の検査方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9002020A JPH10197603A (ja) | 1997-01-09 | 1997-01-09 | 半導体集積回路および半導体集積回路の検査方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10197603A true JPH10197603A (ja) | 1998-07-31 |
Family
ID=11517661
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9002020A Pending JPH10197603A (ja) | 1997-01-09 | 1997-01-09 | 半導体集積回路および半導体集積回路の検査方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10197603A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002323540A (ja) * | 2001-04-26 | 2002-11-08 | Nec Corp | スキャンテスト用回路 |
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| US7188326B2 (en) | 2002-02-14 | 2007-03-06 | Matsushita Electric Industrial Co., Ltd. | Methods for designing and testing semiconductor integrated circuits with plural clock groups |
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| KR101539712B1 (ko) * | 2015-01-19 | 2015-07-28 | 연세대학교 산학협력단 | 저전력 스캔 테스트가 가능한 반도체 장치 및 그를 테스트하는 방법 |
-
1997
- 1997-01-09 JP JP9002020A patent/JPH10197603A/ja active Pending
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