JPH10197608A - 半導体回路 - Google Patents

Abstract

(57)【要約】 【課題】 半導体回路に含まれるＩ／Ｏブロックのテス
トの所要時間の短縮と出力結果の判定を行うピン数の削
減を図る。 【解決手段】 テスト信号線11のテスト信号“Ｈ”入力
により、テスト選択回路10はすべてのＩ／Ｏブロック２
-1〜２-Nへブロック選択信号を出力する。ブロック選択
信号線４-1〜４-Nを経て供給されたＩ／Ｏブロック２-1
〜２-Nは、動作クロックに同期して入力バス６から同一
の入力信号を取り込み、その結果を出力バス７-1〜７-N
から同時に出力する。また、出力バス７-1〜７-Nの出力
信号を比較一致回路13へ入力し、Ｉ／Ｏブロック２-1〜
２-Nの出力信号の比較判定を比較結果出力端子14から得
る。この比較判定と１つのＩ／Ｏブロックの出力信号に
より、すべてのＩ／Ｏブロック２-1〜２-Nの出力信号を
確認することなくテスト結果を判定することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数個の同一機能
を有するＩ／Ｏブロックを含んで構成される半導体回路
に関するものである。

【０００２】

【従来の技術】通常、半導体回路に含まれるＩ／Ｏブロ
ックのテストにおいては、そのＩ／Ｏブロック毎に個別
に行われている。従来の複数個の同一機能を有するＩ／
Ｏブロックを含む半導体回路は、図５に示した回路図の
ように構成される。図５において、１はブロック選択回
路、２-1〜２-NはＮ個の同一機能を有するＩ／Ｏブロッ
ク、３はブロック選択回路１へ入力されるブロック指定
信号のブロック指定信号線、４-1〜４-Nはブロック選択
回路１から出力されるブロック選択信号のブロック選択
信号線、５は各Ｉ／Ｏブロック２-1〜２-Nへ入力される
動作クロックのクロック信号線、６は入力バス、７-1〜
７-Nは出力バスである。また、ブロック選択信号はブロ
ック指定信号に対応する唯一のＩ／Ｏブロック２-1〜２
-Nに対してのみ選択信号として供給される。

【０００３】以上のように構成される半導体回路につい
て、その動作を説明する。ブロック指定信号線３からブ
ロック指定信号が入力されると、ブロック選択回路１は
該当するＩ／Ｏブロック２-1〜２-Nの中から選択して、
ブロック選択信号をＩ／Ｏブロック２-1〜２-Nへ供給す
る。前記ブロック選択信号を供給されたＩ／Ｏブロック
２-1〜２-Nは、入力バス６から入力された入力信号を動
作クロック信号に同期して取り込み、その出力結果を出
力バス７-1〜７-Nから出力信号として出力する。ここ
で、１つのＩ／Ｏブロック２-1〜２-Nの出力信号線がｎ
本あると仮定すると、すべてのＩ／Ｏブロック２-1〜２
-Nをテストするために確認が必要な出力信号線数はｎ×
Ｎ本になる。

【０００４】また、図６は従来の半導体回路のテストに
おける各信号のタイムチャートを示す図である。図６に
おいて、横軸に時刻、縦軸に入出力の各信号を示す。こ
こで、１つのＩ／Ｏブロックのテスト所要時間がＴ時刻
かかると仮定して、図５を参照しながら説明する。まず
初めに、ブロック選択信号線４-1のブロック選択信号に
よりＩ／Ｏブロック２-1が選択され、動作クロック信号
に同期して入力バス６より入力信号がＩ／Ｏブロック２
-1に入力され、Ｉ／Ｏブロック２-1のテストがＴ時刻後
に終了する。次に、Ｉ／Ｏブロック２-1のテストの終了
により、ブロック選択信号線４-2のブロック選択信号で
Ｉ／Ｏブロック２-2が選択され、動作クロック信号に同
期してＩ／Ｏブロック２-1に入力されたのと同一の入力
信号がＩ／Ｏブロック２-1に入力され、２Ｔ時刻後にテ
ストは終了する。

【０００５】

【発明が解決しようとする課題】しかしながら、このよ
うに構成される半導体回路は、Ｎ個の同一機能を有する
Ｉ／Ｏブロックを備えていることから、各Ｉ／Ｏブロッ
クのテストは、ブロック選択回路で選択されたＩ／Ｏブ
ロックに同じ入力信号を入力して、そのＩ／Ｏブロック
からの出力信号が同じであることをすべてのＩ／Ｏブロ
ック毎に確認して行われていた。このような方法では同
一のテストの繰り返しを、半導体回路に有するＮ個の各
Ｉ／Ｏブロックの個数分であるＮ回行う必要があるため
に、テストの所要時間がＮ×Ｔ時刻に増大する。

【０００６】また、出力信号を各Ｉ／Ｏブロックごとに
出力しているために、Ｉ／Ｏブロックが出力信号線をｎ
本有する場合には、出力結果の判定確認をするピン数が
その出力信号線数のｎ×Ｎ本に増大するという問題があ
った。

【０００７】本発明は、前記の従来技術における問題点
を解決することに指向するものであり、半導体回路に含
まれるＩ／Ｏブロックのテストの所要時間の短縮と出力
結果の判定を行うピン数の削減を図る半導体回路を提供
することを目的とする。

【０００８】

【課題を解決するための手段】この目的を達成するため
に、本発明に係る半導体回路は、複数個の同一機能を有
するＩ／Ｏブロックと、ブロック指定信号の入力により
選択されるＩ／Ｏブロックに対してのみブロック選択信
号を供給するブロック選択回路を有する半導体回路にお
いて、テスト信号の入力によりすべてのＩ／Ｏブロック
に対してブロック選択信号を供給するテスト選択回路を
備えたことを特徴とする。

【０００９】また、前記半導体回路にＩ／Ｏブロックか
らの出力信号のすべてが一致しているかどうかの比較判
定をクロック信号に同期して行う比較一致回路を備える
ように構成したものである。

【００１０】本発明では前記の構成を有する半導体回路
により、テスト信号が入力されるとテスト選択回路はす
べてのＩ／Ｏブロックにブロック選択信号を供給し、こ
れによりＩ／Ｏブロックからの出力信号を同時に出力す
ることができ、複数個の同一機能を有するＩ／Ｏブロッ
クのテストを同時に行うことができる。

【００１１】また、ブロック選択信号が供給された術て
のＩ／Ｏブロックの出力信号について、１つのＩ／Ｏブ
ロックと残りのすべての出力信号が一致しているかどう
かを比較一致回路で判定し、１つのＩ／Ｏブロックの出
力信号と比較一致回路の出力によりテストの判定が可能
となる。

【００１２】

【発明の実施の形態】以下、図面を参照して本発明にお
ける実施の形態１を詳細に説明する。図１は本発明の実
施の形態１における半導体回路の回路構成を示した図で
ある。ここで、従来例を示す図５で説明した構成要件と
対応し実質的に同等の機能を有するものには同一の符号
を付してこれを示し、以下の各図においても同様とす
る。図１において、１はブロック選択回路、２-1〜２-N
はＩ／Ｏブロック、３はブロック指定信号線、４-1〜４
-Nはブロック選択信号線、５はクロック信号線、６は入
力バス、７-1〜７-Nは出力バス、10はブロック選択回路
１とＩ／Ｏブロック２-1〜２-Nを接続しているブロック
選択信号線４-1〜４-Nの間に設けたテスト選択回路、11
はテスト選択回路10へ入力されるテスト信号のテスト信
号線、12-1〜12-Nはテスト選択回路10の内部を構成する
ＯＲゲートである。なお、テスト信号線11のテスト信号
はテスト時には“Ｈ”、通常動作時には“Ｌ”となる信
号である。

【００１３】前記のように構成された回路の動作につい
て説明する。ブロック指定信号を入力するとブロック選
択回路１で該当するＩ／Ｏブロック２-1〜２-Nが選択さ
れて、ブロック選択信号はテスト選択回路10へ入力され
る。テスト選択回路10の内部ではブロック選択信号とテ
スト信号との論理和をＯＲゲート12-1〜12-Nでとる。こ
こで、テストを行うためにテスト信号線11にテスト信号
として“Ｈ”が入力されると、テスト選択回路10はブロ
ック選択回路１からのブロック選択信号に関係なくすべ
てのＩ／Ｏブロック２-1〜２-Nへブロック選択信号を出
力する。ブロック選択信号線４-1〜4-Nを経てブロック
選択信号が供給されたＩ／Ｏブロック２-1〜２-Nでは、
動作クロックの信号に同期して入力バス６から同一の入
力信号を取り込み、その結果を出力バス７-1〜7-Nから
出力信号として出力する。

【００１４】また、図２は本実施の形態１の半導体回路
のテストにおける各信号のタイムチャートを示す図であ
る。図２において、横軸に時刻、縦軸に入出力信号を示
している。ここで、１つのＩ／Ｏブロックのテスト時間
がＴ時刻かかると仮定し、図１を参照しながら説明す
る。テスト信号がテスト選択回路10へ入力されると、す
べてのＩ／Ｏブロック２-1〜２-Nが選択され、動作クロ
ックの信号に同期して入力バス６からの同一の入力信号
がすべてのＩ／Ｏブロック２-1〜２-Nへ入力される。そ
の後、すべてのＩ／Ｏブロック２-1〜２-Nの出力が出力
バス７-1〜７-Nより出力信号として出力されるため、テ
ストはＴ時刻後に終了する。

【００１５】以上のようにして、本実施の形態１の構成
によればテスト信号を入力すると同一機能を有するＩ／
Ｏブロックのテストを同時に行うことが可能になる。

【００１６】次に、図３は本発明における実施の形態２
の半導体回路の回路構成を示す図である。ここで、前記
実施の形態１を示す図１において説明した構成要件と対
応するものには同一の符号を付して、その重複する説明
は省略する。図３において、13は各Ｉ／Ｏブロック２-1
〜２-Nから入力される出力信号を比較する比較一致回
路、14が比較一致回路13の結果出力の比較結果出力端子
である。

【００１７】また、図４は本実施の形態２における半導
体回路の出力信号線数がｎ本のＩ／Ｏブロックに接続さ
れる比較一致回路の内部を示す回路図である。図４にお
いて、15は各Ｉ／Ｏブロックの出力バス７-1〜７-Nの排
他的論理和の反転をとるＥｘ．ＮＯＲゲート、16はＡＮ
Ｄゲート、17は最終ＡＮＤゲート、18はフリップフロッ
プ(以後、Ｆ．Ｆ．と記す)である。さらに、20はＥｘ．
ＮＯＲゲート15から出力されるＥｘ．ＮＯＲ出力信号、
21はＡＮＤゲート16から出力されるＡＮＤ出力信号、22
は最終ＡＮＤゲートの最終出力信号である。

【００１８】本実施の形態２における回路動作について
説明する。本実施の形態２の回路動作が前記の実施の形
態１と異なる点は、Ｉ／Ｏブロック２-1〜２-Nの出力バ
ス７-1〜７-Nの出力信号を比較一致回路13へ入力し、比
較結果出力端子14からその比較判定の出力を得るように
したことである。前記実施の形態１では、テスト選択回
路10にテスト信号を入力しブロック選択信号の出力によ
り、すべてのＩ／Ｏブロック２-1〜２-Nが動作クロック
の信号に同期して入力バス６から入力信号を取り込み、
Ｉ／Ｏブロック２-1〜２-Nの出力結果を出力バス７-1〜
７-Nから出力信号として出力し、その各出力を確認しテ
ストの結果を判定していた。本実施の形態２の図３に示
す比較一致回路13を半導体回路に設けることにより、Ｉ
／Ｏブロック２-1〜２-Nの各出力信号を比較しテスト結
果を判定することができる。

【００１９】また、本実施の形態２の図４に示すような
Ｉ／Ｏブロック２-1〜２-Nの出力信号線数をｎ本有する
場合に、１つのＩ／Ｏブロック２-1の出力バス７-1から
の出力信号を基準出力信号として、さらに他のＩ／Ｏブ
ロック２-2〜２-Nから出力される出力信号も比較一致回
路13へ入力し、基準出力信号と他の出力信号が一致して
いるかどうかを比較判定して、その判定結果を動作クロ
ックに同期させ比較結果出力端子14へ出力する。

【００２０】この比較一致回路13の内部では、出力バス
７-1と７-2〜７-Nからの出力信号の排他的論理和の反転
がＥｘ．ＮＯＲゲート15でとられて、基準となるＩ／Ｏ
ブロック２-1の出力と異なっていないかを調べ、その結
果Ｅｘ．ＮＯＲ出力信号20を出力する。Ｉ／Ｏブロック
２-1〜２-Nのすべての出力バス７-1〜７-Nの出力が同じ
であれば、Ｅｘ．ＮＯＲ出力信号20はすべて同じ信号が
出力される。さらに、各Ｅｘ．ＮＯＲ出力信号20の論理
和をＡＮＤゲート16でとり、その結果のＡＮＤ出力信号
21を出力する。これをＩ／Ｏブロック２-1〜２-Nの出力
信号線数のｎ本すべてに対して行い、最後に各ＡＮＤ出
力信号21の論理和を最終ＡＮＤゲート17でとり、その結
果の最終出力信号22を出力する。最終出力信号22はＦ．
Ｆ．18で動作クロックの信号に同期して比較結果出力端
子14から出力する。

【００２１】以上のようにして、比較一致回路13と比較
結果出力端子14を加えることにより、Ｉ／Ｏブロック２
-1〜２-Nからの出力バス７-1〜７-Nの出力信号を出力信
号線数ｎ本すべてを確認する必要がなくなり、Ｉ／Ｏブ
ロック２-1からの出力バス７-1の出力信号と比較結果出
力端子14のみの出力を確認するだけですべてのＩ／Ｏブ
ロック２-1〜２-Nのテストの結果判定が可能になる。

【００２２】なお、本実施の形態１，２におけるＩ／Ｏ
ブロックはＲＡＭ等のメモリブロックに置き換えてもよ
い。

【００２３】

【発明の効果】以上の説明から明らかなように、本発明
によれば、テスト信号を入力すると複数個の同一機能を
有するＩ／Ｏブロックのテストを同時に行うことができ
るため、テスト時間の短縮を図ることができる。

【００２４】また、半導体回路のテストを行うため接続
するピン数に制限がある場合でも、１つのＩ／Ｏブロッ
クの出力信号線数に比較結果出力端子を１つ付け加える
だけで、残りのＩ／Ｏブロックのテストを同時に行うこ
とができ接続するピン数の削減を図ることができるとい
う効果を奏する。

【図面の簡単な説明】

【図１】本発明の実施の形態１における半導体回路の回
路構成を示した図である。

【図２】本実施の形態１の半導体回路のテストにおける
各信号のタイムチャートである。

【図３】本発明における実施の形態２の半導体回路の回
路構成を示す図である。

【図４】本実施の形態２における半導体回路の出力信号
線数がｎ本のＩ／Ｏブロックに接続される比較一致回路
の内部を示す回路図である。

【図５】従来の半導体回路の回路構成を示す図である。

【図６】従来の半導体回路のテストにおける各信号のタ
イムチャートである。

【符号の説明】

１…ブロック選択回路、 ２-1〜２-N…Ｉ／Ｏブロッ
ク、 ３…ブロック指定信号線、 ４-1〜４-N…ブロッ
ク選択信号線、 ５…クロック信号線、 ６…入力バ
ス、 ７-1〜７-N…出力バス、 10…テスト選択回路、
11…テスト信号線、12-1〜12-N…ＯＲゲート、 13…
比較一致回路、 14…比較結果出力端子、15…Ｅｘ．Ｎ
ＯＲゲート、 16…ＡＮＤゲート、 17…最終ＡＮＤゲ
ート、 18…フリップフロップ(Ｆ．Ｆ．)、 20…Ｅ
ｘ．ＮＯＲ出力信号、 21…ＡＮＤ出力信号、 22…最
終出力信号。

Claims (2)

【特許請求の範囲】
1. 【請求項１】 複数個の同一機能を有するＩ／Ｏブロッ
   クと、ブロック指定信号の入力により選択されるＩ／Ｏ
   ブロックに対してのみブロック選択信号を供給するブロ
   ック選択回路を有する半導体回路において、 テスト信号の入力によりすべての前記Ｉ／Ｏブロックに
   対して前記ブロック選択信号を供給するテスト選択回路
   を備え、前記テスト信号入力時に前記Ｉ／Ｏブロックか
   らの出力信号が同時に出力されることを特徴とする半導
   体回路。
2. 【請求項２】 前記Ｉ／Ｏブロックからのすべての出力
   信号が一致しているかどうかの比較判定をクロック信号
   に同期して行う比較一致回路を備えることを特徴とする
   請求項１記載の半導体回路。