JPH0394183A - 半導体集積回路の試験方法及び回路 - Google Patents
半導体集積回路の試験方法及び回路Info
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- JPH0394183A JPH0394183A JP2126128A JP12612890A JPH0394183A JP H0394183 A JPH0394183 A JP H0394183A JP 2126128 A JP2126128 A JP 2126128A JP 12612890 A JP12612890 A JP 12612890A JP H0394183 A JPH0394183 A JP H0394183A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
半導体集積回路の試験方法及び回路に関し、集積度の低
下、消費電力の増加、伝播遅延時間増大等を抑えると共
に、試験時間を短縮して効率良くブロック毎の試験を行
うことを目的とし、ブロック回路本体部と出力部とから
なるブロックを複数有する半導体集積回路において、通
常モードては制御信号を出力部に供給してブロック３ 回路本体部からの出力データをそのまま出力部から出力
させ、テストモードては制御信号及びテストデータを当
該ブロック回路本体部には直接供給せず当該出力部に供
給して出力部よりテストデータを出力させ、これを他の
ブロック回路本体部に供給すると共に出力データとテス
トデータとを比較して両者が不一致であると故障を示す
故障検出信号を出力させるように構成する。
下、消費電力の増加、伝播遅延時間増大等を抑えると共
に、試験時間を短縮して効率良くブロック毎の試験を行
うことを目的とし、ブロック回路本体部と出力部とから
なるブロックを複数有する半導体集積回路において、通
常モードては制御信号を出力部に供給してブロック３ 回路本体部からの出力データをそのまま出力部から出力
させ、テストモードては制御信号及びテストデータを当
該ブロック回路本体部には直接供給せず当該出力部に供
給して出力部よりテストデータを出力させ、これを他の
ブロック回路本体部に供給すると共に出力データとテス
トデータとを比較して両者が不一致であると故障を示す
故障検出信号を出力させるように構成する。
本発明は、半導体集積回路の試験方法及び回路に関する
。
。
近年、コンピュータ等システムのシステムチップ化の要
求に伴い、従来のＬＳＩチップの機能をもつブロックを
集積したスタンダードセルＬＳＩの開発が要求されてい
る。従来のシステム設計においては、ＬＳＩがブラック
ボックスであることが多いように、ユーザによるスタン
ダードセルＬＳｌの回路設計においては、ブロックがブ
ラックボックスとして取り扱われることが多い。このた
４ め、メーカ側では、ブロックの機能を保証するために、
各ブロックごとの試験を行う必要がある。
求に伴い、従来のＬＳＩチップの機能をもつブロックを
集積したスタンダードセルＬＳＩの開発が要求されてい
る。従来のシステム設計においては、ＬＳＩがブラック
ボックスであることが多いように、ユーザによるスタン
ダードセルＬＳｌの回路設計においては、ブロックがブ
ラックボックスとして取り扱われることが多い。このた
４ め、メーカ側では、ブロックの機能を保証するために、
各ブロックごとの試験を行う必要がある。
しかしながら、ＬＳＩの信号ピン数の制限等により、Ｌ
ＳＩの外部信号ピンからブロックを直接アクセスするこ
とが困難てある。そこで、各ブロック毎の試験を可能と
する何らかの手段をＬＳＩ内に備える必要がある。
ＳＩの外部信号ピンからブロックを直接アクセスするこ
とが困難てある。そこで、各ブロック毎の試験を可能と
する何らかの手段をＬＳＩ内に備える必要がある。
従来のＬＳＩチップにおいては、ＬＳＩの外部信号ピン
から直接アクセスすることができないようなＬＳＩの部
分回路を試験するために、フリップフロツプ等を用いて
、テストデータの読出しや書き込みを行っていた。
から直接アクセスすることができないようなＬＳＩの部
分回路を試験するために、フリップフロツプ等を用いて
、テストデータの読出しや書き込みを行っていた。
各ブロック毎の試験を行うのにフリップフロツプを用い
る場合、例えばブロックの各入出力端子にフリップフロ
ツブを接続して入力端子ではフリップフロップをデータ
の書込みに用い、出力端子ではフリップフロップをデー
タの読出しに用いる。
る場合、例えばブロックの各入出力端子にフリップフロ
ツブを接続して入力端子ではフリップフロップをデータ
の書込みに用い、出力端子ではフリップフロップをデー
タの読出しに用いる。
データの書込み／続出し方法としては、各ラッチ回路に
スキャン・イン／スキャン・アウト機能を設けてスキャ
ンアドレスによる選択的書込み／読出しを行う第１の方
法と、フリップフロツプを直列接続してシフトレジスタ
を構或してシフ｝〜動作によって書込み／読出しを行う
第２の方法などがある。
スキャン・イン／スキャン・アウト機能を設けてスキャ
ンアドレスによる選択的書込み／読出しを行う第１の方
法と、フリップフロツプを直列接続してシフトレジスタ
を構或してシフ｝〜動作によって書込み／読出しを行う
第２の方法などがある。
従来の試験方法においては、ブロックの各入出力端子に
ラッチ回路やフリップフロツプを設けるため、その分、
各ブロックの回路規模が大きくなり、各ブロックの占め
る面積の増加、消費電力の増加、伝播遅延時間の増加等
によってＬＳＩの性能が低下するという問題が生ずる。
ラッチ回路やフリップフロツプを設けるため、その分、
各ブロックの回路規模が大きくなり、各ブロックの占め
る面積の増加、消費電力の増加、伝播遅延時間の増加等
によってＬＳＩの性能が低下するという問題が生ずる。
更に、データの書込み／続出しに上記第１の方法を用い
ると、夫々のラッチ回路にアドレス線やクロツク線を接
続しなければならないのて、各ブロックに接続される配
線の数が増加する。即ち、ブロック間配線用のチャネル
領域を広げる必要が生じるので、ますます集積度の低下
につながる。
ると、夫々のラッチ回路にアドレス線やクロツク線を接
続しなければならないのて、各ブロックに接続される配
線の数が増加する。即ち、ブロック間配線用のチャネル
領域を広げる必要が生じるので、ますます集積度の低下
につながる。
第１０図は、上記第１の方法を用いる場合のブロック間
配線の様子を表わした模式図である。同図中、半導体集
積回路は入力部１０１ｉ及び出力部１０２１を有するブ
ロック１００１からなり、本例てはｉｌ〜３である。ラ
ッチ回路用のアドレス線及びクロック線等からなる配線
群はテスト用バス１０４を構或する。同図より明らかな
如く、テスト用バス１０４は各ブロック１００ｉの入力
部１０１１及び出力部１０２ｌに接続されており、配線
の数が非常に多い。
配線の様子を表わした模式図である。同図中、半導体集
積回路は入力部１０１ｉ及び出力部１０２１を有するブ
ロック１００１からなり、本例てはｉｌ〜３である。ラ
ッチ回路用のアドレス線及びクロック線等からなる配線
群はテスト用バス１０４を構或する。同図より明らかな
如く、テスト用バス１０４は各ブロック１００ｉの入力
部１０１１及び出力部１０２ｌに接続されており、配線
の数が非常に多い。
なお、１０６は入力端子群、１０７は出力端子群を示す
。
。
他方、データの書込み／読出しに上記第２の方法を用い
ると、シフトレジスタを構或するフリップフロツプの数
が多くなる程、データの書込み／続出しに時間がかかる
ので、試験時間か長くなり、試験工程の効率が低下する
。
ると、シフトレジスタを構或するフリップフロツプの数
が多くなる程、データの書込み／続出しに時間がかかる
ので、試験時間か長くなり、試験工程の効率が低下する
。
本発明の目的は、テスト用回路やテスト用バスによる集
積度の低下、消費電力の増加、伝播遅延時間増大等を抑
えるとともに、試験時間を短縮し７ て効率よくブロック毎の試験を行うことができる試験方
法及び回路並びに試験回路を有する半導体集積回路を提
供することにある。
積度の低下、消費電力の増加、伝播遅延時間増大等を抑
えるとともに、試験時間を短縮し７ て効率よくブロック毎の試験を行うことができる試験方
法及び回路並びに試験回路を有する半導体集積回路を提
供することにある。
本発明は、ブロック回路本体部（Ｂ，〜Ｂ，．）と出力
部（Ｃ１〜Ｃｍ）とからなるブロック（Ａｌ〜 Ａ．）
を複数有する半導体集積回路において、通常モードでは
制御信号（ＴＭ，〜ＴＭ． ）を出力部（Ｃ１〜Ｃｍ）
に供給してブロック回路本体部（Ｂ，〜Ｂゆ）からの出
力データ（１，−Ｉ１）をそのまま出力部から出力させ
、テストモードでは制御信号（ＴＭ，〜ＴＭ。）及びテ
ストデータ（ Ｔ １〜Ｔｎ１）を当該ブロック回路本
体部には直接供給せず当該出力部（Ｃ１〜Ｃｍ）に供給
してテストデータを出力させ、これを他のブロック回路
本体部に供給すると共に出力データとテストデータとを
比較して両者が不一致であると故障を示す故障検出信号
（ＳＯ，〜Ｓｏ１）を出力させるように構或する。
部（Ｃ１〜Ｃｍ）とからなるブロック（Ａｌ〜 Ａ．）
を複数有する半導体集積回路において、通常モードでは
制御信号（ＴＭ，〜ＴＭ． ）を出力部（Ｃ１〜Ｃｍ）
に供給してブロック回路本体部（Ｂ，〜Ｂゆ）からの出
力データ（１，−Ｉ１）をそのまま出力部から出力させ
、テストモードでは制御信号（ＴＭ，〜ＴＭ。）及びテ
ストデータ（ Ｔ １〜Ｔｎ１）を当該ブロック回路本
体部には直接供給せず当該出力部（Ｃ１〜Ｃｍ）に供給
してテストデータを出力させ、これを他のブロック回路
本体部に供給すると共に出力データとテストデータとを
比較して両者が不一致であると故障を示す故障検出信号
（ＳＯ，〜Ｓｏ１）を出力させるように構或する。
− ８
？作用〕
テストモードでは、テストデータ（Ｔ．〜Ｔ．）が出力
部（Ｃ１〜Ｃｍ）に供給される。又、出力部（Ｃ＋〜Ｃ
．）は出力データ（Ｉ１〜Ｉｎ）とテス１・データ（Ｔ
１〜Ｔｎ）とを比較して両者が不一致であると故障検出
信号（ＳＯＩ〜Ｓｏ１）を出力する。
部（Ｃ１〜Ｃｍ）に供給される。又、出力部（Ｃ＋〜Ｃ
．）は出力データ（Ｉ１〜Ｉｎ）とテス１・データ（Ｔ
１〜Ｔｎ）とを比較して両者が不一致であると故障検出
信号（ＳＯＩ〜Ｓｏ１）を出力する。
従って、ブロック（Ａ，〜Ａ■）の入力部に特殊な試験
用回路を付加する必要はなく、試験用回路付加に伴うブ
ロック（ Ａ Ｉ−Ａ ｍ）の占有面積や消費電力の増
加を抑えることができ、又、試験用回路を通ることによ
って生じる伝播遅延時間の増加も抑えることができる。
用回路を付加する必要はなく、試験用回路付加に伴うブ
ロック（ Ａ Ｉ−Ａ ｍ）の占有面積や消費電力の増
加を抑えることができ、又、試験用回路を通ることによ
って生じる伝播遅延時間の増加も抑えることができる。
？実施例〕
第１図は本発明になる半導体集積回路の試験方法及び回
路の実施例を説明するための回路図であり、半導体集積
回路の要部を示す。
路の実施例を説明するための回路図であり、半導体集積
回路の要部を示す。
第ｌ図において、半導体集積回路は、ｍ個のブロックＡ
，〜Ａ■を含み、ブロックＡ，〜Ａ■は１つのチップ内
に配置されている。各ブロックＡ，〜Ａ１は、夫々、ブ
ロック回路本体部８１〜Ｂ．ｎと、ブロック回路本体部
８１〜Ｂ，からの出力データｌ （１，〜Ｉ１）を受け
て通常モードでは出力データＩをそのまま出力する出力
部Ｃ，〜Ｃ１とを備えている。
，〜Ａ■を含み、ブロックＡ，〜Ａ■は１つのチップ内
に配置されている。各ブロックＡ，〜Ａ１は、夫々、ブ
ロック回路本体部８１〜Ｂ．ｎと、ブロック回路本体部
８１〜Ｂ，からの出力データｌ （１，〜Ｉ１）を受け
て通常モードでは出力データＩをそのまま出力する出力
部Ｃ，〜Ｃ１とを備えている。
チップの１つの入力端子１６は、ブロックＡのブロック
回路本体部Ｂ１に接続され、ブロック回路本体部Ｂ，に
は他のブロックからも入カ信号１８．２０が供給されて
いる。チップのｌっの出力端子２２は、ブロックＡ１の
出カ部Ｃ，に接続され、出力部Ｃ，は他のブロックへも
出力信号２４．２６．２８を供給している。例えば、出
力部Ｃ，は他のブロックＡ２のブロック回路本体部Ｂ２
に出力信号２８を供給している。同様に、ブロックＡ２
のブロック回路本体部Ｂ２には他のブロックから入力信
号３０．３２が供給され、上述したように、他のブロッ
クＡ，の出力部Ｃ，から出力信号２８が供給されている
。また、チップの１つの出力端子３４は、ブロックＡ２
の出力部Ｃ２に接続され、出力部Ｃ２は他のブロックへ
も出力信号３６．３８を供給している。なお、ブロック
回路本体部Ｂ２からは、直接出力信号４０がチップの１
つの出力端子４２に供給されている。
回路本体部Ｂ１に接続され、ブロック回路本体部Ｂ，に
は他のブロックからも入カ信号１８．２０が供給されて
いる。チップのｌっの出力端子２２は、ブロックＡ１の
出カ部Ｃ，に接続され、出力部Ｃ，は他のブロックへも
出力信号２４．２６．２８を供給している。例えば、出
力部Ｃ，は他のブロックＡ２のブロック回路本体部Ｂ２
に出力信号２８を供給している。同様に、ブロックＡ２
のブロック回路本体部Ｂ２には他のブロックから入力信
号３０．３２が供給され、上述したように、他のブロッ
クＡ，の出力部Ｃ，から出力信号２８が供給されている
。また、チップの１つの出力端子３４は、ブロックＡ２
の出力部Ｃ２に接続され、出力部Ｃ２は他のブロックへ
も出力信号３６．３８を供給している。なお、ブロック
回路本体部Ｂ２からは、直接出力信号４０がチップの１
つの出力端子４２に供給されている。
チップの入力端子にはＴＭＯＤＥ端子４４か含まれる。
ＴＭＯＤＥ端子４４からの制御信号ＴＭにより、ブロッ
クＡ１〜Ａ，ｎの各出力部Ｃ１〜Ｃ０の動作モードが通
常モードあるいはテストモードに切り換えられる。
クＡ１〜Ａ，ｎの各出力部Ｃ１〜Ｃ０の動作モードが通
常モードあるいはテストモードに切り換えられる。
まず、出力部Ｃ１〜Ｃｍが通常モードである場合には、
出力部Ｃ１〜Ｃｍはブロック回路本体部Ｂ１〜Ｂ，ｎか
らの出力データＩ （１．１〜Ｉｎ）をそのまま出力す
る。
出力部Ｃ１〜Ｃｍはブロック回路本体部Ｂ１〜Ｂ，ｎか
らの出力データＩ （１．１〜Ｉｎ）をそのまま出力す
る。
一方、出力部Ｃ１〜Ｃヨがテストモードである場合には
、出力部Ｃ１〜ＣｍｎにはテストデータＴが供給され、
出力部Ｃ１〜Ｃｍ．はこれらのテストデータＴ （Ｔ，
〜Ｔｎ）を出力する。更に、出力部Ｃ１〜Ｃ．はテスト
データＴとブロック回路本体部Ｂ，〜Ｂｆｆｉからの出
力データ■とを比較し、両者が不一致である場合にはそ
の旨を示す故障検１１ ？信号Ｓ○１〜Ｓ○、を出力端子２２．３４等に出力す
る。
、出力部Ｃ１〜ＣｍｎにはテストデータＴが供給され、
出力部Ｃ１〜Ｃｍ．はこれらのテストデータＴ （Ｔ，
〜Ｔｎ）を出力する。更に、出力部Ｃ１〜Ｃ．はテスト
データＴとブロック回路本体部Ｂ，〜Ｂｆｆｉからの出
力データ■とを比較し、両者が不一致である場合にはそ
の旨を示す故障検１１ ？信号Ｓ○１〜Ｓ○、を出力端子２２．３４等に出力す
る。
第ｌ図の半導体集積回路においては、各ブロックＡ，〜
Ａ．の入力は全てチップの入力端子あるいは他のブロッ
クの出力に接続されており、各ブロックＡ１〜Ａｍｎは
互いに独立している。従って、出力部Ｃ１〜Ｃｆｆｉが
テストモードてある場合に、他のブロックの故障の有無
にかかわらず試験されるべきブロックのみの試験を行う
ことができる。
Ａ．の入力は全てチップの入力端子あるいは他のブロッ
クの出力に接続されており、各ブロックＡ１〜Ａｍｎは
互いに独立している。従って、出力部Ｃ１〜Ｃｆｆｉが
テストモードてある場合に、他のブロックの故障の有無
にかかわらず試験されるべきブロックのみの試験を行う
ことができる。
また、試験されるべきブロックＡ１〜Ａ■に故障があっ
た場合には、出力端子２２．３４等にその旨を示す故障
検出信号Ｓ○１〜Ｓ○．が出力されるので、どのブロッ
クに故障があったかを正確に検出することができる。
た場合には、出力端子２２．３４等にその旨を示す故障
検出信号Ｓ○１〜Ｓ○．が出力されるので、どのブロッ
クに故障があったかを正確に検出することができる。
テストデータＴの書込み／続出しには通常ラッチ回路や
フリップフロップが用いられる。この書込み／続出し方
法としては、ラッチ回路にスキャン・イン／スキャン・
アウト機能を設けてスキャンアドレスによる選択的書込
み／読出しを行う第１の方法と、フリップフロツブを直
列接続してシｌ２ ？トレジスタを構成し、シフト動作によって書込み／読
出しを行う第２の方法等がある。
フリップフロップが用いられる。この書込み／続出し方
法としては、ラッチ回路にスキャン・イン／スキャン・
アウト機能を設けてスキャンアドレスによる選択的書込
み／読出しを行う第１の方法と、フリップフロツブを直
列接続してシｌ２ ？トレジスタを構成し、シフト動作によって書込み／読
出しを行う第２の方法等がある。
説明の便宜上、先ず第２の方法を用いる場合について説
明する。第２図は第１図に示すブロックＡ，〜Ａ■の出
力部Ｃ１〜Ｃ１の一実施例として出力部Ｃ，の構成を示
す。
明する。第２図は第１図に示すブロックＡ，〜Ａ■の出
力部Ｃ１〜Ｃ１の一実施例として出力部Ｃ，の構成を示
す。
第２図において、出力部Ｃ１はシフトレジスタ部ＳＲと
セレクタ部ＳＥＬとからなる。シフトレジスタ部ＳＲは
、直列接続された複数のＤフリップフロツプ１２１〜１
２，からなる。フリップフロツプ１２，のデータ入力端
子Ｄにはチップのスキャンデータ入力端子５０からのス
キャンデー夕が供給され、各フリップフロップ１２１〜
ｌ２，，のクロツク入力端子Ｃにはチップのスキャンク
ロック入力端子５２からのスキャンクロックが供給され
る。フリップフ口ップ１７１〜１２ｎの出力端子Ｄより
出力されるデータは、テストデータＴ１〜Ｔ，どしてセ
レクタ部ＳＥＬへ供給される。
セレクタ部ＳＥＬとからなる。シフトレジスタ部ＳＲは
、直列接続された複数のＤフリップフロツプ１２１〜１
２，からなる。フリップフロツプ１２，のデータ入力端
子Ｄにはチップのスキャンデータ入力端子５０からのス
キャンデー夕が供給され、各フリップフロップ１２１〜
ｌ２，，のクロツク入力端子Ｃにはチップのスキャンク
ロック入力端子５２からのスキャンクロックが供給され
る。フリップフ口ップ１７１〜１２ｎの出力端子Ｄより
出力されるデータは、テストデータＴ１〜Ｔ，どしてセ
レクタ部ＳＥＬへ供給される。
セレクタ部ＳＥＬは、複数のセレクタ１４，〜１４．か
らなり、セレクタ１４１〜１４，，は夫々素子Ｅ１〜Ｅ
。Ｉ Ｇｌ〜Ｇｎ，Ｆ，〜Ｆ，を含む。
らなり、セレクタ１４１〜１４，，は夫々素子Ｅ１〜Ｅ
。Ｉ Ｇｌ〜Ｇｎ，Ｆ，〜Ｆ，を含む。
ここて、素子Ｅ１〜Ｅ，は排他的論理和（Ｅｘｃｌｕｓ
ｉｖｅ一ＯＲ）の反転（ＮＯＴ）であり、素子Ｆ，〜Ｆ
，は論理和（ＯＲ）の反転（ＮＯＴ）であり、素子６１
〜Ｇ。は排他的論理和（Ｅｘｃｌｕｓｉｖｅ一ＯＲ）で
ある。ブロック回路本体部Ｂ，からの出力データ■１〜
Ｉ，，は、素子Ｅ１〜Ｅ０及び素子Ｇ１〜Ｇ，，に供給
される。また、素子０１〜Ｇ９からの出力データ○，〜
○。はセレクタ１４，〜１４ｎからの出力とされ、素子
Ｆ１〜Ｆｎからの出力は０１〜Ｇ，，に供給されるとと
もに互いにＷｉｒｅｄ−○Ｒにより論理和かとられてＳ
ＯＵＴ１端子２２へ故障検出信号Ｓ○１として出力され
る。また、素子Ｆ１〜Ｆ０には、ＴＭＯＤＥ端子４４か
ら制御信号ＴＭ，か供給され、制御信号ＴＭ，によりセ
レクタ１４，〜１４．のモードは通常モードあるいはテ
ストモードに切り換えられる。
ｉｖｅ一ＯＲ）の反転（ＮＯＴ）であり、素子Ｆ，〜Ｆ
，は論理和（ＯＲ）の反転（ＮＯＴ）であり、素子６１
〜Ｇ。は排他的論理和（Ｅｘｃｌｕｓｉｖｅ一ＯＲ）で
ある。ブロック回路本体部Ｂ，からの出力データ■１〜
Ｉ，，は、素子Ｅ１〜Ｅ０及び素子Ｇ１〜Ｇ，，に供給
される。また、素子０１〜Ｇ９からの出力データ○，〜
○。はセレクタ１４，〜１４ｎからの出力とされ、素子
Ｆ１〜Ｆｎからの出力は０１〜Ｇ，，に供給されるとと
もに互いにＷｉｒｅｄ−○Ｒにより論理和かとられてＳ
ＯＵＴ１端子２２へ故障検出信号Ｓ○１として出力され
る。また、素子Ｆ１〜Ｆ０には、ＴＭＯＤＥ端子４４か
ら制御信号ＴＭ，か供給され、制御信号ＴＭ，によりセ
レクタ１４，〜１４．のモードは通常モードあるいはテ
ストモードに切り換えられる。
テストデータＴ１〜Ｔｎの発生方式としては、全部のブ
ロックＡ１〜Ａ．の出力部Ｃ１〜Ｃｍのシフトレジスタ
部ＳＲを直列接続して１つのシフトレジスタを構成する
第１の方式と、ブロックＡ１〜Ａｍの各出力部Ｃ１〜Ｃ
ｆｆｌのシフ１−レジスタ部ＳＲ毎に１つのシフトレジ
スタを構成する第２の方式とがある。
ロックＡ１〜Ａ．の出力部Ｃ１〜Ｃｍのシフトレジスタ
部ＳＲを直列接続して１つのシフトレジスタを構成する
第１の方式と、ブロックＡ１〜Ａｍの各出力部Ｃ１〜Ｃ
ｆｆｌのシフ１−レジスタ部ＳＲ毎に１つのシフトレジ
スタを構成する第２の方式とがある。
第３図は、上記第１の方式をとった場合のシフトレジス
タ部ＳＲの接続の概略を４つのブロックＡ１〜Ａ４につ
いて示す。この場合、ｉ＝１〜３とすると出力部Ｃｉの
シフトレジスタ部ＳＲのフリップフロップ１２１の出力
端子○は出力部Ｃ，＋１のシフトレジスタＳＲのフリッ
プフロップ１２１のデータ入力端子Ｄに接続される。
タ部ＳＲの接続の概略を４つのブロックＡ１〜Ａ４につ
いて示す。この場合、ｉ＝１〜３とすると出力部Ｃｉの
シフトレジスタ部ＳＲのフリップフロップ１２１の出力
端子○は出力部Ｃ，＋１のシフトレジスタＳＲのフリッ
プフロップ１２１のデータ入力端子Ｄに接続される。
第４図は、上記第２の方式をとった場合のシフトレジス
タ部ＳＲの接続の概略を４つのブロックＡ１〜Ａ４のに
ついて示す。この場合、出力部Ｃ，〜Ｃ４のシフトレジ
スタ部ＳＲのフリップフロップ１２，のデータ入力端子
Ｄは夫々入力端子５０，５４，５６．５８に接続されて
いる。なお、各ブロックＡ，〜Ａ４に対して入力端子５
０，５４，５６．５８を別々に設けるとチップのピン１
５ 数が多くなってしまうので、入力端子５０，５４，５６
．５８がテストモードにおいてのみスキャンデータの入
力端子となり通常モードにおいては他のデータの入力端
子となるように、チップ内に入力切換回路（図示せず）
を設けても良い。
タ部ＳＲの接続の概略を４つのブロックＡ１〜Ａ４のに
ついて示す。この場合、出力部Ｃ，〜Ｃ４のシフトレジ
スタ部ＳＲのフリップフロップ１２，のデータ入力端子
Ｄは夫々入力端子５０，５４，５６．５８に接続されて
いる。なお、各ブロックＡ，〜Ａ４に対して入力端子５
０，５４，５６．５８を別々に設けるとチップのピン１
５ 数が多くなってしまうので、入力端子５０，５４，５６
．５８がテストモードにおいてのみスキャンデータの入
力端子となり通常モードにおいては他のデータの入力端
子となるように、チップ内に入力切換回路（図示せず）
を設けても良い。
第２図の出力部Ｃ１の動作を説明すると、通常モードで
はハイ（「Ｈ」）レベルの制御信号Ｔ Ｍ ＋がＴＭＯ
ＤＥ端子４４よりセレクタ部ＳＥＬのセレクタ１４，〜
ｌ４ゎへ供給される。このため、素子Ｆ，〜Ｆ．の一方
の入力が「Ｈ」レベルであるので、素子Ｆ１〜Ｆ，，の
他方の入力が「Ｈ」レベルであるかロー（ ｒＬ」）レ
ベルであるかにかかわらず、素千Ｆ，〜Ｆ，からはｒＬ
Ｊレベルの出力が得られる。従って、素子Ｇ，〜Ｇ，，
の一方の入力がｒＬＪ レベルであるので、素子０１〜
Ｇイの他方の入力、即ち、ブロック回路本体部Ｂ，か
らの出力データＩ１〜Ｉ．が出力データ ０，〜Ｏｏと
してそのまま出力されることとなる。
はハイ（「Ｈ」）レベルの制御信号Ｔ Ｍ ＋がＴＭＯ
ＤＥ端子４４よりセレクタ部ＳＥＬのセレクタ１４，〜
ｌ４ゎへ供給される。このため、素子Ｆ，〜Ｆ．の一方
の入力が「Ｈ」レベルであるので、素子Ｆ１〜Ｆ，，の
他方の入力が「Ｈ」レベルであるかロー（ ｒＬ」）レ
ベルであるかにかかわらず、素千Ｆ，〜Ｆ，からはｒＬ
Ｊレベルの出力が得られる。従って、素子Ｇ，〜Ｇ，，
の一方の入力がｒＬＪ レベルであるので、素子０１〜
Ｇイの他方の入力、即ち、ブロック回路本体部Ｂ，か
らの出力データＩ１〜Ｉ．が出力データ ０，〜Ｏｏと
してそのまま出力されることとなる。
一方、テストモードでは、ＴＭＯＤＥ端子４４ｌ６
からの制御信号ＴＭ，は「Ｌ」レベルであるので、素子
Ｆ，〜Ｆ．の一方の入力が「Ｌｊレベルである。そして
、出力データＩ，〜ＩｎとテストデータＴ１〜Ｔ．，と
が一致している場合、即ち、出力データＩ１〜Ｉ，，と
テストデータＴ，〜Ｔｎとが一致している場合、即ち出
力データＩ，〜Ｉ，，とテストデータＴ１〜Ｔｎ，とか
ともにｒＨＪ レベルである場合あるいはともにｒＬＪ
レベルである場合には、素子Ｅ，〜Ｅ，，からの出力
は「Ｈ」レベルになるので素子Ｆ，〜Ｆｎからの出力は
「Ｌ」レベルになる。従って、素子Ｇ，−Ｇ，，の一方
の入力がｒＬＪ レベルであるので、素子０１〜Ｇ，，
からはテストデータＴ１〜Ｔイが出力データ○，〜０、
として出力される。また、素子Ｆ１〜Ｆ．からの出力が
ｒＬＪ レベルであるので、故障検出信号ＳＯ１はｒＬ
Ｊ レベルである。従って、この「Ｌ」レベルの故障検
出信号Ｓ０１により、ブロックＡＩが故障していないと
判定される。
Ｆ，〜Ｆ．の一方の入力が「Ｌｊレベルである。そして
、出力データＩ，〜ＩｎとテストデータＴ１〜Ｔ．，と
が一致している場合、即ち、出力データＩ１〜Ｉ，，と
テストデータＴ，〜Ｔｎとが一致している場合、即ち出
力データＩ，〜Ｉ，，とテストデータＴ１〜Ｔｎ，とか
ともにｒＨＪ レベルである場合あるいはともにｒＬＪ
レベルである場合には、素子Ｅ，〜Ｅ，，からの出力
は「Ｈ」レベルになるので素子Ｆ，〜Ｆｎからの出力は
「Ｌ」レベルになる。従って、素子Ｇ，−Ｇ，，の一方
の入力がｒＬＪ レベルであるので、素子０１〜Ｇ，，
からはテストデータＴ１〜Ｔイが出力データ○，〜０、
として出力される。また、素子Ｆ１〜Ｆ．からの出力が
ｒＬＪ レベルであるので、故障検出信号ＳＯ１はｒＬ
Ｊ レベルである。従って、この「Ｌ」レベルの故障検
出信号Ｓ０１により、ブロックＡＩが故障していないと
判定される。
これに対し、例えば出力データ■１とテス１・データＴ
１とが不一致である場合、即ち、出力？ータ■１及びテ
ストデータＴ１がそれぞれｒＨＪ レベル及び「Ｌ」レ
ベルである場合あるいは「Ｌ」レベル及びｒＨＪ レベ
ルである場合には、素子Ｅ１からの出力は「Ｌ」レベル
になるので素子Ｆ１からの出力は「Ｈ」レベルになる。
１とが不一致である場合、即ち、出力？ータ■１及びテ
ストデータＴ１がそれぞれｒＨＪ レベル及び「Ｌ」レ
ベルである場合あるいは「Ｌ」レベル及びｒＨＪ レベ
ルである場合には、素子Ｅ１からの出力は「Ｌ」レベル
になるので素子Ｆ１からの出力は「Ｈ」レベルになる。
従って、素子Ｇ１の一方の入力がｒＨＪ レベルである
ので、素子Ｇ１からは出力データＩ１が反転出力され、
テストデータＴ１が出力データ０１として出力される。
ので、素子Ｇ１からは出力データＩ１が反転出力され、
テストデータＴ１が出力データ０１として出力される。
また、素子Ｆ，からの出力が「Ｈ」レベルであるので、
故障検出信号Ｓ Ｏ ＋は「Ｈ」レベルである。従って
、この「Ｈ」レベルの故障検出信号Ｓ○１により、ブロ
ックＡ１が故障していると判定される。
故障検出信号Ｓ Ｏ ＋は「Ｈ」レベルである。従って
、この「Ｈ」レベルの故障検出信号Ｓ○１により、ブロ
ックＡ１が故障していると判定される。
以上のように、故障検出信号Ｓ○１か「Ｈ」レベルであ
るか「Ｌ」レベルであるかにより、ブロックＡ１が故障
しているか否かを判定することができる。
るか「Ｌ」レベルであるかにより、ブロックＡ１が故障
しているか否かを判定することができる。
なお、故障検出信号Ｓ○１〜Ｓ○．の出力端子（ＳＯＵ
Ｔ端子）は、第１図に示されるように、ブロックＡ１〜
Ａ■ごとに設けることもてき、あ？いは、セレクタ等を
用いて各ブロックＡ１〜Ａ．ｆｉについて共通とするこ
ともできる。また、ブロックＡｔ−Ａ．蝉に故障の有無
を判定する必要がなければ、故障検出信号Ｓ０１〜Ｓ○
，を○Ｒ論理により互いのドットをとってチップの１つ
の出力端子（ＳＯＵＴ端子）から出力されるようにして
もよい。
Ｔ端子）は、第１図に示されるように、ブロックＡ１〜
Ａ■ごとに設けることもてき、あ？いは、セレクタ等を
用いて各ブロックＡ１〜Ａ．ｆｉについて共通とするこ
ともできる。また、ブロックＡｔ−Ａ．蝉に故障の有無
を判定する必要がなければ、故障検出信号Ｓ０１〜Ｓ○
，を○Ｒ論理により互いのドットをとってチップの１つ
の出力端子（ＳＯＵＴ端子）から出力されるようにして
もよい。
なお、第５図は、第２図の出力部Ｃ，のセレクタ１４■
を２段のシリーズゲートのＥＣＬ回路で構成した例を示
す。
を２段のシリーズゲートのＥＣＬ回路で構成した例を示
す。
また、上記実施例においては、チップは、ｍ個のブロッ
クＡ，〜Ａ１を含んているが、１つのブロックのみを含
むチップ、即ち、ブロックで構成されていないチップに
ついても、本発明を適用してこの１つのブロックの故障
、即ち、チップ本体の故障を判定できることは明らかで
ある。
クＡ，〜Ａ１を含んているが、１つのブロックのみを含
むチップ、即ち、ブロックで構成されていないチップに
ついても、本発明を適用してこの１つのブロックの故障
、即ち、チップ本体の故障を判定できることは明らかで
ある。
テストデータＴの書込み／続出しに上記の如き第２の方
法を用いると、ブロックの入力部に試験を行うためのフ
リップフロツプを設ける必要がないので、シフ１・レジ
スタ部の長さを短くてきる。
法を用いると、ブロックの入力部に試験を行うためのフ
リップフロツプを設ける必要がないので、シフ１・レジ
スタ部の長さを短くてきる。
１９
又、データの読出しを行う必要がないので、試験時間の
うちテストデータの書込み／続出しに要する時間を大幅
に減らすことができる。更に、多数のブロックを有する
半導体集積回路においては、ブロック毎の故障の有無を
効率良く判定することができる。
うちテストデータの書込み／続出しに要する時間を大幅
に減らすことができる。更に、多数のブロックを有する
半導体集積回路においては、ブロック毎の故障の有無を
効率良く判定することができる。
次に、テストデータＴの書込み／続出しに第１の方法を
用いる場合について説明する。第６図は第１図に示すブ
ロックＡ１の実施例を示し、第７図は第６図に示すブロ
ックＡ，の出力部Ｃ１の構成を示す。
用いる場合について説明する。第６図は第１図に示すブ
ロックＡ１の実施例を示し、第７図は第６図に示すブロ
ックＡ，の出力部Ｃ１の構成を示す。
第６図において、ブロックＡ１の出力部Ｃｌにはテスト
用バス６２か接続されている。テスト用バス６２には、
アドレス線とクロツク信号線とリセット信号線とか含ま
れる。アドレス線には、ｍビッ１・のスキャンアドレス
Ａｄｄ−１をデコーダ６４てデコードしたアドレス（２
ｓ種類）及びｎビットのスキャンアドレスＡｄｄ−２を
デコーダ６６でデコードしたアドレス（２’種類）か供
給される。これらのスキャンアドレスＡｄｄ−１，２０ Ａｄｄ−２は、チップ外部よりマルチ・アサインが可能
なチップの入力端子を介して供給しても、チップ内のア
ドレス発生回路（図示せず）から供給しても良い。クロ
ック信号線には、１ビットのスキャンクロックＳＣＫが
供給される。リセッ１・信号線には、１ビットのスキャ
ンリセット信号ＳＲＳＴが供給される。
用バス６２か接続されている。テスト用バス６２には、
アドレス線とクロツク信号線とリセット信号線とか含ま
れる。アドレス線には、ｍビッ１・のスキャンアドレス
Ａｄｄ−１をデコーダ６４てデコードしたアドレス（２
ｓ種類）及びｎビットのスキャンアドレスＡｄｄ−２を
デコーダ６６でデコードしたアドレス（２’種類）か供
給される。これらのスキャンアドレスＡｄｄ−１，２０ Ａｄｄ−２は、チップ外部よりマルチ・アサインが可能
なチップの入力端子を介して供給しても、チップ内のア
ドレス発生回路（図示せず）から供給しても良い。クロ
ック信号線には、１ビットのスキャンクロックＳＣＫが
供給される。リセッ１・信号線には、１ビットのスキャ
ンリセット信号ＳＲＳＴが供給される。
第７図中、第２図と同一部分には同一符号を付し、その
説明は省略する。第７図において、出力部Ｃ１はスキャ
ンラッチ部ＳＬ及びセレクタ部ＳＥＬとからなる。スキ
ャ≧ラッチ部ＳＬは、ラッチ回路７２，〜７２、を有す
る。スキャンアドレスＡｄｄ−１のビットＡ−１１は各
ラッチ回路７２１〜７２．，のアドレス入力端子ＡＤＩ
に供給される。又、スキャンアドレスＡ−２のビットＡ
２１〜Ａ−２ｎは対応するラッチ回路７２ 〜７２ｎの
アドレス入力端子ＡＤ２に供給される。
説明は省略する。第７図において、出力部Ｃ１はスキャ
ンラッチ部ＳＬ及びセレクタ部ＳＥＬとからなる。スキ
ャ≧ラッチ部ＳＬは、ラッチ回路７２，〜７２、を有す
る。スキャンアドレスＡｄｄ−１のビットＡ−１１は各
ラッチ回路７２１〜７２．，のアドレス入力端子ＡＤＩ
に供給される。又、スキャンアドレスＡ−２のビットＡ
２１〜Ａ−２ｎは対応するラッチ回路７２ 〜７２ｎの
アドレス入力端子ＡＤ２に供給される。
スキャンクロックＳＣＫ及びスキャンリセッ１・信号Ｓ
ＲＳＴは夫々各ラッチ回路７２１〜７２、のクロック入
力端子ＳＣＫ及びリセット端子ＳＲＳ？に供給される。
ＲＳＴは夫々各ラッチ回路７２１〜７２、のクロック入
力端子ＳＣＫ及びリセット端子ＳＲＳ？に供給される。
ラッチ回路７２１〜７２．の出力端子Ｑからの出力はテ
ストデータＴ，〜Ｔ。としてセレクタ部ＳＥＬに供給さ
れる。
ストデータＴ，〜Ｔ。としてセレクタ部ＳＥＬに供給さ
れる。
第８図はラッチ回路７２，〜７２■の一実施例としてラ
ッチ回路７２，の構成を示す。ラッチ回路７２，はオア
回路８２．８４とアンド回路８６とからなる。オア回路
８２にはスキャンリセット信号ＳＲＳＴとアンド回路８
６の出力信号とが供給される。スキャンクロツクＳＣＫ
及びスキャンアドレスビットＡ−１ １，Ａ−２ １は
オア回路８４に供給される。アンド回路８６の出力信号
かラッチ回路７２，の出力として出力端子Ｑより出力さ
れる。
ッチ回路７２，の構成を示す。ラッチ回路７２，はオア
回路８２．８４とアンド回路８６とからなる。オア回路
８２にはスキャンリセット信号ＳＲＳＴとアンド回路８
６の出力信号とが供給される。スキャンクロツクＳＣＫ
及びスキャンアドレスビットＡ−１ １，Ａ−２ １は
オア回路８４に供給される。アンド回路８６の出力信号
かラッチ回路７２，の出力として出力端子Ｑより出力さ
れる。
第９図は、ブロック数が９の場合のチップ上のブロック
の配置の一実施例を示す。同図中、第１図及び第６図と
同一部分には同一符号を付し、その説明は省略する。又
、第９図では便宜上ブロック間の通常配線の図示は省略
する。
の配置の一実施例を示す。同図中、第１図及び第６図と
同一部分には同一符号を付し、その説明は省略する。又
、第９図では便宜上ブロック間の通常配線の図示は省略
する。
テス１・データＴの書込み／続出しに上記の如き第ｌの
方法を用いると、ブロックの出力部にアドレス線やクロ
ツク信号線等のテスト用バス（テスト用配線）を接続す
る必要がある。しかし、ブロックの入力部には試験を行
うためのテスト用配線を接続する必要がないので、ブロ
ック間配線のチャネル領域での広がりによるチップの集
積度の低下を抑えることができる。又、多数のブロック
を有する半導体集積回路においてブロック毎の故障の有
無を効率良く判定することがてきる。
方法を用いると、ブロックの出力部にアドレス線やクロ
ツク信号線等のテスト用バス（テスト用配線）を接続す
る必要がある。しかし、ブロックの入力部には試験を行
うためのテスト用配線を接続する必要がないので、ブロ
ック間配線のチャネル領域での広がりによるチップの集
積度の低下を抑えることができる。又、多数のブロック
を有する半導体集積回路においてブロック毎の故障の有
無を効率良く判定することがてきる。
本発明によれば、ブロックの入力部に特殊な試験用回路
を付加する必要はなく、試験用回路付加に伴うブロック
の専有面積や消費電力の増加を抑えることができ、又、
試験用回路を通ることによって生じる伝播遅延時間の増
加も抑えることができるので、実用的には極めて有用で
ある。
を付加する必要はなく、試験用回路付加に伴うブロック
の専有面積や消費電力の増加を抑えることができ、又、
試験用回路を通ることによって生じる伝播遅延時間の増
加も抑えることができるので、実用的には極めて有用で
ある。
第１図は本発明の実施例を説明する半導体集積回路の回
路図、 ２３ 第２図は第１図に示す１つのブロックの出力部の一実施
例を示す回路図、 第３図は第１の方式をとった場合のシフトレジスタの接
続の概略を示す図、 第４図は第２の方式をとった場合のシフトレジスタの接
続の概略を示す図、 第５図は第２図に示す出力部のセレクタの一例を示す詳
細回路図、 第６図は第ｌ図に示す１つのブロックの一実施例を示す
ブロック図、 第７図は第６図に示すブロックの出力部の一実施例を示
す回路図、 第８図は第７図に示すラッチ回路の一実施例を示す回路
図、 第９図はブロックのチップ上の配置の一実施例を示す図
、 第１０図は従来のブロック間配線を示す図である。 ２４ ？１図〜第９図において、 Ａ１〜Ａｍｎはブロック、 Ｂ１〜Ｂ０はブロック回路本体部、 Ｃ１〜Ｃ■はブロックの出力部、 １４１〜１４ｌ＋はセレクタ、 Ｅ，〜Ｅ．，Ｇ，〜Ｇ．，Ｆ， 〜Ｆ．，は素子、■，
〜Ｉｎは出力データ、 Ｔ１〜Ｔｎ，はテストデータ、 ＴＭ，〜ＴＭ．は制御信号、 ０，〜Ｏ，，は出力データ、 Ｓ○，〜Ｓ○．は故障検出信号 を示す。
路図、 ２３ 第２図は第１図に示す１つのブロックの出力部の一実施
例を示す回路図、 第３図は第１の方式をとった場合のシフトレジスタの接
続の概略を示す図、 第４図は第２の方式をとった場合のシフトレジスタの接
続の概略を示す図、 第５図は第２図に示す出力部のセレクタの一例を示す詳
細回路図、 第６図は第ｌ図に示す１つのブロックの一実施例を示す
ブロック図、 第７図は第６図に示すブロックの出力部の一実施例を示
す回路図、 第８図は第７図に示すラッチ回路の一実施例を示す回路
図、 第９図はブロックのチップ上の配置の一実施例を示す図
、 第１０図は従来のブロック間配線を示す図である。 ２４ ？１図〜第９図において、 Ａ１〜Ａｍｎはブロック、 Ｂ１〜Ｂ０はブロック回路本体部、 Ｃ１〜Ｃ■はブロックの出力部、 １４１〜１４ｌ＋はセレクタ、 Ｅ，〜Ｅ．，Ｇ，〜Ｇ．，Ｆ， 〜Ｆ．，は素子、■，
〜Ｉｎは出力データ、 Ｔ１〜Ｔｎ，はテストデータ、 ＴＭ，〜ＴＭ．は制御信号、 ０，〜Ｏ，，は出力データ、 Ｓ○，〜Ｓ○．は故障検出信号 を示す。
Claims (8)
- （１）ブロック回路本体部（Ｂ＿１〜Ｂ＿ｍ）と出力部
（Ｃ＿１〜Ｃ＿ｍ）とからなるブロック（Ａ＿１〜Ａ＿
ｍ）を複数有する半導体集積回路の試験方法において、 通常モードでは制御信号（ＴＭ＿１〜ＴＭ＿ｍ）を該出
力部（Ｃ＿１〜Ｃ＿ｍ）に供給して該ブロック回路本体
部（Ｂ＿１〜Ｂ＿ｍ）からの出力データ（Ｉ＿１〜Ｉ＿
ｎ）をそのまま該出力部から出力させ、テストモードで
は該制御信号（ＴＭ＿１〜 ＴＭ＿ｍ）及びテストデータ（Ｔ＿１〜Ｔ＿ｎ）を当該
ブロック回路本体部には直接供給せず当該出力部（Ｃ＿
１〜Ｃ＿ｍ）に供給して該出力部より該テストデータを
出力させ、これを他のブロック回路本体部に供給すると
共に該出力データと該テストデータとを比較して両者が
不一致であると故障を示す故障検出信号（ＳＯ＿１〜Ｓ
Ｏ＿ｍ）を出力させることを特徴とする半導体集積回路
の試験方法。 - （２）前記出力部はシフトレジスタを有し、前記テスト
データ（Ｔ＿１〜Ｔ＿ｎ）を第１段の出力部（Ｃ＿１）
のシフトレジスタに供給し、第２段以降の出力部（Ｃ＿
２〜Ｃ＿ｍ）のシフトレジスタには夫々その前段の出力
部（Ｃ＿１〜Ｃ＿ｍ＿−＿１）のシフトレジスタの出力
をテストデータとして供給することを特徴とする請求項
１記載の半導体集積回路の試験方法。 - （３）前記テストデータ（Ｔ＿１〜Ｔ＿ｎ）を夫々別々
に前記出力部（Ｃ＿１〜Ｃ＿ｍ）のシフトレジスタに供
給することを特徴とする請求項１記載の半導体集積回路
の試験方法。 - （４）スキャンアドレスを前記出力部（Ｃ＿１〜Ｃ＿ｍ
）に供給してテストする出力部を指定することを特徴と
する請求項１記載の半導体集積回路の試験方法。 - （５）ブロック回路本体部（Ｂ＿１〜Ｂ＿ｍ）と出力部
（Ｃ＿１〜Ｃ＿ｍ）とからなるブロック（Ａ＿１〜Ａ＿
ｍ）を複数有する半導体集積回路の試験回路において、 該出力部（Ｃ＿１〜Ｃ＿ｍ）は、通常モードでは制御信
号（ＴＭ＿１〜ＴＭ＿ｍ）に応答して該ブロック回路本
体部（Ｂ＿１〜Ｂ＿ｍ）からの出力データ（Ｉ＿１〜Ｉ
＿ｎ）をそのまま出力し、テストモードでは該制御信号
及びテストデータ（Ｔ＿１〜Ｔ＿ｎ）に応答して該テス
トデータを該出力部から出力すると共に該出力データと
該テストデータを比較して両者が不一致であると故障を
示す故障検出信号（ＳＯ＿１〜ＳＯ＿ｍ）を出力するこ
とを特徴とする半導体集積回路の試験回路。 - （６）前記出力部はシフトレジスタを有し、前記テスト
データ（Ｔ＿１〜Ｔ＿ｎ）は第１段の出力部（Ｃ＿１）
のシフトレジスタに供給され、第２段以降の出力部（Ｃ
＿２〜Ｃ＿ｍ）のシフトレジスタには夫々その前段の出
力部（Ｃ＿１〜Ｃ＿ｍ＿−＿１）のシフトレジスタの出
力をテストデータとして供給することを特徴とする請求
項５記載の半導体集積回路の試験回路。 - （７）前記テストデータ（Ｔ＿１〜Ｔ＿ｎ）は夫々別々
に前記出力部（Ｃ＿１〜Ｃ＿ｍ）のシフトレジスタに供
給することを特徴とする請求項５記載の半導体集積回路
の試験回路。 - （８）前記出力部（Ｃ＿１〜Ｃ＿ｍ）はテストする出力
部を指定するスキャンアドレスを供給されることを特徴
とする請求項５記載の半導体集積回路の試験回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12740189 | 1989-05-19 | ||
| JP1-127401 | 1989-05-19 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0394183A true JPH0394183A (ja) | 1991-04-18 |
Family
ID=14959079
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2126128A Pending JPH0394183A (ja) | 1989-05-19 | 1990-05-16 | 半導体集積回路の試験方法及び回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5384533A (ja) |
| EP (1) | EP0398816B1 (ja) |
| JP (1) | JPH0394183A (ja) |
| KR (1) | KR930011423B1 (ja) |
| DE (1) | DE69031291T2 (ja) |
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