JPH10198577A - 電子回路解析装置、電子回路解析方法および電子回路解析プログラムを記録した媒体 - Google Patents
電子回路解析装置、電子回路解析方法および電子回路解析プログラムを記録した媒体Info
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- JPH10198577A JPH10198577A JP9005130A JP513097A JPH10198577A JP H10198577 A JPH10198577 A JP H10198577A JP 9005130 A JP9005130 A JP 9005130A JP 513097 A JP513097 A JP 513097A JP H10198577 A JPH10198577 A JP H10198577A
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- electronic circuit
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/261—Functional testing by simulating additional hardware, e.g. fault simulation
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- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】
【課題】 本発明は、デバッガーの操作性を向上し、か
つ、デバッグ品質を高めることを課題とする。 【解決手段】 ターゲット１をデバッガー１５を使用し
てデバッグを行う際の初期設定について、ターゲット１
のアドレスマップおよびＣＰＵ内部の構成をデバッガー
１５の解析部１６によって解析し、解析部１６に解析さ
れた情報をディスプレイ１１によって視覚化して表示
し、ディスプレイ１１に表示された情報に基づいてター
ゲット１の情報をキーボード１２またはマウス１３によ
って入力することにより、デバッガー１５の初期設定を
ビジュアルに表示されたものによって設定できるので、
デバッグの準備期間を大幅に短縮できるとともに、技術
的専門知識を持たなくてもデバッグ環境を実現できる。
つ、デバッグ品質を高めることを課題とする。 【解決手段】 ターゲット１をデバッガー１５を使用し
てデバッグを行う際の初期設定について、ターゲット１
のアドレスマップおよびＣＰＵ内部の構成をデバッガー
１５の解析部１６によって解析し、解析部１６に解析さ
れた情報をディスプレイ１１によって視覚化して表示
し、ディスプレイ１１に表示された情報に基づいてター
ゲット１の情報をキーボード１２またはマウス１３によ
って入力することにより、デバッガー１５の初期設定を
ビジュアルに表示されたものによって設定できるので、
デバッグの準備期間を大幅に短縮できるとともに、技術
的専門知識を持たなくてもデバッグ環境を実現できる。
Description
【０００１】
【発明の属する技術分野】本発明は、ＩＣＥ（インサー
キットエミュレータ）などのデバッガー、ロジアナ（ロ
ジックアナライザー）などの計測装置全般に関するもの
であり、特に、初期設定を簡素化しデバッガー等を使用
する上での操作性を向上し、デバッグ品質を高めるもの
である。
キットエミュレータ）などのデバッガー、ロジアナ（ロ
ジックアナライザー）などの計測装置全般に関するもの
であり、特に、初期設定を簡素化しデバッガー等を使用
する上での操作性を向上し、デバッグ品質を高めるもの
である。
【０００２】
【従来の技術】近年、様々な分野で高性能なＩＣが作ら
れるようになり、ＩＣの集積度は年々向上している。ま
た、ワンチップでＣＰＵコアやＲＯＭ、ＲＡＭそしてＩ
／Ｏなどを構成しているＭＣＵが、組込型の市場では一
般的になっている。こうしたＩＣを含む電子回路にあっ
ては、デバッグが不可欠である。
れるようになり、ＩＣの集積度は年々向上している。ま
た、ワンチップでＣＰＵコアやＲＯＭ、ＲＡＭそしてＩ
／Ｏなどを構成しているＭＣＵが、組込型の市場では一
般的になっている。こうしたＩＣを含む電子回路にあっ
ては、デバッグが不可欠である。
【０００３】このデバッグの支援装置として、従来から
デバッグ対象の電子回路（以下、ターゲットという）を
擬似的に実行するＩＣＥやＲＯＭデバッガなどが用いら
れる。ＩＣＥは、ターゲットのＣＰＵ（以下、ターゲッ
トＣＰＵという）ソケットにＩＣＥのＣＰＵ（以下、エ
ミュレーションＣＰＵという）を接続し、このエミュレ
ーションＣＰＵの動作内容をＩＣＥのエミュレーション
・ソフトウェアで逐一、追跡・監視することによって、
ターゲットのハード／ソフト両面の総合的な動作判定を
行うというものである。一方、ＲＯＭデバッガは、ター
ゲットのＲＯＭ領域をデバッガのメモリ空間に割り付
け、この割り付け領域（通称、エミュレーションラム領
域）にデバッグ対象のプログラムをロードして、その動
作判定を行うというものである。どちらも、ターゲット
の開発時や改修時に欠かせない支援装置である。また、
これらの支援装置は、技術の進歩にともなって機能が充
実し豊富になっている。
デバッグ対象の電子回路（以下、ターゲットという）を
擬似的に実行するＩＣＥやＲＯＭデバッガなどが用いら
れる。ＩＣＥは、ターゲットのＣＰＵ（以下、ターゲッ
トＣＰＵという）ソケットにＩＣＥのＣＰＵ（以下、エ
ミュレーションＣＰＵという）を接続し、このエミュレ
ーションＣＰＵの動作内容をＩＣＥのエミュレーション
・ソフトウェアで逐一、追跡・監視することによって、
ターゲットのハード／ソフト両面の総合的な動作判定を
行うというものである。一方、ＲＯＭデバッガは、ター
ゲットのＲＯＭ領域をデバッガのメモリ空間に割り付
け、この割り付け領域（通称、エミュレーションラム領
域）にデバッグ対象のプログラムをロードして、その動
作判定を行うというものである。どちらも、ターゲット
の開発時や改修時に欠かせない支援装置である。また、
これらの支援装置は、技術の進歩にともなって機能が充
実し豊富になっている。
【０００４】ところが、これらの支援装置を使用するた
めには、初期設定を行わなければならない。例えば、従
来のＩＣＥにおいては初期設定を行うためにコマンドで
データを直接入力するか、もしくは初期設定プログラム
をユーザーが作成しなければならず、そのため、本格的
なデバッグを開始する前に初期設定を行わなければなら
ない。
めには、初期設定を行わなければならない。例えば、従
来のＩＣＥにおいては初期設定を行うためにコマンドで
データを直接入力するか、もしくは初期設定プログラム
をユーザーが作成しなければならず、そのため、本格的
なデバッグを開始する前に初期設定を行わなければなら
ない。
【０００５】以下に、初期設定の簡単な一例をあげる。 例１ （レジスターに名前をふって設定する） ＯＨＰＬ＝７８（Ｈ） ＯＨＰＨ＝５６（Ｈ） 例２ （直接レジスターをアクセスする） ５ＦＦＦ０＝７８（Ｈ） ５ＦＦＦ１＝５６（Ｈ） 例３ （プログラムで初期化） ＭＯＶ ＤＸ，ＦＦＦＥ ＭＯＶ ＡＸ，５ ＯＵＴ ＤＸ，ＡＸ
【０００６】
【発明が解決しようとする課題】しかしながら、上記初
期設定を行うためには、機能が豊富になった分設定のた
めのソフトウェアが段々大きくなってきて、高度なソフ
トウェア技術が必要になっている。しかも、ソフトウェ
アのアルゴリズムや制御などには精通した技術者であっ
ても、これらの装置のコマンド群は、そのほとんどが装
置のアーキテクチャに特化した専用コマンドであるた
め、その装置の利用経験が浅ければ自在な操作ができ
ず、ＩＣＥなどを使いこなすには、高度な技術レベルを
要求しかつ時間がかかってしまっていた。また、全体的
なまとめを行うシステムエンジニアが必要になるなどの
条件が出てきている。
期設定を行うためには、機能が豊富になった分設定のた
めのソフトウェアが段々大きくなってきて、高度なソフ
トウェア技術が必要になっている。しかも、ソフトウェ
アのアルゴリズムや制御などには精通した技術者であっ
ても、これらの装置のコマンド群は、そのほとんどが装
置のアーキテクチャに特化した専用コマンドであるた
め、その装置の利用経験が浅ければ自在な操作ができ
ず、ＩＣＥなどを使いこなすには、高度な技術レベルを
要求しかつ時間がかかってしまっていた。また、全体的
なまとめを行うシステムエンジニアが必要になるなどの
条件が出てきている。
【０００７】以上のように、従来の製品およびシステム
では、デバッグ準備のための期間と高度な専門知識を必
要とするという問題点があった。しかも、デバッグのた
めに、デバッグ装置の操作環境や電子装置に特化した専
用コマンドを熟知していなければならないため、特定の
デバッグ装置やＭＣＵに固執してしまうといった問題点
もあった。
では、デバッグ準備のための期間と高度な専門知識を必
要とするという問題点があった。しかも、デバッグのた
めに、デバッグ装置の操作環境や電子装置に特化した専
用コマンドを熟知していなければならないため、特定の
デバッグ装置やＭＣＵに固執してしまうといった問題点
もあった。
【０００８】そこで、本発明は、解析しようとする電子
機器で使用しているＣＰＵ、周辺メモリーやＩ／Ｏなど
のアドレスマップやデバイスタイプなどの初期設定を視
覚的に判断でき、入力しやすくし、簡素化することでデ
バッガーを使用するうえでの操作性を向上し、かつ、デ
バッグ品質を高めるためのシステムを提供することを課
題とする。
機器で使用しているＣＰＵ、周辺メモリーやＩ／Ｏなど
のアドレスマップやデバイスタイプなどの初期設定を視
覚的に判断でき、入力しやすくし、簡素化することでデ
バッガーを使用するうえでの操作性を向上し、かつ、デ
バッグ品質を高めるためのシステムを提供することを課
題とする。
【０００９】
【課題を解決するための手段】請求項１記載の発明は、
上記課題を解決するため、ホスト装置に接続して使用す
る電子回路を解析して使用可能にする電子回路解析装置
において、前記電子回路のアドレスマップおよびＣＰＵ
内部の構成を解析する解析手段と、該解析手段に基づい
て解析された情報を視覚化して表示する表示手段と、該
表示手段に表示された情報に基づいて前記電子回路の情
報を入力する入力手段と、を備えたことを特徴とする。
上記課題を解決するため、ホスト装置に接続して使用す
る電子回路を解析して使用可能にする電子回路解析装置
において、前記電子回路のアドレスマップおよびＣＰＵ
内部の構成を解析する解析手段と、該解析手段に基づい
て解析された情報を視覚化して表示する表示手段と、該
表示手段に表示された情報に基づいて前記電子回路の情
報を入力する入力手段と、を備えたことを特徴とする。
【００１０】請求項２記載の発明は、上記課題を解決す
るため、ホスト装置に接続して使用する電子回路を解析
して使用可能にする電子回路解析方法において、前記電
子回路のアドレスマップおよびＣＰＵ内部の構成を解析
する解析ステップと、該解析ステップにおいて解析され
た情報を視覚化して表示する表示ステップと、該表示ス
テップにおいて表示された情報に基づいて前記電子回路
の情報を入力する入力ステップと、を備えたことを特徴
とする。
るため、ホスト装置に接続して使用する電子回路を解析
して使用可能にする電子回路解析方法において、前記電
子回路のアドレスマップおよびＣＰＵ内部の構成を解析
する解析ステップと、該解析ステップにおいて解析され
た情報を視覚化して表示する表示ステップと、該表示ス
テップにおいて表示された情報に基づいて前記電子回路
の情報を入力する入力ステップと、を備えたことを特徴
とする。
【００１１】請求項３記載の発明は、上記課題を解決す
るため、ホスト装置に接続して使用する電子回路を解析
して使用可能にする電子回路解析プログラムを記録した
媒体において、前記電子回路のアドレスマップおよびＣ
ＰＵ内部の構成を解析させる解析ステップと、該解析ス
テップにおいて解析された情報を視覚化して表示させる
表示ステップと、該表示ステップにおいて表示された情
報に基づいて前記電子回路の情報を入力させる入力ステ
ップと、を実行させることを特徴とする。
るため、ホスト装置に接続して使用する電子回路を解析
して使用可能にする電子回路解析プログラムを記録した
媒体において、前記電子回路のアドレスマップおよびＣ
ＰＵ内部の構成を解析させる解析ステップと、該解析ス
テップにおいて解析された情報を視覚化して表示させる
表示ステップと、該表示ステップにおいて表示された情
報に基づいて前記電子回路の情報を入力させる入力ステ
ップと、を実行させることを特徴とする。
【００１２】
【発明の実施の形態】以下、本発明の好ましい実施の形
態について添付図面を参照しつつ説明する。図１は、本
発明に係る電子回路解析装置を含むシステムの一実施例
を示す図である。図１において、ターゲット１は、デバ
ッグ対象となる測定回路である。パソコン１０は、ター
ゲット１のデバッグを行うホスト装置である。デバッガ
ー１５は、パソコン１０とターゲット１の間に設けら
れ、ターゲット１のデバッグを行うためのデバッグ支援
装置である。
態について添付図面を参照しつつ説明する。図１は、本
発明に係る電子回路解析装置を含むシステムの一実施例
を示す図である。図１において、ターゲット１は、デバ
ッグ対象となる測定回路である。パソコン１０は、ター
ゲット１のデバッグを行うホスト装置である。デバッガ
ー１５は、パソコン１０とターゲット１の間に設けら
れ、ターゲット１のデバッグを行うためのデバッグ支援
装置である。
【００１３】また、パソコン１０は、制御等を行う本体
１４、本体１４で処理した文字や図形を表示するディス
プレイ１１、操作者が本体１４に情報を与えるキーボー
ド１２およびマウス１３からなる。デバッガー１５は、
ターゲット１のアドレスマップおよびＣＰＵ内部の構成
を解析する解析部１６を有している。ターゲット１は、
図２に示すようなＤＭＡＣ（ダイレクトメモリーアクセ
スコントローラー）２２、ＩＮＴＲＣ（割り込みコント
ローラー）２３、ＴＭＲＣ（タイマーコントローラー）
２４、ＳＩＯＣ（シリアルＩ／Ｏコントローラー）２
５、ＷＴＣ（ＣＰＵウェイトコントローラー）２６など
のコントローラーを内蔵したＭＣＵ２０を持ち、図３
（ｂ）に示すように、外付けでＲＯＭが５１２Ｋバイ
ト、Ｄ−ＲＡＭが２５６Ｋバイト、ＥＥＰＲＯＭが偶数
バイトで３２Ｋバイト、そして、Ｉ／Ｏがアドレス６０
０００（Ｈ）から７ＦＦＦＦ（Ｈ）まであるとする。
１４、本体１４で処理した文字や図形を表示するディス
プレイ１１、操作者が本体１４に情報を与えるキーボー
ド１２およびマウス１３からなる。デバッガー１５は、
ターゲット１のアドレスマップおよびＣＰＵ内部の構成
を解析する解析部１６を有している。ターゲット１は、
図２に示すようなＤＭＡＣ（ダイレクトメモリーアクセ
スコントローラー）２２、ＩＮＴＲＣ（割り込みコント
ローラー）２３、ＴＭＲＣ（タイマーコントローラー）
２４、ＳＩＯＣ（シリアルＩ／Ｏコントローラー）２
５、ＷＴＣ（ＣＰＵウェイトコントローラー）２６など
のコントローラーを内蔵したＭＣＵ２０を持ち、図３
（ｂ）に示すように、外付けでＲＯＭが５１２Ｋバイ
ト、Ｄ−ＲＡＭが２５６Ｋバイト、ＥＥＰＲＯＭが偶数
バイトで３２Ｋバイト、そして、Ｉ／Ｏがアドレス６０
０００（Ｈ）から７ＦＦＦＦ（Ｈ）まであるとする。
【００１４】次に、デバッガーソフトを起動した場合に
ついて説明する。図４に示すように、ＣＰＵ内蔵機能の
イニシャルファイルＣＰＵ．ＩＮＩやターゲットのデバ
イスデータ（回路図データ）ＴＡＧＥＴ．ＩＮＩなどの
システムイニシャルファイルを検索して設定されたバス
内のディレクトリーになければ、ステップ１（ｓ１）お
よびステップ１１（ｓ１１）において、デバッガーソフ
トを起動時に自動的に立ち上げる。また、Ｗｉｎｄｏｗ
ｓ環境のツールバーより設定コマンドとしても起動でき
る。
ついて説明する。図４に示すように、ＣＰＵ内蔵機能の
イニシャルファイルＣＰＵ．ＩＮＩやターゲットのデバ
イスデータ（回路図データ）ＴＡＧＥＴ．ＩＮＩなどの
システムイニシャルファイルを検索して設定されたバス
内のディレクトリーになければ、ステップ１（ｓ１）お
よびステップ１１（ｓ１１）において、デバッガーソフ
トを起動時に自動的に立ち上げる。また、Ｗｉｎｄｏｗ
ｓ環境のツールバーより設定コマンドとしても起動でき
る。
【００１５】まず、ＣＰＵの初期設定について先に説明
する。デバッガーソフトが起動されると、デバッガー１
５の解析部１６が、ターゲット１のＣＰＵ内部の構成を
解析し、解析結果に基づいてディスプレイ１１に、図２
に示すような、ＭＣＵ情報設定画面を表示する。つぎ
に、ステップ２（ｓ２）において、操作者はディスプレ
イ１１に表示された項目にしたがって、ターゲットに合
わせて必要な機能だけをマウス１３によって選択する。
各々の機能ブロックを選択すると、ステップ３（ｓ３）
において、全てのレジスターのビットと内容が表示され
るので、ターゲットに合わせてキーボード１２またはマ
ウス１３によって必要なものだけ入力する。ここでは、
ＳＣＩＲ（シリアルＩ／Ｆコントローラー）内部の設定
を９６００ｂｐｓのポーレートとしてＲＳ−２３２Ｃの
インターフェースを指定する。次に、ステップ４（ｓ
４）において、他に必要な機能があれば、ステップ２に
戻り必要な機能を選択する。全ての設定が終了すると、
ステップ５（ｓ５）において、設定した初期データは、
割り込みコントローラー（ＩＮＴＲＣ）やシリアルＩ／
Ｆコントローラー（ＳＣＩＲ）として、イニシャルファ
イルＣＰＵ．ＩＮＩに登録され、保存される。
する。デバッガーソフトが起動されると、デバッガー１
５の解析部１６が、ターゲット１のＣＰＵ内部の構成を
解析し、解析結果に基づいてディスプレイ１１に、図２
に示すような、ＭＣＵ情報設定画面を表示する。つぎ
に、ステップ２（ｓ２）において、操作者はディスプレ
イ１１に表示された項目にしたがって、ターゲットに合
わせて必要な機能だけをマウス１３によって選択する。
各々の機能ブロックを選択すると、ステップ３（ｓ３）
において、全てのレジスターのビットと内容が表示され
るので、ターゲットに合わせてキーボード１２またはマ
ウス１３によって必要なものだけ入力する。ここでは、
ＳＣＩＲ（シリアルＩ／Ｆコントローラー）内部の設定
を９６００ｂｐｓのポーレートとしてＲＳ−２３２Ｃの
インターフェースを指定する。次に、ステップ４（ｓ
４）において、他に必要な機能があれば、ステップ２に
戻り必要な機能を選択する。全ての設定が終了すると、
ステップ５（ｓ５）において、設定した初期データは、
割り込みコントローラー（ＩＮＴＲＣ）やシリアルＩ／
Ｆコントローラー（ＳＣＩＲ）として、イニシャルファ
イルＣＰＵ．ＩＮＩに登録され、保存される。
【００１６】以下に、ファイル形式をテキスト（ａｓｃ
ｉ）形式として記述したＣＰＵ．ＩＮＩファイルをあげ
る。 ＣＰＵ．ＩＮＩ （ＩＮＴＲＣ） ＩＮＴ０＝ｙｅｓ、ｅｄｇｅ ＩＮＴ１＝ｎｏ ＩＮＴ２＝ｙｅｓ、ｌｅｖｅｌ （ＳＣＩＲ） ｂｒａｔｅ＝９６００ｂｐｓ、８ｂｉｔ，ｏｎ 次に、ターゲットの設定について説明する。デバッガー
ソフトが起動されると、デバッガー１５の解析部１６
が、ターゲット１のアドレスマップを解析し、解析結果
に基づいてディスプレイ１１に、図３（ａ）に示すよう
に、アドレスマップ情報設定画面が表示される。解析部
１６の解析しだいによっては、規定値が表示される。つ
ぎに、ステップ１２（ｓ１２）において、ユーザーは、
ターゲットの仕様にのっとってデータ情報やそれぞれの
アドレスをキーボード１２またはマウス１３によって入
力する。つづいて、ステップ１３（ｓ１３）において、
各々のデバイスごとにキーボード１２またはマウス１３
によって速度条件を入力する。例えば、ＣＰＵのノーウ
ェイトバスサイクルが５０ｎｓのとき、ＲＡＭのアクセ
スタイムを２０ｎｓとするとノーウェイトで良く、ＲＯ
Ｍのアクセスタイムを１００ｎｓとすると２ウェイトに
なる。全ての設定が終了すると、ステップ１４（ｓ１
４）において、設定した初期データは、デバイスデータ
ＴＡＧＥＴ．ＩＮＩファイルに登録され、保存される。
ｉ）形式として記述したＣＰＵ．ＩＮＩファイルをあげ
る。 ＣＰＵ．ＩＮＩ （ＩＮＴＲＣ） ＩＮＴ０＝ｙｅｓ、ｅｄｇｅ ＩＮＴ１＝ｎｏ ＩＮＴ２＝ｙｅｓ、ｌｅｖｅｌ （ＳＣＩＲ） ｂｒａｔｅ＝９６００ｂｐｓ、８ｂｉｔ，ｏｎ 次に、ターゲットの設定について説明する。デバッガー
ソフトが起動されると、デバッガー１５の解析部１６
が、ターゲット１のアドレスマップを解析し、解析結果
に基づいてディスプレイ１１に、図３（ａ）に示すよう
に、アドレスマップ情報設定画面が表示される。解析部
１６の解析しだいによっては、規定値が表示される。つ
ぎに、ステップ１２（ｓ１２）において、ユーザーは、
ターゲットの仕様にのっとってデータ情報やそれぞれの
アドレスをキーボード１２またはマウス１３によって入
力する。つづいて、ステップ１３（ｓ１３）において、
各々のデバイスごとにキーボード１２またはマウス１３
によって速度条件を入力する。例えば、ＣＰＵのノーウ
ェイトバスサイクルが５０ｎｓのとき、ＲＡＭのアクセ
スタイムを２０ｎｓとするとノーウェイトで良く、ＲＯ
Ｍのアクセスタイムを１００ｎｓとすると２ウェイトに
なる。全ての設定が終了すると、ステップ１４（ｓ１
４）において、設定した初期データは、デバイスデータ
ＴＡＧＥＴ．ＩＮＩファイルに登録され、保存される。
【００１７】以下に、ＲＡＭのウェイト数０、アドレス
領域０（Ｈ）から３ＦＦＦＦ（Ｈ）とし、ＲＯＭのウェ
イト数２、アドレス領域８００００（Ｈ）からＦＦＦＦ
Ｆ（Ｈ）とし、ファイル形式をテキスト（ａｓｃｉ）形
式として記述した場合のＴＡＧＥＴ．ＩＮＩファイルを
あげる。 ＴＡＧＥＴ．ＩＮＩ （ＲＡＭ） ＷＡＩＴ＝０、０−３ＦＦＦＦ （ＲＯＭ） ＷＡＩＴ＝２、８００００−ＦＦＦＦＦ 以上により、初期設定がディスプレイ１１を見ながら、
キーボード１２またはマウス１３によって簡単な操作で
設定できる。したがって、ＭＣＵ情報やアドレスマップ
情報を対話形式で簡単に設定することができ、ターゲッ
ト１のデバッグがスムースに実行できる。これにより、
デバッグの準備期間が大幅に短縮され、かつ、技術的専
門知識を必要としなくてもデバッグ環境を実現できる。
領域０（Ｈ）から３ＦＦＦＦ（Ｈ）とし、ＲＯＭのウェ
イト数２、アドレス領域８００００（Ｈ）からＦＦＦＦ
Ｆ（Ｈ）とし、ファイル形式をテキスト（ａｓｃｉ）形
式として記述した場合のＴＡＧＥＴ．ＩＮＩファイルを
あげる。 ＴＡＧＥＴ．ＩＮＩ （ＲＡＭ） ＷＡＩＴ＝０、０−３ＦＦＦＦ （ＲＯＭ） ＷＡＩＴ＝２、８００００−ＦＦＦＦＦ 以上により、初期設定がディスプレイ１１を見ながら、
キーボード１２またはマウス１３によって簡単な操作で
設定できる。したがって、ＭＣＵ情報やアドレスマップ
情報を対話形式で簡単に設定することができ、ターゲッ
ト１のデバッグがスムースに実行できる。これにより、
デバッグの準備期間が大幅に短縮され、かつ、技術的専
門知識を必要としなくてもデバッグ環境を実現できる。
【００１８】
【発明の効果】請求項１記載の発明によれば、解析手段
が電子回路を解析し、解析された情報が視覚化されて表
示手段に表示されるので、視覚化された情報に基づいて
電子回路の情報を入力することができ、簡単にデバッグ
の初期設定を行うことができる。したがって、デバッグ
の準備期間が大幅に短縮されるとともに、技術的専門知
識を持っていなくてもデバッグ環境を実現できる。さら
に、初期設定が簡単にできるため、使用実績のあるデバ
ッグ装置の操作環境やＭＣＵに固執していたユーザに、
真にＭＣＵの性能で電子回路を選定できる操作環境を構
築できる。
が電子回路を解析し、解析された情報が視覚化されて表
示手段に表示されるので、視覚化された情報に基づいて
電子回路の情報を入力することができ、簡単にデバッグ
の初期設定を行うことができる。したがって、デバッグ
の準備期間が大幅に短縮されるとともに、技術的専門知
識を持っていなくてもデバッグ環境を実現できる。さら
に、初期設定が簡単にできるため、使用実績のあるデバ
ッグ装置の操作環境やＭＣＵに固執していたユーザに、
真にＭＣＵの性能で電子回路を選定できる操作環境を構
築できる。
【００１９】請求項２に記載の発明によれば、電子回路
のアドレスマップおよびＣＰＵ内部の構成を解析し、解
析された情報を視覚化して表示し、表示された情報に基
づいて前記電子回路の情報を入力するので、簡単にデバ
ッグの初期設定を行うことができる。したがって、デバ
ッグの準備期間が大幅に短縮されるとともに、技術的専
門知識を持っていなくてもデバッグ環境を実現できる。
さらに、初期設定が簡単にできるため、使用実績のある
デバッグ装置の操作環境やＭＣＵに固執していたユーザ
に、真にＭＣＵの性能で電子回路を選定できる操作環境
を構築できる。
のアドレスマップおよびＣＰＵ内部の構成を解析し、解
析された情報を視覚化して表示し、表示された情報に基
づいて前記電子回路の情報を入力するので、簡単にデバ
ッグの初期設定を行うことができる。したがって、デバ
ッグの準備期間が大幅に短縮されるとともに、技術的専
門知識を持っていなくてもデバッグ環境を実現できる。
さらに、初期設定が簡単にできるため、使用実績のある
デバッグ装置の操作環境やＭＣＵに固執していたユーザ
に、真にＭＣＵの性能で電子回路を選定できる操作環境
を構築できる。
【００２０】請求項３に記載の発明によれば、電子回路
解析プログラムを記録した媒体を実行すれば、電子回路
のアドレスマップおよびＣＰＵ内部の構成を解析させ、
解析された情報を視覚化して表示させ、表示された情報
に基づいて前記電子回路の情報を入力させるので、簡単
にデバッグの初期設定を行うことができる。したがっ
て、デバッグの準備期間が大幅に短縮されるとともに、
技術的専門知識を持っていなくてもデバッグ環境を実現
できる。さらに、初期設定が簡単にできるため、使用実
績のあるデバッグ装置の操作環境やＭＣＵに固執してい
たユーザに、真にＭＣＵの性能で電子回路を選定できる
操作環境を構築できる。
解析プログラムを記録した媒体を実行すれば、電子回路
のアドレスマップおよびＣＰＵ内部の構成を解析させ、
解析された情報を視覚化して表示させ、表示された情報
に基づいて前記電子回路の情報を入力させるので、簡単
にデバッグの初期設定を行うことができる。したがっ
て、デバッグの準備期間が大幅に短縮されるとともに、
技術的専門知識を持っていなくてもデバッグ環境を実現
できる。さらに、初期設定が簡単にできるため、使用実
績のあるデバッグ装置の操作環境やＭＣＵに固執してい
たユーザに、真にＭＣＵの性能で電子回路を選定できる
操作環境を構築できる。
【図１】本発明に係る電子回路解析装置を含むシステム
構成図である。
構成図である。
【図２】ターゲットのＭＣＵ内部ブロック図である。
【図３】ターゲットのメモリーマップを示す図である。
【図４】デバッガーソフトにおける初期設定アルゴリズ
ムである。
ムである。
１ ターゲット １０ パソコン １１ ディスプレイ １２ キーボード １３ マウス １４ パソコン本体 １５ デバッガー １６ 解析部 ２０ ＭＣＵ（ワンチップマイコン） ２１ ＣＰＵコア ２２ ダイレクトメモリーアクセスコントローラー ２３ 割り込みコントローラー ２４ タイマーコントローラー ２５ シリアルＩ／Ｏコントローラー ２６ ＣＰＵウェイトコントローラー
Claims (3)
- 【請求項１】ホスト装置に接続して使用する電子回路を
解析して使用可能にする電子回路解析装置において、 前記電子回路のアドレスマップおよびＣＰＵ内部の構成
を解析する解析手段と、 該解析手段に基づいて解析された情報を視覚化して表示
する表示手段と、 該表示手段に表示された情報に基づいて前記電子回路の
情報を入力する入力手段と、 を備えたことを特徴とする電子回路解析装置。 - 【請求項２】ホスト装置に接続して使用する電子回路を
解析して使用可能にする電子回路解析方法において、 前記電子回路のアドレスマップおよびＣＰＵ内部の構成
を解析する解析ステップと、 該解析ステップにおいて解析された情報を視覚化して表
示する表示ステップと、 該表示ステップにおいて表示された情報に基づいて前記
電子回路の情報を入力する入力ステップと、 を備えたことを特徴とする電子回路解析方法。 - 【請求項３】ホスト装置に接続して使用する電子回路を
解析して使用可能にする電子回路解析プログラムを記録
した媒体において、 前記電子回路のアドレスマップおよびＣＰＵ内部の構成
を解析させる解析ステップと、 該解析ステップにおいて解析された情報を視覚化して表
示させる表示ステップと、 該表示ステップにおいて表示された情報に基づいて前記
電子回路の情報を入力させる入力ステップと、 を実行させることを特徴とするプログラムを記録した媒
体。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9005130A JPH10198577A (ja) | 1997-01-16 | 1997-01-16 | 電子回路解析装置、電子回路解析方法および電子回路解析プログラムを記録した媒体 |
| EP97310712A EP0854426A3 (en) | 1997-01-16 | 1997-12-31 | Apparatus and method for analyzing electronic circuit and storage device storing electronic circuit analysis program |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9005130A JPH10198577A (ja) | 1997-01-16 | 1997-01-16 | 電子回路解析装置、電子回路解析方法および電子回路解析プログラムを記録した媒体 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10198577A true JPH10198577A (ja) | 1998-07-31 |
Family
ID=11602740
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9005130A Pending JPH10198577A (ja) | 1997-01-16 | 1997-01-16 | 電子回路解析装置、電子回路解析方法および電子回路解析プログラムを記録した媒体 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0854426A3 (ja) |
| JP (1) | JPH10198577A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4993027A (en) * | 1988-09-09 | 1991-02-12 | Pace, Incorporated | Method and apparatus for determining microprocessor kernal faults |
-
1997
- 1997-01-16 JP JP9005130A patent/JPH10198577A/ja active Pending
- 1997-12-31 EP EP97310712A patent/EP0854426A3/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| EP0854426A3 (en) | 1998-07-29 |
| EP0854426A2 (en) | 1998-07-22 |
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