JPH10198604A

JPH10198604A - キャッシュリプレース方式

Info

Publication number: JPH10198604A
Application number: JP9013113A
Authority: JP
Inventors: Yasunori Tsutsumi; 靖典堤
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1997-01-08
Filing date: 1997-01-08
Publication date: 1998-07-31

Abstract

(57)【要約】【課題】キャッシュメモリの使用効率を向上させ、メ
モリアクセスの性能を向上させる。【解決手段】データメモリ１６０は、メインメモリ３
００の一部のデータを一時的に保持する。優先順位レジ
スタ１６３は、データメモリ１６０に記憶されているデ
ータのリプレース優先順位をエントリ毎に記憶する。優
先順位決定部１２０は、優先順位レジスタ１６３に設定
されたリプレース優先順位に従ってリプレースの対象と
なるエントリを決定する。優先順位予約レジスタ１７０
は、リプレース優先順位をデータの特性に基づいてあら
かじめ記憶する。レジスタ制御部１３０は、メモリアク
セス要求によりデータメモリ１６０にデータを格納する
時に、優先順位予約レジスタ１７０にあらかじめ設定さ
れているリプレース優先順位を当該データに対応する優
先順位レジスタ１６３のエントリに設定する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メインメモリ（主
記憶装置），ならびにＣＰＵ（ＣｅｎｔｒａｌＰｒｏｃ
ｅｓｓｉｎｇＵｎｉｔ。中央処理装置）およびＤＭＡ
（ＤｉｒｅｃｔＭｅｍｏｒｙＡｃｃｅｓｓ）装置等の
処理装置がバスに接続されて構成される情報処理システ
ムにおいてメモリアクセス時間の短縮化のために設けら
れるキャッシュメモリに関し、特にキャッシュリプレー
ス方式に関する。

【０００２】

【従来の技術】キャッシュメモリは、メインメモリへの
アクセスを高速化して、ＣＰＵやＤＭＡ装置等の動作性
能を高めるための、アクセス速度が高速な一時記憶装置
として、一般に使用されている。

【０００３】キャッシュメモリにはメインメモリ上のデ
ータを一時的に保持する記憶領域（データメモリおよび
タグメモリを含む記憶領域）があり、複数の領域に分割
されたエントリにより構成され、各エントリにデータと
共にそのデータが格納されているメインメモリの領域の
アドレスが記憶される（データメモリにデータが格納さ
れ、タグメモリにアドレスが格納される）。

【０００４】メインメモリ上のデータに対するアクセス
（メモリアクセス）が発生すると、メインメモリのデー
タがキャッシュメモリ上のエントリ（キャッシュエント
リ）に読み込まれ保持される。そして、同じデータに対
するアクセスが次に発生したときには、上記のようにあ
らかじめキャッシュエントリに保持されているデータが
アクセスされる。これによって、アクセス時間を短縮す
ることができる。

【０００５】キャッシュメモリの記憶容量はメインメモ
リの記憶容量よりかなり小さいのが普通であり、キャッ
シュメモリの利用状況に応じて任意のエントリに保持さ
れているデータを破棄しそのエントリを新たなデータの
記憶に使用するための置き換え（リプレース）が必要と
なる。このようなリプレースを実現する方式が、本発明
の対象であるキャッシュリプレース方式である。

【０００６】従来、この種のキャッシュリプレース方式
としては、ＬＲＵ（ＬｅａｓｔＲｅｃｅｎｔｌｙＵ
ｓｅｄ）方式やＦＩＦＯ（ＦｉｒｓｔＩｎＦｉｒｓ
ｔＯｕｔ）方式などによってキャッシュリプレースを行
う技術が知られている。

【０００７】ＬＲＵ方式では、リプレース時に最も使用
されていないエントリのデータがリプレース対象とな
る。また、ＦＩＦＯ方式では、リプレース時に最も以前
に生成されたエントリのデータがリプレース対象とな
る。

【０００８】キャッシュメモリが有効に機能しているか
否かを知る指標に、ヒット率がある。これは、メインメ
モリに対するアクセスが発生した際に目的とするデータ
がキャッシュメモリに保持されていた場合に「ヒット」
と判定してそのヒットの発生する割合によってキャッシ
ュメモリの有効性を判定する指標であり、例えば「９０
％」などの確率で表現されるものである。ヒット率が高
い場合にはキャッシュメモリが有効に機能していると考
えることができるが、ヒット率の大小にはＣＰＵやＤＭ
Ａ装置等の処理装置がアクセスするデータの特性が大き
く影響する。

【０００９】一般に、ＣＰＵがメインメモリをアクセス
する場合には、プログラムなどのコードを読み出す場合
が多い。プログラムは通常メインメモリの低いアドレス
から高いアドレスへと連続的に処理されるものであり、
プログラムのコードデータへのアクセスは連続性が高
い。したがって、このようなメモリアクセスが多いとキ
ャッシュメモリに目的とするデータが保持されている可
能性が高くなり、キャッシュメモリによるアクセス性能
の向上の効果が大きくなる。

【００１０】これに対して、アクセス対象のアドレスに
連続性や局所性のないメモリアクセスが頻繁に行われる
と、キャッシュエントリのリプレースが頻繁に発生する
ために局所性のあるデータの保持されたキャッシュエン
トリもリプレースされる確率が高くなり、ヒット率が下
がりキャッシュメモリが有効に機能しなくなってしま
う。

【００１１】特開平１−２５５９４４号公報に記載され
た発明は、このような問題に対処するためになされたも
のであり、キャッシュメモリのエントリのリプレースに
関して書き換え（リプレース）の禁止を設定する手段を
設けたものであり、ＣＰＵが局所性の高いデータをアク
セスする場合や再度同じデータをアクセスする可能性が
高い場合に当該エントリのデータの書き換えを禁止する
ことによってヒット率を高める方式である。

【００１２】しかし、この方式では、ＣＰＵが通常の動
作中にキャッシュエントリのリプレース禁止設定を行わ
なければならず、そのための処理が必要となる。また、
あるキャッシュエントリのデータが不要になった場合
に、書き換えを許可しなければそのキャッシュエントリ
がリプレースされないままでそのデータが残留する可能
性もあり、処理装置側で細かい制御をしなれれば有効な
結果を引き出すことができない。

【００１３】

【発明が解決しようとする課題】一般的な従来のキャッ
シュリプレース方式では、局所性（連続性）のないメモ
リアクセスが頻繁に行われるとリプレースが頻繁に発生
するために、局所性のあるメモリアクセスの対象となる
キャッシュエントリもリプレースされる確率が高くな
り、キャッシュメモリが有効に機能しなくなるという問
題点がある。

【００１４】ここで、前述の特許公報に記載された従来
技術においては、キャッシュエントリのリプレースの許
可／禁止の設定を可能とすることにより、上記の問題点
に対処しようとしている。すなわち、局所性の高いメモ
リアクセスを行うＣＰＵ等はリプレースを禁止する設定
を行うことができ、所定のエントリがリプレース対象か
ら除外され、キャッシュメモリの使用効率を高めること
が可能とされている。しかし、この従来技術では、当該
データが不要になった場合にもリプレースを許可しなけ
れば、リプレース禁止のまま当該データが不要な長期間
にわたってキャッシュメモリに保持されてしまうという
問題点がある。

【００１５】このような問題点をなくすためには、エン
トリ内のデータが不要になった場合に直ちにリプレース
を許可しなければならず、処理装置（ＣＰＵ等）側でき
め細かい制御をしなければ有効な結果を引き出すことが
できない。また、バスシステムにおいて複数の処理装置
が接続されて構成されている場合などでは、各処理装置
の状態によってそれぞれがキャッシュエントリの書き換
えを制御しなければならず、現実にはそのような制御の
実現は困難である。

【００１６】本発明の目的は、上述の点に鑑み、メイン
メモリ，キャッシュメモリ，および複数の処理装置がバ
スに接続されて構成される情報処理システム（バスシス
テム）において、局所性のないメモリアクセスが頻繁に
行われる場合にもキャッシュエントリのリプレースを効
果的に制御することによって、キャッシュメモリの使用
効率を向上させ、メモリアクセスの性能を向上させるこ
とができるキャッシュリプレース方式を提供することに
ある。

【００１７】

【課題を解決するための手段】本発明のキャッシュリプ
レース方式は、メインメモリ，キャッシュメモリ，およ
び処理装置がバスに接続されて構成される情報処理シス
テムにおいて、一時的に前記メインメモリの一部のデー
タを保持する前記キャッシュメモリ内のデータメモリ
と、前記データメモリに記憶されているデータのリプレ
ース優先順位をエントリ毎に記憶する前記キャッシュメ
モリ内の優先順位レジスタと、前記優先順位レジスタに
設定されたリプレース優先順位に従ってリプレースの対
象となるエントリを決定する前記キャッシュメモリ内の
優先順位決定部とを有する。

【００１８】また、本発明のキャッシュリプレース方式
は、上記に加えて、前記優先順位レジスタに設定される
リプレース優先順位をデータの特性に基づいてあらかじ
め記憶する優先順位予約レジスタと、メモリアクセス要
求により前記データメモリにデータを格納する時に前記
優先順位予約レジスタにあらかじめ設定されているリプ
レース優先順位を当該データに対応する前記優先順位レ
ジスタのエントリに設定するレジスタ制御部とを設ける
ことも可能である。

【００１９】

【発明の実施の形態】次に、本発明の実施例について図
面を参照して詳細に説明する。

【００２０】

【実施例】図１は、本発明のキャッシュリプレース方式
の一実施例の構成を示すブロック図である。

【００２１】本実施例のキャッシュリプレース方式は、
キャッシュメモリ１００と、システムバス２００と、メ
インメモリ３００と、処理装置４００と、入出力バス５
００と、ＣＰＵ６０１と、ＤＭＡ装置６０２とを含んで
構成されている。図１においては、本発明の効果につい
て分かりやすく説明するために、キャッシュメモリ１０
０を、システムバス２００を介してメインメモリ３００
に接続し、入出力バス５００を介してＣＰＵ６０１およ
びＤＭＡ装置６０２に接続している。なお、図１に示す
ように、システムバス２００にはＣＰＵ６０１およびＤ
ＭＡ装置６０２以外の処理装置である処理装置４００が
接続されているが、以下の説明ではＣＰＵ６０１および
ＤＭＡ装置６０２だけについて言及し、処理装置４００
には言及しない（本発明における「処理装置」がＣＰＵ
６０１およびＤＭＡ装置６０２だけに限定されるもので
ないことはいうまでもない）。

【００２２】キャッシュメモリ１００は、キャッシュメ
モリ１００の統括的な制御を行う制御部１１０と、優先
順位レジスタ１６３に設定されているリプレース優先順
位に応じてリプレース対象のエントリを決定する優先順
位決定部１２０と、メモリアクセス要求を受け付けた時
に要求元の処理装置の種別に基づいて優先順位予約レジ
スタ１７０に設定されているリプレース優先順位を優先
順位レジスタ１６３に設定するレジスタ制御部１３０
と、ＣＰＵ６０１やＤＭＡ装置６０２からのメモリアク
セス要求の対象のアドレスをラッチするアドレスラッチ
１４０と、タグメモリ１６１に記憶されたアドレスとア
ドレスラッチ１４０にラッチされたアドレスとを比較し
キャッシュヒット／キャッシュミスの判断のための判定
を行い制御部１１０にその判定結果を通知する比較部１
５０と、メインメモリ３００から読み出したデータを記
憶するデータメモリ１６０と、データメモリ１６０に記
憶されているデータが格納されていたメインメモリ３０
０上の領域のアドレスを記憶するタグメモリ１６１と、
データメモリ１６０に記憶されているデータの有効状態
を示す情報（有効フラグ）を記憶する有効フラグメモリ
１６２と、データメモリ１６０に記憶されているデータ
のリプレース優先順位を記憶する優先順位レジスタ１６
３と、処理装置（ここでは、ＣＰＵ６０１およびＤＭＡ
装置６０２）の種別をデータの特性として各データの特
性に対応するリプレース優先順位をあらかじめ記憶して
おく優先順位予約レジスタ１７０とを含んで構成されて
いる。

【００２３】図２は、本実施例のキャッシュリプレース
方式の動作を説明するための図（タイムチャート）であ
る。

【００２４】図３は、本実施例のキャッシュリプレース
方式におけるキャッシュメモリ１００の状態の変化を示
す状態遷移図（図２のタイムチャートに対応する状態遷
移図）である。

【００２５】図４は、本実施例のキャッシュリプレース
方式の処理を示す流れ図である。この処理は、優先順位
予約レジスタ設定ステップ４０１と、メモリアクセス要
求ステップ４０２と、ラッチアドレス・タグアドレス比
較ステップ４０３と、有効フラグチェックステップ４０
４と、リプレース要否判定ステップ４０５と、リプレー
ス処理ステップ４０６と、データ等書き込みステップ４
０７と、リプレース優先順位書き込みステップ４０８
と、データ転送ステップ４０９とからなる。

【００２６】次に、このように構成された本実施例のキ
ャッシュリプレース方式の動作について詳細に説明す
る。

【００２７】第１に、図４を参照して、以下の（１）お
よび（２）に、本実施例のキャッシュリプレース方式の
全体的な処理の流れについて説明する。

【００２８】（１）優先順位予約レジスタ１７０への
設定処理

【００２９】優先順位予約レジスタ１７０は、各処理装
置（ＣＰＵ６０１およびＤＭＡ装置６０２のそれぞれ）
の種別毎に対応するリプレース優先順位を記憶してい
る。

【００３０】ここで、リプレース優先順位としては、例
えば高順位・低順位の２つの順位に分ける情報が採用さ
れるものとする。また、優先比（「高順位」と「低順
位」とのリプレース優先順位に関する比率）としては、
メモリアクセスの頻度によって定める方法が考えられ
る。例えば、ＣＰＵ６０１が４回のメモリアクセスを行
う間にＤＭＡ装置６０２が１回のメモリアクセスを行う
頻度である場合には、高順位：低順位の優先比を１：４
とし、「高順位」のリプレース１回に対して「低順位」
のリプレースを４回行うこととする。なお、同一のリプ
レース優先順位内ではＬＲＵ方式またはＦＩＦＯ方式等
のリプレース制御によりリプレースするように構成する
ことができる（本実施例ではＬＲＵ方式方式が採用され
るものとする）。

【００３１】ＣＰＵ６０１は、あらかじめ、自己のリプ
レース優先順位が「低順位」であることと、ＤＭＡ装置
６０２のリプレース優先順位が「高順位」であることと
を、キャッシュメモリ１００に指定する（ＤＭＡ装置６
０２が自己のリプレース優先順位が「高順位」であるこ
とをキャッシュメモリ１００に指定してもかまわな
い）。

【００３２】キャッシュメモリ１００内のレジスタ制御
部１３０は、ＣＰＵ６０１およびＤＭＡ装置６０２から
の指定を制御部１１０を介して受け取り、あらかじめ、
ＣＰＵ６０１およびＤＭＡ装置６０２に対するリプレー
ス優先順位を優先順位予約レジスタ１７０に設定する
（ステップ４０１）。

【００３３】（２）メモリアクセス要求発生時の処理

【００３４】以上のように優先順位予約レジスタ１７０
が設定されていることを前提とし、ＣＰＵ６０１または
ＤＭＡ装置６０２がメインメモリ３００に対してメモリ
アクセス要求を発行すると（ステップ４０２）、次のよ
うな処理が行われる。

【００３５】アドレスラッチ１４０は、要求されたアド
レスをラッチする。

【００３６】比較部１５０は、アドレスラッチ１４０に
ラッチされたアドレス（ラッチアドレス）とタグメモリ
１６１に保持されているアドレス（タグアドレス）とを
比較し、ラッチアドレスとタグアドレスのいずれかとが
一致するか否かを判定し（ステップ４０３）、その判定
結果を制御部１１０に通知する。

【００３７】制御部１１０は、ステップ４０３で「ラッ
チアドレスとタグアドレスのいずれかとが一致する」と
判定された場合には、ラッチアドレスに一致したタグア
ドレスを保持するタグメモリ１６１のエントリに対応す
る有効フラグメモリ１６２のエントリの有効フラグをチ
ェックし（ステップ４０４）、「有効」であればキャッ
シュヒットと判定し、当該エントリに対応するデータメ
モリ１６０のエントリに保持されているデータを要求元
（ＣＰＵ６０１またはＤＭＡ装置６０２）に転送する
（ステップ４０９）。

【００３８】一方、制御部１１０は、ステップ４０３で
「ラッチアドレスとタグアドレスの全てとが一致しな
い」と判定された場合またはステップ４０４で「有効フ
ラグが有効を示していない」と判定した場合には、キャ
ッシュミスが発生したことを認識し、リプレースの必要
があるか否か（「空」の状態のキャッシュエントリが存
在しないかどうか）を判定する（ステップ４０５）。

【００３９】優先順位決定部１２０は、ステップ４０５
で「リプレースの必要がある」と判定された場合には、
優先順位レジスタ１６３に設定されているリプレース優
先順位と各エントリ内のデータに対するアクセスの履歴
とに基づいてリプレース対象のエントリを決定した上で
（「高順位」のリプレース優先順位ではリプレースされ
る比率を低くし、「低順位」のリプレース優先順位では
リプレースされる比率を高くする）、リプレース処理を
行う（ステップ４０６）。

【００４０】制御部１１０は、ステップ４０５で「リプ
レースの必要がない」と判定した場合またはステップ４
０６のリプレース処理が終了した場合には、データメモ
リ１６０の１つのエントリ（ステップ４０６のリプレー
ス処理が行われた場合にはリプレースの対象となったエ
ントリ）にメインメモリ３００内の要求対象のデータを
書き込み、当該エントリに対応するタグメモリ１６１の
エントリに要求されたメモリアドレスを書き込み、当該
エントリに対応する有効フラグメモリ１６２のエントリ
に「当該エントリの有効」を示す情報（有効ビット）を
書き込む（ステップ４０７）。

【００４１】これと同時に、レジスタ制御部１３０は、
あらかじめ優先順位予約レジスタ１７０に記憶されてい
る要求元の処理装置（ＣＰＵ６０１またはＤＭＡ装置６
０２）に指定されているリプレース優先順位を優先順位
レジスタ１６３の所定のエントリ（ステップ４０７でデ
ータが書き込まれたデータメモリ１６０のエントリに対
応するエントリ）に書き込み（ステップ４０８）、当該
エントリに対応するデータメモリ１６０のエントリに保
持されているデータを要求元（ＣＰＵ６０１またはＤＭ
Ａ装置６０２）に転送する（ステップ４０９）。

【００４２】第２に、図２および図３を用いて、リプレ
ースが発生する時の動作を具体的に説明する。

【００４３】ここでは、前述のように、ＣＰＵ６０１
（リプレース優先順位が「低順位」である処理装置）の
メモリアクセスにより生成されたキャッシュエントリの
データのリプレースが４回行われる間に、ＤＭＡ装置６
０２（リプレース優先順位が「高順位」である処理装
置）のメモリアクセスにより生成されたキャッシュエン
トリのデータのリプレースが１回行われる場合について
示す。

【００４４】図２は、ＣＰＵ６０１とＤＭＡ装置６０２
とが時間の経過とともにメインメモリ３００をアクセス
する様子を示すタイムチャートである。同図において、
〜はＣＰＵ６０１によってアクセスされるデータを
示し、〜の位置はＣＰＵ６０１がメインメモリ３０
０をアクセスする命令の実行タイミングを表している。
また、ａ１はＤＭＡ装置６０２によってアクセスされる
データを示し、２つのａ１の位置はＤＭＡ装置６０２が
メインメモリ３００をアクセスするタイミングを表して
いる。ここで、データ〜へのアクセスは全く局所性
のないメモリアクセスであり、「キャッシュメモリの効
果」はないものする。

【００４５】図３は、図２に示すタイミングでメモリア
クセスが行われた時にキャッシュエントリがリプレース
される様子（状態（０）〜状態（６）の状態遷移）を示
した図である。簡単のため、キャッシュメモリ１００の
エントリ数は４としている。

【００４６】図３中の「リプレース順位」に示す数字
は、ＬＲＵ方式によってこれからリプレースの対象とな
るキャッシュエントリの順序を示しており、数字の小さ
いものから順にリプレースされることを示している。ま
た、同図においては、「＊」で示されているキャッシュ
エントリのデータが本発明のキャッシュリプレース方式
による実際の次のリプレース候補であることを示してい
る。

【００４７】図３中の状態（０）に示す通り、最初は全
てのキャッシュエントリは「空」となっている。

【００４８】図２のタイミングチャートに示す通り、
−ａ１−−の順序で各データに対するメモリアクセ
スが実行されると、各キャッシュエントリには状態
（１）のようにデータ，ａ１，，およびが保持さ
れる（この時点まではリプレースが生じない）。この時
のリプレース順位は−ａ１−−の順となり、次の
リプレース候補はデータとなる。

【００４９】続けて、図２に示すように、データのメ
モリアクセスが実行されると、データのキャッシュエ
ントリがリプレースされてデータが当該キャッシュエ
ントリに保持される。この時のリプレース順位はａ１−
−−の順となっているが、ＤＭＡ装置６０２側の
リプレース優先順位が「高順位」であるため、データａ
１はリプレースを保留されて次のリプレース候補はデー
タとなる（図３状態（２）参照）。

【００５０】次に、データのメモリアクセスが実行さ
れると、データのキャッシュエントリがリプレースさ
れてデータが当該キャッシュエントリに保持される。
この時のリプレース順位はａ１−−−となってい
るが、この場合にも、データａ１のリプレースは保留さ
れる（次のリプレース候補はデータとなる。状態
（３）参照）。

【００５１】同様に、「高順位」のリプレース優先順位
のＤＭＡ装置６０２によってアクセスされたデータは、
「低順位」のリプレース優先順位のＣＰＵ６０１によっ
てアクセスされたデータのリプレースが規定回数行われ
るまでリプレース候補となることを保留される。

【００５２】例えば、先に述べたように、リプレース優
先順位の「高順位」と「低順位」との比率（優先比）を
１：４とした場合には、低順位のリプレースが４回行わ
れるまで高順位のリプレースが保留され、その後高順位
のリプレースが１回行われる。したがって、図３では、
状態（２），状態（３），および状態（４）において、
データａ１は次のリプレース候補となることを保留され
る。

【００５３】データのメモリアクセスまでが実行され
た状態である状態（５）においても、データａ１はリプ
レース候補となることについて保留状態となっている。
ここで、データａ１を目的とするメモリアクセスが行わ
れると、このメモリアクセスはキャッシュヒットとな
る。

【００５４】このキャッシュヒットによって、データａ
１のリプレース順位が下がるため、状態（６）でのリプ
レース順位は−−−ａ１の順となる。このよう
に、リプレース優先順位が「高順位」であるＤＭＡ装置
６０２によってアクセスされたデータａ１にヒットする
までデータａ１のリプレースが行われない可能性が高く
なるため、キャッシュメモリ１００に保持されたデータ
が有効に利用される可能性が高くなる。また、ＤＭＡ装
置６０２のＤＭＡアクセスの終了後には、使用されない
データａ１がキャッシュメモリ１００に残留するが、Ｃ
ＰＵ６０１のアクセスが繰り返して行われるうちにデー
タａ１がリプレース候補となりそのリプレースが行われ
るので、必要以上に長期間にわたってデータａ１がキャ
ッシュメモリ１００に残留するということはない。

【００５５】なお、上記の実施例では「データをアクセ
スする処理装置の種別」をデータの特性としてリプレー
ス優先順位を優先順位予約レジスタ１７０に設定する場
合について説明したが、「データが格納されているメイ
ンメモリ３００のアドレス領域の別」をデータの特性と
してリプレース優先順位を優先順位予約レジスタ１７０
に設定しても本発明を実現することができる。特定の処
理装置が特定のアドレス領域のデータをアクセスするこ
とがあらかじめ分かっている場合等に、そのようなリプ
レース優先順位の設定が効果的となる。

【００５６】

【発明の効果】メインメモリとキャッシュメモリと複数
の処理装置とが接続されてなる情報処理システム（バス
システム）において、アクセス頻度の高い高速なメモリ
アクセスを行う処理装置と低速なメモリアクセスを行う
処理装置とがあると、高速なメモリアクセスが行われる
ことによって、キャッシュメモリのデータのリプレース
が頻繁に行われるため低速なメモリアクセスを行う処理
装置の要求するデータがキャッシュメモリに保持されて
もすぐにリプレースされてしまう。

【００５７】本発明のキャッシュリプレース方式によれ
ば、キャッシュメモリのリプレース優先順位をデータの
特性（そのデータのメモリアクセスを行う処理装置の種
別や、そのデータが存在するメインメモリ内の特定のア
ドレス領域の別等）に基づきあらかじめ設定しておくこ
とによって、キャッシュエントリ生成時にキャッシュエ
ントリ毎にリプレース優先順位が設定される。そのた
め、データ転送が低速な処理装置と高速な処理装置とが
同時に動作する時などに、低速な処理装置ではリプレー
ス優先順位を高く設定することによって、高速な処理装
置のキャッシュミスにより低速な処理装置の要求するキ
ャッシュエントリ内のデータがリプレースされて追い出
されることなく利用可能となる。また、局所性のないメ
モリアクセスを頻繁に行う処理装置ではリプレース優先
順位を低く設定することによって、不要に長い期間にわ
たってキャッシュメモリ内にデータが保持されないよう
にすることができる。さらに、データがキャッシュメモ
リ内に残留してもリプレースが禁止されているわけでは
ないため、他の処理装置のメモリアクセスによって、い
ずれそのキャッシュエントリはリプレースされるので、
特別な処理を行わなくてもリプレースによりそのキャッ
シュエントリは無効化され、不要に長期間にわたってデ
ータが残留することがなくなる。

【００５８】以上のように、本発明によると、キャッシ
ュメモリの使用効率を向上させることができ、メモリア
クセスの性能を向上させることができるという効果が生
じる。

【図面の簡単な説明】

【図１】本発明のキャッシュリプレース方式の一実施例
の構成を示すブロック図である。

【図２】図１に示すキャッシュリプレース方式の動作を
説明するための図（タイムチャート）である。

【図３】図１に示すキャッシュリプレース方式における
キャッシュメモリの状態の変化を説明するための状態遷
移図である。

【図４】図１に示すキャッシュリプレース方式の処理を
示す流れ図である。

【符号の説明】

１００キャッシュメモリ１１０制御部１２０優先順位決定部１３０レジスタ制御部１４０アドレスラッチ１５０比較部１６０データメモリ１６１タグメモリ１６２有効フラグメモリ１６３優先順位レジスタ１７０優先順位予約レジスタ２００システムバス３００メインメモリ４００処理装置５００入出力バス６０１ＣＰＵ６０２ＤＭＡ装置

Claims

【特許請求の範囲】

【請求項１】メインメモリ，キャッシュメモリ，およ
び処理装置がバスに接続されて構成される情報処理シス
テムにおいて、一時的に前記メインメモリの一部のデータを保持する前
記キャッシュメモリ内のデータメモリと、前記データメモリに記憶されているデータのリプレース
優先順位をエントリ毎に記憶する前記キャッシュメモリ
内の優先順位レジスタと、前記優先順位レジスタに設定されたリプレース優先順位
に従ってリプレースの対象となるエントリを決定する前
記キャッシュメモリ内の優先順位決定部とを有すること
を特徴とするキャッシュリプレース方式。
【請求項２】前記優先順位レジスタに設定されるリプ
レース優先順位をデータの特性に基づいてあらかじめ記
憶する優先順位予約レジスタと、メモリアクセス要求により前記データメモリにデータを
格納する時に前記優先順位予約レジスタにあらかじめ設
定されているリプレース優先順位を当該データに対応す
る前記優先順位レジスタのエントリに設定するレジスタ
制御部とを有することを特徴とする請求項１記載のキャ
ッシュリプレース方式。
【請求項３】「データをアクセスする処理装置の種
別」をデータの特性としてリプレース優先順位を記憶す
る前記優先順位予約レジスタと、処理装置からのメモリアクセス要求により前記データメ
モリにデータを格納する時に前記優先順位予約レジスタ
にあらかじめ設定されている当該処理装置に対するリプ
レース優先順位を当該データに対応する前記優先順位レ
ジスタのエントリに設定するレジスタ制御部とを有する
ことを特徴とする請求項２記載のキャッシュリプレース
方式。
【請求項４】「データが格納されているメインメモリ
のアドレス領域の別」をデータの特性としてリプレース
優先順位を記憶する前記優先順位予約レジスタと、あるアドレス領域のデータに対するメモリアクセス要求
により前記データメモリに当該データを格納する時に前
記優先順位予約レジスタにあらかじめ設定されている当
該アドレス領域に対するリプレース優先順位を当該デー
タに対応する前記優先順位レジスタのエントリに設定す
るレジスタ制御部とを有することを特徴とする請求項２
記載のキャッシュリプレース方式。